JPS643046B2 - - Google Patents
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- JPS643046B2 JPS643046B2 JP57087878A JP8787882A JPS643046B2 JP S643046 B2 JPS643046 B2 JP S643046B2 JP 57087878 A JP57087878 A JP 57087878A JP 8787882 A JP8787882 A JP 8787882A JP S643046 B2 JPS643046 B2 JP S643046B2
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Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は改良された半導体装置の製造方法に関
する。
する。
〈発明の技術的背景とその問題点〉
従来、シリコン（Si）基板なる単結晶基板表面
を熱酸化してSiO2膜を形成し、さらにCVD法に
よりSi膜を被着する工程がICの分野で広く用いら
れている。然しながらSiO2膜上に被着したSi膜
は単結晶とはならず多結晶Si膜となる。多結晶Si
膜の抵抗値はかなり高く、従つてゲート電極或い
は配線材料としてこのような多結晶Si膜を用いた
半導体装置における動作速度を制限する大きな要
因となつていた。
を熱酸化してSiO2膜を形成し、さらにCVD法に
よりSi膜を被着する工程がICの分野で広く用いら
れている。然しながらSiO2膜上に被着したSi膜
は単結晶とはならず多結晶Si膜となる。多結晶Si
膜の抵抗値はかなり高く、従つてゲート電極或い
は配線材料としてこのような多結晶Si膜を用いた
半導体装置における動作速度を制限する大きな要
因となつていた。
〈発明の目的〉
本発明によればこの様な絶縁体膜上の非単結晶
半導体膜を単結晶化せしめ、より速い動作速度が
要求される半導体装置の製造方法を提供すること
が出来る。
半導体膜を単結晶化せしめ、より速い動作速度が
要求される半導体装置の製造方法を提供すること
が出来る。
〈発明の概要〉
即ち本発明は単結晶基板に該基板の露出部と同
一面を有しこの基板に埋設された絶縁体膜を設け
る工程と、前記絶縁体膜上および前記露出基板上
に平坦である非単結晶半導体膜を形成する工程
と、前記非単結晶半導体膜をエネルギービーム照
射により前記露出部から単結晶化する工程とを具
備してなることを特徴とする。
一面を有しこの基板に埋設された絶縁体膜を設け
る工程と、前記絶縁体膜上および前記露出基板上
に平坦である非単結晶半導体膜を形成する工程
と、前記非単結晶半導体膜をエネルギービーム照
射により前記露出部から単結晶化する工程とを具
備してなることを特徴とする。
〈発明の実施例〉
以下本発明の実施例を図面を参照して詳述す
る。
る。
先ず単結晶基板なるSi基板１の主面に1000℃の
ウエツトO2中で熱酸化し絶縁体膜として8000Å
厚のSiO2膜２を成長させる（第１図ａ）。ここで
公知の耐熱酸化膜を用いたる選択酸化法によりSi
基板１の主面に酸化膜のない開孔部３を設けてい
る。これは耐熱酸化膜下に薄いバツフア酸化膜を
挟んで選択酸化を行ない、その後耐熱酸化膜、バ
ツフア酸化膜除去により開孔部３を形成出来る。
バツフア酸化膜を残した部分は薄いSiO2膜４と
して示した。このように選択酸化によるコプラナ
技術を用いることにより表面の平担化が為されて
いる。
ウエツトO2中で熱酸化し絶縁体膜として8000Å
厚のSiO2膜２を成長させる（第１図ａ）。ここで
公知の耐熱酸化膜を用いたる選択酸化法によりSi
基板１の主面に酸化膜のない開孔部３を設けてい
る。これは耐熱酸化膜下に薄いバツフア酸化膜を
挟んで選択酸化を行ない、その後耐熱酸化膜、バ
ツフア酸化膜除去により開孔部３を形成出来る。
バツフア酸化膜を残した部分は薄いSiO2膜４と
して示した。このように選択酸化によるコプラナ
技術を用いることにより表面の平担化が為されて
いる。
次に全面に4000Å厚の多結晶Si膜５をCVD形
成し（第１図ｂ）、さらに200KeVの加速電圧で
３×1016／cm2のSiイオンをイオン打込み６する
（第１図ｃ）。このイオン打込みは多結晶Si膜５の
内部に欠陥を生じせしめ、その後のエネルギービ
ーム照射に際してエネルギー吸収を効果的に行な
わせるためのものである。
成し（第１図ｂ）、さらに200KeVの加速電圧で
３×1016／cm2のSiイオンをイオン打込み６する
（第１図ｃ）。このイオン打込みは多結晶Si膜５の
内部に欠陥を生じせしめ、その後のエネルギービ
ーム照射に際してエネルギー吸収を効果的に行な
わせるためのものである。
この状態でエネルギービーム例えばレーザー光
を照射７することにより多結晶Si膜５を開孔部３
からSiO2膜２上に亘り、開孔部を介して隣接す
るSi基板１を成長種として単結晶化せしめる。多
結晶Si膜５の領域５ａそして領域５ｂという具合
に順次レーザー光を走査しながら照射して行くこ
とにより（第１図ｄ，ｅ）単結晶化された既照射
部分の結晶方位にならつて順次単結晶化され、遂
には全面の多結晶Si膜５を単結晶化することが出
来る。
を照射７することにより多結晶Si膜５を開孔部３
からSiO2膜２上に亘り、開孔部を介して隣接す
るSi基板１を成長種として単結晶化せしめる。多
結晶Si膜５の領域５ａそして領域５ｂという具合
に順次レーザー光を走査しながら照射して行くこ
とにより（第１図ｄ，ｅ）単結晶化された既照射
部分の結晶方位にならつて順次単結晶化され、遂
には全面の多結晶Si膜５を単結晶化することが出
来る。
Si基板１に隣接する多結晶シリコンへのレーザ
ー照射により、多結晶Siは極めて短時間で溶融、
再固化を行なうが、このとき開孔部３を介して隣
接するSi基板１を成長種としてエピタキシヤル成
長し、基板Siと同一の結晶方位を有する単結晶が
成長する。エネルギービーム照射に際しては、そ
のビーム径、エネルギー密度を設定することによ
り実質的に多結晶Si膜５にのみエネルギーを与
え、SiO2膜２及びその下に対しては熱的影響を
与えないようにすることも可能である。
ー照射により、多結晶Siは極めて短時間で溶融、
再固化を行なうが、このとき開孔部３を介して隣
接するSi基板１を成長種としてエピタキシヤル成
長し、基板Siと同一の結晶方位を有する単結晶が
成長する。エネルギービーム照射に際しては、そ
のビーム径、エネルギー密度を設定することによ
り実質的に多結晶Si膜５にのみエネルギーを与
え、SiO2膜２及びその下に対しては熱的影響を
与えないようにすることも可能である。
第２図は全面にビーム照射が為され単結晶化が
行なわれたSi層を選択的に除去し第１のMISトラ
ンジスタのゲート電極８、配線９及びアクテイブ
領域として能動素子なる第２のMISトランジスタ
１０を形成したものである。ここに１１，１２は
ソース、１３，１４はドレイン、１５，１６は
夫々第２のトランジスタのゲート酸化膜及びゲー
ト電極である。
行なわれたSi層を選択的に除去し第１のMISトラ
ンジスタのゲート電極８、配線９及びアクテイブ
領域として能動素子なる第２のMISトランジスタ
１０を形成したものである。ここに１１，１２は
ソース、１３，１４はドレイン、１５，１６は
夫々第２のトランジスタのゲート酸化膜及びゲー
ト電極である。
ゲート電極８、配線９は単結晶化により数Ω／
□以下の抵抗値となり多結晶シリコンを用いた場
合の1/10程度の値となつた。ゲート電極８、配線
９へはエネルギービーム照射前又は後適当な時期
にＰ，Ｂ，As等の不純物を導入し低抵抗化を図
る。
□以下の抵抗値となり多結晶シリコンを用いた場
合の1/10程度の値となつた。ゲート電極８、配線
９へはエネルギービーム照射前又は後適当な時期
にＰ，Ｂ，As等の不純物を導入し低抵抗化を図
る。
又、アクテイブ領域１０は高速化が為され、又
島状に形成され、バルク素子に比べて所謂SOS構
造のトランジスタと同様な効果を享受することが
出来る。
島状に形成され、バルク素子に比べて所謂SOS構
造のトランジスタと同様な効果を享受することが
出来る。
又、予めエネルギービーム照射する半導体層を
パターニングしておくことによりエネルギー吸収
能が高まり単結晶化を促進することが出来る。
パターニングしておくことによりエネルギー吸収
能が高まり単結晶化を促進することが出来る。
上記実施例に於いては基板、半導体膜材料とし
てSiを例としたが、その他GeやGaAsの様な材料
にも適用できることはもちろんである。またイオ
ン打込みも先述Siに限らず、Ge等の半導体元素、
Ar等の不活性元素、As，Ｐ，Ｂ等のＮ又はＰ導
電型を与える元素のイオンを用いてもよい。さら
にエネルギービームとしてレーザービームを用い
ているが、その他電子線、Ｘ線等の照射によつて
も同様の効果をあげることが出来る。又、多結晶
シリコンの代わりに非晶質シリコン膜を用いても
良い。
てSiを例としたが、その他GeやGaAsの様な材料
にも適用できることはもちろんである。またイオ
ン打込みも先述Siに限らず、Ge等の半導体元素、
Ar等の不活性元素、As，Ｐ，Ｂ等のＮ又はＰ導
電型を与える元素のイオンを用いてもよい。さら
にエネルギービームとしてレーザービームを用い
ているが、その他電子線、Ｘ線等の照射によつて
も同様の効果をあげることが出来る。又、多結晶
シリコンの代わりに非晶質シリコン膜を用いても
良い。
また、上記実施例では、多結晶シリコン層５全
面にエネルギービーム照射を行なつているが高抵
抗素子を製作する場合の様に、照射を選択的に行
ない所定領域を多結晶シリコンのまま残こすこと
も可能である。
面にエネルギービーム照射を行なつているが高抵
抗素子を製作する場合の様に、照射を選択的に行
ない所定領域を多結晶シリコンのまま残こすこと
も可能である。
また、本実施例では単結晶化の種として半導体
基板を用いているが、サフアイア、スピネルの様
な絶縁性基板を用いることも出来る。第３図に本
発明をこのSOSに応用した例を示す。
基板を用いているが、サフアイア、スピネルの様
な絶縁性基板を用いることも出来る。第３図に本
発明をこのSOSに応用した例を示す。
〈発明の効果〉
以上、説明したように、本発明の方法は、トラ
ンジスタ、ゲート電極、配線、高抵抗素子、容量
素子等に利用することが出来る。例えばアクテイ
ブ領域１０として示したようにフイールド領域上
に能動素子を設けるなど、又層を重ねてさらに絶
縁体層と単結晶層を幾重にも重ねることが出来、
従来横方向に広がつた面積に配置されていたデバ
イスを縦方向につみ重ねた構造に出来ることにな
り、デバイスの集積度を極端に高めることが出来
る。
ンジスタ、ゲート電極、配線、高抵抗素子、容量
素子等に利用することが出来る。例えばアクテイ
ブ領域１０として示したようにフイールド領域上
に能動素子を設けるなど、又層を重ねてさらに絶
縁体層と単結晶層を幾重にも重ねることが出来、
従来横方向に広がつた面積に配置されていたデバ
イスを縦方向につみ重ねた構造に出来ることにな
り、デバイスの集積度を極端に高めることが出来
る。
しかしこの様に半導体単結晶層と絶縁体層とを
幾重にも交互に積層し、それぞれの半導体単結晶
層に能動素子を製作しようとする場合には、下層
となる半導体単結晶層に形成される能動素子は、
より上層となる半導体単結晶層が堆積される前に
製作されていなければならないという制約があ
る。このため、下層の半導体単結晶層中に形成さ
れた能動素子は、より上層の半導体単結晶層中に
形成された能動素子に較べて、より多くの熱処理
を経ることになり、素子部分に導入された不純物
原子の無用な拡散等によつて素子性能の劣化を招
く。従つて、この様な積層膜を用いて素子を形成
しようとするためには各工程で出来る限り熱処理
が少ないことが望ましい。
幾重にも交互に積層し、それぞれの半導体単結晶
層に能動素子を製作しようとする場合には、下層
となる半導体単結晶層に形成される能動素子は、
より上層となる半導体単結晶層が堆積される前に
製作されていなければならないという制約があ
る。このため、下層の半導体単結晶層中に形成さ
れた能動素子は、より上層の半導体単結晶層中に
形成された能動素子に較べて、より多くの熱処理
を経ることになり、素子部分に導入された不純物
原子の無用な拡散等によつて素子性能の劣化を招
く。従つて、この様な積層膜を用いて素子を形成
しようとするためには各工程で出来る限り熱処理
が少ないことが望ましい。
一方、各半導体単結晶層を用いて能動素子もし
くは配線を形成する場合、各能動素子及び配線を
電気的に分離（素子分離）することが必要であ
る。素子分離の方法には、フイールド領域となる
部分の半導体単結晶層を絶縁体化するかあるいは
完全に除去する方法がある。しかしながらフイー
ルド部分を絶縁体化するためには、数100℃とい
つた酸化雰囲気中での長時間の熱処理を必要とす
る。従つて各半導体単結晶層のフイールド領域と
なる部分をエツチング除去して、素子分離を行う
ことが望ましい。
くは配線を形成する場合、各能動素子及び配線を
電気的に分離（素子分離）することが必要であ
る。素子分離の方法には、フイールド領域となる
部分の半導体単結晶層を絶縁体化するかあるいは
完全に除去する方法がある。しかしながらフイー
ルド部分を絶縁体化するためには、数100℃とい
つた酸化雰囲気中での長時間の熱処理を必要とす
る。従つて各半導体単結晶層のフイールド領域と
なる部分をエツチング除去して、素子分離を行う
ことが望ましい。
以上説明したように単結晶基板に該基板の露出
部と同一面を有しこの基板に埋設された絶縁体膜
を設ける工程と、前記絶縁体膜上および前記露出
基板上に平坦である非単結晶半導体膜を形成する
工程と、前記非単結晶半導体膜をエネルギービー
ム照射により前記露出部から単結晶化する工程と
を具備してなる半導体装置の製造方法であり本発
明の主旨を逸脱しない限り種々変更を加え得るこ
とは勿論である。
部と同一面を有しこの基板に埋設された絶縁体膜
を設ける工程と、前記絶縁体膜上および前記露出
基板上に平坦である非単結晶半導体膜を形成する
工程と、前記非単結晶半導体膜をエネルギービー
ム照射により前記露出部から単結晶化する工程と
を具備してなる半導体装置の製造方法であり本発
明の主旨を逸脱しない限り種々変更を加え得るこ
とは勿論である。
第１図ａ〜ｅは本発明を説明する為の断面図、
第２図は本発明の実施例を説明する断面図、第３
図はサフアイア基板を用いた実施例を説明する断
面図である。 図に於いて、１……Si基板、２……SiO2膜、
３……開孔部、５……多結晶Si膜、７……エネル
ギービーム照射、８，１６……ゲート電極、９…
…配線、１０……第２のトランジスタ、１１，１
２……ソース領域、１３，１４……ドレイン領
域、１５……ゲートSiO2膜、２０……単結晶サ
フアイア基板、２１……エピタキシヤルSi層、２
２……SiO2膜、２３……開孔部、２４……単結
晶化されたSi膜。
第２図は本発明の実施例を説明する断面図、第３
図はサフアイア基板を用いた実施例を説明する断
面図である。 図に於いて、１……Si基板、２……SiO2膜、
３……開孔部、５……多結晶Si膜、７……エネル
ギービーム照射、８，１６……ゲート電極、９…
…配線、１０……第２のトランジスタ、１１，１
２……ソース領域、１３，１４……ドレイン領
域、１５……ゲートSiO2膜、２０……単結晶サ
フアイア基板、２１……エピタキシヤルSi層、２
２……SiO2膜、２３……開孔部、２４……単結
晶化されたSi膜。
Claims (1)
- 【特許請求の範囲】 １ 単結晶基板にこの基板の露出部と同一面を有
しこの基板に埋設された絶縁体膜を設ける工程
と、この絶縁体膜上および前記露出部上に平坦で
ある非単結晶半導体膜を形成する工程と、この非
単結晶半導体膜にイオン打込みを行なう工程と、
このイオン打込みが行なわれた非単結晶半導体膜
をエネルギービーム照射により前記露出部から単
結晶化する工程とを具備することを特徴とする半
導体装置の製造方法。 ２ 前記イオン打込みを行なう工程において、前
記非単結晶半導体膜を構成する元素と同じ元素を
イオン打込みすることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 ３ 単結晶基板に該基板の露出部と同一面を有し
この基板に埋設された絶縁体膜を設ける工程と、
前記絶縁体膜上および前記露出基板上に平坦であ
る非単結晶半導体膜を形成する工程と、前記非単
結晶半導体膜をエネルギービーム照射により前記
露出部から単結晶化する工程と、この工程により
形成された単結晶を選択的に除去して素子分離を
行う工程とを具備してなることを特徴とする半導
体装置の製造方法。 ４ 前記単結晶化される非単結晶半導体膜が形成
される面が平坦であることを特徴とする特許請求
の範囲第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57087878A JPS5825221A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57087878A JPS5825221A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14327079A Division JPS5667923A (en) | 1979-11-07 | 1979-11-07 | Preparation method of semiconductor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5825221A JPS5825221A (ja) | 1983-02-15 |
| JPS643046B2 true JPS643046B2 (ja) | 1989-01-19 |
Family
ID=13927117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57087878A Granted JPS5825221A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5825221A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156956A (ja) * | 1984-08-28 | 1986-03-22 | Seiko Instr & Electronics Ltd | 基準電極 |
| JPS6163049A (ja) * | 1984-09-04 | 1986-04-01 | Agency Of Ind Science & Technol | Ｓｏｉ形成方法 |
| JPS6476760A (en) * | 1987-09-18 | 1989-03-22 | Toshiba Corp | Manufacture of semiconductor device |
| US5011589A (en) * | 1988-09-30 | 1991-04-30 | Kabushiki Kaisha Toshiba | Solution component sensor device |
| JP2009224727A (ja) | 2008-03-18 | 2009-10-01 | Semiconductor Technology Academic Research Center | 半導体装置とその製造方法 |
| JP5373718B2 (ja) * | 2010-08-17 | 2013-12-18 | 株式会社半導体理工学研究センター | 半導体装置の製造方法 |
-
1982
- 1982-05-26 JP JP57087878A patent/JPS5825221A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5825221A (ja) | 1983-02-15 |
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