JPS6163049A - Ｓｏｉ形成方法 - Google Patents
Ｓｏｉ形成方法Info
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- JPS6163049A JPS6163049A JP18372484A JP18372484A JPS6163049A JP S6163049 A JPS6163049 A JP S6163049A JP 18372484 A JP18372484 A JP 18372484A JP 18372484 A JP18372484 A JP 18372484A JP S6163049 A JPS6163049 A JP S6163049A
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- JP
- Japan
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- film
- substrate
- insulating film
- fet
- amorphous
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はシードを使ったＳＯＩ形成方法に関し、更に詳
しくは単結晶Ｓｉ基板上及び基板上に形成した絶縁膜上
に共にＭＩＳＦＥＴを形成して相補形ＭＩＳＦＥＴを構
成する方法に関する。
しくは単結晶Ｓｉ基板上及び基板上に形成した絶縁膜上
に共にＭＩＳＦＥＴを形成して相補形ＭＩＳＦＥＴを構
成する方法に関する。
（従来技術とその問題点）
っている。
まず単結晶Ｓｔ基板表面に選択酸化法
（ＬＯＯＯ８法）でフィールド５ｉ０２膜を形成し、酸
化しなかり九部分にグー）Ｓｉ０２膜を形成する。
化しなかり九部分にグー）Ｓｉ０２膜を形成する。
次にフィールド８ｉ０□膜を隣接する部分のゲート８ｉ
０２膜を除去し、全面に多結晶８ｉ＠を堆積する。セし
てｎＭＯ８）ランジスタ（基板上に形成）のゲート電極
用とＰＭＯ８）ランジスタ（フィールド５ｉ０２上に形
成）のソース・ドレイン・チャネル領域用としてパター
ニングする。次に全面を熱酸化してうすいＳｉ０ｇ膜を
形成する。これはＰＭＯ８）ランジスタのゲート絶縁膜
となる。次に第２の多結晶Ｓｉ膜を堆積し、パターニン
グを行なってＰＭＯ８トランジスタのゲート電極とする
。
０２膜を除去し、全面に多結晶８ｉ＠を堆積する。セし
てｎＭＯ８）ランジスタ（基板上に形成）のゲート電極
用とＰＭＯ８）ランジスタ（フィールド５ｉ０２上に形
成）のソース・ドレイン・チャネル領域用としてパター
ニングする。次に全面を熱酸化してうすいＳｉ０ｇ膜を
形成する。これはＰＭＯ８）ランジスタのゲート絶縁膜
となる。次に第２の多結晶Ｓｉ膜を堆積し、パターニン
グを行なってＰＭＯ８トランジスタのゲート電極とする
。
次いで８ｉ０□膜をマスクとしてｎＭＯ８゜電流は順方
向にしか流れないので、動作には支障； 劾うれており、レーザアニールによって単結晶化ｚ４［ 、旬せることについてわずかに述べられているが、アニ
ール方法の具体的な記載は全くない。っまシＳｉとＳ
ｔ ０２の熱伝導率は大きく異なるため、同一アニール
条件ではＳ ＋ ０２膜上のＳｉはシードとな３る基板
のＳｉよシ良く溶融する。従ってシード部分を十分溶融
するアニール条件では８ｉ０２膜上のＳＬの溶融に対し
て過大入力とな夛、 ＳｉＯ□膜上のＳｉに飛散が生
じる。一方ＳｉＯ２膜上のＳｉに対して最適溶融アニー
ル条件を設定するとシード部分のＳｉを十分溶融できな
い。従って単純にビームアニールを行うだけでは良好な
単結晶８ｉは得られない。
向にしか流れないので、動作には支障； 劾うれており、レーザアニールによって単結晶化ｚ４［ 、旬せることについてわずかに述べられているが、アニ
ール方法の具体的な記載は全くない。っまシＳｉとＳ
ｔ ０２の熱伝導率は大きく異なるため、同一アニール
条件ではＳ ＋ ０２膜上のＳｉはシードとな３る基板
のＳｉよシ良く溶融する。従ってシード部分を十分溶融
するアニール条件では８ｉ０２膜上のＳＬの溶融に対し
て過大入力とな夛、 ＳｉＯ□膜上のＳｉに飛散が生
じる。一方ＳｉＯ２膜上のＳｉに対して最適溶融アニー
ル条件を設定するとシード部分のＳｉを十分溶融できな
い。従って単純にビームアニールを行うだけでは良好な
単結晶８ｉは得られない。
また特開昭５８−９３２１５号公報には、この問題を解
決する方法として、次のような方法が記載されている。
決する方法として、次のような方法が記載されている。
単結晶Ｓｉ基板上に８ ｓ ０２膜を形成し、一部を開
孔する。次に非晶質８ｉ膜を形成し、６００℃程度で熱
処理を行う。すると開口部の非晶質Ｓｉ膜は固相エピタ
キシャル成長を生じ、ＳｉＯ□膜上約１μｍていど横方
向へ単結晶化する。従って８ｉ０２膜上のＳｉを溶融す
る条件でレーザアニールを行えばよいことになる。しか
しこの公報には本発明の目的は、Ｓｉ基板上及び基板上
に設けられた絶縁膜上にＭＩＳＦＥＴを形成してＣＭＯ
Ｓを構成する際の製造工程が従来に比べて簡単であ’ｂ
’、’：ＬかもＭＩＳＦＥＴの特性も向上するＳＯＩ形
成方法を提供することにある。
孔する。次に非晶質８ｉ膜を形成し、６００℃程度で熱
処理を行う。すると開口部の非晶質Ｓｉ膜は固相エピタ
キシャル成長を生じ、ＳｉＯ□膜上約１μｍていど横方
向へ単結晶化する。従って８ｉ０２膜上のＳｉを溶融す
る条件でレーザアニールを行えばよいことになる。しか
しこの公報には本発明の目的は、Ｓｉ基板上及び基板上
に設けられた絶縁膜上にＭＩＳＦＥＴを形成してＣＭＯ
Ｓを構成する際の製造工程が従来に比べて簡単であ’ｂ
’、’：ＬかもＭＩＳＦＥＴの特性も向上するＳＯＩ形
成方法を提供することにある。
（発明の構成）
本発明によれば、単結晶Ｓｉ基板上に第１の絶縁膜パタ
ーンを形成し、この絶縁膜パターンのない部分の基板表
面に第１導電型ＭＩ８ＦＥＴを形成し、次いで全面に第
２の絶縁膜を形成し、リソグラフィ技術を用いて第１の
絶縁膜上の大部分及びこれにつらなる前記ＭＩＳＦＥＴ
のドレイン拡散層上の一部分の第２の絶縁膜を除去し、
次いで全面に非晶質５ｉｌ１％を形成し、熱処理ｆ：施
して前記Ｓｉ基板に接した部分及びその近傍の非晶ｌＪ
！ｔＳ ｓ膜を単結晶化させ、次いで第２の絶縁膜をパ
ターニングする際に用いたのと同じマスクないし描画デ
ータあるいはその反転マスクないし反転描画データを用
い、前記非晶質Ｓｉ膜を第２の絶ＲｆＪを除去した部分
にほは重なるように残し、次いで第うに第２導電型ＭＩ
ＳＦＥＴを形成することを特徴とするＳＯＩ形成方法が
得られる。
ーンを形成し、この絶縁膜パターンのない部分の基板表
面に第１導電型ＭＩ８ＦＥＴを形成し、次いで全面に第
２の絶縁膜を形成し、リソグラフィ技術を用いて第１の
絶縁膜上の大部分及びこれにつらなる前記ＭＩＳＦＥＴ
のドレイン拡散層上の一部分の第２の絶縁膜を除去し、
次いで全面に非晶質５ｉｌ１％を形成し、熱処理ｆ：施
して前記Ｓｉ基板に接した部分及びその近傍の非晶ｌＪ
！ｔＳ ｓ膜を単結晶化させ、次いで第２の絶縁膜をパ
ターニングする際に用いたのと同じマスクないし描画デ
ータあるいはその反転マスクないし反転描画データを用
い、前記非晶質Ｓｉ膜を第２の絶ＲｆＪを除去した部分
にほは重なるように残し、次いで第うに第２導電型ＭＩ
ＳＦＥＴを形成することを特徴とするＳＯＩ形成方法が
得られる。
（実施例）
以下本発明の実施例にりいて、第１図（ａ）〜（ｄ）を
参照して説明する。
参照して説明する。
（１００）ｎ型単結晶８ｉ基板１を用い、全面に薄いＳ
ｉ ０２膜を形成し、所望の部分ＫＳｉ３Ｎ、膜を形
成した。次に選択酸化を行ない、厚さ２μｍの５ｉ０２
膜を形成する。次にこの厚いＳ ｉ ０２膜をＳ ｉ３
Ｎ４膜およびうすい８ｉ０２膜をウェットエッチング
で除去した。次に熱酸化で全面に厚さ１０００λていど
のＳｉＱ、膜を形成し、その上にＣＶＤ法で厚さ０．８
μｍの５ｉ０２膜を堆精する。その上にレジスト等の有
機膜を塗布して表面を平坦にする。
ｉ ０２膜を形成し、所望の部分ＫＳｉ３Ｎ、膜を形
成した。次に選択酸化を行ない、厚さ２μｍの５ｉ０２
膜を形成する。次にこの厚いＳ ｉ ０２膜をＳ ｉ３
Ｎ４膜およびうすい８ｉ０２膜をウェットエッチング
で除去した。次に熱酸化で全面に厚さ１０００λていど
のＳｉＱ、膜を形成し、その上にＣＶＤ法で厚さ０．８
μｍの５ｉ０２膜を堆精する。その上にレジスト等の有
機膜を塗布して表面を平坦にする。
次にレジスト瞑とＳｉＯ□膜のエツチングレートがほぼ
等しくなるようなエツチング条件でＳｉ基板表面近くま
でエツチングする。次に選択酸化していない部分の基板
表面にうすく残る５ｉ０２膜をウェットエツチングで除
去すると第１図（ａ）に示し１こように５ｉ０２膜２が
ほぼ平坦にうめこまれ′ｆｃ構造が得られる。
等しくなるようなエツチング条件でＳｉ基板表面近くま
でエツチングする。次に選択酸化していない部分の基板
表面にうすく残る５ｉ０２膜をウェットエツチングで除
去すると第１図（ａ）に示し１こように５ｉ０２膜２が
ほぼ平坦にうめこまれ′ｆｃ構造が得られる。
通常ソース・ドレイン拡散層はＳ ｔ ０２ Ｎ＞ ２
と接するように形成するが、本実施例でも同じである。
と接するように形成するが、本実施例でも同じである。
次にＳｉ表面をうすく熱酸化しＳ ｒ ０２ 膜６を形
成したあと全面にＣＶＤ法で厚さ０．５μｍていどの８
ｉ ０２膜７を形成する。（第１図切）次いでフォ）
ＩＪノグラフィ技術、２体的には縮少投影露光法を用
いて、ＳｉＯ□膜２上の大部分とそれに隣接するｐチャ
ネルＭＯ８Ｉ−ランジスタのドレイン拡散層５の上の一
部分（Ｓｉ０２膜２の端から３〜４μｍ）のＳ ｉ ０
２膜７をエツチング除去する。そして全面に厚さ０．５
μｍの多結晶Ｓｉ膜を堆積し、Ｓｉのイオン注入（１０
０Ｉ（ｅＶ、ｌＸｌ０”ｃｍ−２および１８０ＫｅＶ、
ｌＸｌ０１６ｃｍ−２４２ｉ注入）を行なって非晶質８
ｉ膜とする。次に６００℃、Ｎ２中、２時間ていどの熱
処理を施して基板１と接した部分８及びＳｉＯ□膜２及
び７上のＳｉ膜を単結晶化する。Ｓｉｏ２膵２上へは横
方向へ３μｍていど、５ｉ０２膜７上へは横方向へ１μ
ｍていど単結晶化する。
成したあと全面にＣＶＤ法で厚さ０．５μｍていどの８
ｉ ０２膜７を形成する。（第１図切）次いでフォ）
ＩＪノグラフィ技術、２体的には縮少投影露光法を用
いて、ＳｉＯ□膜２上の大部分とそれに隣接するｐチャ
ネルＭＯ８Ｉ−ランジスタのドレイン拡散層５の上の一
部分（Ｓｉ０２膜２の端から３〜４μｍ）のＳ ｉ ０
２膜７をエツチング除去する。そして全面に厚さ０．５
μｍの多結晶Ｓｉ膜を堆積し、Ｓｉのイオン注入（１０
０Ｉ（ｅＶ、ｌＸｌ０”ｃｍ−２および１８０ＫｅＶ、
ｌＸｌ０１６ｃｍ−２４２ｉ注入）を行なって非晶質８
ｉ膜とする。次に６００℃、Ｎ２中、２時間ていどの熱
処理を施して基板１と接した部分８及びＳｉＯ□膜２及
び７上のＳｉ膜を単結晶化する。Ｓｉｏ２膵２上へは横
方向へ３μｍていど、５ｉ０２膜７上へは横方向へ１μ
ｍていど単結晶化する。
次に前記５ｉ０２膜７をパターニングするときに用いｔ
フォトマスク（レチクル）を再び用いＳｉｉ：パターニ
ングしてＳｉ膜パターン９とする。
フォトマスク（レチクル）を再び用いＳｉｉ：パターニ
ングしてＳｉ膜パターン９とする。
また目合わせ露光工程においてマスク七基板ｌとの目合
わせずれが生じる。目合わせずれの状態によって、Ｓｉ
膜９のパターンの端が第１図←）に示す左側のＳｉＯ□
膜７へかかるか、ドレイン層５上へかかるかが決まる。
わせずれが生じる。目合わせずれの状態によって、Ｓｉ
膜９のパターンの端が第１図←）に示す左側のＳｉＯ□
膜７へかかるか、ドレイン層５上へかかるかが決まる。
後者の場合は全く問題ない。
第１図（Ｃ）はこの場合を示している。また前者の場合
においても基板１と接した領域のＳｉ膜は単結晶化して
おシ、非晶質Ｓｉよシェラチングレートが遅い。従って
基板１が露出することはない。
においても基板１と接した領域のＳｉ膜は単結晶化して
おシ、非晶質Ｓｉよシェラチングレートが遅い。従って
基板１が露出することはない。
次にＡｒレーザアニールを全面に施す。ＳｉＯ□膜２上
のＳｉ膜を溶融する条件でアニールする。
のＳｉ膜を溶融する条件でアニールする。
具体的にはレーザ出力３，３５〜３．６５（最適範囲）
、ビーム走査速度１０ ｔｍ／ ｓｅｃ 、ビーム径ｌ
Ｏ〜２０μｍである。Ｓｉ膜９は前の工程で形成しｆｃ
８ ｉ ０２膜２上の単結晶部分をシードとして単結晶
化する。
、ビーム走査速度１０ ｔｍ／ ｓｅｃ 、ビーム径ｌ
Ｏ〜２０μｍである。Ｓｉ膜９は前の工程で形成しｆｃ
８ ｉ ０２膜２上の単結晶部分をシードとして単結晶
化する。
またこれ以外にも、基板１上に形成した９ＭＯｓトラン
ジスタのｐ＋ポリシリコンケートが再結晶化する。この
部分はゲー）ＳｉＯ□膜が薄いので８ｉ膜９より熱の放
散が良く、ポリシリコンが溶融することはなく単結晶に
はならないが、粒径が大きくなシ抵抗が下がる。ソース
・ドレイン拡散層４゜５ではゲート電極よ〕更に熱の放
散が良いので、更に温度上昇拡小さく不純物の拡散は生
じない。
ジスタのｐ＋ポリシリコンケートが再結晶化する。この
部分はゲー）ＳｉＯ□膜が薄いので８ｉ膜９より熱の放
散が良く、ポリシリコンが溶融することはなく単結晶に
はならないが、粒径が大きくなシ抵抗が下がる。ソース
・ドレイン拡散層４゜５ではゲート電極よ〕更に熱の放
散が良いので、更に温度上昇拡小さく不純物の拡散は生
じない。
ｎＭＯ８トランジスタのドレイン拡散層１２と、９ＭＯ
８）ランジスタのドレイン拡散層５とが接触するように
する。この接触部分８がｐｎ接合となる。次にｎＭＯ８
）ランジスタ表面に熱酸化でうすいＳｉＯ□膜１３ｔ−
形成し、全面にＣＶＤ法で８ｉ０□膜を厚さ０．５μｍ
形成し、コンタクト孔を開口する。最後にＡｔ等で電極
配線１５を形成する。（第１図（ｄ） ） ｎ ＭＯ８
は９ＭＯ８より０．５μｍていど基板表面から高い位置
に形成されているが、リソグラフィ工程において縮少投
影露光装置や投影露光装置を用いれば焦点深度等の問題
は生じない。また、コンタクト孔の開口においてエツチ
ングすべきＳ ｉ０２膜の厚さがｎＭＯ８と９ＭＯ８で
異なるが、Ｓｉとの選択性の良いＳｉν反応性イオンエ
ッチング 友とえばＣＦ４＋Ｈ２を用いて行なえばよい
。
８）ランジスタのドレイン拡散層５とが接触するように
する。この接触部分８がｐｎ接合となる。次にｎＭＯ８
）ランジスタ表面に熱酸化でうすいＳｉＯ□膜１３ｔ−
形成し、全面にＣＶＤ法で８ｉ０□膜を厚さ０．５μｍ
形成し、コンタクト孔を開口する。最後にＡｔ等で電極
配線１５を形成する。（第１図（ｄ） ） ｎ ＭＯ８
は９ＭＯ８より０．５μｍていど基板表面から高い位置
に形成されているが、リソグラフィ工程において縮少投
影露光装置や投影露光装置を用いれば焦点深度等の問題
は生じない。また、コンタクト孔の開口においてエツチ
ングすべきＳ ｉ０２膜の厚さがｎＭＯ８と９ＭＯ８で
異なるが、Ｓｉとの選択性の良いＳｉν反応性イオンエ
ッチング 友とえばＣＦ４＋Ｈ２を用いて行なえばよい
。
まり実施例ではフォトリソグラフィ技術を用いたが、電
子ビームやイオンビーム露光法等を用いてもよい。その
場合はＳｉＯ□膜７と８ｉ膜９のパターニングに共通に
用いるのはマスクではなく描画データということになる
。またＸ線露光法も用（・廟ことができる。
子ビームやイオンビーム露光法等を用いてもよい。その
場合はＳｉＯ□膜７と８ｉ膜９のパターニングに共通に
用いるのはマスクではなく描画データということになる
。またＸ線露光法も用（・廟ことができる。
を用いてもよい。このときはレジストはすべて同タイプ
のものを使えばよい。前記電子ビーム、イオンビーム、
Ｘ線露光についても同様に反転描画データや反転マスク
を用いることができる。
のものを使えばよい。前記電子ビーム、イオンビーム、
Ｘ線露光についても同様に反転描画データや反転マスク
を用いることができる。
（発明の効果）
本発明では実施例中で述べたようにリソグラフィ工程に
おいて同じマスクを２度用いておシ、従来よシマスフ数
が少なくてすむ。ま九本発明ではビームアニール時にビ
ームを全面に照射しているのでゲート電伍の抵抗金工け
ることができる。
おいて同じマスクを２度用いておシ、従来よシマスフ数
が少なくてすむ。ま九本発明ではビームアニール時にビ
ームを全面に照射しているのでゲート電伍の抵抗金工け
ることができる。
また本発明の方法によれば前記特開昭５７−１９２０６
９号公報の方法に比べ９ＭＯ８とｎＭＯ８の間に形成さ
れる。、ｐｎ接合の面積が大きくなるので、オン抵抗が
小さくなり、しかも熱の放散も良好である。
９号公報の方法に比べ９ＭＯ８とｎＭＯ８の間に形成さ
れる。、ｐｎ接合の面積が大きくなるので、オン抵抗が
小さくなり、しかも熱の放散も良好である。
第１図（ａ）〜（ｄ）は本発明の詳細な説明する几め
。 の断面図。 図中の番号は以下のものを示す。 、、’、１ 一、トフー８ ｉ基板、２，６，７，１３，１４．・・
・・・・５ｉ０２膜。 ≦“品＆＋＋ ｐ＋ポリシリコンゲート、し４ｉ−、、
ｌｉ １・・・・・・ソース拡散層、５、１２．・・・
・・・ドレイン拡散層、８・・・・一基板と８ｉ膜の接
触部分、９・・・・・・８ｉ膜、 ｌＯ・−・−・
ｎ＋ポリシリコンケート１５・・・・・−Ａｔ
。 の断面図。 図中の番号は以下のものを示す。 、、’、１ 一、トフー８ ｉ基板、２，６，７，１３，１４．・・
・・・・５ｉ０２膜。 ≦“品＆＋＋ ｐ＋ポリシリコンゲート、し４ｉ−、、
ｌｉ １・・・・・・ソース拡散層、５、１２．・・・
・・・ドレイン拡散層、８・・・・一基板と８ｉ膜の接
触部分、９・・・・・・８ｉ膜、 ｌＯ・−・−・
ｎ＋ポリシリコンケート１５・・・・・−Ａｔ
Claims (1)
- 単結晶Ｓｉ基板上に第１の絶縁膜パターンを形成し、こ
の絶縁膜パターンのない部分の基板表面に第１導電型Ｍ
ＩＳＦＥＴを形成し、次いで全面に第２の絶縁膜を形成
し、リソグラフィ技術を用いて第１の絶縁膜上の大部分
及びこれにつらなる前記ＭＩＳＦＥＴのドレイン拡散層
上の一部分の第２の絶縁膜を除去し、次いで全面に非晶
質Ｓｉ膜を形成し、熱処理を施して前記Ｓｉ基板に接し
た部分及びその近傍の非晶質Ｓｉ膜を単結晶化させ、次
いで第２の絶縁膜をパターニングする際に用いたのと同
じマスクないし描画データあるいはその反転マスクない
し反転描画データを用い、前記非晶質Ｓｉ膜を第２の絶
縁膜を除去した部分にほぼ重なるように残し、次いで第
１の絶縁膜上の単結晶化したＳｉをシードとしてビーム
アニールを全面に施して前記非晶質Ｓｉ膜を単結晶化し
、次いでこのＳｉ膜に前記第１導電型ＭＩＳＦＥＴとド
レイン拡散層同士が接触するように第２導電型ＭＩＳＦ
ＥＴを形成することを特徴とするＳＯＩ形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18372484A JPS6163049A (ja) | 1984-09-04 | 1984-09-04 | Ｓｏｉ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18372484A JPS6163049A (ja) | 1984-09-04 | 1984-09-04 | Ｓｏｉ形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6163049A true JPS6163049A (ja) | 1986-04-01 |
| JPH0337865B2 JPH0337865B2 (ja) | 1991-06-06 |
Family
ID=16140851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18372484A Granted JPS6163049A (ja) | 1984-09-04 | 1984-09-04 | Ｓｏｉ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6163049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274260A (en) * | 1990-08-30 | 1993-12-28 | Nippon Steel Corporation | Semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2526008Y2 (ja) * | 1990-03-27 | 1997-02-12 | 株式会社シマノ | 伸縮式元竿構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5825221A (ja) * | 1982-05-26 | 1983-02-15 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5837950A (ja) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | 多層半導体素子の製造方法 |
-
1984
- 1984-09-04 JP JP18372484A patent/JPS6163049A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837950A (ja) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | 多層半導体素子の製造方法 |
| JPS5825221A (ja) * | 1982-05-26 | 1983-02-15 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274260A (en) * | 1990-08-30 | 1993-12-28 | Nippon Steel Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0337865B2 (ja) | 1991-06-06 |
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