JPS5825271A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く発明の技術分野〉
本発明は改良された、半導体装置の製造方法に関する。
〈発明の技術的背景とその問題点〉
従来、シリコン（８ｉ）基板なる単結晶基板表面を熱酸
化して８ ｉｏを膜を形成し、さらにＣｖＤ法κより８
ｉ膜を被着する工程がＩＣの分野で広く用いられている
。然しながら８ｌ０２膜上κ被着し九引膜は単結晶とは
ならず多結晶Ｓ▲膜となる。多結晶ｓｉ＠Ｏ抵抗値はか
なり高く，ｌ！ ってゲート電極域いは配線材料としてこのような多結晶
８１膜を用いた半導体装置における動作速度を制限する
大きな要因となっていた。
化して８ ｉｏを膜を形成し、さらにＣｖＤ法κより８
ｉ膜を被着する工程がＩＣの分野で広く用いられている
。然しながら８ｌ０２膜上κ被着し九引膜は単結晶とは
ならず多結晶Ｓ▲膜となる。多結晶ｓｉ＠Ｏ抵抗値はか
なり高く，ｌ！ ってゲート電極域いは配線材料としてこのような多結晶
８１膜を用いた半導体装置における動作速度を制限する
大きな要因となっていた。
〈発明の目的ン
本発明によればこの様な絶縁体膜上の非単結晶半導体膜
を単結晶化せしめ、より速い動作速度が畳求される半導
体装置の製造方法を提供することが出来る。
を単結晶化せしめ、より速い動作速度が畳求される半導
体装置の製造方法を提供することが出来る。
〈発明の概要〉
即ち本発明は単結晶基板上に峡基板の露出部および厚さ
の薄い部分を有する絶縁体膜を設ける工程と、前記絶縁
体膜上および前記露出基板上κ非単結晶半導体膜を形成
する工程と，前記−単結晶半導体膜を単結晶化する工程
と、前記絶縁体膜の厚さの薄い部分をゲート絶縁膜とし
た素子を形成する工程とを真備してなることを特徴とす
る。
の薄い部分を有する絶縁体膜を設ける工程と、前記絶縁
体膜上および前記露出基板上κ非単結晶半導体膜を形成
する工程と，前記−単結晶半導体膜を単結晶化する工程
と、前記絶縁体膜の厚さの薄い部分をゲート絶縁膜とし
た素子を形成する工程とを真備してなることを特徴とす
る。
〈発明のＩＩ施例〉
以下本発明の実施例を図面を参照して詳述する。
先ず単結晶基板なる８１基板（１）の主面に１０００”
０のウェット０２中で熱酸化し絶縁体膜として８０００
λ犀のＳ ｉｏ２膜（２）を成長させる（第１図１）ｏ
ここで公知の耐熱酸化膜を用いたる選択酸化法により８
１基板（１）の主面に酸化膜のない開孔部（３）を設け
ている。これは耐熱酸化膜下に薄いバッファ酸化膜を挾
んで選択酸化を行ない、その後耐熱酸化膜、バッファ酸
化膜除去により開孔部（３）を形成出来る。
０のウェット０２中で熱酸化し絶縁体膜として８０００
λ犀のＳ ｉｏ２膜（２）を成長させる（第１図１）ｏ
ここで公知の耐熱酸化膜を用いたる選択酸化法により８
１基板（１）の主面に酸化膜のない開孔部（３）を設け
ている。これは耐熱酸化膜下に薄いバッファ酸化膜を挾
んで選択酸化を行ない、その後耐熱酸化膜、バッファ酸
化膜除去により開孔部（３）を形成出来る。
バッファ酸化膜を残した部分は薄い引０２膜（４）とし
て示した。この薄い８ｉ０２膜は素子の一部として使用
できる。このように選択酸化によるコプラナ技術を用い
るととくより表面の平担化が為されている０ 次に全面Ｋ ４０００に厚の多結晶Ｓｔ膜（５）をＣＶ
Ｄ形成しく第１図ｂ）、さらＫ ２００ＫｅＶｆ）加速
電圧テ３ ＸＩＯ”／ｃｄの８１イオンをイオン打込み
（６）する（第１図Ｃ）。
て示した。この薄い８ｉ０２膜は素子の一部として使用
できる。このように選択酸化によるコプラナ技術を用い
るととくより表面の平担化が為されている０ 次に全面Ｋ ４０００に厚の多結晶Ｓｔ膜（５）をＣＶ
Ｄ形成しく第１図ｂ）、さらＫ ２００ＫｅＶｆ）加速
電圧テ３ ＸＩＯ”／ｃｄの８１イオンをイオン打込み
（６）する（第１図Ｃ）。
このイオン打込みは多結晶８１膜（５）の内部に欠陥を
生じせしめ、その後のエネルギービーム照射に際してエ
ネルギー吸収を効果的に行なわせるためのものである。
生じせしめ、その後のエネルギービーム照射に際してエ
ネルギー吸収を効果的に行なわせるためのものである。
この状態でエネルギービーム例えばレーザー光を照射（
７）することＫより多結晶Ｓｔ、＠（５）を開孔部（３
）から別Ｏｓ膜（２）上に亘り、開孔部を介して隣接す
る８１基板（１）を成長槽として単結晶化せしめる。多
結晶Ｓム膜（５）の領域（５ａ）そして領域（５ｂ）と
いう具合Ｋｌ［次レーザー光を走査しながら照射して行
くととにより（第１図ｄ、ｅ）単結晶化され良民照射部
分の結晶方位にならって順次単結蟲化され、ｌＥＫは全
面の多結晶８ｉ膜（５）を単結晶化することが出来る。
７）することＫより多結晶Ｓｔ、＠（５）を開孔部（３
）から別Ｏｓ膜（２）上に亘り、開孔部を介して隣接す
る８１基板（１）を成長槽として単結晶化せしめる。多
結晶Ｓム膜（５）の領域（５ａ）そして領域（５ｂ）と
いう具合Ｋｌ［次レーザー光を走査しながら照射して行
くととにより（第１図ｄ、ｅ）単結晶化され良民照射部
分の結晶方位にならって順次単結蟲化され、ｌＥＫは全
面の多結晶８ｉ膜（５）を単結晶化することが出来る。
Ｓｉ基板（１）に隣接する多結晶シリコンへのレーザー
照射によシ、多結晶８ｉは極めて短時間で溶融、再固化
を行なうが、このとき開孔部（３）を介して隣接する８
ｉ基板（１）を成長槽としてエピタキシャル成長し、基
板８ｉと同一の結晶方位を有する単結晶が成長する。エ
ネルギービーム照射に際しては、そのビーム径、エネル
ギー密度を設定することＫより実質的に多結晶８４膜（
５）にのみエネルギーを与えＳ ｉｏｚ膜（２）及びそ
の下に対しては熱的影響を与えないようにすることも可
能である。
照射によシ、多結晶８ｉは極めて短時間で溶融、再固化
を行なうが、このとき開孔部（３）を介して隣接する８
ｉ基板（１）を成長槽としてエピタキシャル成長し、基
板８ｉと同一の結晶方位を有する単結晶が成長する。エ
ネルギービーム照射に際しては、そのビーム径、エネル
ギー密度を設定することＫより実質的に多結晶８４膜（
５）にのみエネルギーを与えＳ ｉｏｚ膜（２）及びそ
の下に対しては熱的影響を与えないようにすることも可
能である。
第２図は全面にビーム照射が為され単結晶化が行なわれ
た８ｉ層を用いて第１のＭＩ８ ）ランジスタのゲート
電極（８）、配線（９）及びアクティブ領域として能動
素子なる第２のＭＩ８ ）ランジスタａ呻を形成したも
のである。ζこＫ（１１）Ｈはソース、 （１１α◆は
ドレイン、ｆｉｅα・は夫々第２のトランジスタのゲー
ト酸化膜及びゲート電極である。
た８ｉ層を用いて第１のＭＩ８ ）ランジスタのゲート
電極（８）、配線（９）及びアクティブ領域として能動
素子なる第２のＭＩ８ ）ランジスタａ呻を形成したも
のである。ζこＫ（１１）Ｈはソース、 （１１α◆は
ドレイン、ｆｉｅα・は夫々第２のトランジスタのゲー
ト酸化膜及びゲート電極である。
ゲート電極（８）、配線（９）は単結晶化により数０７
口以下の抵抗値となシ多結晶シリコンを用いた場合の’
ＡＯ程度の値となった。ゲート電極（８）、配線（９）
へはエネルギーと一ム照射前又は後適尚な時期にＰ、Ｂ
、Ａ、等の不純物を導入し低抵抗化を図る。
口以下の抵抗値となシ多結晶シリコンを用いた場合の’
ＡＯ程度の値となった。ゲート電極（８）、配線（９）
へはエネルギーと一ム照射前又は後適尚な時期にＰ、Ｂ
、Ａ、等の不純物を導入し低抵抗化を図る。
又、アクティブ領域α・は高速化が為され、又島状に形
成され、バルク素子に比べて所Ｂ ＳＯＳ構造のトラン
ジスタと同様な効果を享受゛することが出来る。
成され、バルク素子に比べて所Ｂ ＳＯＳ構造のトラン
ジスタと同様な効果を享受゛することが出来る。
又、予めエネルギービーム照射する半導体層をパターニ
ングしておくこと罠よりエネルギー吸収能が高まり単結
晶化を促進することが出来る。
ングしておくこと罠よりエネルギー吸収能が高まり単結
晶化を促進することが出来る。
上記実施例に於いては基板、半導体膜材料として８ｉを
例としたが、その他Ｇ、 ＋Ｇ、Ａ、の様な材料にも適
用できることはもちろんであるうまたイオン打込みも先
述８ｉｆ（＠らず、伽等の半導体元素、Ａ「等の不活性
元素、Ａｓ ｅ ｐ ｅ Ｂ等のＮ又はＰ導電型を与え
る元素のイオンを用いてもよい。さらに、エネルギービ
ームとしてレーザービームを用いているが、その他電子
纏、Ｘ線等の照射によっても同様の効果をあげることが
出来る。又、多結晶シリコンの代わＤＫ非晶質シリコン
属を用いても喪い・また、上記実施例では、多結晶シリ
コン層（５）全面にエネルギービーム照射を行なってい
るが高抵抗素子を製作する場合の様に、照射を選択的に
行ない所定領域を多結晶シリコンのｔ重残こすことも可
能である。
例としたが、その他Ｇ、 ＋Ｇ、Ａ、の様な材料にも適
用できることはもちろんであるうまたイオン打込みも先
述８ｉｆ（＠らず、伽等の半導体元素、Ａ「等の不活性
元素、Ａｓ ｅ ｐ ｅ Ｂ等のＮ又はＰ導電型を与え
る元素のイオンを用いてもよい。さらに、エネルギービ
ームとしてレーザービームを用いているが、その他電子
纏、Ｘ線等の照射によっても同様の効果をあげることが
出来る。又、多結晶シリコンの代わＤＫ非晶質シリコン
属を用いても喪い・また、上記実施例では、多結晶シリ
コン層（５）全面にエネルギービーム照射を行なってい
るが高抵抗素子を製作する場合の様に、照射を選択的に
行ない所定領域を多結晶シリコンのｔ重残こすことも可
能である。
また、本実施例では単結晶化の種として半導体基板を用
いているが、サファイア、スピネルの様な絶縁性基板を
用いることも出来る第３図に本尭明をこの８０８に応用
した例を示す。
いているが、サファイア、スピネルの様な絶縁性基板を
用いることも出来る第３図に本尭明をこの８０８に応用
した例を示す。
〈発明の効果〉
以上、説明したように本発明の方法は、トランジスタ、
ゲート電極、配線、高抵抗素子、容量素子等に利用する
ことが出来るが、例えばアクティブ領域α呻として示し
たようにフィールド領域上に能動素子を設けるなど、文
理を重ねてさらに絶縁体層と単結晶層を幾重にも重ねる
ことが中東、従来横方向に広がった面積に配置されてい
たデバイスを縦方向くつみ重ねえ構造に出来るととくな
り。
ゲート電極、配線、高抵抗素子、容量素子等に利用する
ことが出来るが、例えばアクティブ領域α呻として示し
たようにフィールド領域上に能動素子を設けるなど、文
理を重ねてさらに絶縁体層と単結晶層を幾重にも重ねる
ことが中東、従来横方向に広がった面積に配置されてい
たデバイスを縦方向くつみ重ねえ構造に出来るととくな
り。
デバイスの集積度を極端に高めることが出来る。
以上説明したように本発明は、単結晶基板上に誼基板の
露出部シよび厚さの薄い部分を有する絶縁体膜を設ける
工程と、前記絶縁体膜上および前記露出基板上べ非単結
晶半導体膜を形成する工程と、前記非単結晶半導体膜を
単結晶化する工程と、前記絶縁体膜の厚さの薄い部分を
ゲート絶縁膜とした素子を形成する工程とを具備してな
る半導体装置の製造方法であり本発明の主旨を逸脱しな
い限り種々変更を加え得ることは勿論である。
露出部シよび厚さの薄い部分を有する絶縁体膜を設ける
工程と、前記絶縁体膜上および前記露出基板上べ非単結
晶半導体膜を形成する工程と、前記非単結晶半導体膜を
単結晶化する工程と、前記絶縁体膜の厚さの薄い部分を
ゲート絶縁膜とした素子を形成する工程とを具備してな
る半導体装置の製造方法であり本発明の主旨を逸脱しな
い限り種々変更を加え得ることは勿論である。
第１図（１ｍ）〜（ｅ）は本発明を説明する為の断面図
、第２図は本発明の詳細な説明するｔＩＲＷｉ図、ｌＩ
＆３図はサファイテ基板を用いた実施例を説明する新面
図である。 図に於いて、 １・・・Ｓ１基板、 ２・・・８ ｉ０ｚ膜、 ３
・・・開孔部、５・・・多結晶Ｓム膜、７・・・エネル
ギービーム照射。 ８．１６・・・ゲート電極、 ９・・・配線、１０・・
・第２のトランジスタ、１１．１２・・・ソース領域、
１３ 、１４・・・ドレイン領域、１５・・・ゲー）
８ｊＯｚ Ｊ［。 加・・・単結晶サファイア基板、 ２１・・・エピタキシャル８１層、 ｎ・・・８１０ｚ膜、 ｎ・・・開孔部、ス・・・単結
晶化されたＳｔ膜。 ７１図 ′ｆ；１図 第２図 ０ 輩３図
、第２図は本発明の詳細な説明するｔＩＲＷｉ図、ｌＩ
＆３図はサファイテ基板を用いた実施例を説明する新面
図である。 図に於いて、 １・・・Ｓ１基板、 ２・・・８ ｉ０ｚ膜、 ３
・・・開孔部、５・・・多結晶Ｓム膜、７・・・エネル
ギービーム照射。 ８．１６・・・ゲート電極、 ９・・・配線、１０・・
・第２のトランジスタ、１１．１２・・・ソース領域、
１３ 、１４・・・ドレイン領域、１５・・・ゲー）
８ｊＯｚ Ｊ［。 加・・・単結晶サファイア基板、 ２１・・・エピタキシャル８１層、 ｎ・・・８１０ｚ膜、 ｎ・・・開孔部、ス・・・単結
晶化されたＳｔ膜。 ７１図 ′ｆ；１図 第２図 ０ 輩３図
Claims (2)
- （１）単結晶基板上に誼基板の露出部および厚さの薄い
部分を有する絶縁体膜を設ける工程と、前記絶縁体膜上
および前記露出基板上に非単結晶半導体膜を形成する工
程と、前記非単結晶半導体膜を単結晶化する工程と、前
記絶縁体膜の厚さの薄い部分をゲート絶縁膜とした素子
を形成する工程とを具備してなることを特徴とする半導
体装置の製造方法。 - （２）前記非単結晶半導体膜を単結晶化するに先だち、
前記非単結晶半導体膜にイオン打込みを行なうことを特
徴とする特許 載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8788082A JPS5825271A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8788082A JPS5825271A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14327079A Division JPS5667923A (en) | 1979-11-07 | 1979-11-07 | Preparation method of semiconductor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5825271A true JPS5825271A (ja) | 1983-02-15 |
Family
ID=13927176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8788082A Pending JPS5825271A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5825271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5116768A (en) * | 1989-03-20 | 1992-05-26 | Fujitsu Limited | Fabrication method of a semiconductor integrated circuit having an SOI device and a bulk semiconductor device on a common semiconductor substrate |
-
1982
- 1982-05-26 JP JP8788082A patent/JPS5825271A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5116768A (en) * | 1989-03-20 | 1992-05-26 | Fujitsu Limited | Fabrication method of a semiconductor integrated circuit having an SOI device and a bulk semiconductor device on a common semiconductor substrate |
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