TWI492376B - 鰭狀場效電晶體 - Google Patents

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Description

鰭狀場效電晶體
本申請案係主張向美國專利局所提出申請之美國專利申請案第12/980,371號(代理人檔案號CSM P 2010 NAT 09 US 0)之優先權，於此併入該專利申請案所揭露之內容以供參考。
本發明係有關於一種鰭狀場效電晶體。
業界已在研究針對下一代裝置的鰭狀電晶體，例如22奈米以下技術。這可能是由於，例如，鰭狀電晶體有助於高集成密度。不過，傳統的鰭狀電晶體呈現高寄生結電容，從而降低了性能。另外，形成鰭狀電晶體的傳統制程導致高度變化大，使得整個晶圓上的裝置特性發生變化，從而降低了可靠性及良率。
因此，需要提供性能改善、變化降低的鰭狀裝置。
對熟習該技術領域者而言，透過以下詳述係可立即明白本發明之其他優點及特徵。所述及圖示之該實施例係提供實行本發明之最佳說明。本發明係能在不背離本發明的情況下，於各種明顯態樣中作修改。因此，隨附圖式係作例示用，而非限制本發明。
本發明為有鑑於前述之問題點所開發者，係為形成裝置的方法。該方法包括提供基板，其製備有裝置區，該裝置區包括摻雜隔離阱，以及在該基板上方設置介電層。該介電層包括位於第一介電子層上方的第二介電子層。在該介電層中形成鰭狀結構。該方法進一步包括移除該介電層的其中一部分。移除該介電層之該部分的步驟保留該鰭狀結構的上部分延伸超出該第一介電子層之頂表面。形成跨越該鰭狀結構的閘極，以及鄰近該閘極在該鰭狀結構中形成摻雜源/汲極區。
在另一實施例中揭露一裝置，其基板之頂表面上製備有介電層。該介電頂表面包括非選擇性蝕刻介電頂表面。該裝置進一步包括在該介電層中之該基板上設置鰭狀結構。該鰭狀結構包括底部及頂部。該頂部延伸超出該非選擇性蝕刻介電頂表面。該頂部確定裝置高度以及該非選擇性蝕刻頂表面降低整個晶圓上鰭狀結構的高度變化。
藉由參閱下面的說明及附圖，本發明所揭露的上述及其它目的以及優點和特徵將變得顯而易見。而且，應當瞭解，這裏所述不同實施例的特徵並非相互排斥，而是可進行各種排列和組合。
以下敘述將部份提出本發明之其他特徵及附加優點，而對熟習該技術領域者在審視下列敘述後或可從本發明之實行學習而使得本發明部分變為明顯。藉由附加之申請專利範圍中特別提出之處，係能實現及獲得本發明之該優點及特徵。
以下參照圖面說明本發明之實施形態。
實施例通常涉及裝置，例如半導體裝置或集成電路。尤其，一些實施例涉及用於形成集成電路的電晶體。該集成電路可為任意類型的集成電路。例如，該集成電路可為動態或靜態隨機訪問儲器、信號處理器或片上系統(system on chip；SoC)裝置。該集成電路可納入例如消費類電子産品，例如電腦、手機以及個人數字助理(personal digital assistant；PDA)中。本發明還適用其它類型的裝置或産品。第1a至1c圖顯示裝置100的不同視圖。第1a圖顯示該裝置的頂視圖，第1b圖顯示該裝置沿A-A’的三維視圖，第1c圖顯示裝置沿B-B’的剖視圖。例如，該裝置包括集成電路。還可使用其它類型的裝置。參照第1a至1c圖，基板105充當該裝置的基座。該基板例如包括矽基板。該基板可為輕摻雜基板。例如，該基板可為輕摻雜p型(p- )基板。在某些實施例中，該基板可為輕摻雜n型(n- )基板。本發明還可使用其它類型的基板。例如，該基板可為p型(p+ )重摻雜、n型摻雜或本質基板，或具有其它類型半導體材料的基板，例如鍺化矽(SiGe)、鍺(Ge)、砷化鎵(GaAs)或任意其它合適的半導體材料，包括後續開發的材料。
該基板製備有針對電晶體110的裝置區。在一實施例中，該電晶體包括鰭狀場效電晶體(finFET)。該裝置可包括其它裝置區(未圖示)。例如，該基板可包括用於形成其它類型的電晶體或集成電路組件的其它裝置區。例如，該基板可包括p型及n型組件，例如高、中、低電壓的p型及n型組件。針對該些組件設置不同類型的n型及p型阱。P型摻雜可包括硼(B)、鋁(Al)、銦(In)或其組合，而n型摻雜可包括磷(P)、砷(As)、銻(Sb)或其組合。
例如，該裝置區可藉由介電層160與其它裝置區隔離。該介電層設於該基板的表面上。在一實施例中，該介電層包括氧化矽。在其它實施例中，該介電層可包括氮化矽。還可使用其它類型的介電層，包括多個介電層。例如，該介電層可包括位於第一介電層上方的第二介電層。該第二介電層可充當蝕刻停止層，以保護該第一介電層。例如，可在氧化矽層上方設置氮化矽層，或者在氮化矽層上方設置氧化矽層。該介電層用於電性隔離該電晶體的閘極130與該基板。例如，該介電層的厚度約為30奈米至500奈米。在其它實施例中，該介電層的厚度約為30奈米至100奈米。該介電層還可具有其它厚度。
在一實施例中，該介電層包括非選擇性蝕刻頂表面。例如，對於該介電層，可以低蝕刻率化學蝕刻該非選擇性蝕刻頂表面。相對該介電層，該低蝕刻化學以高蝕刻率選擇性移除上方的層。例如，相較上方的層，該低蝕刻化學以約1:5或1:10的低比例蝕刻該介電層。本發明還可使用其它低蝕刻比例。
在一些實施例中，對於具有混合平面和/或三維裝置的基板，可提供隔離區，例如淺溝槽隔離區，以隔離此類裝置。在其它實施例中，該介電層還可用於隔離混合裝置。本發明還可使用其它類型的隔離區。
摻雜隔離阱108設於該裝置區內該基板的上部分上。在一實施例中，該隔離阱包括第二極型摻雜。例如，該隔離阱可包含針對n通道裝置的p型摻雜。或者，可針對p通道裝置設置n型隔離阱。該隔離阱可輕摻雜或中等摻雜該第二極型摻雜類型。例如，該隔離阱的摻雜濃度約為1016 至1019 原子/立方厘米。該隔離阱還可具有其它摻雜濃度。該隔離阱可用於隔離第一類型裝置與第二類型裝置。例如，p型隔離阱用於隔離n型裝置與p型裝置，或者n型隔離阱用於隔離p型裝置與n型裝置。
在一實施例中，該電晶體包括設於基板之表面上的鰭狀結構120。該鰭狀結構可為本質或無摻雜鰭狀結構。在一些實施例中，該鰭狀結構可為具有第二極型摻雜的輕摻雜鰭狀結構。例如，該第二極型摻雜鰭狀結構用於第一極型裝置。例如，該鰭狀結構可包括針對n通道裝置的p型摻雜或針對p通道裝置的n型摻雜。例如，該鰭狀結構可為具有矩形剖面的狹長件。本發明還可使用其它類型的鰭狀結構。如圖所示，該鰭狀結構沿第一方向(例如x方向)設置。
該鰭狀結構包括底端及頂端裝置部分121、122。該頂端裝置部分是位於該介電層之表面上方的鰭狀結構部分，該底端裝置部分是位於該介電層之表面下方至該基板頂部的鰭狀結構部分，如虛綫所示。例如，該底端裝置部分的高度等於該介電層的厚度。該頂端部分的高度確定裝置高度。例如，該頂端部分的高度可為確定該裝置之通道寬度的因素。
該鰭狀結構之該頂端裝置部分的高度約為100埃至1000埃。在一些實施例中，該鰭狀結構之該頂端部分的高度約為200埃至800埃。在其它實施例中，該鰭狀結構之該頂端部分的高度約為200埃至500埃。該鰭狀結構的寬度約為100埃至1000埃。在一些情况下，可在確定該裝置的通道寬度時考慮該鰭狀結構的寬度。該鰭狀結構還可具有其它尺寸。例如，該鰭狀結構的尺寸可取决於裝置或設計要求。
例如，該鰭狀結構包括具有良好的或高的載流子遷移率的材料。在一實施例中，該鰭狀結構包括結晶材料。該結晶材料可為重結晶的結晶材料。在其它實施例中，該結晶材料可為外延結晶材料。在一些實施例中，該鰭狀結構可包括結晶材料與重結晶的結晶材料的組合。例如，該鰭狀結構的其中一部分可為外延結晶材料，而另一部分可為重結晶的結晶材料。例如，該鰭狀結構的下部分可為外延結晶材料，上部分可為重結晶的結晶材料。本發明還可使用其它組態的結晶材料和重結晶材料。在一實施例中，該結晶材料包括矽。本發明還可使用其它類型的結晶材料。例如，該鰭狀結構可包括鍺化矽、鍺或砷化鎵，或各種結晶材料的組合，包括矽。
在一些實施例中，該鰭狀結構可包括多晶或非晶材料。例如，設置多晶或非晶材料的鰭狀結構有利於薄膜應用。
閘極130設於該介電層上。例如，該閘極包括具有矩形剖面的狹長件。本發明還可使用其它類型的閘極。在一實施例中，該閘極沿第二方向(例如y方向)設於該介電層上並跨越該鰭片。例如，該第二方向垂直於該第一方向。本發明還可使用彼此不垂直的第一方向及第二方向。例如，該介電層提供隔離，以防止位於該閘極下方該介電層上面的區域開啟。如圖所示，該閘極包圍該鰭片。
在一實施例中，該閘極包括半導體材料。例如，該閘極包括多晶矽。本發明還可使用其它類型的材料形成該閘極。例如，該閘極包括金屬閘極，例如TaN(氮化鉭)或TiN(氮化鈦)。閘極介電層138隔離該閘極與該鰭片。例如，該閘極介電層包括氧化矽。本發明還可使用其它類型的閘極介電材料。例如，該閘極介電層可為HfSiON(氮氧矽鉿)、SiON(氮氧矽)、或HfO2 (二氧化鉿)。在一些實施例中，該閘極介電層可進一步包括工作功能調整層。例如，除HfSiON(氮氧矽鉿)和/或HfO2 (二氧化鉿)外，還可針對n型裝置提供La2 O3 (三氧化二鑭)，針對p型裝置提供TiN/Al/TiN(氮化鈦/鋁/氮化鈦)。
可在該閘極的側壁上設置介電間隙壁139。例如，該介電間隙壁可包括氮化矽。該介電間隙壁還可使用其它類型的介電材料。例如，該間隙壁可包括氮化矽或多層介電材料，例如氧化矽及氮化矽。在其它實施例中，該閘極側壁上未設置介電間隙壁。
鄰近該閘極設置第一及第二源/汲極(S/D)區140、150。該源/汲極區包括針對第一類型設備的第一極型摻雜。例如，該源/汲極區可包含針對n型或n通道裝置的n型摻雜，或針對p型或p通道裝置的p型摻雜。在一實施例中，該源/汲極區為重摻雜區。例如，該源/汲極區的摻雜濃度約為1018 至1020 原子/立方厘米。例如，該源/汲極區的深度或底部可位於該介電層的頂表面附近。還可使該源/汲極區的底部位於該鰭狀結構中的其它位置。例如，該源/汲極區的底部可位於該介電層之表面的上方或下方。在其它實施例中，該源/汲極區的底部可占據該鰭狀結構。在一些實施例中，該源/汲極區的底部可延伸於該介電層的底部下方，延伸進入該基板的隔離阱內。通道133位於該源/汲極區之間之鰭片的上部分中，並在該閘極下方。
在一些實施例中，該源/汲極區可設有源/汲極延伸區。該源/汲極延伸區可為該源/汲極區的輕摻雜部分。例如，該源/汲極延伸區延伸於該間隙壁下方以連接該通道與該源/汲極區。在一些實施例中，該源/汲極延伸分布可延伸於該閘極下方。提供延伸於閘極下方的源/汲極延伸分布可增加電阻，以獲得較好的短通道效應。
可設置第一及第二源/汲極接觸墊142、152。該第一及第二接觸墊耦接該鰭片的端部。例如，該第一源/汲極接觸墊耦接該鰭片的第一端部，該第二源/汲極接觸墊耦接該鰭片的第二端部。該接觸墊的形狀可為矩形。該接觸墊還可具有其它形狀。在一實施例中，該接觸墊可為該鰭片的組成部分。例如，該接觸墊可重摻雜第一極型摻雜，可為該源/汲極區的延伸。本發明還可使用其它類型或組態的接觸墊。接觸可耦接至該源/汲極接觸墊以耦接該源/汲極區。
閘極接觸墊132可設於該介電層上。例如，該閘極接觸墊耦接該閘極的一端。如圖所示，該閘極在其第一端部設有一接觸墊132。該閘極接觸墊的形狀可為矩形。該閘極接觸墊還可具有其它形狀。在一實施例中，該閘極接觸墊可為該閘極的組成部分。本發明還可使用其它類型或組態的閘極接觸墊。
在其它實施例中，可設置兩閘極接觸。兩閘極接觸可用於具有兩獨立閘極的電晶體。例如，可在該閘極的第一端部及第二端部設置閘極接觸。對於具有兩獨立閘極的實施例，可在該鰭狀結構的頂部分離該閘極以形成兩獨立閘極。例如，移除該鰭狀結構之表面上方的閘極部分。
儘管圖中顯示單個鰭狀結構，但一些實施例可包括以緊密排列方式組態的複數鰭狀結構。該些鰭狀結構可由同一閘極控制。例如，這樣的布局形成指狀布局的多個電晶體，以增加驅動電流。在其它實施例中，該些鰭狀結構可由各自的閘極獨立控制，或者由共同閘極及獨立閘極組合控制。
如前所述，該基板上的該介電層具有非選擇性蝕刻頂表面。具有該非選擇性蝕刻頂表面的該介電層能够使整個晶圓之鰭狀結構的頂端裝置部分較好地保持一致。由於鰭狀結構的頂端部分確定該裝置的高度，因此降低該些鰭狀結構的頂端部分的高度差异使整個晶圓具有更加一致的裝置特性。
第2a至2c圖顯示裝置100之另一實施例的不同視圖。第2a圖顯示該裝置的頂視圖，第2b圖顯示該裝置沿A-A’的三維視圖，第2c圖顯示該裝置沿B-B’的剖視圖。例如，該裝置類似第1a至1c圖所述。因此，無需再討論共同的特徵。
在一實施例中，硬遮罩層242設於鰭狀結構120的頂表面上。例如，該硬遮罩層包括氮化矽。還可使用其它類型的介電硬遮罩材料。該硬遮罩用於將該閘極介電層分成位於該鰭狀結構兩側的兩個閘極介電層138a、138b。該硬遮罩的使用使得該電晶體具有雙閘極。該雙閘極的兩閘極可共同由單個閘極信號控制。提供雙閘極使設計者能句多較靈活地定義該些鰭狀結構的寬度及高度。
在其它實施例中，該雙閘極可獨立由兩個獨立的閘極信號控制。例如，在兩獨立閘極的情况下，該閘極可在頂部分離。該硬遮罩可作為圖案化該閘極的蝕刻停止層。例如，利用該硬遮罩作為拋光停止層，藉由拋光例如化學機械拋光(chemical mechanical polishing；CMP)可移除該鰭狀結構上方的該閘極部分。還可使用其它技術形成雙獨立閘極。
第3a至3c圖顯示裝置100之另一實施例的不同視圖。第3a圖顯示該裝置的頂視圖，第3b圖顯示該裝置沿A-A’的三維視圖，第3c圖顯示該裝置沿B-B’的剖視圖。例如，該裝置包括集成電路。本發明還可使用其它類型裝置。第3a至3c圖所示的該裝置類似第1a至1c圖所示。因此，無需再討論共同的特徵。
在一實施例中，將鰭狀結構120分為第一部分和第二部分322、324。例如，該第一部分位於該第二部分下方。在一實施例中，該源/汲極區設於該第二部分中。在一實施例中，該第一部分與第二部分之間的介面IFS 定義該源/汲極區的底部。該介面IFS 可設於該鰭狀結構中的不同位置。例如，IFS 可位於該鰭狀結構之該底端裝置部分與頂端裝置部分的介面附近(例如位於該介電層的頂表面附近)。在其它實施例中，該第一部分與第二部分的介面可位於其它深度。例如，該第一部分與第二部分的介面可位於該介電層之表面或該鰭狀結構的底端裝置部分與頂端裝置部分之介面的上方或下方。
在一實施例中，反摻雜阱374設於該鰭狀結構底部下方的基板中。該反摻雜阱包括第一極型摻雜，其與該源/汲極區具有相同的極型。該反摻雜阱設於具有第二極型摻雜的隔離阱108內。在一實施例中，該反摻雜阱為輕摻雜阱或中等摻雜阱。例如，該反摻雜阱的摻雜濃度約為1e1018 原子/立方厘米。該反摻雜阱還可具有其它摻雜濃度。例如，該反摻雜阱設於該鰭狀結構下方，包括該源/汲極區及該通道下方。例如，其形成耗盡層上矽(silicon on depletion layer；SODEL)裝置。或者，該反摻雜阱可設於該源/汲極區下方而未設於該通道下方。例如，其形成耗盡層上源/汲極(source/drain on depletion layer；SDODEL)裝置。
該鰭狀結構之該第一部分隔離該源/汲極區與該反摻雜阱。例如，該第一部分充當該源/汲極區與該反摻雜阱之間之該鰭狀結構中的耗盡區。應當選擇該第一部分的高度以能够使該源/汲極區的耗盡區與該反摻雜阱的耗盡區在零偏壓下合並。例如，在該源/汲極區與反摻雜阱之間的零偏壓下，其耗盡區合並。在一實施例中，應當選擇該下部分的高度或該源/汲極區與反摻雜阱之間的距離(例如IFS )，以提供在零偏壓下完全耗盡的耗盡區。該下部分的高度或IFS 可取决於該反摻雜阱和該源/汲極區的摻雜。可基於該源/汲極區及該反摻雜阱的摻雜調整該第一部分的高度，以提供完全耗盡區。
藉由提供反摻雜阱，該源/汲極區的耗盡區可延伸至較深處，以增加其寬度，從而降低該裝置的結電容Cj 。在保持耗盡區的合並的同時，該反摻雜阱與該源/汲極區之間的隔離越大，結電容Cj 降低得越多。較佳地，應當在保持耗盡區合並的同時使該第一部分的厚度盡可能大，以形成最大的耗盡寬度，使Cj 降低最多。
在一些實施例中，第3a至3c圖的裝置可具有硬遮罩層，如第2a至2c圖所述，以提供具有雙閘極的電晶體。
第4a圖至42c顯示裝置100之另一實施例的不同視圖。第4a圖顯示該裝置的頂視圖，第4b圖顯示該裝置沿A-A’的三維視圖，第4c圖顯示該裝置沿B-B’的剖視圖。例如，該裝置包括集成電路。本發明還可使用其它類型的裝置。第4a至4c圖中所示的裝置類似第1a至1c圖所示。因此，無需再討論共同的特徵。
在一實施例中，鰭狀結構120分為第一部分和第二部分322、324。例如，該第一部分位於該第二部分下方。在一實施例中，該源/汲極區設於該第二部分中。在一實施例中，該第一部分與第二部分的介面IFS 定義該源/汲極區的底部。該介面IFS 可設於該鰭狀結構中的不同位置。例如，IFS 可位於該鰭狀結構之該底端裝置部分與頂端裝置部分的介面附近。例如，IFS 可設於該介電層的頂表面附近。在其它實施例中，該第一部分與第二部分的介面可位於其它深度。例如，該第一部分與第二部分的介面可位於該介電層之表面或該鰭狀結構的底端裝置部分與頂端裝置部分之介面的上方或下方。
將該第一部分分為第一上部分427和第一下部分425。該第一下部分可作為該鰭狀結構的底端部分，而該第一上部分可作為該第一下部分與該鰭狀結構之第二部分之間的中間部分。反摻雜區423設於該第一下部分中。在一實施例中，該反摻雜區設於該源/汲極區及該通道下方之鰭狀結構的第一下部分中。該反摻雜區還可設於該源/汲極接觸區下方。例如，其形成耗盡層上矽裝置。
該反摻雜區包括第一極型摻雜，其與該源/汲極區具有相同極型。在一實施例中，該反摻雜區可為輕摻雜至中等摻雜區。例如，該反摻雜區的摻雜濃度約為1e1018 原子/立方厘米。該反摻雜區還可具有其它摻雜濃度。在一實施例中，該摻雜濃度在該整個反摻雜區內保持一致。例如，在該反摻雜區的底部或附近不會發生摻雜變少的情况，從而降低隨機摻雜波動(random-dopant-fluctuation；RDF)。該隨機摻雜波動不合期望地引起Vt 變化。
例如，該第一上部分為中間區域，其隔離該源/汲極區與該反摻雜區。例如，該第一上部分充當該源/汲極區與該第一下部分中的該反摻雜區之間的鰭狀結構中的耗盡區。應當選擇該第一上部分的高度，以能够使該源/汲極區的耗盡區與該反摻雜區的耗盡區在零偏壓下合並。例如，在該源/汲極區與該反摻雜區之間的零偏壓下，其耗盡區合並。在一實施例中，應當選擇該第一上部分的高度或該源/汲極區與反摻雜區之間的距離，以提供在零偏壓下完全耗盡的耗盡區。該第一上部分的高度可取决於該反摻雜阱和源/汲極區的摻雜。可基於該源/汲極區及該反摻雜阱的摻雜調整該第一上部分的高度，以提供完全耗盡區。
藉由提供反摻雜區，該源/汲極區的耗盡區可延伸至較深處，以增加其寬度，從而降低該裝置的結電容Cj 。在保持耗盡區的合並的同時，該反摻雜區與該源/汲極區之間的隔離越大，結電容Cj 降低得越多。較佳地，應當在保持耗盡區合並的同時使該第一上部分或中間部分的厚度盡可能大，以形成最大的耗盡寬度，使Cj 降低最多。
該反摻雜區提供源/汲極區設計的靈活性。在增加該耗盡區的寬度的同時，可以較大的靈活性設計定義該源/汲極區之底部的該第一區域與第二區域的介面IFS 。例如，在保持該源/汲極區與反摻雜區之間的完全耗盡區的同時，調整該反摻雜區的高度可增加或降低源/汲極區的深度。例如，可藉由增加該反摻雜區的高度提供具有較淺深度的源/汲極區，或藉由降低該反摻雜區的高度提供較深的源/汲極區。
例如，該鰭狀結構包括具有良好或較高載流子遷移率的材料。在一實施例中，該鰭狀結構包括結晶材料。該結晶材料可為重結晶的結晶材料。在其它實施例中，該結晶材料可為外延結晶材料。在一些實施例中，該鰭狀結構可包括結晶材料與重結晶的結晶材料的組合。例如，該鰭狀結構的其中一部分可為外延結晶材料，而另一部分可為重結晶的結晶材料。在一實施例中，該鰭狀結構的第一下部分可為外延結晶材料，而該第一上部分及第二部分可為重結晶的結晶材料。該第一下部分可為原位 摻雜或藉由離子注入摻雜。本發明還可使用其它組態的結晶材料及重結晶材料。例如，該第一下部分及第一上部分可為外延結晶材料，而該第二部分包括重結晶的結晶材料。在一實施例中，該結晶材料包括矽。本發明還可使用其它類型的結晶材料。例如，該鰭狀結構可包括鍺化矽、鍺或砷化鎵，或各種結晶材料的組合，包括矽。
在一些實施例中，第4a至4c圖的裝置可具有硬遮罩層，如第2a至2c圖所述，以提供具有雙閘極的電晶體，或具有反摻雜阱的電晶體，如第3a至3c圖所述，或其組合。
第5a至5c圖顯示裝置100之另一實施例的不同視圖。第5a圖顯示該裝置的頂視圖，第5b圖顯示該裝置沿A-A’的三維視圖，第5c圖顯示該裝置沿B-B’的剖視圖。例如，該裝置包括集成電路。本發明還可使用其它類型的裝置。第5a至5c圖中所示的裝置類似第4a至4c圖所示。因此，無需再討論共同的特徵。
在一實施例中，將鰭狀結構120分為第一部分和第二部分(121，122)，該第二部分設於該第一部分上方。在一實施例中，該源/汲極區設於該鰭狀結構的該第二部分中。例如，該第一部分與第二部分的介面IFS 可位於該介電層之表面附近。例如，該介面定義該源/汲極區的底部。在其它實施例中，該第一部分與第二部分的介面可位於其它深度。例如，該第一部分與第二部分的介面可位於該介電層之表面的上方或下方。
在一實施例中，該鰭狀結構之該第一部分包括第一下部分及第一上部分425、427。該第一下部分可作為該鰭狀結構的底端部分，而該第一上部分可作為該鰭狀結構之該第一下部分與該第二部分之間的中間部分。在一實施例中，該第一下部分425包括第一及第二反摻雜區423a、423b。該第一及第二反摻雜區設於該源/汲極區下方的該第一下部分中，在該通道下方分離。該反摻雜區還可設於該源/汲極接觸區下方。例如，其形成耗盡層上源汲極裝置。
該反摻雜區包括第一極型摻雜，其與該源/汲極區的極型相同。在一實施例中，該反摻雜區可為輕摻雜至中等摻雜區。例如，該反摻雜區的摻雜濃度約為1e1018 原子/立方厘米。該反摻雜區還可具有其它摻雜濃度。在一實施例中，該摻雜濃度在整個反摻雜區中保持一致。例如，在該反摻雜區的底部或附近不會發生摻雜變少的情况，從而降低隨機摻雜波動。
該中間部分或第一上部分隔離該反摻雜區與該源/汲極區。在一實施例中，該中間部分充當該源/汲極區與反摻雜區之間的耗盡區。應當選擇該中間部分的高度，以能够使該源/汲極區的耗盡區與該反摻雜區的耗盡區在該源/汲極區與該反摻雜區之間的零偏壓下合並。例如，應當選擇該中間部分的高度或該源/汲極區與反摻雜區之間的距離，以提供在零偏壓下完全耗盡的耗盡區。該中間部分的高度取决於該反摻雜區及該源/汲極區的摻雜。可基於該源/汲極區及反摻雜區的摻雜調整該中間部分的高度，以在該源/汲極區與該反摻雜區之間提供完全耗盡區。
藉由提供反摻雜區，該源/汲極區的耗盡區可延伸至較深處，以增加其寬度，從而降低該裝置的結電容Cj 。在保持耗盡區的合並的同時，該反摻雜區與該源/汲極區之間的隔離越大，結電容Cj 降低得越多。較佳地，應當在保持耗盡區合並的同時使該中間部分的厚度盡可能大，以形成最大的耗盡寬度，使Cj 降低最多。
該反摻雜區提供源/汲極區設計的靈活性。在增加該耗盡區的寬度的同時，可以較大的靈活性設計定義該源/汲極區之底部的該上半區域與下半區域的介面。例如，在保持該源/汲極區與反摻雜區之間的完全耗盡區的同時，調整該反摻雜區的高度可增加或降低源/汲極區的深度。例如，可藉由增加該反摻雜區的高度提供具有較淺深度的源/汲極區，或藉由降低該反摻雜區的高度提供較深的源/汲極區。
在一些實施例中，第5a至5c圖的裝置可具有硬遮罩層，如第2a至2c圖所述，以提供具有雙閘極的電晶體，或具有反摻雜阱的電晶體，如第3a至3c圖所述，或其組合。
第6a至6g圖顯示形成裝置或集成電路之流程600的剖視圖。請參照第6a圖，提供基板105。該基板可包括矽基板，例如p型輕摻雜基板。本發明還可使用其它類型的基板，包括鍺化矽、鍺及III-V族半導體例如砷化鎵、磷化銦及砷化銦。
該基板可製備有裝置區。例如，該裝置區作為一電晶體的區域。在一實施例中，該裝置區作為鰭狀場效電晶體的區域。儘管這裏將該基板描述為具有一裝置區，但應當理解，該基板可包括衆數的裝置區(未圖示)。該衆數裝置區可包括不同類型的裝置區。例如，該基板可包括針對存儲單元及邏輯裝置的其它裝置區。例如，該邏輯區可包括例如針對用於訪問存儲陣列之輔助裝置的區域。另外，該邏輯區可包括其它類型裝置，取决於所形成之集成電路的類型。例如，該邏輯區可包括針對不同電壓裝置的區域。例如，該邏輯區可包括針對高壓裝置，中壓裝置，低壓裝置或其組合的區域。本發明還可使用其它組態的邏輯區域。
摻雜隔離阱108形成於該裝置區中。在一實施例中，該隔離阱包括第二極型摻雜。例如，該摻雜阱的深度約為0.05至0.5微米。該摻雜阱還可具有其它深度。該摻雜阱的摻雜濃度約為1016 至1019 原子/立方厘米。本發明還可設置具有其它深度和/或濃度的隔離阱。該具有第二極型摻雜的摻雜阱用於第一極型裝置。在一實施例中，該摻雜阱包括針對n型裝置的p型摻雜阱。或者，該摻雜阱包括用於形成p型裝置的n型摻雜阱。可藉由向該基板內注入具有理想劑量及能量的適當摻雜形成該摻雜阱。摻雜類型、劑量及能量可取决於要形成的裝置的類型。例如，該摻雜阱用於隔離具有第一極型通道的裝置與具有第二極型通道的裝置。例如，p型摻雜隔離阱隔離n型通道裝置與p型通道裝置，或者n型摻雜隔離阱隔離p型通道裝置與n型通道裝置。
在一實施例中，該隔離阱包括針對n型裝置的p阱。還可針對p型裝置形成n阱。可藉由離子注入形成該隔離阱。例如，可執行單次或多次注入形成該隔離阱。在一些實施例中，可執行兩次注入形成該隔離阱。本發明還可使用其它次數的注入形成該隔離阱。本發明還可使用其它技術形成該隔離阱。
該基板可包括針對其它類型裝置的其它類型裝置區。例如，該基板可包括p型裝置及n型裝置，例如高、中、低電壓p型及n型裝置。可針對該些裝置提供不同類型的n型及p型阱。可利用注入遮罩藉由獨立的注入制程形成各阱。P型摻雜可包括硼(B)、鋁(Al)、銦(In)或其組合，而n型摻雜可包括磷(P)、砷(As)、銻(Sb)或其組合。
在該基板上形成介電層660。該介電層包括具有複數介電子層的介電堆疊。在一實施例中，該介電堆疊包括第一及第二介電子層160、661。例如，該第一介電子層為該堆疊的下介電子層，該第二介電子層為該堆疊的上介電子層。該些介電子層包括可相對彼此選擇性移除的材料。在一實施例中，該第一介電子層包括氧化矽，而第二介電子層包括氮化矽。在其它實施例中，該第一介電子層可包括氮化矽，而該第二介電子層包括氧化矽。本發明還可使用其它類型的介電層或堆疊。
該下介電子層可包括複數下介電子層。在一些情况下，該上介電子層可包括複數上介電子層。這樣提供的介電層不止包括第一及第二子層。在此情况下，在上下介電子層介面處的介電子層由不同材料構成，下方的一層充當蝕刻停止層。
在一實施例中，該下介電子層包括位於第一下介電子層上方的第二下介電子層。該第二下介電子層可充當蝕刻停止層。該第一下介電子層可包括與該上介電子層相同或不同的材料，只要該第二下介電子層不同於該上介電子層即可。在一實施例中，該下介電子層包括位於氧化層上方的氮化層，而該上介電子層為氧化層，從而形成氧化層/氮化層/氧化層的介電堆疊。該氮化層可作為保護層防止，例如，氟化氫清洗中過度移除氧化層。該介電層還可具有其它組態。
該介電層的總體高度HT 等於H1 +H2 ，其中，H1 為該下介電子層的厚度，H2 為該上介電子層的厚度。在一實施例中，H2 確定該裝置的高度。例如，H2 確定該鰭狀裝置的高度。高度H2 約為10奈米至100奈米。在其它實施例中，H2 約為20奈米至80奈米，或者20奈米至50奈米。至於H1 ，其約為30奈米至500奈米。在其它實施例中，H1 約為30奈米至100奈米。H1 和H2 還可具有其它數值。例如，可基於設計要求選擇H1 及H2 的數值。當該下介電子層包括多個層時，其總體厚度可為H1 。當該上介電子層包括多個層時，其總體厚度可為H2 。該上下介電子層的高度還可具有其它組態。在一些實施例中，使用H1 與H2 的介面確定該裝置的高度。
請參照第6b圖，圖案化該介電層以形成開口668，從而暴露該基板。該開口對應將要形成於該基板上的鰭片。在一實施例中，該開口包括位於該鰭片端部的源/汲極接觸墊。可利用遮罩及蝕刻技術實現該開口的圖案化。例如，可選擇性圖案化遮罩，例如光阻，以形成開口，從而暴露該介電層中對應該開口的一部分。可執行非等向性蝕刻，例如反應離子蝕刻(reactive ion etch；RIE)移除該介電層的該暴露部分，從而形成該開口。該開口暴露該基板。為改善光刻精度，可在該光阻下方設置抗反射性塗層(anti-reflective coating；ARC)。本發明還可使用其它技術圖案化該介電層。在圖案化該介電層後，可移除該遮罩，包括抗反射塗層。
使用用於形成該鰭片的鰭片層628填充該開口，如第6c圖所示。在一實施例中，該鰭片層包括半導體材料。較佳地，該半導體材料具有或潜在具有良好的載流子遷移率。例如，該開口由結晶材料或可結晶的材料填充。較佳地，該開口藉由單晶半導體材料填充或藉由可結晶形成單晶材料或大體結晶為單晶材料的半導體材料填充。在其它實施例中，該開口可由多晶材料填充。在一實施例中，該開口由矽填充。本發明還可使用其它類型的半導體材料。例如，該開口可由鍺化矽、鍺或砷化鎵或各結晶材料的組合填充。
在其它實施例中，該開口可由多晶或非晶材料填充。多晶或非晶鰭狀結構有利於薄膜應用。
在一實施例中，在該基板上形成半導體層以填充並覆蓋該介電層。該半導體層包括非晶矽。例如，使用化學氣相沉積(chemical vapor deposition；CVD)沉積該非晶矽層。本發明還可使用其它類型的半導體層或沉積技術。
在第6d圖中，可移除該半導體層的多餘材料。例如，移除該介電層上方及該開口上方的多餘材料。在一實施例中，移除該多餘材料包括平坦化制程，例如化學機械拋光(chemical mechanical polishing；CMP)。本發明還可使用其它類型的平坦化制程。例如，可使用回焊制程。該平坦化制程在該介電層與填充該開口的半導體材料之間形成平坦的頂表面。這樣形成鰭片120。在一實施例中，這樣形成具有接觸墊的鰭片。
退火該非晶矽層以形成結晶矽層。例如，該退火重結晶該非晶矽層，從而形成單晶矽層或大致的單晶矽層。可使用不同類型的退火。例如，該退火可為熱退火、快速熱退火(rapid thermal anneal；RTA)或激光退火。在一實施例中，可在600℃至800℃下執行約10至30分鐘退火。這樣形成結晶鰭片。在一實施例中，形成具有接觸墊的結晶鰭片。在一些情况下，該鰭片層可為多晶或非晶材料。
在一些實施例中，可在移除多餘材料以形成包括該介電層之表面的平坦表面之前重結晶該非晶層。
在替代實施例中，該開口由結晶半導體材料填充。在一實施例中，該開口由外延層填充。該外延層藉由選擇性外延生長(selective epitaxial growth；SEG)形成。例如，利用選擇性外延生長，藉由外延矽層填充該開口。在一些實施例中，可使用其它類型的外延層，例如鍺化矽、鍺、砷化鎵或氮化鎵。可形成該選擇性外延生長層以提供包括該介電層之頂部的平坦表面。在其它實施例中，例如，可在該介電層之頂表面的稍下方形成該選擇性外延生長層。
選擇性外延生長可用於控制超出H1 與H2 之介面之該外延層的上部分的高度。當該外延層與該介電層的頂表面共面或大體共面時，該外延層之上部分的高度約等於H2 。或者，當該外延層低於該介電層之頂表面時，該外延層之上部分的高度等於超出H1 與H2 之介面之該外延層的生長。
在一實施例中，該外延層過生長超出該介電層之頂表面。例如，可使用化學機械拋光移除該過生長，以形成與該介電層共面的表面，這樣能够使H2 定義該裝置的高度。在一些其它實施例中，可針對無過生長的情况使用化學機械拋光。例如，在該選擇性外延生長層生長至該介電層的頂表面或低於該頂表面的情况下，可使用化學機械拋光。不過，應當理解，對於此類實施例，化學機械拋光並非必要。如該選擇性外延生長層的頂表面低於該介電層的頂表面，該裝置的高度由H1 與H2 的介面以及該選擇性外延生長層的生長確定。
在其它實施例中，該鰭狀結構可由外延材料與重結晶材料的組合形成。例如，該外延層形成於該鰭狀結構的下部分中，該重結晶材料形成於該鰭狀結構的上部分中。鰭狀結構還可具有其它組態的外延材料及結晶材料。
請參照第6e圖，相對該第一介電子層選擇性移除該第二介電子層。這樣保留該基板上的第一介電子層160。例如，可藉由濕蝕刻實現該第二介電子層的選擇性移除。本發明還可使用其它技術，包括非等向性蝕刻，例如反應離子蝕刻。該第二介電子層的選擇性移除保留具有非選擇性蝕刻頂表面之該第一介電子層。
該鰭片的其中部分延伸超出該第一介電子層。例如，延伸於超出該第一介電子層的該鰭片部分的高度確定該裝置高度。該裝置的高度可等於H2 或其它高度。例如，該裝置的高度可由該鰭狀結構的選擇性外延生長或該鰭狀結構的過度拋光確定。在移除該第二介電子層後可選擇執行退火。例如，可在氫(H2 )環境中執行該退火，以平滑化該鰭片並鈍化懸鍵。本發明還可使用其它類型的退火。
如第6f圖所示，在一實施例中，閘極氧化層638形成於該鰭狀結構的外露表面上，包括接觸墊。例如，該閘極氧化層包括氧化矽。在一實施例中，該閘極氧化層由熱氧化形成。可在氧化環境中，例如氧(O2 )環境中執行該熱氧化。該熱氧化環境還可包括氮(N2 )。這樣在該鰭狀結構的表面上形成熱氧化矽層。還可形成其它類型的氧化矽或使用其它技術形成該閘極氧化層。例如，形成氧化閘極的制程可形成氮氧化矽(SiON)、二氧化鉿(HfO2 )或氮氧矽鉿(HfSiON)或其它類型的閘極氧化層。例如，該閘極氧化層的厚度約為10埃至100埃。該閘極氧化層還可具有其它厚度。
閘極電極層632形成於該基板上，覆蓋該介電層及閘極氧化層。例如，該閘極電極層包括多晶矽。例如，可藉由化學氣相沉積形成該閘極電極層。例如，該閘極電極層的厚度約為400埃至1000埃。還可形成其它類型、厚度的閘極電極層或使用其它技術形成閘極電極層。例如，該閘極電極層可包括氮化鉭(TaN)、氮化鈦(TiN)或其它類型的閘極電極材料，或可由原子層沉積(atomic layered deposition；ALD)或濺鍍技術形成。
可摻雜該閘極層以降低電阻，調整VT ，調整工作功能或其組合。可基於設計要求適當選擇摻雜類型及濃度。可在形成過程中原位摻雜該閘極層，或在形成該閘極電極層之後，藉由離子注入摻雜該閘極層。
請參照第6g圖，圖案化該閘極電極層及閘極氧化層，以形成閘極電極120位於閘極介電層138上方的閘極堆疊，其跨越鰭片120。圖案化該閘極電極層還可形成閘極接觸。
可採用遮罩及蝕刻技術形成該閘極堆疊。例如，可將圖案化的光阻遮罩用作反應離子蝕刻的蝕刻遮罩，從而形成該閘極堆疊。為改善光刻精度，可在該光阻下方提供抗反射塗層。還本發明可使用其它技術圖案化該介電層。在圖案化該基板形成該閘極堆疊後，可移除該遮罩，包括該抗反射塗層。
例如，該流程接著鄰近該閘極在該鰭狀結構中形成源/汲極區。該源/汲極區包括第一極型摻雜。在一實施例中，例如，藉由離子注入形成輕摻雜源/汲極延伸區。例如，可藉由注入第一極型摻雜形成該延伸區。可基於設計要求適當選擇該注入的制程參數，例如劑量及能量。
在形成該延伸區之後，可在該閘極的側壁上形成閘極側間隙壁。例如，該閘極側間隙壁包括氮化矽。還可使用其它類型的間隙壁材料，例如氧化矽或氮氧化矽。為形成側間隙壁，在該基板上沉積間隙壁介電材料。可利用各種技術，例如等離子增强型化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)形成該間隙壁。還可使用其它技術形成該間隙壁介電層或形成其它類型的間隙壁。隨後，藉由反應離子蝕刻非等向型蝕刻該間隙壁介電層，以移除水平部分，從而保留側壁上的非水平部分作為間隙壁。
形成具有第一極型摻雜的重摻雜源/汲極區。例如，藉由注入第一極型摻雜形成該重摻雜源/汲極區。可基於設計要求適當選擇該注入的制程參數，例如劑量及能量。在一些實施例中，可在間隙壁形成後與形成該源/汲極區一起形成該源/汲極延伸區。可在該裝置的接觸區上例如源/汲極接觸及閘極接觸區上形成矽化接觸。
例如，該流程接著形成介電層。該介電層可為金屬前介電(pre-metal dielectric)層。可在該電晶體中形成與接觸墊的接觸。額外的制程可包括形成一個或多個互連層、最後鈍化、切單、組裝、封裝及測試。本發明還可使用其它制程。例如，在形成互連之前可形成其它組件，例如低壓、中壓以及高壓輸入/輸出裝置。
如前所述，該基板上的該介電層具有非選擇性蝕刻頂表面。具有該非選擇性蝕刻頂表面的該介電層能够使整個晶圓之鰭狀結構的頂端裝置部分較好地保持一致。由於鰭狀結構的頂端部分確定該裝置的高度，因此降低該些鰭狀結構的頂端部分的高度差异使整個晶圓具有更加一致的裝置特性。
第7a至7b圖顯示形成裝置或集成電路之流程700的一實施例的剖視圖。請參照第7a圖，提供經部分處理的基板105。該基板處於如第6b圖所述的制程階段。因此，無需再討論共同的特徵。例如，該基板製備有介電堆疊660，其開孔668對應例如具有接觸墊的鰭片。
請參照第7b圖，在基板105的隔離阱108的上部分中形成反摻雜阱374。該反摻雜阱包括第一極型摻雜。該第一極型與隨後形成的裝置源/汲極區的極型相同，並與該隔離阱的極型相反。在一實施例中，該反摻雜阱可為輕摻雜或中等摻雜阱。例如，該反摻雜阱的摻雜濃度約為1e1018 原子/立方厘米。該反摻雜阱還可具有其它摻雜濃度。
在一實施例中，藉由離子注入形成該反摻雜阱。例如，該離子注入使用圖案化的介電堆疊作為注入遮罩。可選擇該注入參數以形成具有理想深度及摻雜濃度的反摻雜阱。例如，該反摻雜阱為該開口下方的基板，其位於隨後形成的鰭狀結構下方，包括源/汲極區及通道。這樣，例如，形成耗盡層上矽裝置。
在一替代實施例中，可在圖案化介電堆疊上設置注入遮罩。該注入遮罩具有開口暴露源/汲極區下方的基板，但保護該裝置的通道區。利用該注入遮罩執行離子注入，以在該介電層中的開口下方的基板中形成第一及第二反摻雜阱。該第一及第二反摻雜阱在該通道區下方分離。這樣形成耗盡層上源汲極裝置。例如，在形成該反摻雜阱後移除該注入遮罩。
該流程繼續執行第6c圖以後的制程。在一實施例中，該鰭狀結構分為第一部分及第二部分，該第一部分位於該第二部分下方。該第一部分作為耗盡層隔離該裝置的該反摻雜阱與該源/汲極區。應當選擇該第一部分的高度，以能够使該源/汲極區的耗盡區與該反摻雜阱的耗盡區在零偏壓下合並。例如，在該源/汲極區與該反摻雜阱之間的零偏壓下，其耗盡區合並。該第一部分的高度可取决於該反摻雜阱及該源/汲極區的摻雜。可基於該源/汲極區及反摻雜阱的摻雜調整該第一部分的高度，以提供完全耗盡區。
藉由提供一個或多個反摻雜阱，該源/汲極區的耗盡區可延伸至較深處以增加其寬度，從而降低該裝置的結電容Cj 。在保持耗盡區合並的同時，該反摻雜阱與該源/汲極區之間的隔離越大，結電容Cj 降低得越多。較佳地，應當在保持耗盡區合並的同時使該第一部分的厚度盡可能大，以形成最大的耗盡寬度，使Cj 降低最多。
第8a至8b圖顯示形成裝置或集成電路之流程800的剖視圖。請參照第8a圖，提供經部分處理的基板105。該基板處於如第6d圖所述的制程階段。因此，無需再討論共同的特徵。例如，該基板製備有介電堆疊660，鰭狀結構120形成於開孔668中。該鰭狀結構可包括源/汲極接觸墊。例如，該鰭狀結構可包括結晶材料。該結晶材料可為外延結晶材料、重結晶的結晶材料或其組合。如圖所示，該鰭片與該介電層具有共面的頂表面。
在其它實施例中，該鰭狀結構可包括多晶或非晶材料。多晶或非晶鰭狀結構有利於薄膜應用。
請參照第8b圖，該鰭狀結構分為第一部分及第二部分322、324。例如，該第一部分位於該第二部分下方。該第一部分及第二部分的介面IFS 可定義隨後形成的源/汲極區的底部。介面IFS 可設於該鰭狀結構中的不同位置。如圖所示，IFS 可位於該第一介電子層160與第二介電子層661的介面上方。在其它實施例中，IFS 可位於該第一及第二介電子層的介面處或在其下方。
該第一部分分為第一下部分425及第一上部分427。在一實施例中，在該鰭狀結構之該第一部分的第一下部分中形成反摻雜區423。該反摻雜區包括第一極型摻雜，其與該源/汲極區具有相同極型。在一實施例中，該反摻雜區可為輕摻雜或中等摻雜區。例如，該反摻雜區的摻雜濃度約為1e1018 原子/立方厘米。該反摻雜區還可具有其它摻雜濃度。
在一實施例中，藉由離子注入形成該反摻雜區。例如，該介電堆疊可充當注入遮罩。可選擇該注入參數以在該鰭狀結構的第一下部分中形成具有理想摻雜濃度的反向區。該反摻雜區形成於隨後形成的源/汲極區及通道下方之鰭狀結構的第一下部分中。例如，這樣形成耗盡層上矽裝置。
在一替代實施例中，在該介電堆疊及鰭狀結構上設置注入遮罩。圖案化該注入遮罩以暴露源/汲極區，同時保護通道區。該注入遮罩還可暴露源/汲極接觸區。利用該注入遮罩執行離子注入，以形成第一及第二反摻雜區。該第一及第二反摻雜區在該通道區下方分離。保護該鰭狀結構的通道區免受注入形成耗盡層上源汲極裝置。例如，在形成該反摻雜區後移除該注入遮罩。
該流程繼續執行第6e圖以後的制程。例如，該流程包括移除該第二介電子層661，形成閘極及源/汲極區。還可包括如前所述的其它步驟。
例如，該第一上部分為中間區域，其隔離該源/汲極區與該反摻雜區。例如，該第一上部分充當該源/汲極區與該第一下部分中的反摻雜區之間的鰭狀結構中的耗盡區。應當選擇該第一上部分的高度，以能够使隨後形成的源/汲極區的耗盡區與該反摻雜區的耗盡區在零偏壓下合並。例如，在該源/汲極區與該反摻雜區之間的零偏壓下，其耗盡區合並。在一實施例中，應當選擇該第一上部分的高度或該源/汲極區與反摻雜區之間的距離，以提供在零偏壓下完全耗盡的耗盡區。該第一上部分的高度可取决於該反摻雜區和源/汲極區的摻雜。可基於該源/汲極區及反摻雜阱的摻雜調整該第一上部分的高度，以提供完全耗盡區。
藉由提供反摻雜區，該源/汲極區的耗盡區可延伸至較深處，以增加其寬度，從而降低該裝置的結電容Cj 。在保持耗盡區的合並的同時，該反摻雜區與該源/汲極區之間的隔離越大，結電容Cj 降低得越多。較佳地，應當在保持耗盡區合並的同時使該第一上部分或中間部分的厚度盡可能大，以形成最大的耗盡寬度，使Cj 降低最多。
該反摻雜區增加源/汲極區設計的靈活性。在增加該耗盡區的寬度的同時，可以較大的靈活性設計定義該源/汲極區之底部的該第一區域與第二區域的介面IFS 。例如，在保持該源/汲極區與反摻雜區之間的完全耗盡區的同時，調整該反摻雜區的高度可增加或降低源/汲極區的深度。例如，可藉由增加該反摻雜區的高度提供具有較淺深度的源/汲極區，或藉由降低該反摻雜區的高度提供較深的源/汲極區。
在一些實施例中，如第7a至7b圖所述，可在形成該鰭狀結構之前設置反摻雜阱。
第9a至9b圖顯示形成裝置或集成電路之流程900的一實施例的剖視圖。請參照第9a圖，提供經部分處理的基板105。該基板處於如第6b圖所述的制程階段。因此，無需再討論共同的特徵。例如，該基板製備有介電堆疊660，其開孔668對應鰭狀結構。該開口可包括源/汲極接觸墊。
可將該開口虛擬分為第一部分及第二部分322、324。例如，該第一部分位於該第二部分下方。該第一部分與第二部分的介面IFS 可定義隨後形成的源/汲極區的底部。該介面IFS 可設於該鰭狀結構中的不同位置。如圖所示，IFS 可位於第一介電子層160與第二介電子層661的介面上方。在其它實施例中，IFS 可位於該第一介電子層與第二介電子層的介面處或其下方。該第一部分分為第一下部分425和第一上部分427。
在一實施例中，外延結晶層423形成於該第一下部分的開口中。在一些實施例中，該外延結晶層藉由選擇性外延生長形成。該外延結晶層摻雜第一極型摻雜，其與該源/汲極區的極型相同，以形成反摻雜區。在一實施例中，該反摻雜區可為輕摻雜至中等摻雜。例如，該反摻雜區的摻雜濃度約為1e1018 原子/立方厘米。該反摻雜區還可具有其它摻雜濃度。
在一實施例中，該反摻雜區可由原位摻雜該外延層形成。例如，該外延層於形成時進行原位摻雜。或者，該反摻雜區藉由離子注入形成。例如，該介電堆疊可充當注入遮罩。可選擇注入參數以在該鰭狀結構的第一下部分中形成具有理想摻雜濃度的反向區。該反摻雜區形成於該外延層中，其設於隨後形成的裝置源/汲極區及通道的下方。該反摻雜區還可形成於隨後形成的源/汲極接觸區的下方。這樣，例如，形成耗盡層上矽裝置。
在一替代實施例中，可在該介電堆疊及未摻雜的外延層423上設置注入遮罩。圖案化該注入遮罩以暴露源/汲極區，同時保護通道區。該注入遮罩還可暴露源/汲極接觸區。利用該注入遮罩執行離子注入，以在隨後形成的源/汲極區下方而非通道區下方形成第一及第二反摻雜區。保護該鰭狀結構的通道區免於摻雜注入形成耗盡層上源汲極裝置。例如，在形成該反摻雜區後移除該注入遮罩。
藉由在該開口的第一下部分中原位摻雜該外延層或在其形成後注入摻雜，摻雜濃度在整個反摻雜區中保持一致。例如，在該反摻雜區的底部或附近不會發生摻雜變少的情况。其降低隨機摻雜波動。
在一些實施例中，如第7a至7b圖所述，可在形成該鰭狀結構之前設置反摻雜阱。
在第9b圖中，該流程繼續完成該鰭狀結構的形成制程。例如，在該開口的第一上部分及第二部分中形成該鰭狀結構。該鰭狀結構的剩餘部分可包括外延結晶材料、重結晶的結晶材料或其組合，如第6c圖至6d所述。例如，該第一上部分和第二部分可為外延結晶材料，該第一上部分和第二部分可為重結晶的結晶材料，或者該第一上部分可為外延結晶材料，該第二部分可為重結晶的結晶材料。該鰭狀結構還可使用其它組態的結晶材料。
該流程繼續執行如第6e圖以後的制程。例如，該流程包括移除該第二介電子層661，形成閘極及源/汲極區。還可包括如前所述的其它流程。
例如，該第一上部分可為中間區域，其隔離該源/汲極區與該反摻雜區。例如，該第一上部分充當該源/汲極區與該第一下部分中的反摻雜區之間的鰭狀結構中的耗盡區。應當選擇該第一上部分的高度，以能句多使隨後形成的源/汲極區的耗盡區與該反摻雜區的耗盡區在零偏壓下合並。例如，在該源/汲極區與該反摻雜區之間的零偏壓下，其耗盡區合並。在一實施例中，應當選擇該第一上部分的高度或該源/汲極區與反摻雜區之間的距離，以提供在零偏壓下完全耗盡的耗盡區。該第一上部分的高度可取决於該反摻雜區和源/汲極區的摻雜。可基於該源/汲極區及反摻雜區的摻雜調整該第一上部分的高度，以提供完全耗盡區。
藉由提供反摻雜區，該源/汲極區的耗盡區可延伸至較深處，以增加其寬度，從而降低該裝置的結電容Cj 。在保持耗盡區合並的同時，該反摻雜區與該源/汲極區之間的隔離越大，結電容Cj 降低得越多。較佳地，應當在保持耗盡區合並的同時使該第一上部分或中間部分的厚度盡可能大，以形成最大的耗盡寬度，使Cj 降低最多。
該反摻雜區增加源/汲極區設計的靈活性。在增加該耗盡區的寬度的同時，可以較大的靈活性設計定義該源/汲極區之底部的該第一區域與第二區域的介面IFS 。例如，在保持該源/汲極區與反摻雜區之間的完全耗盡區的同時，調整該反摻雜區的高度可增加或降低源/汲極區的深度。例如，可藉由增加該反摻雜區的高度提供具有較淺深度的源/汲極區，或藉由降低該反摻雜區的高度提供較深的源/汲極區。
第10a至10c圖顯示形成裝置或集成電路之流程1000的實施例的剖視圖。請參照第10a圖，提供經部分處理的基板105。該基板處於如第6d圖所述的制程階段。因此，無需再討論共同的特徵。例如，該基板製備有介電堆疊660，鰭狀結構120形成於開口668中。該鰭狀結構可包括源/汲極接觸墊。例如，該鰭狀結構可包括結晶材料。該結晶材料可為外延結晶材料、重結晶的結晶材料或其組合。如圖所示，該鰭片包括與該介電層共面的頂表面。
在其它實施例中，該鰭狀結構可包括多晶或非晶材料。多晶或非晶鰭狀結構有利於薄膜應用。
在第10b圖中，在該鰭狀結構120的上部分上形成介電硬遮罩439。在一實施例中，例如，藉由熱氧化形成該硬遮罩。該硬遮罩的厚度足以阻止隧穿效應，以隔離位於該結構之頂表面上方的閘極部分與該鰭狀結構的頂表面。例如，該硬遮罩的厚度約為20奈米至50奈米。該硬遮罩還可具有其它厚度。在一實施例中，藉由氧化該鰭狀結構的頂表面及接觸墊形成該硬遮罩。例如，在氧化環境中執行退火。例如，在氧環境中在約900℃下執行該退火。還可使用其它類型的硬遮罩或使用其它技術在該鰭狀結構的頂表面上形成該硬遮罩。例如，可藉由在該介電層上沉積硬遮罩材料形成該硬遮罩，其中，該鰭狀結構包括低於該介電層之頂表面的凹槽。該凹槽藉由選擇性外延生長或過度拋光該鰭狀結構形成。可藉由拋光移除多餘的硬遮罩材料，並保留該鰭狀結構上方的該硬遮罩。
在第10c圖中，移除第二介電子層661，並保留該基板上的第一介電子層160。例如，可藉由濕蝕刻相對該第一介電子層選擇性移除該第二介電子層。還可使用其它類型的技術例如反應離子蝕刻選擇性移除該第二介電子層。可在移除該第二介電子層後選擇執行退火。例如，在氫(H2 )環境中執行該退火，以平滑化該鰭狀結構、鈍化懸鍵。本發明還可使用其它類型的退火。
在該鰭狀結構的暴露側壁上形成閘極氧化層138a、138b，包括接觸墊。例如，該閘極氧化層包括氧化矽。在一實施例中，藉由在氧化環境例如氧環境中退火該基板形成該閘極氧化層。這樣，在該鰭狀結構的側壁上形成熱氧化矽層。還可使用其它類型的閘極氧化層或使用其它技術形成閘極氧化層。該閘極氧化層的厚度例如約為0.6奈米至3奈米。該閘極氧化層還可具有其它厚度。
該流程接著執行如第6f圖以後的形成裝置制程。藉由在該鰭狀結構的頂表面上提供硬遮罩，可提供雙閘極鰭狀場效電晶體。例如，其使設計者能句多較自由地設計具有不同寬度和高度的鰭狀結構。
在一替代實施例中，第10a至10c圖的流程可納入形成第6a至6g圖、7a至7b、8a至8b以及9a至9b所述的裝置實施例的流程中。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
100．．．裝置
105．．．基板
108．．．隔離阱
110．．．電晶體
120．．．鰭狀結構
121．．．第一部分
122．．．第二部分
130．．．閘極
132．．．閘極接觸墊
133．．．通道
138．．．閘極介電層
138a．．．閘極氧化層
138b．．．閘極氧化層
139．．．介電間隙壁
140．．．第一源/汲極區
142．．．第一源/汲極接觸墊
150．．．第二源/汲極區
152．．．第二源/汲極接觸墊
160．．．介電層
242．．．硬遮罩層
322．．．第一部分
324．．．第二部分
374．．．反摻雜阱
423．．．反摻雜區
423a．．．第一反摻雜區
423b．．．第二反摻雜區
425．．．第一下部分
427．．．第一上部分
439．．．介電硬遮罩
600、700、800、900、1000．．．流程
628．．．鰭片層
632．．．閘極電極層
660．．．介電堆疊
661．．．第二介電子層
668．．．開孔
IFS ．．．介面
附圖中，類似的附圖標記通常指不同視圖中的相同組件。另外，附圖並不一定按比例繪製，相反，重點放在描述本發明的原理。在下面的說明中參照附圖描述本發明的不同實施例。
第1a至1c圖顯示裝置之一實施例的不同視圖。
第2a至2c圖顯示裝置之另一實施例的不同視圖。
第3a至3c圖顯示裝置之另一實施例的不同視圖。
第4a至4c圖顯示裝置之再一實施例的不同視圖。
第5a至5c圖顯示裝置之一替代實施例的不同視圖。
第6a至6g圖顯示形成裝置之流程的一實施例的剖視圖。
第7a及7b圖顯示形成裝置之流程的一實施例的剖視圖。
第8a及8b圖顯示形成裝置之流程的另一實施例的剖視圖。
第9a及9b圖顯示形成裝置之流程的再一實施例的剖視圖。
第10a至10c圖顯示形成裝置之流程的另一實施例的剖視圖。
105．．．基板
108．．．隔離阱
160．．．介電層
322．．．第一部分
324．．．第二部分
423．．．反摻雜區
425．．．第一下部分
427．．．第一上部分
660．．．介電堆疊
661．．．第二介電子層
668．．．開孔
900．．．流程
IFS ．．．介面

Claims (19)

  1. 一種形成半導體裝置的方法，包括：提供基板，其製備有裝置區，該裝置區包括摻雜隔離阱，以及在該基板上方設置介電層，其中，該介電層包括位於第一介電子層上方的第二介電子層；在該介電層中形成鰭狀結構；移除該介電層的其中一部分，其中，移除該介電層之該部分保留該鰭狀結構的上部分延伸超出該第一介電子層的頂表面；形成跨越該鰭狀結構的閘極；以及鄰近該閘極在該鰭狀結構中形成摻雜源/汲極區。
  2. 如申請專利範圍第1項之方法，其中，該第一和第二介電子層包括可相對彼此選擇性移除的材料。
  3. 如申請專利範圍第2項之方法，其中：該第一介電子層包括氧化矽，而該第二介電子層包括氮化矽，或者該第一介電子層包括氮化矽，而該第二介電子層包括氧化矽。
  4. 如申請專利範圍第1項之方法，其中，該第一介電子層的厚度為H1 ，該第二介電子層的厚度為H2 ，其中，H2 確定該裝置區中裝置的高度。
  5. 如申請專利範圍第1項之方法，其中，形成該鰭狀結構包括：在該介電層中形成開口，以暴露該基板的其中一部 分；在該基板上方形成半導體層，以填充該開口並覆蓋該介電層；以及移除該介電層上方以及該開口上方的多餘半導體層，以在該介電層與該開口中的該半導體層之間形成平坦的頂表面。
  6. 如申請專利範圍第5項之方法，其中，該半導體層包括非晶矽層。
  7. 如申請專利範圍第6項之方法，進一步包括：對該非晶矽層執行退火，以形成結晶矽層。
  8. 如申請專利範圍第1項之方法，其中，形成該鰭狀結構包括：在該介電層中形成開口，以暴露該基板的其中一部分；使用外延層填充該開口的至少其中一部分，其中，該外延層藉由選擇性外延生長形成。
  9. 如申請專利範圍第8項之方法，其中，該鰭狀結構包括第一部分以及位於該第一部分上方的第二部分。
  10. 如申請專利範圍第9項之方法，其中，該鰭狀結構之該第一部分包括第一上部分及第一下部分。
  11. 如申請專利範圍第10項之方法，其中：該鰭狀結構之該第一下部分包括該外延層，以及該第一上部分及第二部分包括外延結晶材料，重結晶的結晶材料或其組合。
  12. 如申請專利範圍第11項之方法，進一步包括利用第一極型摻雜摻雜該外延層，以形成反摻雜區。
  13. 如申請專利範圍第1項之方法，進一步包括：形成反摻雜區，以及其中，該反摻雜區及源/汲極區包括第一極型摻雜，該摻雜隔離阱包括第二極型摻雜。
  14. 如申請專利範圍第13項之方法，其中，該反摻雜區設於該摻雜隔離阱的上部分中。
  15. 如申請專利範圍第14項之方法，其中：該反摻雜區設於該鰭狀結構的下方，包括該源/汲極區及該源/汲極區之間的通道下方，或者該反摻雜區設於該鰭狀結構的下方，包括該源/汲極區下方但不包括該源/汲極區之間的通道下方。
  16. 如申請專利範圍第13項之方法，其中，該鰭狀結構包括第一部分以及位於該第一部分上方的第二部分。
  17. 如申請專利範圍第16項之方法，其中，該鰭狀結構之該第一部分作為耗盡區隔離該反摻雜區與源/汲極區。
  18. 一種形成半導體裝置的方法，包括：提供基板，其製備有裝置區，該裝置區包括摻雜隔離阱，以及在該基板上方設置介電層，其中，該介電層包括位於第一介電子層上方的第二介電子層；在該介電層的開口中形成鰭狀結構；相對該第一介電子層移除該第二介電子層，以保留該鰭狀結構的其中一部分延伸超出該第一介電子層的 頂表面；形成跨越該鰭狀結構的閘極；以及鄰近該閘極在該鰭狀結構中形成摻雜源/汲極區。
  19. 如申請專利範圍第18項之方法，包括：在該鰭狀結構的上部分上形成介電硬遮罩。
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