CN102543753B - 改善之鳍式场效晶体管 - Google Patents
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Abstract
一种改善之鳍式场效晶体管，该鳍式晶体管包括位于基板表面上的介电层，用于隔离该晶体管之栅极与该基板。该介电层包括非选择性蚀刻表面以制造鳍式结构的顶部，从而使该些鳍式结构在整个晶圆上具有降低的高度变化。该鳍式晶体管还可包括至少位于源/漏区下方的反向掺杂区，以降低寄生电容，提升性能。
Description
相关申请的交叉参考
本申请交叉参考同时提交、与本申请具有相同受让人、名称为“FINFET WITHSTRESSORS”的美国专利申请(申请号________；代理人档案号CSM P 2010 NAT 09 US0)，其内容籍由参考纳入本申请。
背景技术
业界已在研究针对下一代器件的鳍式晶体管，例如22纳米以下技术。这可能是由于，例如，鳍式晶体管有助于高集成密度。不过，传统的鳍式晶体管呈现高寄生结电容，从而降低了性能。另外，形成鳍式晶体管的传统制程导致高度变化大，使得整个晶圆上的器件特性发生变化，从而降低了可靠性及良率。
因此，需要提供性能改善、变化降低的鳍式器件。
发明内容
这里描述形成器件的方法。该方法包括提供基板，其制备有器件区，该器件区包括掺杂隔离阱，以及在该基板上方设置介电层。该介电层包括位于第一介电子层上方的第二介电子层。在该介电层中形成鳍式结构。该方法进一步包括移除该介电层的其中一部分。移除该介电层之该部分的步骤保留该鳍式结构的上半部分延伸超出该第一介电子层之顶部表面。形成跨越该鳍式结构的栅极，以及邻近该栅极在该鳍式结构中形成掺杂源/漏区。
在另一实施例中揭露一器件，其基板之顶部表面上制备有介电层。该介电顶部表面包括非选择性蚀刻介电顶部表面。该器件进一步包括在该介电层中之该基板上设置鳍式结构。该鳍式结构包括底部及顶部。该顶部延伸超出该非选择性蚀刻介电顶部表面。该顶部确定器件高度以及该非选择性蚀刻顶部表面降低整个晶圆上鳍式结构的高度变化。
籍由参阅下面的说明及附图，本发明所揭露的上述及其它目的以及优点和特征将变得显而易见。而且，应当了解，这里所述不同实施例的特征并非相互排斥，而是可进行各种排列和组合。
附图说明
附图中，类似的附图标记通常指不同视图中的相同组件。另外，附图并不一定按比例绘制，相反，重点放在描述本发明的原理。在下面的说明中参照附图描述本发明的不同实施例。
图1a至1c显示器件之一实施例的不同视图。
图2a至2c显示器件之另一实施例的不同视图。
图3a至3c显示器件之另一实施例的不同视图。
图4a至4c显示器件之再一实施例的不同视图。
图5a至5c显示器件之一替代实施例的不同视图。
图6a至6g显示形成器件之流程的一实施例的剖视图。
图7a至7b显示形成器件之流程的一实施例的剖视图。
图8a至8b显示形成器件之流程的另一实施例的剖视图。
图9a至9b显示形成器件之流程的再一实施例的剖视图。
图10a至10c显示形成器件之流程的另一实施例的剖视图。
具体实施方式
实施例通常涉及器件，例如半导体器件或集成电路。尤其，一些实施例涉及用于形成集成电路的晶体管。该集成电路可为任意类型的集成电路。例如，该集成电路可为动态或静态随机访问储器、信号处理器或片上系统(system on chip；SoC)器件。该集成电路可纳入例如消费类电子产品，例如电脑、手机以及个人数字助理(personal digital assistant；PDA)中。本发明还适用其它类型的器件或产品。
图1a至1c显示器件100的不同视图。图1a显示该器件的顶视图，图1b显示该器件沿A-A’的三维视图，图1c显示器件沿B-B’的剖视图。例如，该器件包括集成电路。还可使用其它类型的器件。参照图1a至1c，基板105充当该器件的基座。该基板例如包括硅基板。该基板可为轻掺杂基板。例如，该基板可为轻掺杂p型(p-)基板。在某些实施例中，该基板可为轻掺杂n型(n-)基板。本发明还可使用其它类型的基板。例如，该基板可为p型(p+)重掺杂、n型掺杂或本质基板，或具有其它类型半导体材料的基板，例如锗化硅(SiGe)、锗(Ge)、砷化镓(GaAs)或任意其它合适的半导体材料，包括后续开发的材料。
该基板制备有针对晶体管110的器件区。在一实施例中，该晶体管包括鳍式场效晶体管(finFET)。该器件可包括其它器件区(未图示)。例如，该基板可包括用于形成其它类型的晶体管或集成电路组件的其它器件区。例如，该基板可包括p型及n型组件，例如高、中、低电压的p型及n型组件。针对该些组件设置不同类型的n型及p型阱。P型掺杂可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂可包括磷(P)、砷(As)、锑(Sb)或其组合。
例如，该器件区可藉由介电层160与其它器件区隔离。该介电层设于该基板的表面上。在一实施例中，该介电层包括氧化硅。在其它实施例中，该介电层可包括氮化硅。还可使用其它类型的介电层，包括多个介电层。例如，该介电层可包括位于第一介电层上方的第二介电层。该第二介电层可充当蚀刻停止层，以保护该第一介电层。例如，可在氧化硅层上方设置氮化硅层，或者在氮化硅层上方设置氧化硅层。该介电层用于电性隔离该晶体管的栅极130与该基板。例如，该介电层的厚度约为30纳米至500纳米。在其它实施例中，该介电层的厚度约为30纳米至100纳米。该介电层还可具有其它厚度。
在一实施例中，该介电层包括非选择性蚀刻顶部表面。例如，对于该介电层，可以低蚀刻率化学蚀刻该非选择性蚀刻顶部表面。相对该介电层，该低蚀刻化学以高蚀刻率选择性移除上方的层。例如，相较上方的层，该低蚀刻化学以约1∶5或1∶10的低比例蚀刻该介电层。本发明还可使用其它低蚀刻比例。
在一些实施例中，对于具有混合平面和/或三维器件的基板，可提供隔离区，例如浅沟槽隔离区，以隔离此类器件。在其它实施例中，该介电层还可用于隔离混合器件。本发明还可使用其它类型的隔离区。
掺杂隔离阱108设于该器件区内该基板的上半部分上。在一实施例中，该隔离阱包括第二极型掺杂。例如，该隔离阱可包含针对n沟道器件的p型掺杂。或者，可针对p沟道器件设置n型隔离阱。该隔离阱可轻掺杂或中等掺杂该第二极型掺杂类型。例如，该隔离阱的掺杂浓度约为1016至1019原子/立方厘米。该隔离阱还可具有其它掺杂浓度。该隔离阱可用于隔离第一类型器件与第二类型器件。例如，p型隔离阱用于隔离n型器件与p型器件，或者n型隔离阱用于隔离p型器件与n型器件。
在一实施例中，该晶体管包括设于基板之表面上的鳍式结构120。该鳍式结构可为本质或无掺杂鳍式结构。在一些实施例中，该鳍式结构可为具有第二极型掺杂的轻掺杂鳍式结构。例如，该第二极型掺杂鳍式结构用于第一极型器件。例如，该鳍式结构可包括针对n沟道器件的p型掺杂或针对p沟道器件的n型掺杂。例如，该鳍式结构可为具有矩形剖面的狭长件。本发明还可使用其它类型的鳍式结构。如图所示，该鳍式结构沿第一方向(例如x方向)设置。
该鳍式结构包括底端及顶端器件部分121、122。该顶端器件部分是位于该介电层之表面上方的鳍式结构部分，该底端器件部分是位于该介电层之表面下方至该基板顶部的鳍式结构部分，如虚线所示。例如，该底端器件部分的高度等于该介电层的厚度。该顶端部分的高度确定器件高度。例如，该顶端部分的高度可为确定该器件之沟道宽度的因素。
该鳍式结构之该顶端器件部分的高度约为100埃至1000埃。在一些实施例中，该鳍式结构之该顶端部分的高度约为200埃至800埃。在其它实施例中，该鳍式结构之该顶端部分的高度约为200埃至500埃。该鳍式结构的宽度约为100埃至1000埃。在一些情况下，可在确定该器件的沟道宽度时考虑该鳍式结构的宽度。该鳍式结构还可具有其它尺寸。例如，该鳍式结构的尺寸可取决于器件或设计要求。
例如，该鳍式结构包括具有良好的或高的载流子迁移率的材料。在一实施例中，该鳍式结构包括结晶材料。该结晶材料可为重结晶的结晶材料。在其它实施例中，该结晶材料可为外延结晶材料。在一些实施例中，该鳍式结构可包括结晶材料与重结晶的结晶材料的组合。例如，该鳍式结构的其中一部分可为外延结晶材料，而另一部分可为重结晶的结晶材料。例如，该鳍式结构的下半部分可为外延结晶材料，上半部分可为重结晶的结晶材料。本发明还可使用其它组态的结晶材料和重结晶材料。在一实施例中，该结晶材料包括硅。本发明还可使用其它类型的结晶材料。例如，该鳍式结构可包括锗化硅、锗或砷化镓，或各种结晶材料的组合，包括硅。
在一些实施例中，该鳍式结构可包括多晶或非晶材料。例如，设置多晶或非晶材料的鳍式结构有利于薄膜应用。
栅极130设于该介电层上。例如，该栅极包括具有矩形剖面的狭长件。本发明还可使用其它类型的栅极。在一实施例中，该栅极沿第二方向(例如y方向)设于该介电层上并跨越该鳍片。例如，该第二方向垂直于该第一方向。本发明还可使用彼此不垂直的第一方向及第二方向。例如，该介电层提供隔离，以防止位于该栅极下方该介电层上面的区域开启。如图所示，该栅极包围该鳍片。
在一实施例中，该栅极包括半导体材料。例如，该栅极包括多晶硅。本发明还可使用其它类型的材料形成该栅极。例如，该栅极包括金属栅极，例如TaN(氮化钽)或TiN(氮化钛)。栅极介电层138隔离该栅极与该鳍片。例如，该栅极介电层包括氧化硅。本发明还可使用其它类型的栅极介电材料。例如，该栅极介电层可为HfSiON(氮氧硅铪)、SiON(氮氧硅)、或HfO2(二氧化铪)。在一些实施例中，该栅极介电层可进一步包括工作功能调整层。例如，除HfSiON(氮氧硅铪)和/或HfO2(二氧化铪)外，还可针对n型器件提供La2O3(三氧化二镧)，针对p型器件提供TiN/Al/TiN(氮化钛/铝/氮化钛)。
可在该栅极的侧壁上设置介电间隙壁139。例如，该介电间隙壁可包括氮化硅。该介电间隙壁还可使用其它类型的介电材料。例如，该间隙壁可包括氮化硅或多层介电材料，例如氧化硅及氮化硅。在其它实施例中，该栅极侧壁上未设置介电间隙壁。
邻近该栅极设置第一及第二源/漏(S/D)区140、150。该源/漏区包括针对第一类型设备的第一极型掺杂。例如，该源/漏区可包含针对n型或n沟道器件的n型掺杂，或针对p型或p沟道器件的p型掺杂。在一实施例中，该源/漏区为重掺杂区。例如，该源/漏区的掺杂浓度约为1018至1020原子/立方厘米。例如，该源/漏区的深度或底部可位于该介电层的顶部表面附近。还可使该源/漏区的底部位于该鳍式结构中的其它位置。例如，该源/漏区的底部可位于该介电层之表面的上方或下方。在其它实施例中，该源/漏区的底部可占据该鳍式结构。在一些实施例中，该源/漏区的底部可延伸于该介电层的底部下方，延伸进入该基板的隔离阱内。沟道133位于该源/漏区之间之鳍片的上半部分中，并在该栅极下方。
在一些实施例中，该源/漏区可设有源/漏延伸区。该源/漏延伸区可为该源/漏区的轻掺杂部分。例如，该源/漏延伸区延伸于该间隙壁下方以连接该沟道与该源/漏区。在一些实施例中，该源/漏延伸分布可延伸于该栅极下方。提供延伸于栅极下方的源/漏延伸分布可增加电阻，以获得较好的短沟道效应。
可设置第一及第二源/漏接触垫142、152。该第一及第二接触垫耦接该鳍片的端部。例如，该第一源/漏接触垫耦接该鳍片的第一端部，该第二源/漏接触垫耦接该鳍片的第二端部。该接触垫的形状可为矩形。该接触垫还可具有其它形状。在一实施例中，该接触垫可为该鳍片的组成部分。例如，该接触垫可重掺杂第一极型掺杂，可为该源/漏区的延伸。本发明还可使用其它类型或组态的接触垫。接触可耦接至该源/漏接触垫以耦接该源/漏区。
栅极接触垫132可设于该介电层上。例如，该栅极接触垫耦接该栅极的一端。如图所示，该栅极在其第一端部设有一接触垫132。该栅极接触垫的形状可为矩形。该栅极接触垫还可具有其它形状。在一实施例中，该栅极接触垫可为该栅极的组成部分。本发明还可使用其它类型或组态的栅极接触垫。
在其它实施例中，可设置两栅极接触。两栅极接触可用于具有两独立栅极的晶体管。例如，可在该栅极的第一端部及第二端部设置栅极接触。对于具有两独立栅极的实施例，可在该鳍式结构的顶部分离该栅极以形成两独立栅极。例如，移除该鳍式结构之表面上方的栅极部分。
尽管图中显示单个鳍式结构，但一些实施例可包括以紧密排列方式组态的复数鳍式结构。该些鳍式结构可由同一栅极控制。例如，这样的布局形成指状布局的多个晶体管，以增加驱动电流。在其它实施例中，该些鳍式结构可由各自的栅极独立控制，或者由共同栅极及独立栅极组合控制。
如前所述，该基板上的该介电层具有非选择性蚀刻顶部表面。具有该非选择性蚀刻顶部表面的该介电层能够使整个晶圆之鳍式结构的顶端器件部分较好地保持一致。由于鳍式结构的顶端部分确定该器件的高度，因此降低该些鳍式结构的顶端部分的高度差异使整个晶圆具有更加一致的器件特性。
图2a至2c显示器件100之另一实施例的不同视图。图2a显示该器件的顶视图，图2b显示该器件沿A-A’的三维视图，图2c显示该器件沿B-B’的剖视图。例如，该器件类似图1a至1c所述。因此，无需再讨论共同的特征。
在一实施例中，硬掩模层242设于鳍式结构120的顶部表面上。例如，该硬掩模层包括氮化硅。还可使用其它类型的介电硬掩模材料。该硬掩模用于将该栅极介电层分成位于该鳍式结构两侧的两个栅极介电层138a、138b。该硬掩模的使用使得该晶体管具有双栅极。该双栅极的两栅极可共同由单个栅极信号控制。提供双栅极使设计者能够较灵活地定义该些鳍式结构的宽度及高度。
在其它实施例中，该双栅极可独立由两个独立的栅极信号控制。例如，在两独立栅极的情况下，该栅极可在顶部分离。该硬掩模可作为图案化该栅极的蚀刻停止层。例如，利用该硬掩模作为抛光停止层，籍由抛光例如化学机械抛光(chemical mechanical polishing；CMP)可移除该鳍式结构上方的该栅极部分。还可使用其它技术形成双独立栅极。
图3a至3c显示器件100之另一实施例的不同视图。图3a显示该器件的顶视图，图3b显示该器件沿A-A’的三维视图，图3c显示该器件沿B-B’的剖视图。例如，该器件包括集成电路。本发明还可使用其它类型器件。图3a至3c所示的该器件类似图1a至1c所示。因此，无需再讨论共同的特征。
在一实施例中，将鳍式结构120分为第一部分和第二部分322、324。例如，该第一部分位于该第二部分下方。在一实施例中，该源/漏区设于该第二部分中。在一实施例中，该第一部分与第二部分之间的接口IFS定义该源/漏区的底部。该接口IFS可设于该鳍式结构中的不同位置。例如，IFS可位于该鳍式结构之该底端器件部分与顶端器件部分的接口附近(例如位于该介电层的顶部表面附近)。在其它实施例中，该第一部分与第二部分的接口可位于其它深度。例如，该第一部分与第二部分的接口可位于该介电层之表面或该鳍式结构的底端器件部分与顶端器件部分之接口的上方或下方。
在一实施例中，反向掺杂阱374设于该鳍式结构底部下方的基板中。该反向掺杂阱包括第一极型掺杂，其与该源/漏区具有相同的极型。该反向掺杂阱设于具有第二极型掺杂的隔离阱108内。在一实施例中，该反向掺杂阱为轻掺杂阱或中等掺杂阱。例如，该反向掺杂阱的掺杂浓度约为1e1018原子/立方厘米。该反向掺杂阱还可具有其它掺杂浓度。例如，该反向掺杂阱设于该鳍式结构下方，包括该源/漏区及该沟道下方。例如，其形成耗尽层上硅(silicon on depletion layer；SODEL)器件。或者，该反向掺杂阱可设于该源/漏区下方而未设于该沟道下方。例如，其形成耗尽层上源/漏(source/drain on depletion layer；SDODEL)器件。
该鳍式结构之该第一部分隔离该源/漏区与该反向掺杂阱。例如，该第一部分充当该源/漏区与该反向掺杂阱之间之该鳍式结构中的耗尽区。应当选择该第一部分的高度以能够使该源/漏区的耗尽区与该反向掺杂阱的耗尽区在零偏压下合并。例如，在该源/漏区与反向掺杂阱之间的零偏压下，其耗尽区合并。在一实施例中，应当选择该下半部分的高度或该源/漏区与反向掺杂阱之间的距离(例如IFS)，以提供在零偏压下完全耗尽的耗尽区。该下半部分的高度或IFS可取决于该反向掺杂阱和该源/漏区的掺杂。可基于该源/漏区及该反向掺杂阱的掺杂调整该第一部分的高度，以提供完全耗尽区。
籍由提供反向掺杂阱，该源/漏区的耗尽区可延伸至较深处，以增加其宽度，从而降低该器件的结电容Cj。在保持耗尽区的合并的同时，该反向掺杂阱与该源/漏区之间的隔离越大，结电容Cj降低得越多。较佳地，应当在保持耗尽区合并的同时使该第一部分的厚度尽可能大，以形成最大的耗尽宽度，使Cj降低最多。
在一些实施例中，图3a至3c的器件可具有硬掩模层，如图2a至2c所述，以提供具有双栅极的晶体管。
图4a至42c显示器件100之另一实施例的不同视图。图4a显示该器件的顶视图，图4b显示该器件沿A-A’的三维视图，图4c显示该器件沿B-B’的剖视图。例如，该器件包括集成电路。本发明还可使用其它类型的器件。图4a至4c中所示的器件类似图1a至1c所示。因此，无需再讨论共同的特征。
在一实施例中，鳍式结构120分为第一部分和第二部分322、324。例如，该第一部分位于该第二部分下方。在一实施例中，该源/漏区设于该第二部分中。在一实施例中，该第一部分与第二部分的接口IFS定义该源/漏区的底部。该接口IFS可设于该鳍式结构中的不同位置。例如，IFS可位于该鳍式结构之该底端器件部分与顶端器件部分的接口附近。例如，IFS可设于该介电层的顶部表面附近。在其它实施例中，该第一部分与第二部分的接口可位于其它深度。例如，该第一部分与第二部分的接口可位于该介电层之表面或该鳍式结构的底端器件部分与顶端器件部分之接口的上方或下方。
将该第一部分分为第一上半部分427和第一下半部分425。该第一下半部分可作为该鳍式结构的底端部分，而该第一上半部分可作为该第一下半部分与该鳍式结构之第二部分之间的中间部分。反向掺杂区423设于该第一下半部分中。在一实施例中，该反向掺杂区设于该源/漏区及该沟道下方之鳍式结构的第一下半部分中。该反向掺杂区还可设于该源/漏接触区下方。例如，其形成耗尽层上硅器件。
该反向掺杂区包括第一极型掺杂，其与该源/漏区具有相同极型。在一实施例中，该反向掺杂区可为轻掺杂至中等掺杂区。例如，该反向掺杂区的掺杂浓度约为1e1018原子/立方厘米。该反向掺杂区还可具有其它掺杂浓度。在一实施例中，该掺杂浓度在该整个反向掺杂区内保持一致。例如，在该反向掺杂区的底部或附近不会发生掺杂变少的情况，从而降低随机掺杂波动(random-dopant-fluctuation；RDF)。该随机掺杂波动不合期望地引起Vt变化。
例如，该第一上半部分为中间区域，其隔离该源/漏区与该反向掺杂区。例如，该第一上半部分充当该源/漏区与该第一下半部分中的该反向掺杂区之间的鳍式结构中的耗尽区。应当选择该第一上半部分的高度，以能够使该源/漏区的耗尽区与该反向掺杂区的耗尽区在零偏压下合并。例如，在该源/漏区与该反向掺杂区之间的零偏压下，其耗尽区合并。在一实施例中，应当选择该第一上半部分的高度或该源/漏区与反向掺杂区之间的距离，以提供在零偏压下完全耗尽的耗尽区。该第一上半部分的高度可取决于该反向掺杂阱和源/漏区的掺杂。可基于该源/漏区及该反向掺杂阱的掺杂调整该第一上半部分的高度，以提供完全耗尽区。
籍由提供反向掺杂区，该源/漏区的耗尽区可延伸至较深处，以增加其宽度，从而降低该器件的结电容Cj。在保持耗尽区的合并的同时，该反向掺杂区与该源/漏区之间的隔离越大，结电容Cj降低得越多。较佳地，应当在保持耗尽区合并的同时使该第一上半部分或中间部分的厚度尽可能大，以形成最大的耗尽宽度，使Cj降低最多。
该反向掺杂区提供源/漏区设计的灵活性。在增加该耗尽区的宽度的同时，可以较大的灵活性设计定义该源/漏区之底部的该第一区域与第二区域的接口IFS。例如，在保持该源/漏区与反向掺杂区之间的完全耗尽区的同时，调整该反向掺杂区的高度可增加或降低源/漏区的深度。例如，可籍由增加该反向掺杂区的高度提供具有较浅深度的源/漏区，或籍由降低该反向掺杂区的高度提供较深的源/漏区。
例如，该鳍式结构包括具有良好或较高载流子迁移率的材料。在一实施例中，该鳍式结构包括结晶材料。该结晶材料可为重结晶的结晶材料。在其它实施例中，该结晶材料可为外延结晶材料。在一些实施例中，该鳍式结构可包括结晶材料与重结晶的结晶材料的组合。例如，该鳍式结构的其中一部分可为外延结晶材料，而另一部分可为重结晶的结晶材料。在一实施例中，该鳍式结构的第一下半部分可为外延结晶材料，而该第一上半部分及第二部分可为重结晶的结晶材料。该第一下半部分可为原位掺杂或籍由离子注入掺杂。本发明还可使用其它组态的结晶材料及重结晶材料。例如，该第一下半部分及第一上半部分可为外延结晶材料，而该第二部分包括重结晶的结晶材料。在一实施例中，该结晶材料包括硅。本发明还可使用其它类型的结晶材料。例如，该鳍式结构可包括锗化硅、锗或砷化镓，或各种结晶材料的组合，包括硅。
在一些实施例中，图4a至4c的器件可具有硬掩模层，如图2a至2c所述，以提供具有双栅极的晶体管，或具有反向掺杂阱的晶体管，如图3a至3c所述，或其组合。
图5a至5c显示器件100之另一实施例的不同视图。图5a显示该器件的顶视图，图5b显示该器件沿A-A’的三维视图，图5c显示该器件沿B-B’的剖视图。例如，该器件包括集成电路。本发明还可使用其它类型的器件。图5a至5c中所示的器件类似图4a至4c所示。因此，无需再讨论共同的特征。
在一实施例中，将鳍式结构120分为第一部分和第二部分(121，122)，该第二部分设于该第一部分上方。在一实施例中，该源/漏区设于该鳍式结构的该第二部分中。例如，该第一部分与第二部分的接口IFS可位于该介电层之表面附近。例如，该接口定义该源/漏区的底部。在其它实施例中，该第一部分与第二部分的接口可位于其它深度。例如，该第一部分与第二部分的接口可位于该介电层之表面的上方或下方。
在一实施例中，该鳍式结构之该第一部分包括第一下半部分及第一上半部分425、427。该第一下半部分可作为该鳍式结构的底端部分，而该第一上半部分可作为该鳍式结构之该第一下半部分与该第二部分之间的中间部分。在一实施例中，该第一下半部分425包括第一及第二反向掺杂区423a、423b。该第一及第二反向掺杂区设于该源/漏区下方的该第一下半部分中，在该沟道下方分离。该反向掺杂区还可设于该源/漏接触区下方。例如，其形成耗尽层上源漏器件。
该反向掺杂区包括第一极型掺杂，其与该源/漏区的极型相同。在一实施例中，该反向掺杂区可为轻掺杂至中等掺杂区。例如，该反向掺杂区的掺杂浓度约为1e1018原子/立方厘米。该反向掺杂区还可具有其它掺杂浓度。在一实施例中，该掺杂浓度在整个反向掺杂区中保持一致。例如，在该反向掺杂区的底部或附近不会发生掺杂变少的情况，从而降低随机掺杂波动。
该中间部分或第一上半部分隔离该反向掺杂区与该源/漏区。在一实施例中，该中间部分充当该源/漏区与反向掺杂区之间的耗尽区。应当选择该中间部分的高度，以能够使该源/漏区的耗尽区与该反向掺杂区的耗尽区在该源/漏区与该反向掺杂区之间的零偏压下合并。例如，应当选择该中间部分的高度或该源/漏区与反向掺杂区之间的距离，以提供在零偏压下完全耗尽的耗尽区。该中间部分的高度取决于该反向掺杂区及该源/漏区的掺杂。可基于该源/漏区及反向掺杂区的掺杂调整该中间部分的高度，以在该源/漏区与该反向掺杂区之间提供完全耗尽区。
籍由提供反向掺杂区，该源/漏区的耗尽区可延伸至较深处，以增加其宽度，从而降低该器件的结电容Cj。在保持耗尽区的合并的同时，该反向掺杂区与该源/漏区之间的隔离越大，结电容Cj降低得越多。较佳地，应当在保持耗尽区合并的同时使该中间部分的厚度尽可能大，以形成最大的耗尽宽度，使Cj降低最多。
该反向掺杂区提供源/漏区设计的灵活性。在增加该耗尽区的宽度的同时，可以较大的灵活性设计定义该源/漏区之底部的该上半区域与下半区域的接口。例如，在保持该源/漏区与反向掺杂区之间的完全耗尽区的同时，调整该反向掺杂区的高度可增加或降低源/漏区的深度。例如，可籍由增加该反向掺杂区的高度提供具有较浅深度的源/漏区，或籍由降低该反向掺杂区的高度提供较深的源/漏区。
在一些实施例中，图5a至5c的器件可具有硬掩模层，如图2a至2c所述，以提供具有双栅极的晶体管，或具有反向掺杂阱的晶体管，如图3a至3c所述，或其组合。
图6a至6g显示形成器件或集成电路之流程600的剖视图。请参照图6a，提供基板105。该基板可包括硅基板，例如p型轻掺杂基板。本发明还可使用其它类型的基板，包括锗化硅、锗及III-V族半导体例如砷化镓、磷化铟及砷化铟。
该基板可制备有器件区。例如，该器件区作为一晶体管的区域。在一实施例中，该器件区作为鳍式场效晶体管的区域。尽管这里将该基板描述为具有一器件区，但应当理解，该基板可包括众数的器件区(未图示)。该众数器件区可包括不同类型的器件区。例如，该基板可包括针对存储单元及逻辑器件的其它器件区。例如，该逻辑区可包括例如针对用于访问存储阵列之辅助器件的区域。另外，该逻辑区可包括其它类型器件，取决于所形成之集成电路的类型。例如，该逻辑区可包括针对不同电压器件的区域。例如，该逻辑区可包括针对高压器件，中压器件，低压器件或其组合的区域。本发明还可使用其它组态的逻辑区域。
掺杂隔离阱108形成于该器件区中。在一实施例中，该隔离阱包括第二极型掺杂。例如，该掺杂阱的深度约为0.05至0.5微米。该掺杂阱还可具有其它深度。该掺杂阱的掺杂浓度约为1016至1019原子/立方厘米。本发明还可设置具有其它深度和/或浓度的隔离阱。该具有第二极型掺杂的掺杂阱用于第一极型器件。在一实施例中，该掺杂阱包括针对n型器件的p型掺杂阱。或者，该掺杂阱包括用于形成p型器件的n型掺杂阱。可藉由向该基板内注入具有理想剂量及能量的适当掺杂形成该掺杂阱。掺杂类型、剂量及能量可取决于要形成的器件的类型。例如，该掺杂阱用于隔离具有第一极型沟道的器件与具有第二极型沟道的器件。例如，p型掺杂隔离阱隔离n型沟道器件与p型沟道器件，或者n型掺杂隔离阱隔离p型沟道器件与n型沟道器件。
在一实施例中，该隔离阱包括针对n型器件的p阱。还可针对p型器件形成n阱。可藉由离子注入形成该隔离阱。例如，可执行单次或多次注入形成该隔离阱。在一些实施例中，可执行两次注入形成该隔离阱。本发明还可使用其它次数的注入形成该隔离阱。本发明还可使用其它技术形成该隔离阱。
该基板可包括针对其它类型器件的其它类型器件区。例如，该基板可包括p型器件及n型器件，例如高、中、低电压p型及n型器件。可针对该些器件提供不同类型的n型及p型阱。可利用注入掩模藉由独立的注入制程形成各阱。P型掺杂可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂可包括磷(P)、砷(As)、锑(Sb)或其组合。
在该基板上形成介电层660。该介电层包括具有复数介电子层的介电堆迭。在一实施例中，该介电堆迭包括第一及第二介电子层160、661。例如，该第一介电子层为该堆迭的下介电子层，该第二介电子层为该堆迭的上介电子层。该些介电子层包括可相对彼此选择性移除的材料。在一实施例中，该第一介电子层包括氧化硅，而第二介电子层包括氮化硅。在其它实施例中，该第一介电子层可包括氮化硅，而该第二介电子层包括氧化硅。本发明还可使用其它类型的介电层或堆迭。
该下介电子层可包括复数下介电子层。在一些情况下，该上介电子层可包括复数上介电子层。这样提供的介电层不止包括第一及第二子层。在此情况下，在上下介电子层接口处的介电子层由不同材料构成，下方的一层充当蚀刻停止层。
在一实施例中，该下介电子层包括位于第一下介电子层上方的第二下介电子层。该第二下介电子层可充当蚀刻停止层。该第一下介电子层可包括与该上介电子层相同或不同的材料，只要该第二下介电子层不同于该上介电子层即可。在一实施例中，该下介电子层包括位于氧化层上方的氮化层，而该上介电子层为氧化层，从而形成氧化层/氮化层/氧化层的介电堆迭。该氮化层可作为保护层防止，例如，氟化氢清洗中过度移除氧化层。该介电层还可具有其它组态。
该介电层的总体高度HT等于H1+H2，其中，H1为该下介电子层的厚度，H2为该上介电子层的厚度。在一实施例中，H2确定该器件的高度。例如，H2确定该鳍式器件的高度。高度H2约为10纳米至100纳米。在其它实施例中，H2约为20纳米至80纳米，或者20纳米至50纳米。至于H1，其约为30纳米至500纳米。在其它实施例中，H1约为30纳米至100纳米。H1和H2还可具有其它数值。例如，可基于设计要求选择H1及H2的数值。当该下介电子层包括多个层时，其总体厚度可为H1。当该上介电子层包括多个层时，其总体厚度可为H2。该上下介电子层的高度还可具有其它组态。在一些实施例中，使用H1与H2的接口确定该器件的高度。
请参照图6b，图案化该介电层以形成开口668，从而暴露该基板。该开口对应将要形成于该基板上的鳍片。在一实施例中，该开口包括位于该鳍片端部的源/漏接触垫。可利用掩模及蚀刻技术实现该开口的图案化。例如，可选择性图案化掩模，例如光阻，以形成开口，从而暴露该介电层中对应该开口的一部分。可执行非等向性蚀刻，例如反应离子蚀刻(reactive ion etch；RIE)移除该介电层的该暴露部分，从而形成该开口。该开口暴露该基板。为改善光刻精度，可在该光阻下方设置抗反射性涂层(anti-reflective coating；ARC)。本发明还可使用其它技术图案化该介电层。在图案化该介电层后，可移除该掩模，包括抗反射涂层。
使用用于形成该鳍片的鳍片层628填充该开口，如图6c所示。在一实施例中，该鳍片层包括半导体材料。较佳地，该半导体材料具有或潜在具有良好的载流子迁移率。例如，该开口由结晶材料或可结晶的材料填充。较佳地，该开口籍由单晶半导体材料填充或籍由可结晶形成单晶材料或大体结晶为单晶材料的半导体材料填充。在其它实施例中，该开口可由多晶材料填充。在一实施例中，该开口由硅填充。本发明还可使用其它类型的半导体材料。例如，该开口可由锗化硅、锗或砷化镓或各结晶材料的组合填充。
在其它实施例中，该开口可由多晶或非晶材料填充。多晶或非晶鳍式结构有利于薄膜应用。
在一实施例中，在该基板上形成半导体层以填充并覆盖该介电层。该半导体层包括非晶硅。例如，使用化学气相沉积(chemical vapor deposition；CVD)沉积该非晶硅层。本发明还可使用其它类型的半导体层或沉积技术。
在图6d中，可移除该半导体层的多余材料。例如，移除该介电层上方及该开口上方的多余材料。在一实施例中，移除该多余材料包括平坦化制程，例如化学机械抛光(chemical mechanical polishing；CMP)。本发明还可使用其它类型的平坦化制程。例如，可使用回焊制程。该平坦化制程在该介电层与填充该开口的半导体材料之间形成平坦的顶部表面。这样形成鳍片120。在一实施例中，这样形成具有接触垫的鳍片。
退火该非晶硅层以形成结晶硅层。例如，该退火重结晶该非晶硅层，从而形成单晶硅层或大致的单晶硅层。可使用不同类型的退火。例如，该退火可为热退火、快速热退火(rapid thermal anneal；RTA)或激光退火。在一实施例中，可在600℃至800℃下执行约10至30分钟退火。这样形成结晶鳍片。在一实施例中，形成具有接触垫的结晶鳍片。在一些情况下，该鳍片层可为多晶或非晶材料。
在一些实施例中，可在移除多余材料以形成包括该介电层之表面的平坦表面之前重结晶该非晶层。
在替代实施例中，该开口由结晶半导体材料填充。在一实施例中，该开口由外延层填充。该外延层籍由选择性外延生长(selective epitaxial growth；SEG)形成。例如，利用选择性外延生长，籍由外延硅层填充该开口。在一些实施例中，可使用其它类型的外延层，例如锗化硅、锗、砷化镓或氮化镓。可形成该选择性外延生长层以提供包括该介电层之顶部的平坦表面。在其它实施例中，例如，可在该介电层之顶部表面的稍下方形成该选择性外延生长层。
选择性外延生长可用于控制超出H1与H2之接口之该外延层的上半部分的高度。当该外延层与该介电层的顶部表面共面或大体共面时，该外延层之上半部分的高度约等于H2。或者，当该外延层低于该介电层之顶部表面时，该外延层之上半部分的高度等于超出H1与H2之接口之该外延层的生长。
在一实施例中，该外延层过生长超出该介电层之顶部表面。例如，可使用化学机械抛光移除该过生长，以形成与该介电层共面的表面，这样能够使H2定义该器件的高度。在一些其它实施例中，可针对无过生长的情况使用化学机械抛光。例如，在该选择性外延生长层生长至该介电层的顶部表面或低于该顶部表面的情况下，可使用化学机械抛光。不过，应当理解，对于此类实施例，化学机械抛光并非必要。如该选择性外延生长层的顶部表面低于该介电层的顶部表面，该器件的高度由H1与H2的接口以及该选择性外延生长层的生长确定。
在其它实施例中，该鳍式结构可由外延材料与重结晶材料的组合形成。例如，该外延层形成于该鳍式结构的下半部分中，该重结晶材料形成于该鳍式结构的上半部分中。鳍式结构还可具有其它组态的外延材料及结晶材料。
请参照图6e，相对该第一介电子层选择性移除该第二介电子层。这样保留该基板上的第一介电子层160。例如，可籍由湿蚀刻实现该第二介电子层的选择性移除。本发明还可使用其它技术，包括非等向性蚀刻，例如反应离子蚀刻。该第二介电子层的选择性移除保留具有非选择性蚀刻顶部表面之该第一介电子层。
该鳍片的其中部分延伸超出该第一介电子层。例如，延伸于超出该第一介电子层的该鳍片部分的高度确定该器件高度。该器件的高度可等于H2或其它高度。例如，该器件的高度可由该鳍式结构的选择性外延生长或该鳍式结构的过度抛光确定。在移除该第二介电子层后可选择执行退火。例如，可在氢(H2)环境中执行该退火，以平滑化该鳍片并钝化悬键。本发明还可使用其它类型的退火。
如图6f所示，在一实施例中，栅极氧化层638形成于该鳍式结构的外露表面上，包括接触垫。例如，该栅极氧化层包括氧化硅。在一实施例中，该栅极氧化层由热氧化形成。可在氧化环境中，例如氧(O2)环境中执行该热氧化。该热氧化环境还可包括氮(N2)。这样在该鳍式结构的表面上形成热氧化硅层。还可形成其它类型的氧化硅或使用其它技术形成该栅极氧化层。例如，形成氧化栅极的制程可形成氮氧化硅(SiON)、二氧化铪(HfO2)或氮氧硅铪(HfSiON)或其它类型的栅极氧化层。例如，该栅极氧化层的厚度约为10埃至100埃。该栅极氧化层还可具有其它厚度。
栅极电极层632形成于该基板上，覆盖该介电层及栅极氧化层。例如，该栅极电极层包括多晶硅。例如，可籍由化学气相沉积形成该栅极电极层。例如，该栅极电极层的厚度约为400埃至1000埃。还可形成其它类型、厚度的栅极电极层或使用其它技术形成栅极电极层。例如，该栅极电极层可包括氮化钽(TaN)、氮化钛(TiN)或其它类型的栅极电极材料，或可由原子层沉积(atomic layereddeposition；ALD)或溅镀技术形成。
可掺杂该栅极层以降低电阻，调整VT，调整工作功能或其组合。可基于设计要求适当选择掺杂类型及浓度。可在形成过程中原位掺杂该栅极层，或在形成该栅极电极层之后，籍由离子注入掺杂该栅极层。
请参照图6g，图案化该栅极电极层及栅极氧化层，以形成栅极电极120位于栅极介电层138上方的栅极堆迭，其跨越鳍片120。图案化该栅极电极层还可形成栅极接触。
可采用掩模及蚀刻技术形成该栅极堆迭。例如，可将图案化的光阻掩模用作反应离子蚀刻的蚀刻掩模，从而形成该栅极堆迭。为改善光刻精度，可在该光阻下方提供抗反射涂层。还本发明可使用其它技术图案化该介电层。在图案化该基板形成该栅极堆迭后，可移除该掩模，包括该抗反射涂层。
例如，该流程接着邻近该栅极在该鳍式结构中形成源/漏区。该源/漏区包括第一极型掺杂。在一实施例中，例如，籍由离子注入形成轻掺杂源/漏延伸区。例如，可籍由注入第一极型掺杂形成该延伸区。可基于设计要求适当选择该注入的制程参数，例如剂量及能量。
在形成该延伸区之后，可在该栅极的侧壁上形成栅极侧间隙壁。例如，该栅极侧间隙壁包括氮化硅。还可使用其它类型的间隙壁材料，例如氧化硅或氮氧化硅。为形成侧间隙壁，在该基板上沉积间隙壁介电材料。可利用各种技术，例如等离子增强型化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)形成该间隙壁。还可使用其它技术形成该间隙壁介电层或形成其它类型的间隙壁。随后，籍由反应离子蚀刻非等向型蚀刻该间隙壁介电层，以移除水平部分，从而保留侧壁上的非水平部分作为间隙壁。
形成具有第一极型掺杂的重掺杂源/漏区。例如，籍由注入第一极型掺杂形成该重掺杂源/漏区。可基于设计要求适当选择该注入的制程参数，例如剂量及能量。在一些实施例中，可在间隙壁形成后与形成该源/漏区一起形成该源/漏延伸区。可在该器件的接触区上例如源/漏接触及栅极接触区上形成硅化接触。
例如，该流程接着形成介电层。该介电层可为金属前介电(pre-metaldielectric)层。可在该晶体管中形成与接触垫的接触。额外的制程可包括形成一个或多个互连层、最后钝化、切单、组装、封装及测试。本发明还可使用其它制程。例如，在形成互连之前可形成其它组件，例如低压、中压以及高压输入/输出器件。
如前所述，该基板上的该介电层具有非选择性蚀刻顶部表面。具有该非选择性蚀刻顶部表面的该介电层能够使整个晶圆之鳍式结构的顶端器件部分较好地保持一致。由于鳍式结构的顶端部分确定该器件的高度，因此降低该些鳍式结构的顶端部分的高度差异使整个晶圆具有更加一致的器件特性。
图7a至7b显示形成器件或集成电路之流程700的一实施例的剖视图。请参照图7a，提供经部分处理的基板105。该基板处于如图6b所述的制程阶段。因此，无需再讨论共同的特征。例如，该基板制备有介电堆迭660，其开孔668对应例如具有接触垫的鳍片。
请参照图7b，在基板105的隔离阱108的上半部分中形成反向掺杂阱374。该反向掺杂阱包括第一极型掺杂。该第一极型与随后形成的器件源/漏区的极型相同，并与该隔离阱的极型相反。在一实施例中，该反向掺杂阱可为轻掺杂或中等掺杂阱。例如，该反向掺杂阱的掺杂浓度约为1e1018原子/立方厘米。该反向掺杂阱还可具有其它掺杂浓度。
在一实施例中，籍由离子注入形成该反向掺杂阱。例如，该离子注入使用图案化的介电堆迭作为注入掩模。可选择该注入参数以形成具有理想深度及掺杂浓度的反向掺杂阱。例如，该反向掺杂阱为该开口下方的基板，其位于随后形成的鳍式结构下方，包括源/漏区及沟道。这样，例如，形成耗尽层上硅器件。
在一替代实施例中，可在图案化介电堆迭上设置注入掩模。该注入掩模具有开口暴露源/漏区下方的基板，但保护该器件的沟道区。利用该注入掩模执行离子注入，以在该介电层中的开口下方的基板中形成第一及第二反向掺杂阱。该第一及第二反向掺杂阱在该沟道区下方分离。这样形成耗尽层上源漏器件。例如，在形成该反向掺杂阱后移除该注入掩模。
该流程继续执行图6c以后的制程。在一实施例中，该鳍式结构分为第一部分及第二部分，该第一部分位于该第二部分下方。该第一部分作为耗尽层隔离该器件的该反向掺杂阱与该源/漏区。应当选择该第一部分的高度，以能够使该源/漏区的耗尽区与该反向掺杂阱的耗尽区在零偏压下合并。例如，在该源/漏区与该反向掺杂阱之间的零偏压下，其耗尽区合并。该第一部分的高度可取决于该反向掺杂阱及该源/漏区的掺杂。可基于该源/漏区及反向掺杂阱的掺杂调整该第一部分的高度，以提供完全耗尽区。
籍由提供一个或多个反向掺杂阱，该源/漏区的耗尽区可延伸至较深处以增加其宽度，从而降低该器件的结电容Cj。在保持耗尽区合并的同时，该反向掺杂阱与该源/漏区之间的隔离越大，结电容Cj降低得越多。较佳地，应当在保持耗尽区合并的同时使该第一部分的厚度尽可能大，以形成最大的耗尽宽度，使Cj降低最多。
图8a至8b显示形成器件或集成电路之流程800的剖视图。请参照图8a，提供经部分处理的基板105。该基板处于如图6d所述的制程阶段。因此，无需再讨论共同的特征。例如，该基板制备有介电堆迭660，鳍式结构120形成于开孔668中。该鳍式结构可包括源/漏接触垫。例如，该鳍式结构可包括结晶材料。该结晶材料可为外延结晶材料、重结晶的结晶材料或其组合。如图所示，该鳍片与该介电层具有共面的顶部表面。
在其它实施例中，该鳍式结构可包括多晶或非晶材料。多晶或非晶鳍式结构有利于薄膜应用。
请参照图8b，该鳍式结构分为第一部分及第二部分322、324。例如，该第一部分位于该第二部分下方。该第一部分及第二部分的接口IFS可定义随后形成的源/漏区的底部。接口IFS可设于该鳍式结构中的不同位置。如图所示，IFS可位于该第一介电子层160与第二介电子层661的接口上方。在其它实施例中，IFS可位于该第一及第二介电子层的接口处或在其下方。
该第一部分分为第一下半部分425及第一上半部分427。在一实施例中，在该鳍式结构之该第一部分的第一下半部分中形成反向掺杂区423。该反向掺杂区包括第一极型掺杂，其与该源/漏区具有相同极型。在一实施例中，该反向掺杂区可为轻掺杂或中等掺杂区。例如，该反向掺杂区的掺杂浓度约为1e1018原子/立方厘米。该反向掺杂区还可具有其它掺杂浓度。
在一实施例中，籍由离子注入形成该反向掺杂区。例如，该介电堆迭可充当注入掩模。可选择该注入参数以在该鳍式结构的第一下半部分中形成具有理想掺杂浓度的反向区。该反向掺杂区形成于随后形成的源/漏区及沟道下方之鳍式结构的第一下半部分中。例如，这样形成耗尽层上硅器件。
在一替代实施例中，在该介电堆迭及鳍式结构上设置注入掩模。图案化该注入掩模以暴露源/漏区，同时保护沟道区。该注入掩模还可暴露源/漏接触区。利用该注入掩模执行离子注入，以形成第一及第二反向掺杂区。该第一及第二反向掺杂区在该沟道区下方分离。保护该鳍式结构的沟道区免受注入形成耗尽层上源漏器件。例如，在形成该反向掺杂区后移除该注入掩模。
该流程继续执行图6e以后的制程。例如，该流程包括移除该第二介电子层661，形成栅极及源/漏区。还可包括如前所述的其它步骤。
例如，该第一上半部分为中间区域，其隔离该源/漏区与该反向掺杂区。例如，该第一上半部分充当该源/漏区与该第一下半部分中的反向掺杂区之间的鳍式结构中的耗尽区。应当选择该第一上半部分的高度，以能够使随后形成的源/漏区的耗尽区与该反向掺杂区的耗尽区在零偏压下合并。例如，在该源/漏区与该反向掺杂区之间的零偏压下，其耗尽区合并。在一实施例中，应当选择该第一上半部分的高度或该源/漏区与反向掺杂区之间的距离，以提供在零偏压下完全耗尽的耗尽区。该第一上半部分的高度可取决于该反向掺杂区和源/漏区的掺杂。可基于该源/漏区及反向掺杂阱的掺杂调整该第一上半部分的高度，以提供完全耗尽区。
籍由提供反向掺杂区，该源/漏区的耗尽区可延伸至较深处，以增加其宽度，从而降低该器件的结电容Cj。在保持耗尽区的合并的同时，该反向掺杂区与该源/漏区之间的隔离越大，结电容Cj降低得越多。较佳地，应当在保持耗尽区合并的同时使该第一上半部分或中间部分的厚度尽可能大，以形成最大的耗尽宽度，使Cj降低最多。
该反向掺杂区增加源/漏区设计的灵活性。在增加该耗尽区的宽度的同时，可以较大的灵活性设计定义该源/漏区之底部的该第一区域与第二区域的接口IFS。例如，在保持该源/漏区与反向掺杂区之间的完全耗尽区的同时，调整该反向掺杂区的高度可增加或降低源/漏区的深度。例如，可籍由增加该反向掺杂区的高度提供具有较浅深度的源/漏区，或籍由降低该反向掺杂区的高度提供较深的源/漏区。
在一些实施例中，如图7a至7b所述，可在形成该鳍式结构之前设置反向掺杂阱。
图9a至9b显示形成器件或集成电路之流程900的一实施例的剖视图。请参照图9a，提供经部分处理的基板105。该基板处于如图6b所述的制程阶段。因此，无需再讨论共同的特征。例如，该基板制备有介电堆迭660，其开孔668对应鳍式结构。该开口可包括源/漏接触垫。
可将该开口虚拟分为第一部分及第二部分322、324。例如，该第一部分位于该第二部分下方。该第一部分与第二部分的接口IFS可定义随后形成的源/漏区的底部。该接口IFS可设于该鳍式结构中的不同位置。如图所示，IFS可位于第一介电子层160与第二介电子层661的接口上方。在其它实施例中，IFS可位于该第一介电子层与第二介电子层的接口处或其下方。该第一部分分为第一下半部分425和第一上半部分427。
在一实施例中，外延结晶层423形成于该第一下半部分的开口中。在一些实施例中，该外延结晶层籍由选择性外延生长形成。该外延结晶层掺杂第一极型掺杂，其与该源/漏区的极型相同，以形成反向掺杂区。在一实施例中，该反向掺杂区可为轻掺杂至中等掺杂。例如，该反向掺杂区的掺杂浓度约为1e1018原子/立方厘米。该反向掺杂区还可具有其它掺杂浓度。
在一实施例中，该反向掺杂区可由原位掺杂该外延层形成。例如，该外延层于形成时进行原位掺杂。或者，该反向掺杂区籍由离子注入形成。例如，该介电堆迭可充当注入掩模。可选择注入参数以在该鳍式结构的第一下半部分中形成具有理想掺杂浓度的反向区。该反向掺杂区形成于该外延层中，其设于随后形成的器件源/漏区及沟道的下方。该反向掺杂区还可形成于随后形成的源/漏接触区的下方。这样，例如，形成耗尽层上硅器件。
在一替代实施例中，可在该介电堆迭及未掺杂的外延层423上设置注入掩模。图案化该注入掩模以暴露源/漏区，同时保护沟道区。该注入掩模还可暴露源/漏接触区。利用该注入掩模执行离子注入，以在随后形成的源/漏区下方而非沟道区下方形成第一及第二反向掺杂区。保护该鳍式结构的沟道区免于掺杂注入形成耗尽层上源漏器件。例如，在形成该反向掺杂区后移除该注入掩模。
籍由在该开口的第一下半部分中原位掺杂该外延层或在其形成后注入掺杂，掺杂浓度在整个反向掺杂区中保持一致。例如，在该反向掺杂区的底部或附近不会发生掺杂变少的情况。其降低随机掺杂波动。
在一些实施例中，如图7a至7b所述，可在形成该鳍式结构之前设置反向掺杂阱。
在图9b中，该流程继续完成该鳍式结构的形成制程。例如，在该开口的第一上半部分及第二部分中形成该鳍式结构。该鳍式结构的剩余部分可包括外延结晶材料、重结晶的结晶材料或其组合，如图6c至6d所述。例如，该第一上半部分和第二部分可为外延结晶材料，该第一上半部分和第二部分可为重结晶的结晶材料，或者该第一上半部分可为外延结晶材料，该第二部分可为重结晶的结晶材料。该鳍式结构还可使用其它组态的结晶材料。
该流程继续执行如图6e以后的制程。例如，该流程包括移除该第二介电子层661，形成栅极及源/漏区。还可包括如前所述的其它流程。
例如，该第一上半部分可为中间区域，其隔离该源/漏区与该反向掺杂区。例如，该第一上半部分充当该源/漏区与该第一下半部分中的反向掺杂区之间的鳍式结构中的耗尽区。应当选择该第一上半部分的高度，以能够使随后形成的源/漏区的耗尽区与该反向掺杂区的耗尽区在零偏压下合并。例如，在该源/漏区与该反向掺杂区之间的零偏压下，其耗尽区合并。在一实施例中，应当选择该第一上半部分的高度或该源/漏区与反向掺杂区之间的距离，以提供在零偏压下完全耗尽的耗尽区。该第一上半部分的高度可取决于该反向掺杂区和源/漏区的掺杂。可基于该源/漏区及反向掺杂区的掺杂调整该第一上半部分的高度，以提供完全耗尽区。
籍由提供反向掺杂区，该源/漏区的耗尽区可延伸至较深处，以增加其宽度，从而降低该器件的结电容Cj。在保持耗尽区合并的同时，该反向掺杂区与该源/漏区之间的隔离越大，结电容Cj降低得越多。较佳地，应当在保持耗尽区合并的同时使该第一上半部分或中间部分的厚度尽可能大，以形成最大的耗尽宽度，使Cj降低最多。
该反向掺杂区增加源/漏区设计的灵活性。在增加该耗尽区的宽度的同时，可以较大的灵活性设计定义该源/漏区之底部的该第一区域与第二区域的接口IFS。例如，在保持该源/漏区与反向掺杂区之间的完全耗尽区的同时，调整该反向掺杂区的高度可增加或降低源/漏区的深度。例如，可籍由增加该反向掺杂区的高度提供具有较浅深度的源/漏区，或籍由降低该反向掺杂区的高度提供较深的源/漏区。
图10a至10c显示形成器件或集成电路之流程1000的实施例的剖视图。请参照图10a，提供经部分处理的基板105。该基板处于如图6d所述的制程阶段。因此，无需再讨论共同的特征。例如，该基板制备有介电堆迭660，鳍式结构120形成于开口668中。该鳍式结构可包括源/漏接触垫。例如，该鳍式结构可包括结晶材料。该结晶材料可为外延结晶材料、重结晶的结晶材料或其组合。如图所示，该鳍片包括与该介电层共面的顶部表面。
在其它实施例中，该鳍式结构可包括多晶或非晶材料。多晶或非晶鳍式结构有利于薄膜应用。
在图10b中，在该鳍式结构120的上半部分上形成介电硬掩模439。在一实施例中，例如，籍由热氧化形成该硬掩模。该硬掩模的厚度足以阻止隧穿效应，以隔离位于该结构之顶部表面上方的栅极部分与该鳍式结构的顶部表面。例如，该硬掩模的厚度约为20纳米至50纳米。该硬掩模还可具有其它厚度。在一实施例中，籍由氧化该鳍式结构的顶部表面及接触垫形成该硬掩模。例如，在氧化环境中执行退火。例如，在氧环境中在约900℃下执行该退火。还可使用其它类型的硬掩模或使用其它技术在该鳍式结构的顶部表面上形成该硬掩模。例如，可籍由在该介电层上沉积硬掩模材料形成该硬掩模，其中，该鳍式结构包括低于该介电层之顶部表面的凹槽。该凹槽籍由选择性外延生长或过度抛光该鳍式结构形成。可籍由抛光移除多余的硬掩模材料，并保留该鳍式结构上方的该硬掩模。
在图10c中，移除第二介电子层661，并保留该基板上的第一介电子层160。例如，可籍由湿蚀刻相对该第一介电子层选择性移除该第二介电子层。还可使用其它类型的技术例如反应离子蚀刻选择性移除该第二介电子层。可在移除该第二介电子层后选择执行退火。例如，在氢(H2)环境中执行该退火，以平滑化该鳍式结构、钝化悬键。本发明还可使用其它类型的退火。
在该鳍式结构的暴露侧壁上形成栅极氧化层138a、138b，包括接触垫。例如，该栅极氧化层包括氧化硅。在一实施例中，籍由在氧化环境例如氧环境中退火该基板形成该栅极氧化层。这样，在该鳍式结构的侧壁上形成热氧化硅层。还可使用其它类型的栅极氧化层或使用其它技术形成栅极氧化层。该栅极氧化层的厚度例如约为0.6纳米至3纳米。该栅极氧化层还可具有其它厚度。
该流程接着执行如图6f以后的形成器件制程。籍由在该鳍式结构的顶部表面上提供硬掩模，可提供双栅极鳍式场效晶体管。例如，其使设计者能够较自由地设计具有不同宽度和高度的鳍式结构。
在一替代实施例中，图10a至10c的流程可纳入形成图6a至6g、7a至7b、8a至8b以及9a至9b所述的器件实施例的流程中。
本发明可以其它特定形式实施而不背离本发明的精神或基本特征。因此，应当将上述实施例视为说明性质，而非意图限制本发明。本发明的范围由所附权利要求而非上述说明确定，并且本发明意图包括权利要求的含义及范围内的所有变更。
Claims (16)
1.一种形成半导体器件的方法，包括：
提供基板，其制备有器件区，该器件区包括掺杂隔离阱，以及在该基板上方设置介电层，其中，该介电层包括位于第一介电子层上方的第二介电子层；
在该介电层中形成开口以暴露该基板的一部分，以及以半导体材料填充该开口以在该介电层中形成鳍式结构，其中，形成该鳍式结构包括：使用外延层填充该开口的至少一部分，其中，该外延层通过选择性外延生长以该半导体材料形成；
移除该介电层的一部分，其中，移除该介电层的该部分保留该鳍式结构的上半部分延伸超出该第一介电子层的顶部表面；
形成跨越该鳍式结构的栅极；以及
邻近该栅极在该鳍式结构中形成掺杂源/漏区，其中，该鳍式结构包括第一部分以及位于该第一部分上方的第二部分，该鳍式结构的该第一部分包括第一上半部分及第一下半部分，其中：
该鳍式结构的该第一下半部分包括该外延层，以及
该第一上半部分及第二部分包括外延结晶材料，重结晶的结晶材料或其组合。
2.如权利要求1所述的方法，其中，该介电子层包括可相对彼此选择性移除的材料。
3.如权利要求2所述的方法，其中：
该第一介电子层包括氧化硅，而该第二介电子层包括氮化硅，或者
该第一介电子层包括氮化硅，而该第二介电子层包括氧化硅。
4.如权利要求1所述的方法，其中，该第一介电子层的厚度为H1，该第二介电子层的厚度为H2，其中，H2确定该器件区中器件的高度。
5.如权利要求1所述的方法，其中，形成该鳍式结构包括：
在该介电层中形成该开口以暴露该基板的一部分；
在该基板上方形成半导体层，以填充该开口且覆盖该介电层；以及
移除该介电层上方以及该开口上方的多余半导体层，以在该介电层与该开口中的该半导体层间形成平坦的顶部表面。
6.如权利要求5所述的方法，其中，该半导体层包括非晶硅层。
7.如权利要求6所述的方法，进一步包括：
对该非晶硅层执行退火，以形成结晶硅层。
8.如权利要求1所述的方法，进一步包括利用第一极型掺杂掺杂该外延层，以形成反向掺杂区。
9.如权利要求1所述的方法，进一步包括：
形成反向掺杂区，以及
其中，该反向掺杂区及源/漏区包括第一极型掺杂，该掺杂隔离阱包括第二极型掺杂。
10.如权利要求9所述的方法，其中，该反向掺杂区设于该掺杂隔离阱的上半部分中。
11.如权利要求10所述的方法，其中：
该反向掺杂阱设于该鳍式结构的下方，包括该源/漏区及该源/漏区之间的沟道下方，或者
该反向掺杂阱设于该鳍式结构的下方，包括该源/漏区下方但不包括该源/漏区之间的沟道下方。
12.如权利要求9所述的方法，其中，该鳍式结构包括第一部分以及位于该第一部分上方的第二部分。
13.如权利要求12所述的方法，其中，该鳍式结构的该第一部分作为耗尽区隔离该反向掺杂区与源/漏区。
14.一种形成半导体器件的方法，包括：
提供基板，其制备有器件区，该器件区包括掺杂隔离阱，以及在该基板上方设置介电层，其中，该介电层包括位于第一介电子层上方的第二介电子层；
在该介电层的开口中形成半导体材料的鳍式结构，其中，形成该鳍式结构包括：使用外延层填充该开口的至少一部分，其中，该外延层通过选择性外延生长以该半导体材料形成；
相对该第一介电子层移除该第二介电子层，以保留该鳍式结构的其中一部分延伸超出该第一介电子层的顶部表面；
形成跨越该鳍式结构的栅极；以及
邻近该栅极在该鳍式结构中形成掺杂源/漏区，其中，该鳍式结构包括第一部分以及位于该第一部分上方的第二部分，该鳍式结构的该第一部分包括第一上半部分及第一下半部分，其中：
该鳍式结构的该第一下半部分包括该外延层，以及
该第一上半部分及第二部分包括外延结晶材料，重结晶的结晶材料或其组合。
15.如权利要求14所述的方法，包括：
在该鳍式结构的上半部分上形成介电硬掩模。
16.一种半导体器件，包括：
基板，其顶部表面上制备有介电层，其中，该介电顶部表面包括非选择性蚀刻介电顶部表面；
半导体材料的鳍式结构，设于该介电层中的该基板上，其中，该鳍式结构包括底部及顶部，该顶部延伸超出该非选择性蚀刻介电顶部表面，其中，该鳍式结构的底部包括一外延层，且该鳍式结构的顶部包括外延结晶材料，重结晶的结晶材料或其组合；以及
其中，该顶部确定器件高度以及该非选择性蚀刻顶部表面降低整个晶圆上鳍式结构的高度变化。
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