KR20120091993A - Ｆｉｎｆｅｔ - Google Patents

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KR20120091993A
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잉 후앗 토
재곤 이
충 풍 탄
엘진 ?
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글로벌파운드리즈 싱가포르 피티이. 엘티디.
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Abstract

핀 타입 트랜지스터가 기판 표면 상에서 상기 트랜지스터의 게이트를 상기 기판으로부터 격리시키는 역할을 하는 유전체 층을 포함한다. 핀 구조의 상부가 웨이퍼 전반에 걸쳐 감소된 높이 편차를 가지도록 만들기 위해 상기 유전체 층은 비선택적으로 에칭되는 표면을 포함한다. 상기 핀 타입 트랜지스터는 또한 그 성능을 개선하기 위해 기생 커패시턴스를 감소시키도록 적어도 S/D 영역들 아래에 카운터 도핑된 영역을 포함할 수 있다.

Description

ＦＩＮＦＥＴ{FINFET}
본 출원은 본 출원과 함께 출원되어 본 출원과 동일한 양수인에게 양도된 명칭을 "FINFET WITH STRESSORS"로 하는 미국 특허 출원(Attorney Docket Number CSM P 2010 NAT 09 US 0)을 상호 참조하며, 상기 출원은 모든 목적을 위해 본 명세서에서 참조로서 포함된다.
본 발명의 실시예들은 개괄적으로 반도체 디바이스 또는 IC들과 같은 디바이스들에 관한 것이며, 더욱 상세하게는 IC들을 형성하기 위해 이용되는 트랜지스터들에 관한 것이다.
22nm 이하(sub-22nm) 기술과 같이 차세대 디바이스들을 위해 핀(fin) 타입의 트랜지스터들이 연구되어 왔다. 이는 예를 들어 핀 타입의 트랜지스터들이 고집적 밀도에 도움이 된다는 사실에 기인할 수 있다. 하지만, 종래의 핀 타입 트랜지스터들은 높은 기생 접합 커패시턴스(parasitic junction capacitance)를 보여주며, 이는 바람직하지 않게 성능을 감소시킨다. 게다가, 핀 타입 트랜지스터들을 형성하기 위한 종래의 공정들은 높이에 있어서 큰 편차들을 초래한다. 이는 바람직하지 않게 웨이퍼에 전반에 걸쳐 디바이스 특성들의 편차를 초래하고, 신뢰성과 수율을 감소시킨다.
전술된 논의로부터, 개선된 성능과 감소된 변동성을 갖는 핀 타입 디바이스를 제공하는 것이 바람직하다.
디바이스 형성 방법이 본 명세서에서 설명된다. 상기 방법은 디바이스 영역(device region)이 갖추어진 기판을 제공하는 것을 포함하며 상기 디바이스 영역은 상기 기판 위에 도핑된 격리 웰(doped isolation well)과 유전체 층을 포함한다. 상기 유전체 층은 제1 유전체 부층(sub-layer) 위에 제2 유전체 부층을 포함한다. 핀 구조(fin structure)가 상기 유전체 층에 형성된다. 상기 방법은 상기 유전체 층의 일부분을 제거하는 단계를 더 포함한다. 상기 유전체 층의 일부분을 제거하는 것은 상기 핀 구조의 상부가 상기 제1 유전체 부층의 상부 표면 위로 확장되도록 남겨둔다. 상기 핀 구조를 가로지르는(traverse) 게이트가 형성되고 상기 핀 구조에 도핑된 S/D 영역들이 상기 게이트에 인접하여 형성된다.
또 다른 실시예에서, 그 상부 표면 상에 유전체 층이 갖추어진 기판을 가지는 디바이스가 개시된다. 상기 유전체 상부 표면은 비선택적으로 에칭되는(non-selectively etched) 유전체 상부 표면을 포함한다. 상기 디바이스는 상기 기판 상에서 상기 유전체 층에 배치되는 핀 구조를 더 포함한다. 상기 핀 구조는 하부와 상부를 포함한다. 상기 상부는 상기 비선택적으로 에칭되는 유전체 상부 표면 위로 확장된다. 상기 상부는 디바이스 높이를 결정하고 상기 비선택적으로 에칭되는 상부 표면은 웨이퍼(wafer) 전반에 걸쳐 핀 구조들의 높이 편차(height variation)를 감소시킨다.
본 명세서에서 개시된 본 발명의 장점들 및 특징들과 함께, 이들 및 다른 목적들이 다음의 상세한 설명과 첨부된 도면들에 대한 참조를 통하여 자명하게 될 것이다. 뿐만 아니라, 본 명세서에서 서술되는 다양한 실시예들의 특징들은 상호 배타적인 것이 아니고 다양한 조합들과 치환들로 존재할 수 있다는 것은 이해될 것이다.
도면들에서, 유사한 참조 문자들은 일반적으로 서로 다른 도면들에 일관하여 동일한 요소들을 가리킨다. 또한, 도면들은 반드시 스케일에 맞는 것은 아니고, 대신에 본 발명의 원리들을 예시하는데 일반적으로 중점을 둔 것이다. 다음의 설명에서, 본 발명의 다양한 실시예들이 다음의 도면들과 관련하여 서술된다.
도 1a-c는 디바이스의 한 실시예를 다양한 관점에서 본 도면들을 도시한 것이다.
도 2a-c는 디바이스의 또 다른 실시예를 다양한 관점에서 본 도면들을 도시한 것이다.
도 3a-c는 디바이스의 또 다른 실시예를 다양한 관점에서 본 도면들을 도시한 것이다.
도 4a-c는 디바이스의 또 다른 실시예를 다양한 관점에서 본 도면들을 도시한 것이다.
도 5a-c는 디바이스의 대체가능한 실시예를 다양한 관점에서 본 도면들을 도시한 것이다.
도 6a-g는 디바이스를 형성하기 위한 공정의 한 실시예의 단면도들을 도시한 것이다.
도 7a-b는 디바이스를 형성하기 위한 공정의 한 실시예의 단면도들을 도시한 것이다.
도 8a-b는 디바이스를 형성하기 위한 공정의 또 다른 실시예의 단면도들을 도시한 것이다.
도 9a-b는 디바이스를 형성하기 위한 공정의 또 다른 실시예의 단면도들을 도시한 것이다.
도 10a-c는 디바이스를 형성하기 위한 공정의 또 다른 실시예의 단면도들을 도시한 것이다.
실시예들은 개괄적으로 반도체 디바이스들 또는 IC들과 같은 디바이스들에 관한 것이다. 더욱 상세하게는, 일부 실시예들은 IC를 형성하기 위해 이용되는 트랜지스터들에 관한 것이다. IC들은 임의의 타입의 IC일 수 있다. 예를 들면, IC는 동적(dynamic) 또는 정적(static) 랜덤 액세스 메모리(random access memory), 신호 처리 프로세서, 또는 시스템 온 칩(system on chip, SoC) 디바이스일 수 있다. IC들은 예를 들어 컴퓨터, 휴대폰, 및 PDA(personal digital assistant)들과 같은 가전 제품들 안에 병합될 수 있다. 다른 타입의 디바이스들이나 제품들도 또한 유용하다.
도 1a-c는 디바이스(100)를 다양한 관점에서 본 도면들을 도시한 것이다. 도 1a는 평면도인 반면, 도 1b는 A-A'를 따라 디바이스의 3-차원 도면을 도시한 것이고, 도 1c는 B-B'를 따라 디바이스의 단면도를 도시한 것이다. 예를 들면, 디바이스는 IC를 포함한다. 다른 타입의 디바이스들도 또한 유용할 수 있다. 도 1a-c를 보면, 기판(105)은 디바이스에 대해 베이스(base)로서 역할한다. 예를 들면, 기판은 실리콘 기판을 포함한다. 기판은 저농도 도핑된(lightly doped) 기판일 수 있다. 예를 들면, 기판은 저농도 도핑된 p-타입(p-) 기판일 수 있다. 일부 실시예들에서, 기판은 저농도 도핑된 n-타입(n-) 기판일 수 있다. 다른 타입의 기판들도 또한 유용할 수 있다. 예를 들면, 기판은 고농도 p-도핑된(heavily p-doped)(p+) 기판, n-도핑된(n-doped) 기판, 또는 진성 기판(intrinsic substrate), 또는 실리콘-게르마늄(SiGe), 게르마늄(Ge), 갈륨-비소(GaAs), 또는 이후 개발될 물질들을 포함하여 임의의 다른 적합한 반도체 물질들과 같은 다른 유형의 반도체 물질들을 가지는 기판일 수 있다.
기판에는 트랜지스터(110)를 위한 디바이스 영역이 갖추어진다. 한 실시예에서, 트랜지스터는 finFET을 포함한다. 디바이스는 다른 디바이스 영역들(미도시됨)을 포함할 수 있다. 예를 들면, 기판은 다른 타입의 트랜지스터들이나 IC 컴포넌트들이 형성될 수 있는 다른 디바이스 영역들을 포함할 수 있다. 예를 들면, 기판은 고전압, 중전압, 및 저전압 p-타입 및 n-타입 컴포넌트들과 같은 p-타입 및 n-타입 컴포넌트들을 포함할 수 있다. 다양한 타입의 n-타입 및 p-타입 웰(well)들이 이 컴포넌트들에 제공된다. p-타입 도펀트는 붕소(B), 알루미늄(Al), 인듐(In) 또는 그들의 조합(combination)을 포함할 수 있는 반면, n-타입 도펀트는 인(P), 비소(As), 안티몬(Sb) 또는 그들의 조합을 포함할 수 있다.
예를 들면, 디바이스 영역은 예를 들어 유전체 층(dielectric layer)(160)에 의해 다른 디바이스 영역들로부터 격리될 수 있다. 유전체 층은 기판의 표면 상에 배치된다. 한 실시예에서, 유전체 층은 실리콘 산화물(silicon oxide)을 포함한다. 다른 실시예들에서, 유전체 층은 실리콘 질화물(silicon nitride)을 포함할 수 있다. 복수의 유전체 층들을 포함하여 다른 타입의 유전체 층들이 또한 유용할 수 있다. 예를 들면, 유전체 층은 제1 유전체 층 위에 제2 유전체 층을 포함할 수 있다. 제2 유전체 층은 제1 유전체 층을 보호하기 위한 에칭 정지 층으로서 역할할 수 있다. 예를 들면, 실리콘 질화물 층이 실리콘 산화물 층 위에 제공될 수 있거나 또는 실리콘 산화물 층이 실리콘 질화물 층 위에 제공될 수 있다. 유전체 층은 기판으로부터 트랜지스터의 게이트(130)를 전기적으로 격리시키는 역할을 한다. 예를 들면, 유전체 층의 두께는 약 30 - 500 nm일 수 있다. 다른 실시예들에서, 유전체 층의 두께는 약 30 - 100 nm일 수 있다. 다른 두께들도 또한 유용할 수 있다.
한 실시예에서, 유전체 층은 비선택적으로 에칭되는(non-selectively etched) 상부 표면(top surface)을 포함한다. 예를 들면, 비선택적으로 에칭되는 상부 표면은 그 유전체 층에 대하여 낮은 에칭률(etch rate)의 화학물질로 에칭된다. 낮은 에칭률의 화학물질은 그 유전체 층에 선택적으로 그 위의 층의 제거에 대해서는 높은 에칭률을 가진다. 예를 들면, 낮은 에칭률의 화학물질은 그 위의 층에 비하여 약 1:5나 1:10과 같은 낮은 비율로 유전체 층을 에칭한다. 다른 낮은 에칭비(etch ratio)들도 또한 유용할 수 있다.
일부 실시예들에서, 이러한 디바이스들을 격리시키기 위한 하이브리드(hybrid) 평면 및/또는 3-차원 디바이스들을 가지는 기판에 대해 얕은 트렌치 격리 영역(shallow trench isolation region)들과 같은 격리 영역들이 제공될 수 있다. 다른 실시예들에서, 하이브리드 디바이스들을 격리시키기 위해 유전체 층이 또한 사용될 수 있다. 다른 타입의 격리 영역들도 또한 유용할 수 있다.
도핑된 격리 웰(doped isolation well)(108)이 디바이스 영역에서 기판의 상부 상에 배치된다. 한 실시예에서, 격리 웰은 제2 극성 타입의 도펀트들을 포함한다. 예를 들면, 격리 웰은 n-채널 디바이스에 대해 p-타입 도펀트들을 포함할 수 있다. 대체가능한 것으로, p-채널 디바이스에 대해 n-타입 격리 웰이 제공될 수 있다. 격리 웰은 제2 극성 도펀트 타입으로 저농도 또는 중간 농도로 도핑될 수 있다. 예를 들면, 격리 웰의 도펀트 농도는 약 1016 - 1019 원자수/㎤일 수 있다. 격리 웰에 대해 다른 도펀트 농도들도 또한 유용할 수 있다. 격리 웰은 제1 타입 디바이스를 제2 타입 디바이스로부터 격리시키는 역할을 할 수 있다. 예를 들면, p-타입 디바이스로부터 n-타입 디바이스를 격리시키기 위해 p-타입 격리 웰이 사용되거나 또는 n-타입 디바이스로부터 p-타입 디바이스를 격리시키기 위해 n-타입 격리 웰이 사용된다.
한 실시예에서, 트랜지스터는 기판의 표면 상에 배치되는 핀 구조(fin structure)(120)를 포함한다. 핀 구조는 진성이거나 또는 도핑되지 않은 핀 구조일 수 있다. 일부 실시예들에서, 핀 구조는 제2 극성 타입의 도펀트들을 가지는 저농도 도핑된 핀 구조일 수 있다. 예를 들면, 제2 극성 도핑된 핀 구조는 제1 극성 타입 디바이스에 사용된다. 예를 들면, 핀 구조는 n-채널 디바이스에 대해 p-타입 도펀트들을 포함하거나 또는 p-채널 디바이스에 대해 n-타입 도펀트들을 포함할 수 있다. 예를 들면, 핀 구조는 직사각형 단면을 갖는 길쭉한 부재(elongated member)일 수 있다. 다른 타입의 핀 구조들도 또한 유용할 수 있다. 도시된 바와 같이, 핀 구조는 제1 방향(예컨대, x 방향)을 따라 배치된다.
핀 구조는 하부 및 상부 디바이스 부분들(121, 122)을 포함한다. 상부 디바이스 부분은 유전체 층의 표면 위에 있는 핀 구조의 부분이고, 하부 디바이스 부분은 점선으로 표시된 바와 같이 유전체 층의 표면 아래에서 기판의 상부에 있는 부분이다. 예를 들면, 하부 디바이스 부분은 유전체 층의 두께와 동일한 높이를 가진다. 상부의 높이는 디바이스의 높이를 결정한다. 예를 들면, 상부의 높이는 디바이스의 채널 폭(channel width)을 결정하는 인자일 수 있다.
핀 구조의 상부 디바이스 부분의 높이는 약 100 - 1000 Å일 수 있다. 일부 실시예들에서, 핀 구조의 상부의 높이는 약 200 - 800 Å이다. 다른 실시예들에서, 핀 구조의 상부의 높이는 약 200 - 500 Å이다. 핀 구조의 폭은 약 100 - 1000 Å일 수 있다. 일부 경우들에서, 핀 구조의 폭은 디바이스의 채널 폭을 결정하는 데 있어서 포함될 수 있다. 핀 구조에 대해 다른 치수들도 또한 유용할 수 있다. 예를 들면, 핀 구조의 치수는 디바이스 또는 설계 요구조건들에 따라 결정될 수 있다.
예를 들면, 핀 구조는 상당하거나 또는 높은 캐리어 이동도(carrier mobility)를 가질 수 있는 물질을 포함한다. 한 실시예에서, 핀 구조는 결정질 물질(crystalline material)을 포함한다. 결정질 물질은 재결정(recrystallized) 결정질 물질일 수 있다. 다른 실시예들에서, 결정질 물질은 에피택셜(epitaxial) 결정질 물질일 수 있다. 일부 실시예들에서, 핀 구조는 결정질 물질과 재결정 결정질 물질의 조합을 포함할 수 있다. 예를 들면, 핀 구조의 일부분은 에피택셜 결정질 물질일 수 있는 반면 또 다른 부분은 재결정 결정질 물질일 수 있다. 예를 들면, 핀 구조의 하부는 에피택셜 결정질 물질일 수 있고 상부는 재결정 결정질 물질일 수 있다. 다른 구성의 결정질 및 재결정 물질들도 또한 유용할 수 있다. 한 실시예에서, 결정질 물질은 실리콘을 포함할 수 있다. 다른 타입의 결정질 물질도 또한 유용할 수 있다. 예를 들면, 핀 구조는 SiGe, Ge, 또는 GaAs, 또는 실리콘을 포함하여 다양한 결정질 물질들의 조합을 포함할 수 있다.
일부 실시예들에서, 핀 구조는 다결정질(polycrystalline) 또는 비정질(amorphous) 물질을 포함할 수 있다. 예를 들면, 다결정질 또는 비정질 물질의 핀 구조를 제공하는 것은 박막 애플리케이션들(thin film applications)에 유용할 수 있다.
게이트(130)가 유전체 층 상에 배치된다. 예를 들면, 게이트는 직사각형 단면을 갖는 길쭉한 부재를 포함한다. 다른 타입의 게이트들도 또한 유용할 수 있다. 한 실시예에서, 게이트는 제2 방향(예컨대, y 방향)을 따라 유전체 층 상에 배치되고 핀을 가로지른다(traverse). 예를 들면, 제2 방향은 제1 방향에 수직이다. 제1 및 제2 방향들을 서로에 대해 수직이지 않도록 제공하는 것도 또한 유용할 수 있다. 예를 들면, 유전체 층은 유전체 층 상에서 게이트 아래에 있는 영역이 턴온(turn on)되는 것을 방지하기 위한 격리를 제공한다. 도시된 바와 같이, 게이트는 핀을 둘러싼다.
한 실시예에서, 게이트는 반도체 물질(semiconductor material)을 포함한다. 예를 들면, 게이트는 폴리실리콘(polysilicon)을 포함한다. 다른 타입의 물질들도 또한 게이트를 형성하는 데 사용될 수 있다. 예를 들면, 게이트는 TaN이나 TiN과 같은 금속 게이트(metal gate)를 포함한다. 게이트와 핀을 분리하는 것은 게이트 유전체 층(138)이다. 예를 들면, 게이트 유전체 층은 실리콘 산화물을 포함한다. 다른 타입의 게이트 유전체 물질도 또한 유용할 수 있다. 예를 들면, 게이트 유전체 층은 HfSiON, SiON, 또는 HfO2일 수 있다. 일부 실시예들에서, 게이트 유전체는 일함수 조정 층(work function tuning layer)을 더 포함할 수 있다. 예를 들면, HfSiON 및/또는 HfO2 이외에도 p-타입 디바이스에 대해서는 TiN/Al/TiN이 제공될 수 있는 반면 n-타입 디바이스에 대해서는 La2O3가 제공될 수 있다.
유전체 스페이서(dielectric spacer)(139)가 게이트의 측벽들 상에 제공될 수 있다. 예를 들면, 유전체 스페이서는 실리콘 질화물을 포함할 수 있다. 다른 타입의 유전체 물질들도 또한 사용될 수 있다. 예를 들면, 스페이서들은 실리콘 질화물이나, 또는 실리콘 산화물 및 실리콘 질화물과 같은 복수 층의 유전체 물질들을 포함할 수 있다. 다른 실시예들에서는, 유전체 스페이서들이 게이트 측벽들 상에 전혀 제공되지 않는다.
제1 및 제2 소오스/드레인(source/drain, S/D) 영역들(140, 150)이 게이트에 인접하여 핀에 배치된다. 제1 타입 디바이스에 대하여 S/D 영역들은 제1 극성 타입의 도펀트들을 포함한다. 예를 들면, S/D 영역들은 n-타입 또는 n-채널 디바이스에 대해 n-타입 도펀트들을 포함하거나 또는 p-타입 또는 p-채널 디바이스에 대해 p-타입 도펀트들을 포함할 수 있다. 한 실시예에서, S/D 영역들은 고농도 도핑된 영역들이다. 예를 들면, S/D 영역들의 도펀트 농도는 약 1018 - 1020 원자수/㎤일 수 있다. 예를 들면, S/D 영역들의 깊이 또는 밑면은 대략 유전체 층의 상부 표면에 위치될 수 있다. S/D 영역들의 밑면을 핀 구조의 다른 위치들에 제공하는 것도 또한 유용할 수 있다. 예를 들면, S/D 영역들의 밑면은 유전체 층의 표면의 위나 아래에 위치될 수 있다. 다른 실시예들에서, S/D 영역들의 밑면은 핀 구조를 차지할 수 있다. 일부 실시예들에서, S/D 영역들의 밑면은 유전체 층의 밑면 아래에 있는 기판의 격리 웰 안으로 확장될 수 있다. 채널(133)은 S/D 영역들 사이에 그리고 게이트 아래에 있는 핀의 상부에 위치된다.
일부 실시예들에서, S/D 영역들에는 S/D 확장 영역들이 제공될 수 있다. S/D 확장 영역들은 S/D 영역들의 저농도 도핑된 부분들일 수 있다. 예를 들면, S/D 확장 영역들은 채널을 S/D 영역들에 연결하기 위해 스페이서들 밑에서 확장된다. 일부 실시예들에서, S/D 확장 프로파일은 게이트 밑에서 확장될 수 있다. 게이트와 언더랩(underlap)되는 S/D 확장 프로파일을 제공하는 것은 보다 나은 단채널 효과(short channel effect)를 가지도록 저항을 증가시킨다.
제1 및 제2 S/D 컨택 패드들(contact pads)(142, 152)이 제공될 수 있다. 제1 및 제2 컨택 패드들은 핀의 끝부분들에 연결된다. 예를 들면, 제1 S/D 컨택 패드는 핀의 제1 끝부분에 연결되고 제2 S/D 컨택 패드는 핀의 제2 끝부분에 연결된다. 컨택 패드들은 직사각형의 형상일 수 있다. 다른 형상들도 또한 유용할 수 있다. 한 실시예에서, 컨택 패드들은 핀과 일체를 이루는 요소들일 수 있다. 예를 들면, 컨택 패드들은 제1 극성 타입 도펀트들로 고농도 도핑될 수 있고 S/D 영역들의 확장부일 수 있다. 다른 타입이나 다른 구성의 컨택 패드들도 또한 유용할 수 있다. 컨택들이 S/D 영역들에 연결을 위한 S/D 컨택 패드들에 연결될 수 있다.
게이트 컨택 패드(gate contact pad)(132)가 유전체 층 상에 제공될 수 있다. 예를 들면, 게이트 컨택 패드는 게이트의 끝부분에 연결된다. 도시된 바와 같이, 게이트에는 게이트의 제1 끝부분에 배치되는 하나의 컨택 패드(132)가 제공된다. 게이트 컨택 패드는 직사각형의 형상일 수 있다. 다른 형상들도 또한 유용할 수 있다. 한 실시예에서, 게이트 컨택 패드는 게이트와 일체를 이루는 요소일 수 있다. 다른 타입이나 구성의 게이트 컨택 패드도 또한 유용할 수 있다.
다른 실시예들에서, 2개의 게이트 컨택들이 제공될 수 있다. 2개의 게이트 컨택들은 2개의 독립적인 게이트들을 갖는 트랜지스터에 사용될 수 있다. 예를 들면, 게이트 컨택들은 게이트의 제1 및 제2 끝부분들에서 제공될 수 있다. 2개의 독립적인 게이트들을 갖는 실시예들의 경우, 게이트가 2개의 분리된 게이트들을 형성하도록 핀 구조의 상부에서 분리될 수 있다. 예를 들면, 핀 구조의 표면 위에 있는 게이트 부분이 제거된다.
비록 단일의 핀 구조가 도시되어 있지만, 일부 실시예들은 밀집된(closely packed) 방식으로 구성되는 복수의 핀 구조들을 포함할 수 있다. 핀 구조들은 공통의 게이트(common gate)에 의해 제어될 수 있다. 예를 들면, 이러한 배치는 구동 전류를 증가시키도록 핑거 구성(finger configuration)으로 배치되는 복수의 트랜지스터들을 형성한다. 다른 실시예에서, 핀 구조들은 각각의 게이트들에 의해서나 또는 공통의 게이트 및 독립적인 게이트들의 조합에 의해서 독립적으로 제어될 수 있다.
설명된 바와 같이, 기판 상의 유전체 층은 비선택적으로 에칭되는 상부 표면을 가진다. 비선택적으로 에칭되는 상부 표면을 갖는 유전체 층은 핀 구조들의 상부 디바이스 영역이 웨이퍼 전반에 걸쳐 핀 구조마다 더욱 일관(consistent)될 수 있게 한다. 핀 구조의 상부가 디바이스의 높이를 결정하기 때문에, 핀 구조들의 상부의 높이 편차를 감소시키는 것은 웨이퍼 전반에 걸쳐 더욱 일관된 디바이스 특성들을 갖는 결과가 된다.
도 2a-2c는 디바이스(100)의 또 다른 실시예를 다양한 관점에서 본 도면들을 도시한 것이다. 도 2a는 평면도를 도시한 것인 반면, 도 2b는 A-A'를 따라 디바이스의 3-차원 도면을 도시한 것이고, 도 2c는 B-B'를 따라 디바이스의 단면도를 도시한 것이다. 예를 들면, 디바이스는 도 1a-c에서 설명된 것과 유사하다. 따라서, 공통된 특징들은 논의될 필요가 없다.
한 실시예에서, 하드 마스크 층(hard mask layer)(242)이 핀 구조(120)의 상부 표면 상에 제공된다. 예를 들면, 하드 마스크 층은 실리콘 질화물을 포함한다. 다른 타입의 유전체 하드 마스크 물질도 또한 유용할 수 있다. 하드 마스크는 게이트 유전체 층을 핀 구조의 측면들 상의 2개의 게이트 유전체 층들(138a-b)로 분리시키는 역할을 한다. 하드 마스크의 사용은 이중 게이트(double gate)를 가지는 트랜지스터를 만드는 결과가 된다. 이중 게이트의 2개의 게이트들은 단일의 게이트 신호로 공통으로 제어될 수 있다. 이중 게이트를 제공하는 것은 핀 구조의 폭과 높이를 정의하는 데 있어서 설계자에게 더 큰 융통성(flexibility)을 준다.
다른 실시예들에서, 이중 게이트는 2개의 독립적인 게이트 신호들에 의해 독립적으로 제어될 수 있다. 2개의 독립적인 게이트들의 경우에, 게이트는 예를 들어 게이트의 상부에서 분리될 수 있다. 하드 마스크는 게이트를 패터닝(pattern)하는 경우에 에칭 정지로서 역할할 수 있다. 예를 들면, 핀 구조의 위에 있는 게이트 부분은 하드 마스크를 연마 정지(polish stop)로서 사용하여 화학적 물리적 연마(chemical mechanical polishing, CMP)와 같은 연마에 의해 제거될 수 있다. 이중의 독립적인 게이트들을 형성하기 위한 다른 기법들도 또한 유용할 수 있다.
도 3a-c는 디바이스(100)의 또 다른 실시예를 다양한 관점에서 본 도면들을 도시한 것이다. 도 3a는 평면도를 도시한 것인 반면, 도 3b는 A-A'를 따라 디바이스의 3-차원 도면을 도시한 것이고, 도 3c는 B-B'를 따라 디바이스의 단면도를 도시한 것이다. 예를 들면, 디바이스는 IC를 포함한다. 다른 타입의 디바이스들도 또한 유용할 수 있다. 도 3a-c에 도시된 디바이스는 도 1a-c에서 설명된 것과 유사하다. 따라서, 공통된 특징들은 논의될 필요가 없다.
한 실시예에서, 핀 구조(120)는 제1 및 제2 부분들(322, 324)로 나뉜다. 예를 들면, 제1 부분은 제2 부분 아래에 있다. 한 실시예에서, S/D 영역들은 제2 부분에 배치된다. 한 실시예에서, 제1 및 제2 부분들의 계면(interface) IFS는 S/D 영역들의 밑면을 정의한다. 계면 IFS는 핀 구조의 서로 다른 위치들에 배치될 수 있다. 예를 들면, IFS는 대략 핀 구조의 하부 및 상부 디바이스 부분들의 계면에(예컨대, 대략 유전체 층의 상부 표면에) 위치될 수 있다. 다른 실시예들에서, 제1 및 제2 부분들의 계면은 다른 깊이들에 위치될 수 있다. 예를 들면, 제1 및 제2 부분들의 계면은 유전체 층의 표면의 위나 아래에 또는 핀 구조의 하부 및 상부 디바이스 부분들의 계면의 위나 아래에 위치될 수 있다.
한 실시예에서, 카운터 도핑된 웰(counter doped well)(374)이 핀 구조의 밑면 아래에 있는 기판에 배치된다. 카운터 도핑된 웰은 제1 극성 타입 도펀트들을 포함하며, 이는 S/D 영역들과 동일한 극성 타입이다. 카운터 도핑된 웰은 제2 극성 타입 도펀트들을 가지는 격리 웰(108) 내에 배치된다. 한 실시예에서, 카운터 도핑된 웰은 저농도 내지 중간 농도로 도핑된 웰일 수 있다. 예를 들면, 카운터 도핑된 웰의 도펀트 농도는 약 1E1018 원자수/㎤일 수 있다. 다른 도펀트 농도들도 또한 유용할 수 있다. 예를 들면, 카운터 도핑된 웰은 S/D 영역들과 채널 아래를 포함하여 핀 구조의 아래에 배치된다. 예를 들면, 이는 SODEL(silicon on depletion layer) 디바이스를 만든다. 대체가능한 것으로, 카운터 도핑된 웰이 S/D 영역들 아래에 배치되지만 채널 아래에는 배치되지 않을 수 있다. 예를 들면, 이는 SDODEL(source /drain on depletion layer) 디바이스를 만든다.
핀 구조의 제1 부분은 S/D 영역들을 카운터 도핑된 웰로부터 분리한다. 예를 들면, 제1 부분은 S/D 영역과 카운터 도핑된 웰 사이의 핀 구조에서 공핍 영역(depletion region)으로서 역할한다. 제1 부분의 높이는 S/D 드레인 영역들의 공핍 영역들이 제로 바이어스(zero bias)에서 카운터 도핑된 웰의 공핍 영역과 병합(merge)될 수 있게 하도록 선택되어야 한다. 예를 들면, S/D 영역들과 카운터 도핑된 웰 사이에 제로 바이어스에서, 그 공핍 영역들이 병합된다. 한 실시예에서, 하부의 높이 또는 S/D 영역들과 카운터 도핑된 웰 사이의 거리(예컨대, IFS)는 제로 바이어스에서 완전히 공핍되는 공핍 영역을 제공하도록 선택되어야 한다. 하부의 높이 또는 IFS는 카운터 도핑된 웰과 S/D 영역들의 도핑에 따라 결정될 수 있다. 제1 부분의 높이는 완전히 공핍된 영역을 제공하도록 S/D 영역들과 카운터 도핑된 웰의 도핑에 의거하여 조정될 수 있다.
카운터 도핑된 웰을 제공함으로써, S/D 영역들의 공핍 영역은 그 폭을 증가시키도록 더 깊게 확장될 수 있다. 공핍 영역들의 폭을 증가시키는 것은 디바이스의 접합 커패시턴스 Cj를 감소시킨다. 공핍 영역들의 병합을 유지한 상태에서 카운터 도핑된 웰과 S/D 영역 사이의 분리를 더 크게 할수록, Cj의 감소도 더 커진다. 바람직하게는, Cj의 최대 감소를 위한 최대 공핍 폭을 만들도록 제1 부분의 두께는 공핍 영역들의 병합을 유지한 상태에서 가능한 커야한다.
일부 실시예들에서, 이중 게이트를 갖는 트랜지스터를 제공하기 위하여 도 3a-c의 디바이스에는 도 2a-c에서 설명된 바와 같이 하드 마스크 층이 제공될 수 있다.
도 4a-c는 디바이스(100)의 또 다른 실시예를 다양한 관점에서 본 도면들을 도시한 것이다. 도 4a는 평면도를 도시한 것인 반면, 도 4b는 A-A'를 따라 디바이스의 3-차원 도면을 도시한 것이고, 도 4c는 B-B'를 따라 디바이스의 단면도를 도시한 것이다. 예를 들면, 디바이스는 IC를 포함한다. 다른 타입의 디바이스들도 또한 유용할 수 있다. 도 4a-c에 도시된 디바이스는 도 1a-c에서 도시된 것과 유사하다. 따라서, 공통된 특징들은 논의될 필요가 없다.
한 실시예에서, 핀 구조(120)는 제1 및 제2 부분들(322, 324)로 나뉜다. 예를 들면, 제1 부분은 제2 부분 아래에 있다. 한 실시예에서, S/D 영역들은 제2 부분에 배치된다. 한 실시예에서, 제1 및 제2 부분들의 계면 IFS는 S/D 영역들의 밑면을 정의한다. 계면 IFS는 핀 구조의 서로 다른 위치들에 배치될 수 있다. 예를 들면, IFS는 대략 핀 구조의 하부 및 상부 디바이스 부분들의 계면에 위치될 수 있다. 예를 들면, IFS는 대략 유전체 층의 상부 표면에 배치될 수 있다. 다른 실시예들에서, 제1 및 제2 부분들의 계면은 다른 깊이들에 위치될 수 있다. 예를 들면, 제1 및 제2 부분들의 계면은 유전체 층 표면의 위나 아래에 또는 핀 구조의 하부 및 상부 디바이스 부분들의 계면의 위나 아래에 위치될 수 있다.
제1 부분은 상위 및 하위 제1 부분들(427, 425)로 분리된다. 하위 제1 부분은 핀 구조의 하부로서 역할할 수 있는 반면 상위 제1 부분은 핀 구조의 하위 제1 부분과 제2 부분 사이의 중간 부분으로서 역할할 수 있다. 카운터 도핑된 영역(423)이 하위 제1 부분에 배치된다. 한 실시예에서, 카운터 도핑된 영역은 S/D 영역들과 채널 아래에 있는 핀 구조의 하위 제1 부분에 배치된다. 카운터 도핑된 영역은 또한 S/D 컨택 영역들 아래에 제공될 수 있다. 예를 들면, 이는 SODEL 디바이스를 만든다.
카운터 도핑된 영역은 제1 극성 타입 도펀트들을 포함하며, 이는 S/D 영역들과 동일한 극성 타입이다. 한 실시예에서, 카운터 도핑된 영역은 저농도 내지 중간 농도로 도핑된 영역일 수 있다. 예를 들면, 카운터 도핑된 영역의 도펀트 농도는 약 1E1018 원자수/㎤일 수 있다. 다른 도펀트 농도들도 또한 유용할 수 있다. 한 실시예에서, 도펀트 농도는 카운터 도핑된 영역 전체를 통하여 일관된다. 예를 들면, 도펀트의 테일링 오프(tailing off)는 카운터 도핑된 영역의 밑면이나 그 가까이에서 전혀 일어나지 않는다. 이는 RDF(random-dopant-fluctuation)를 감소시키는데, RDF는 바람직하지 않게 VT의 편차를 유발할 수 있다.
예를 들면, 상위 제1 부분은 S/D 영역들을 카운터 도핑된 영역으로부터 분리하는 중간 영역이다. 예를 들면, 상위 제1 부분은 S/D 영역과 하위 제1 부분의 카운터 도핑된 영역 사이의 핀 구조에서 공핍 영역으로서 역할한다. 상위 제1 부분의 높이는 S/D 드레인 영역들의 공핍 영역들이 제로 바이어스(zero bias)에서 카운터 도핑된 영역의 공핍 영역과 병합될 수 있게 하도록 선택되어야 한다. 예를 들면, S/D 영역들과 카운터 도핑된 영역 사이에 제로 바이어스에서, 그 공핍 영역들이 병합된다. 한 실시예에서, 상위 제1 부분의 높이 또는 S/D 영역들과 카운터 도핑된 영역 사이의 거리는 제로 바이어스에서 완전히 공핍되는 공핍 영역을 제공하도록 선택되어야 한다. 상위 제1 부분의 높이는 카운터 도핑된 웰과 S/D 영역들의 도핑에 따라 결정될 수 있다. 상위 제1 부분의 높이는 완전히 공핍된 영역을 제공하도록 S/D 영역들과 카운터 도핑된 웰의 도핑에 의거하여 조정될 수 있다.
카운터 도핑된 영역을 제공함으로써, S/D 영역들의 공핍 영역은 그 폭을 증가시키도록 더 깊게 확장될 수 있다. 공핍 영역들의 폭을 증가시키는 것은 디바이스의 접합 커패시턴스 Cj를 감소시킨다. 공핍 영역들의 병합을 유지한 상태에서 카운터 도핑된 영역과 S/D 영역 사이의 분리를 더 크게 할수록, Cj의 감소도 더 커진다. 바람직하게는, Cj의 최대 감소를 위한 최대 공핍 폭을 만들도록 상위 제1 또는 중간 부분의 두께는 공핍 영역들의 병합을 유지한 상태에서 가능한 커야한다.
카운터 도핑된 영역은 S/D 영역들을 설계함에 있어서 융통성을 제공한다. 제1 및 제2 영역들의 계면 IFS는 S/D 영역들의 밑면을 정의하며, 공핍 영역들의 폭을 증가시킨 상태에서 더 큰 융통성을 가지고 설계될 수 있다. 예를 들면, 카운터 도핑된 영역의 높이 조절은 S/D 영역들과 카운터 도핑된 영역 사이에 완전히 공핍된 공핍 영역을 유지한 상태에서 S/D 영역들의 깊이를 증가시키거나 또는 감소시킬 수 있다. 예를 들면, 카운터 도핑된 영역의 높이를 증가시킴으로써 더 얕은 깊이를 가지는 S/D 영역들이 제공될 수 있거나 또는 카운터 도핑된 영역의 높이를 감소시킴으로써 더 깊은 S/D 영역들이 제공될 수 있다.
예를 들면, 핀 구조는 상당하거나 또는 높은 캐리어 이동도를 가질 수 있는 물질을 포함한다. 한 실시예에서, 핀 구조는 결정질 물질을 포함한다. 결정질 물질은 재결정 결정질 물질일 수 있다. 다른 실시예들에서, 결정질 물질은 에피택셜 결정질 물질일 수 있다. 일부 실시예들에서, 핀 구조는 결정질 물질과 재결정 결정질 물질의 조합을 포함할 수 있다. 예를 들면, 핀 구조의 일부분은 에피택셜 결정질 물질일 수 있는 반면 또 다른 부분은 재결정 결정질 물질일 수 있다. 한 실시예에서, 핀 구조의 하위 제1 부분은 에피택셜 결정질 물질일 수 있는 반면 상위 제1 부분과 제2 부분은 재결정 결정질 물질일 수 있다. 하위 제1 부분은 인 시튜(in situ) 도핑되거나 또는 이온 주입(ion implantation)에 의해 도핑될 수 있다. 다른 구성의 결정질 및 재결정 물질들도 또한 유용할 수 있다. 예를 들면, 하위 및 상위 제1 부분들은 에피택셜 결정질 물질일 수 있고 제2 부분은 재결정 결정질 물질을 포함한다. 한 실시예에서, 결정질 물질은 실리콘을 포함할 수 있다. 다른 타입의 결정질 물질도 또한 유용할 수 있다. 예를 들면, 핀 구조는 SiGe, Ge, 또는 GaAs, 또는 실리콘을 포함하여 다양한 결정질 물질들의 조합을 포함할 수 있다.
일부 실시예들에서, 도 4a-c의 디바이스에는 이중 게이트를 갖는 트랜지스터를 제공하기 위하여 도 2a-c에서 설명된 바와 같이 하드 마스크 층이 제공될 수 있거나, 또는 도 3a-c에서 설명된 바와 같이 카운터 도핑된 웰이 제공될 수 있거나, 또는 그들의 조합이 제공될 수 있다.
도 5a-c는 디바이스(100)의 또 다른 실시예를 다양한 관점에서 본 도면들을 도시한 것이다. 도 5a는 평면도를 도시한 것인 반면, 도 5b는 A-A'를 따라 디바이스의 3-차원 도면을 도시한 것이고, 도 5c는 B-B'를 따라 디바이스의 단면도를 도시한 것이다. 예를 들면, 디바이스는 IC를 포함한다. 다른 타입의 디바이스들도 또한 유용할 수 있다. 도 5a-c에 도시된 디바이스는 도 4a-c에서 도시된 것과 유사하다. 따라서, 공통된 특징들은 논의될 필요가 없다.
한 실시예에서, 핀 구조(120)는 제1 및 제2 부분들(121, 122)로 나뉘며, 제2 부분은 제1 부분 위에 배치된다. 한 실시예에서, S/D 영역들은 핀 구조의 제2 부분에 배치된다. 예를 들면, 제1 및 제2 부분들의 계면 IFS는 대략 유전체 층의 표면에 위치될 수 있다. 예를 들면, 이 계면은 S/D 영역들의 밑면을 정의한다. 다른 실시예들에서, 제1 및 제2 부분들의 계면은 서로 다른 깊이들에 위치될 수 있다. 예를 들면, 제1 및 제2 부분들의 계면은 유전체 층의 표면 위나 아래에 위치될 수 있다.
한 실시예에서, 핀 구조의 제1 부분은 하위 및 상위 제1 부분들(425, 427)을 포함한다. 하위 제1 부분은 핀 구조의 하부로서 역할할 수 있는 반면 상위 제1 부분은 핀 구조의 하위 제1 부분과 제2 부분 사이의 중간 부분으로서 역할할 수 있다. 한 실시예에서, 하위 제1 부분(425)은 제1 및 제2 카운터 도핑된 영역들(423a-b)을 포함한다. 제1 및 제2 카운터 도핑된 영역들은 채널 아래에서 분리되어 S/D 영역들 아래에 있는 하위 제1 부분에 배치된다. 카운터 도핑된 영역은 또한 S/D 컨택 영역들 아래에 배치될 수 있다. 예를 들면, 이는 SDODEL 디바이스를 만든다.
카운터 도핑된 영역들은 제1 극성 타입 도펀트들을 포함하며, 이는 S/D 영역들과 동일한 극성 타입이다. 한 실시예에서, 카운터 도핑된 영역들은 저농도 내지 중간 농도로 도핑된 영역들일 수 있다. 예를 들면, 카운터 도핑된 영역들의 도펀트 농도는 약 1E1018 원자수/㎤일 수 있다. 다른 도펀트 농도들도 또한 유용할 수 있다. 한 실시예에서, 도펀트 농도는 카운터 도핑된 영역 전체를 통하여 일관된다. 예를 들면, 도펀트의 테일링 오프는 카운터 도핑된 영역들의 밑면이나 그 가까이에서 전혀 일어나지 않는다. 이는 RDF를 감소시킨다.
중간 또는 상위 제1 부분은 카운터 도핑된 영역들을 S/D 영역들로부터 분리한다. 한 실시예에서, 중간 부분은 S/D 영역들과 카운터 도핑된 영역들 사이에서 공핍 영역으로서 역할한다. 중간 부분의 높이는 S/D 드레인 영역들의 공핍 영역들이 S/D 영역들과 카운터 도핑된 영역들 사이에 제로 바이어스에서 카운터 도핑된 영역들의 공핍 영역과 병합될 수 있게 하도록 선택되어야 한다. 예를 들면, 중간 부분의 높이 또는 S/D 영역들과 카운터 도핑된 웰 사이의 거리는 S/D 영역들과 카운터 도핑된 영역들 사이에 제로 바이어스에서 완전히 공핍되는 공핍 영역을 제공하도록 선택되어야 한다. 중간 부분의 높이는 카운터 도핑된 영역들과 S/D 영역들의 도핑에 따라 결정될 수 있다. 중간 부분의 높이는 S/D 영역들과 카운터 도핑된 영역들 사이에서 완전히 공핍된 영역을 제공하도록 S/D 영역들과 카운터 도핑된 영역들의 도핑에 의거하여 조정될 수 있다.
카운터 도핑된 영역을 제공함으로써, S/D 영역들의 공핍 영역들은 그 폭을 증가시키도록 더 깊게 확장될 수 있다. 공핍 영역들의 폭을 증가시키는 것은 디바이스의 접합 커패시턴스 Cj를 감소시킨다. 공핍 영역들의 병합을 유지한 상태에서 카운터 도핑된 영역과 S/D 영역들 사이의 분리를 더 크게 할수록, Cj의 감소도 더 커진다. 바람직하게는, Cj의 최대 감소를 위한 최대 공핍 폭을 만들도록 중간 부분의 두께는 공핍 영역들의 병합을 유지한 상태에서 가능한 커야한다.
카운터 도핑된 영역들은 S/D 영역들을 설계함에 있어서 융통성을 제공한다. 상위 및 하위 영역들의 계면은 S/D 영역들의 밑면을 정의하며, 공핍 영역들의 폭을 증가시킨 상태에서 더 큰 융통성을 가지고 설계될 수 있다. 예를 들면, 카운터 도핑된 영역들의 높이 조절은 S/D 영역들과 카운터 도핑된 영역들 사이에 완전히 공핍된 공핍 영역을 유지한 상태에서 S/D 영역들의 깊이를 증가시키거나 또는 감소시킬 수 있다. 예를 들면, 카운터 도핑된 영역들의 높이를 증가시킴으로써 더 얕은 깊이를 가지는 S/D 영역들이 제공될 수 있거나 또는 카운터 도핑된 영역들의 높이를 감소시킴으로써 더 깊은 S/D 영역들이 제공될 수 있다.
일부 실시예들에서, 도 5a-c의 디바이스에는 이중 게이트를 갖는 트랜지스터를 제공하기 위하여 도 2a-c에서 설명된 바와 같이 하드 마스크 층이 제공될 수 있거나, 또는 도 3a-c에서 설명된 바와 같이 카운터 도핑된 웰이 제공될 수 있거나, 또는 그들의 조합이 제공될 수 있다.
도 6a-g는 디바이스 또는 IC를 형성하기 위한 공정(600)의 한 실시예의 단면도들을 도시한 것이다. 도 6a를 보면, 기판(105)이 제공되어 있다. 기판은 저농도 p-타입 도핑된 기판과 같은 실리콘 기판을 포함할 수 있다. GaAs, InP, 및 InAs와 같은 Ⅲ-V족 반도체들, SiGe, Ge을 포함하여 다른 타입의 기판들도 또한 유용하다.
기판에는 디바이스 영역이 갖추어질 수 있다. 예를 들면, 디바이스 영역은 트랜지스터를 위한 영역으로서 역할한다. 한 실시예에서, 디바이스 영역은 finFET을 위한 영역으로서 역할한다. 비록 기판이 하나의 디바이스 영역을 갖는 것으로 설명되지만, 기판이 복수의 디바이스 영역들(미도시됨)을 포함할 수 있다는 것은 이해된다. 복수의 디바이스 영역들은 서로 다른 타입의 디바이스 영역들을 포함할 수 있다. 예를 들면, 기판은 메모리 셀들과 로직 디바이스들을 위한 다른 디바이스 영역들을 포함할 수 있다. 예를 들면, 로직 영역들은 메모리 어레이를 액세스하기 위한 지원 디바이스들과 같은 디바이스들을 위한 영역들을 포함할 수 있다. 게다가, 로직 영역들은 형성되는 IC의 타입에 따라 다른 타입의 디바이스들을 포함할 수 있다. 예를 들면, 로직 영역은 서로 다른 전압 디바이스들을 위한 영역들을 포함할 수 있다. 예를 들면, 로직 영역은 고전압 디바이스, 중전압 디바이스, 저전압 디바이스, 또는 그들의 조합을 위한 영역들을 포함할 수 있다. 다른 구성의 로직 영역들도 또한 유용할 수 있다.
도핑된 격리 웰(108)이 디바이스 영역에 형성된다. 한 실시예에서, 격리 웰은 제2 극성 타입의 도펀트들을 포함한다. 예를 들면, 도핑된 웰의 깊이는 약 0.05 - 0.5 ㎛일 수 있다. 도핑된 웰은 또한 다른 깊이들을 가질 수 있다. 격리 웰의 도펀트 농도는 약 1016 - 1019 원자수/㎤일 수 있다. 다른 깊이 및/또는 농도들을 가지는 격리 웰들을 제공하는 것도 또한 유용할 수 있다. 제2 극성 타입 도펀트들을 가지는 도핑된 웰은 제1 극성 타입 디바이스에 사용된다. 한 실시예에서, 도핑된 웰은 n-타입 디바이스에 대해 p-타입 도핑된 웰을 포함한다. 대체가능한 것으로, 도핑된 웰은 p-타입 디바이스를 형성하기 위해 n-타입 도핑된 웰을 포함한다. 도핑된 웰은 원하는 양(dose)과 에너지(energy)로 적절한 도펀트들을 기판 안으로 주입함으로써 형성될 수 있다. 도펀트 타입, 양, 및 파워(power)는 형성되는 디바이스의 타입에 따라 결정될 수 있다. 예를 들면, 도핑된 웰은 제1 극성 타입 채널을 갖는 디바이스를 제2 극성 타입 채널을 갖는 디바이스로부터 격리시키는 역할을 한다. 예를 들면, p-타입 도핑된 격리 웰은 n-타입 채널 디바이스를 p-타입 채널 디바이스로부터 격리시키거나 또는 n-타입 도핑된 격리 웰은 p-타입 채널 디바이스를 n-타입 채널 디바이스로부터 격리시킨다.
한 실시예에서, 격리 웰은 n-타입 디바이스에 대해서 p-웰을 포함한다. p-타입 디바이스에 대해서 n-웰을 형성하는 것도 또한 유용할 수 있다. 격리 웰은 이온 주입에 의해 형성될 수 있다. 예를 들면, 격리 웰을 형성하기 위해 단일의 또는 복수의 주입이 수행될 수 있다. 일부 실시예들에서, 격리 웰을 형성하기 위해 2번의 주입이 수행될 수 있다. 다른 횟수의 주입을 사용하여 격리 웰을 형성하는 것도 또한 유용할 수 있다. 격리 웰을 형성하기 위한 다른 기법들도 또한 이용될 수 있다.
기판은 다른 타입의 디바이스들을 위한 다른 타입의 디바이스 영역들을 포함할 수 있다. 예를 들면, 기판은 고전압, 중전압, 저전압 p-타입 및 n-타입 디바이스들과 같이 p-타입 및 n-타입 디바이스들을 포함할 수 있다. 다양한 타입의 n-타입 및 p-타입 웰들이 이 디바이스들에 제공된다. 주입 마스크(implant mask)들을 사용하여 별도의 주입 공정들에 의해 다양한 웰들이 형성될 수 있다. p-타입 도펀트들은 붕소(B), 알루미늄(Al), 인듐(In) 또는 그들의 조합을 포함할 수 있는 반면, n-타입 도펀트들은 인(P), 비소(As), 안티몬(Sb) 또는 그들의 조합을 포함할 수 있다.
유전체 층(660)이 기판 상에 형성된다. 유전체 층은 복수의 유전체 부층(sub-layer)들을 갖는 유전체 스택(dielectric stack)을 포함한다. 한 실시예에서, 유전체 스택은 제1 및 제2 유전체 부층들(160, 661)을 포함한다. 예를 들면, 제1 유전체 부층은 하위 유전체 부층이고 제2 유전체 부층은 스택의 상위 유전체 부층이다. 유전체 부층들은 서로에 대해 선택적으로 제거될 수 있는 물질들을 포함한다. 한 실시예에서, 제1 유전체 부층은 실리콘 산화물을 포함할 수 있는 반면 제2 유전체 부층은 실리콘 질화물을 포함한다. 다른 실시예들에서, 제1 유전체 부층은 실리콘 질화물을 포함할 수 있는 반면 제2 유전체 부층은 실리콘 산화물을 포함한다. 다른 타입의 유전체 층들 또는 스택도 또한 유용할 수 있다.
하위 유전체 부층들은 복수의 하위 유전체 부층들을 포함할 수 있다. 일부 경우들에서, 상위 유전체 부층은 복수의 상위 유전체 부층들을 포함할 수 있다. 이는 제1 및 제2 부층들보다 더 많은 부층들을 가지는 유전체 층을 제공한다. 이러한 경우에, 상위 및 하위 유전체 부층들의 계면에서 유전체 부층들은 서로 다른 물질들로 이루어지며, 아래의 층은 에칭 정지 층으로서 역할한다.
한 실시예에서, 하위 유전체 부층은 제1 하위 유전체 부층 위에 제2 하위 유전체 부층을 포함한다. 제2 하위 유전체 부층은 에칭 정지 층으로서 역할할 수 있다. 제2 하위 유전체 부층이 상위 유전체 부층과 서로 다르기만 하다면 제1 하위 유전체 부층은 상위 유전체 부층과 동일하거나 또는 서로 다른 물질을 포함할 수 있다. 한 실시예에서, 하위 유전체 부층은 산화물 층 위에 질화물 층을 포함하는 반면 상위 유전체 부층은 산화물 층이며, 산화물/질화물/산화물 유전체 스택을 형성한다. 질화물은 예를 들어 HF 세정(clean)으로부터 산화물의 과도한 제거를 방지하도록 보호 층으로서 역할할 수 있다. 다른 구성의 유전체 층도 또한 유용할 수 있다.
유전체 층의 전체 높이 HT는 H1 + H2와 동일하며, H1은 하위 유전체 부층의 두께이고 H2는 상위 유전체 부층의 두께이다. 한 실시예에서, H2는 디바이스의 높이를 결정한다. 예를 들면, H2는 핀 타입 디바이스의 높이를 결정한다. 높이 H2는 약 10 - 100 nm와 동일할 수 있다. 다른 실시예들에서, H2는 약 20 - 80 nm 또는 20 - 50 nm일 수 있다. H1의 경우에는, 약 30 - 500 nm일 수 있다. 다른 실시예들에서, H1은 약 30 - 100 nm일 수 있다. H1 및 H2에 대해서 다른 값들도 또한 유용할 수 있다. 예를 들면, H1 및 H2의 값들은 설계 요구조건들에 의거하여 선택될 수 있다. 하위 유전체 부층이 복수의 층들을 포함하는 경우에, 하위 유전체 부층들의 총 두께는 H1일 수 있다. 상위 유전체 부층이 복수의 층들을 포함하는 경우에, 상위 유전체 부층들의 총 두께는 H2일 수 있다. 다른 구성의 상위 및 하위 유전체 부층들의 높이들도 또한 유용할 수 있다. 일부 실시예들에서, H1과 H2의 계면은 디바이스의 높이를 결정하도록 이용된다.
도 6b를 보면, 개구부(opening)(668)를 형성하기 위해 유전체 층이 패터닝되며, 기판을 노출시킨다. 개구부는 기판 상에 형성될 핀(fin)에 해당한다. 한 실시예에서, 개구부는 핀의 끝부분들에 있는 S/D 컨택 패드들을 포함한다. 개구부의 패터닝은 마스크 및 에칭 기법들을 이용하여 이루어질 수 있다. 예를 들면, 개구부에 대응되는 유전체 층의 일부분을 노출시키도록 개구부를 생성하기 위해 포토레지스트(photoresist)와 같은 마스크가 선택적으로 패터닝될 수 있다. 반응성 이온 에칭(reactive ion etch, RIE)과 같은 이방성 에칭(anisotropic etch)이 개구부를 형성하도록 유전체 층의 노출된 부분들을 제거하기 위해 수행될 수 있다. 이는 개구부에서 기판을 노출시킨다. 리소그래피 해상도(lithographic resolution)를 개선하기 위해, 반사 방지 코팅(anti-reflective coating, ARC)이 포토레지스트 아래에 제공될 수 있다. 유전체 층을 패터닝하기 위한 다른 기법들도 또한 유용할 수 있다. 유전체 층을 패터닝한 후에, ARC 층을 포함하여 마스크가 제거될 수 있다.
도 6c에 도시된 바와 같이, 개구부는 핀을 형성하는 데 사용되는 핀 층(628)으로 채워진다. 한 실시예에서, 핀 층은 반도체 물질을 포함한다. 바람직하게는, 반도체 물질은 상당한 캐리어 이동도를 가지거나 또는 가질 가능성이 있다. 예를 들면, 개구부는 결정질 물질이나 또는 결정화될 수 있는 물질로 채워진다. 바람직하게는, 개구부는 단일의 결정질 반도체 물질로 채워지거나 또는 단일의 또는 실질적으로 단일의 결정질 물질로 결정화될 수 있는 반도체 물질로 채워진다. 다른 실시예들에서, 개구부는 다결정질 물질로 채워질 수 있다. 한 실시예에서, 개구부는 실리콘으로 채워진다. 다른 타입의 반도체 물질도 또한 유용할 수 있다. 예를 들면, 개구부는 SiGe, Ge, 또는 GaAs, 또는 다양한 결정질 물질들의 조합으로 채워질 수 있다.
다른 실시예들에서, 개구부는 다결정질 또는 비정질 물질로 채워질 수 있다. 다결정질 또는 비정질 핀 구조는 박막 애플리케이션들에 유용할 수 있다.
한 실시예에서, 반도체 층은 개구부를 채우고 유전체 층을 덮도록 기판 상에 형성된다. 반도체 층은 비정질 실리콘을 포함한다. 예를 들면, 비정질 실리콘 층은 화학 기상 증착(chemical vapor deposition, CVD)에 의해 증착된다. 다른 타입의 반도체 층이나 증착 기법들도 또한 유용할 수 있다.
도 6d에서, 반도체 층의 잉여 물질이 제거된다. 예를 들면, 유전체 층 위와 개구부 위에 있는 잉여 물질이 제거된다. 한 실시예에서, 잉여 물질을 제거하는 것은 화학적 기계적 연마(CMP)와 같은 평탄화 공정(planarizing process)을 포함한다. 다른 타입의 평탄화 공정들도 또한 유용할 수 있다. 예를 들면, 리플로우 공정(reflow process)이 이용될 수 있다. 평탄화 공정은 개구부를 채우는 반도체 물질과 유전체 층 사이에 평탄한(planar) 상부 표면을 형성한다. 이는 핀(120)을 형성한다. 한 실시예에서, 이는 컨택 패드들을 갖는 핀을 형성한다.
비정질 실리콘 층은 결정질 실리콘 층을 형성하도록 어닐링(anneal)된다. 예를 들면, 어닐링은 단일의 또는 실질적으로 단일의 결정질 실리콘 층을 형성하도록 비정질 실리콘 층을 재결정화한다. 다양한 타입의 어닐링들이 이용될 수 있다. 예를 들면, 어닐링은 열 어닐링(thermal anneal), 급속 열 어닐링(rapid thermal anneal, RTA), 또는 레이저 어닐링(laser anneal)일 수 있다. 한 실시예에서, 어닐링은 약 10 - 30 분 동안 600 - 800 ℃의 온도에서 수행될 수 있다. 이는 결정질 핀을 만든다. 한 실시예에서, 컨택 패드들을 갖는 결정질 핀이 형성된다. 일부 경우들에서, 핀 층은 다결정질 물질이나 비정질 물질일 수 있다.
일부 실시예들에서, 비정질 층은 평탄한 표면으로 유전체 층의 표면을 형성하기 위해 잉여 물질을 제거하기에 앞서 재결정화될 수 있다.
대체가능한 실시예들에서, 개구부는 결정질 반도체 물질로 채워진다. 한 실시예에서, 개구부는 에피택셜 층으로 채워진다. 에피택셜 층은 선택적 에피택셜 성장(selective epitaxial growth, SEG)에 의해 형성될 수 있다. 예를 들면, 개구부는 SEG에 의해 에피택셜 실리콘 층으로 채워진다. 일부 실시예들에서, SiGe, Ge, GaAs 또는 GaN과 같은 다른 타입의 에피택셜 층들이 사용될 수 있다. SEG 층은 유전체 층의 상부에 평탄한 표면을 제공하도록 형성될 수 있다. 다른 실시예들에서, SEG 층은 예를 들어 유전체 층의 상부 표면의 약간 아래에 형성될 수 있다.
SEG는 H1과 H2의 계면 위에 있는 층의 상부 높이를 제어하기 위해 사용될 수 있다. 그것이 유전체 층의 상부 표면과 동일 평면이거나 또는 실질적으로 동일 평면인 경우에, 그 높이는 약 H2와 동일하다. 대체가능한 것으로, 그것이 유전체 층의 상부 표면 아래에 있는 경우에, 그 높이는 H1과 H2의 계면 위에 있는 에피택셜 층의 성장과 동일하다.
한 실시예에서, 에피택셜 층은 유전체 층의 상부 표면 위로 과성장(over growth)되어 형성된다. 예를 들면, 과성장은 유전체 층과 동일 평면을 이루는 표면을 형성하기 위해 CMP에 의해 제거될 수 있다. 이는 H2가 디바이스의 높이를 정의할 수 있게 한다. 일부 다른 실시예들에서, CMP는 과성장이 없는 경우에 이용될 수 있다. 예를 들면, SEG 층이 유전체 층의 상부 표면까지 또는 그 아래에 형성되는 경우에 CMP가 이용될 수 있다. 하지만, 이러한 실시예들에 대해 CMP가 반드시 필수적이지 않다는 것은 이해된다. SEG 층이 유전체 층의 상부 표면 아래에 상부 표면을 갖도록 형성되는 경우에, 디바이스의 높이는 H1과 H2의 계면 뿐만 아니라 SEG 층의 성장에 의해 결정된다.
다른 실시예들에서, 핀 구조는 에피택셜 물질과 재결정 물질의 조합으로 형성될 수 있다. 예를 들면, 에피택셜 층은 핀 구조의 하부에 형성되고 재결정 물질은 핀 구조의 상부에 형성된다. 다른 구성의 에피택셜 및 재결정 물질로 핀 구조를 형성하는 것도 또한 유용할 수 있다.
도 6e를 보면, 제2 유전체 부층이 제1 유전체 부층에 선택적으로 제거된다. 이는 제1 유전체 부층(160)을 기판 상에 남겨둔다. 예를 들면, 제2 유전체 부층의 선택적 제거는 습식 에칭(wet etch)에 의해 이루어질 수 있다. RIE와 같은 이방성 에칭을 포함하여 다른 기법들도 또한 이용될 수 있다. 제2 유전체 부층의 선택적 제거는 제1 유전체 부층을 비선택적으로 에칭되는 상부 표면을 갖도록 남겨둔다.
핀의 일부분이 제1 유전체 부층 위로 확장된다. 예를 들면, 제1 유전체 부층 위로 확장되는 핀 부분의 높이는 디바이스 높이를 결정한다. 디바이스의 높이는 H2 또는 다른 높이들과 동일할 수 있다. 예를 들면, 디바이스의 높이는 핀 구조의 SEG에 의해서 또는 핀 구조의 과연마(over polishing)에 의해서 결정될 수 있다. 제2 유전체 부층을 제거한 후에 선택사항으로서 어닐링이 수행될 수 있다. 예를 들면, 어닐링은 핀을 매끄럽게 하고(smoothen) 댄글링 본드(dangling bonds)를 패시베이션(passivate)하기 위해 수소 분위기(H2 ambient)에서 수행된다. 다른 타입의 어닐링들도 또한 유용할 수 있다.
도 6f에 도시된 바와 같이, 한 실시예에서, 게이트 산화물 층(gate oxide layer)(638)이 컨택 패드들을 포함하여 핀 구조의 노출된 표면들 상에 형성된다. 예를 들면, 게이트 산화물 층은 실리콘 산화물을 포함한다. 한 실시예에서, 게이트 산화물 층은 열 산화(thermal oxidation)에 의해 형성된다. 열 산화는 O2와 같은 산화 분위기(oxidizing ambient)에서 수행될 수 있다. 산화 분위기는 또한 N2를 포함할 수 있다. 이는 핀 구조의 표면들 상에 열 실리콘 산화물 층(thermal silicon oxide layer)을 형성한다. 다른 타입의 게이트 산화물들을 형성하는 것이나 또는 게이트 산화물 층을 형성하기 위해 다른 기법들을 이용하는 것도 또한 유용할 수 있다. 예를 들면, 게이트 산화물을 형성하는 공정은 SiON, HfO2, 또는 HfSiON, 또는 다른 타입의 게이트 산화물 층을 형성할 수 있다. 예를 들면, 게이트 산화물 층의 두께는 약 10 - 100 Å일 수 있다. 다른 게이트 산화물 두께들도 또한 유용할 수 있다.
게이트 전극 층(gate electrode layer)(632)이 유전체 층과 게이트 산화물 층을 덮도록 기판 상에 형성된다. 예를 들면, 게이트 전극 층은 폴리실리콘을 포함한다. 예를 들면, 게이트 전극 층은 CVD에 의해 형성될 수 있다. 예를 들면, 게이트 전극 층의 두께는 약 400 - 1000 Å일 수 있다. 게이트 전극 층을 형성하기 위한 다른 타입의 게이트 전극 층, 두께 또는 기법들도 또한 유용할 수 있다. 예를 들면, 게이트 전극 층은 TaN, TiN, 또는 다른 타입의 게이트 전극 물질을 포함할 수 있거나 또는 원자층 증착(atomic layered deposition, ALD)이나 스퍼터링(sputtering)과 같은 기법들에 의해 형성될 수 있다.
게이트 층은 저항을 감소시키거나, VT를 조절하거나, 일함수를 조절하거나, 또는 그들의 조합을 수행하도록 도핑될 수 있다. 도펀트들의 타입과 도펀트 농도는 설계 요구조건들에 의거하여 적절히 선택될 수 있다. 게이트 층은 형성 동안에 인 시튜 도핑되거나 또는 게이트 전극 층의 형성 후에 이온 주입에 의해 도핑될 수 있다.
도 6g를 보면, 핀(120)을 가로지르는 게이트 유전체(138) 위에 게이트 전극(130)을 가지도록 게이트 전극 층과 게이트 산화물 층이 패터닝된다. 게이트 전극 층의 패터닝은 또한 게이트 컨택을 형성할 수 있다.
마스크 및 에칭 기법들이 게이트 스택을 형성하는 데 이용될 수 있다. 예를 들면, 패터닝된 포토레지스트 마스크가 게이트 스택을 형성하기 위한 RIE용 에칭 마스크로서 사용될 수 있다. 리소그래피 해상도를 개선하기 위해, ARC가 포토레지스트 아래에 제공될 수 있다. 유전체 층을 패터닝하기 위한 다른 기법들도 또한 유용할 수 있다. 게이트 스택을 형성하기 위해 기판을 패터닝한 후에, ARC 층을 포함하여 마스크가 제거될 수 있다.
예를 들면, 공정은 게이트에 인접하여 핀 구조의 S/D 영역들을 형성하기 위해 계속된다. S/D 영역들은 제1 극성 타입 도펀트들을 포함한다. 한 실시예에서, 저농도 도핑된 S/D 확장 영역들이 예를 들어 이온 주입에 의해 형성된다. 예를 들면, 확장부들은 제1 극성 타입 도펀트들을 주입함으로써 형성된다. 양 및 에너지와 같은 주입 공정 파라미터들은 설계 요구조건들에 의거하여 적절히 선택될 수 있다.
확장 영역들이 형성된 후에, 게이트 측벽 스페이서들이 게이트 측벽들 상에 형성될 수 있다. 예를 들면, 게이트 측벽 스페이서들은 실리콘 질화물을 포함할 수 있다. 실리콘 산화물이나 실리콘 질산화물(silicon oxynitride)과 같은 다른 타입의 스페이서 물질들도 또한 유용할 수 있다. 측벽 스페이서들을 형성하기 위해, 스페이서 유전체 층이 기판 상에 증착된다. 스페이서들은 플라즈마 증강 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)과 같은 다양한 기법들을 이용함으로써 형성될 수 있다. 스페이서 유전체 층을 형성하는 다른 기법들이나 또는 다른 타입의 스페이서들을 형성하는 것도 또한 유용할 수 있다. 수평 부분들을 제거하여 측벽들 상에 스페이서들과 같은 비-수평 부분들을 남겨두기 위해 스페이서 유전체 층은 후속으로 RIE에 의해서와 같이 이방성 에칭된다.
제1 극성 타입 도펀트들로 고농도 도핑된 S/D 영역들이 형성된다. 예를 들면, 고농도 도핑된 S/D 영역들은 제1 극성 타입 도펀트들을 주입함으로써 형성된다. 양 및 에너지와 같은 주입 공정 파라미터들은 설계 요구조건들에 의거하여 적절하게 선택될 수 있다. 일부 실시예들에서, S/D 확장 영역들은 스페이서 형성 후에 S/D 영역들을 형성하는 것과 함께 형성될 수 있다. 실리사이드 컨택(silicide contact)들이 S/D 컨택 영역들과 게이트 컨택 영역들과 같은 디바이스의 컨택 영역들 상에 형성될 수 있다.
공정은 또한 예를 들어 유전체 층을 형성하기 위해 계속된다. 유전체 층은 프리메탈 유전체(pre-metal dielectric, PMD) 층일 수 있다. 컨택 패드들에 대한 컨택들이 트랜지스터에 형성될 수 있다. 부가적인 공정들은 하나 이상의 배선 레벨들(interconnect levels)의 형성, 최종 패시베이션(final passivation), 다이싱(dicing), 어셈블리(assembly), 패키징(packaging), 그리고 테스트를 포함할 수 있다. 다른 공정들도 또한 유용하다. 예를 들면, 저전압, 중전압, 고전압 I/O 디바이스들과 같은 다른 컴포넌트들이 배선들(interconnections)을 형성하기 전에 형성될 수 있다.
설명된 바와 같이, 기판 상의 유전체 층은 비선택적으로 에칭되는 상부 표면을 가진다. 비선택적으로 에칭되는 상부 표면을 갖는 유전체 층은 핀 구조의 상부 디바이스 부분이 웨이퍼 전반에 걸쳐 핀 구조마다 더욱 일관될 수 있게 한다. 핀 구조의 상부는 디바이스의 높이를 결정하기 때문에, 핀 구조들의 상부의 높이 편차를 감소시키는 것은 웨이퍼 전반에 걸쳐 더욱 일관된 디바이스 특성들을 갖는 결과가 된다.
도 7a-b는 디바이스 또는 IC를 형성하기 위한 공정(700)의 한 실시예의 단면도들을 도시한 것이다. 도 7a를 보면, 부분적으로 처리된 기판(105)이 제공된다. 기판은 도 6b에서 설명된 바와 같은 공정 단계에 있다. 따라서, 공통된 특징들은 논의될 필요가 없다. 예를 들면, 기판에는 예를 들어 컨택 패드들을 갖는 핀에 대응되는 개구부(668)를 가지는 유전체 스택(660)이 갖추어져 있다.
도 7b를 보면, 카운터 도핑된 웰(374)이 기판(105)의 격리 웰(108)의 상부에 형성되어 있다. 카운터 도핑된 웰은 제1 극성 타입 도펀트들을 포함한다. 제1 극성 타입은 디바이스의 후속으로 형성되는 S/D 영역들과 동일한 극성 타입이고 격리 웰과 반대의 극성 타입이다. 한 실시예에서, 카운터 도핑된 웰은 저농도로 또는 중간 농도로 도핑된 웰일 수 있다. 예를 들면, 카운터 도핑된 웰의 도펀트 농도는 약 1E1018 원자수/㎤일 수 있다. 다른 도펀트 농도들도 또한 유용할 수 있다.
한 실시예에서, 카운터 도핑된 웰은 이온 주입에 의해 형성된다. 예를 들면, 이온 주입은 패터닝된 유전체 스택을 주입 마스크로서 사용한다. 주입 파라미터들은 원하는 깊이와 도펀트 농도를 가지는 카운터 도핑된 웰을 만들도록 선택될 수 있다. 예를 들면, 카운터 도핑된 웰은 개구부 아래에 있는 기판이며, S/D 영역들과 채널을 포함하여 후속으로 형성되는 핀 구조의 아래에 있다. 예를 들면, 이는 SODEL 디바이스를 만든다.
대체가능한 실시예에서, 패터닝된 유전체 스택 상에 주입 마스크가 제공된다. 주입 마스크는 S/D 영역들 아래에 있는 기판으로 개구부를 제공하지만 디바이스의 채널 영역을 보호한다. 유전체 층의 개구부 아래에 있는 기판에 제1 및 제2 카운터 도핑된 웰들을 형성하기 위해 이온 주입이 주입 마스크를 사용하여 수행되며, 이 웰들은 채널 영역 아래에서 분리된다. 이는 SDODEL 디바이스를 형성한다. 예를 들면, 주입 마스크는 카운터 도핑된 웰들을 형성한 후에 제거된다.
공정은 도 6c 이하에서 설명된 바와 같이 계속된다. 한 실시예에서, 핀 구조는 제1 및 제2 부분들로 나뉘며, 제1 부분은 제2 부분 아래에 있다. 제1 부분은 디바이스의 S/D 영역들과 카운터 도핑된 웰(들)을 분리하는 공핍 영역으로서 역할한다. 제1 부분의 높이는 S/D 드레인 영역들의 공핍 영역들이 제로 바이어스에서 카운터 도핑된 웰(들)의 공핍 영역(들)과 병합될 수 있게 하도록 선택되어야 한다. 예를 들면, S/D 영역들과 카운터 도핑된 웰(들) 사이에 제로 바이어스에서, 그 공핍 영역들이 병합된다. 제1 부분의 높이는 카운터 도핑된 웰(들)과 S/D 영역들의 도핑에 따라 결정될 수 있다. 제1 부분의 높이는 완전히 공핍된 영역을 제공하도록 S/D 영역들과 카운터 도핑된 웰(들)의 도핑에 의거하여 조정될 수 있다.
카운터 도핑된 웰 또는 웰들을 제공함으로써, S/D 영역들의 공핍 영역들은 그 폭을 증가시키도록 더 깊게 확장될 수 있다. 공핍 영역들의 폭을 증가시키는 것은 디바이스의 접합 커패시턴스 Cj를 감소시킨다. 공핍 영역들의 병합을 유지한 상태에서 카운터 도핑된 웰(들)과 S/D 영역들 사이의 분리를 더 크게 할수록, Cj의 감소도 더 커진다. 바람직하게는, Cj의 최대 감소를 위한 최대 공핍 폭을 만들도록 제1 부분의 두께는 공핍 영역들의 병합을 유지한 상태에서 가능한 커야한다.
도 8a-b는 디바이스 또는 IC를 형성하기 위한 공정(800)의 한 실시예의 단면도들을 도시한 것이다. 도 8a를 보면, 부분적으로 처리된 기판(105)이 제공되어 있다. 기판은 도 6d에서 설명된 바와 같은 처리 단계에 있다. 따라서, 공통된 특징들은 논의될 필요가 없다. 예를 들면, 기판에는 개구부(668)에 형성된 핀 구조(120)를 가지는 유전체 스택(660)이 갖추어져 있다. 핀 구조는 S/D 컨택 패드들을 포함할 수 있다. 예를 들면, 핀 구조는 결정질 물질을 포함할 수 있다. 결정질 물질은 에피택셜 결정질 물질, 재결정 결정질 물질 또는 그들의 조합일 수 있다. 도시된 바와 같이, 핀은 유전체 층과 동일 평면을 이루는 상부 표면을 포함한다.
다른 실시예들에서, 핀 구조는 다결정질 또는 비정질 물질을 포함할 수 있다. 다결정질 또는 비정질 핀 구조는 박막 애플리케이션들에 유용할 수 있다.
도 8b를 보면, 핀 구조가 제1 및 제2 부분들(322, 324)로 나뉘어져 있다. 예를 들면, 제1 부분은 제2 부분 아래에 있다. 제1 및 제2 부분들의 계면 IFS는 후속으로 형성되는 S/D 영역들의 밑면들을 정의할 수 있다. 계면 IFS는 핀 구조의 서로 다른 위치들에 배치될 수 있다. 도시된 바와 같이, IFS는 제1 및 제2 유전체 부층들(160, 661)의 계면 위에 위치될 수 있다. 다른 실시예들에서, IFS는 제1 및 제2 유전체 부층들의 계면이나 또는 그 아래에 위치될 수 있다.
제1 부분은 하위 및 상위 제1 부분들(425, 427)로 분리된다. 한 실시예에서, 카운터 도핑된 영역(423)이 핀 구조의 제1 부분의 하위 제1 부분에 형성된다. 카운터 도핑된 영역은 제1 극성 타입 도펀트들을 포함하며, 이는 S/D 영역들과 동일한 극성 타입이다. 한 실시예에서, 카운터 도핑된 영역은 저농도 내지 중간 농도로 도핑된 영역일 수 있다. 예를 들면, 카운터 도핑된 영역의 도펀트 농도는 약 1E1018 원자수/㎤일 수 있다. 다른 도펀트 농도들도 또한 유용할 수 있다.
한 실시예에서, 카운터 도핑된 웰은 이온 주입에 의해 형성된다. 예를 들면, 유전체 스택은 주입 마스크로서 역할할 수 있다. 주입 파라미터들은 원하는 도펀트 농도로 핀 구조의 하위 제1 부분에 카운터 영역을 만들도록 선택될 수 있다. 카운터 도핑된 영역은 후속으로 형성되는 S/D 영역들과 채널 아래에 있는 핀 구조의 하위 제1 부분에 형성된다. 예를 들면, 이는 SODEL 디바이스를 만든다.
대체가능한 실시예에서, 유전체 스택과 핀 구조 상에 주입 마스크가 제공된다. 주입 마스크는 S/D 영역들을 노출시키지만 채널 영역을 보호하도록 패터닝된다. 주입 마스크는 또한 S/D 컨택 영역들을 노출시킬 수 있다. 채널 영역 아래에서 분리된 제1 및 제2 카운터 도핑된 영역들을 형성하기 위해 이온 주입이 주입 마스크를 사용하여 수행된다. 핀 구조의 채널 영역이 주입되지 않도록 보호하는 것은 SDODEL 디바이스를 형성한다. 예를 들면, 주입 마스크는 카운터 도핑된 영역들을 형성한 후에 제거된다.
공정은 도 6e 이하에서 설명된 바와 같이 계속된다. 예를 들면, 공정은 제2 유전체 부층(661)을 제거하는 것과 게이트 및 S/D 영역들을 형성하는 것을 포함한다. 이전에 설명된 바와 같은 다른 공정들도 또한 포함될 수 있다.
예를 들면, 상위 제1 부분은 S/D 영역들을 카운터 도핑된 영역 또는 영역들로부터 분리하는 중간 영역이다. 예를 들면, 상위 제1 부분은 S/D 영역들과 하위 제1 부분의 카운터 도핑된 영역(들) 사이의 핀 구조에서 공핍 영역으로서 역할한다. 상위 제1 부분의 높이는 후속으로 형성되는 S/D 드레인 영역들의 공핍 영역들이 제로 바이어스에서 카운터 도핑된 영역(들)의 공핍 영역(들)과 병합될 수 있게 하도록 선택되어야 한다. 예를 들면, S/D 영역들과 카운터 도핑된 영역(들) 사이에 제로 바이어스에서, 그 공핍 영역들이 병합된다. 한 실시예에서, 상위 제1 부분의 높이 또는 S/D 영역들과 카운터 도핑된 영역(들) 사이의 거리는 제로 바이어스에서 완전히 공핍되는 공핍 영역을 제공하도록 선택되어야 한다. 상위 제1 부분의 높이는 카운터 도핑된 영역(들)과 S/D 영역들의 도핑에 따라 결정될 수 있다. 상위 제1 부분의 높이는 완전히 공핍된 영역을 제공하도록 S/D 영역들과 카운터 도핑된 영역(들)의 도핑에 의거하여 조정될 수 있다.
카운터 도핑된 영역 또는 영역들을 제공함으로써, S/D 영역들의 공핍 영역들은 그 폭을 증가시키도록 더 깊게 확장될 수 있다. 공핍 영역들의 폭을 증가시키는 것은 디바이스의 접합 커패시턴스 Cj를 감소시킨다. 공핍 영역들의 병합을 유지한 상태에서 카운터 도핑된 영역(들)과 S/D 영역들 사이의 분리를 더 크게 할수록, Cj의 감소도 더 커진다. 바람직하게는, Cj의 최대 감소를 위한 최대 공핍 폭을 만들도록 상위 제1 또는 중간 부분의 두께는 공핍 영역들의 병합을 유지한 상태에서 가능한 커야한다.
카운터 도핑된 영역(들)로부터 S/D 영역들을 설계함에 있어 증대된 융통성을 얻는다. 제1 및 제2 영역들의 계면 IFS는 S/D 영역들의 밑면을 정의하며, 공핍 영역의 폭을 증가시킨 상태에서 더 큰 융통성을 가지고 설계될 수 있다. 예를 들면, 카운터 도핑된 영역(들)의 높이 조절은 S/D 영역들과 카운터 도핑된 영역(들) 사이에 완전히 공핍된 공핍 영역을 유지한 상태에서 S/D 영역들의 깊이를 증가시키거나 또는 감소시킬 수 있다. 예를 들면, 카운터 도핑된 영역(들)의 높이를 증가시킴으로써 더 얕은 깊이를 가지는 S/D 영역들이 제공될 수 있거나 또는 카운터 도핑된 영역(들)의 높이를 감소시킴으로써 더 깊은 S/D 영역들이 제공될 수 있다.
일부 실시예들에서, 도 7a-b에서 설명된 바와 같이, 카운터 도핑된 웰은 핀 구조를 형성하기 전에 제공될 수 있다.
도 9a-b는 디바이스 또는 IC를 형성하기 위한 공정(900)의 한 실시예의 단면도들을 도시한 것이다. 도 9a를 보면, 부분적으로 처리된 기판(105)이 제공되어 있다. 기판은 도 6b에서 설명된 바와 같은 처리 단계에 있다. 따라서, 공통된 특징들은 논의될 필요가 없다. 예를 들면, 기판에는 핀 구조에 대응되는 개구부(668)를 갖는 유전체 스택(660)이 갖추어져 있다. 개구부는 S/D 컨택 패드들을 포함할 수 있다.
개구부는 가상적으로 제1 및 제2 부분들(322, 324)로 나뉠 수 있다. 예를 들면, 제1 부분은 제2 부분 아래에 있다. 제1 및 제2 부분들의 계면 IFS는 후속으로 형성되는 S/D 영역들의 밑면들을 정의할 수 있다. 계면 IFS는 핀 구조의 서로 다른 위치들에 배치될 수 있다. 도시된 바와 같이, IFS는 제1 및 제2 유전체 부층들(160, 661)의 계면 위에 위치될 수 있다. 다른 실시예들에서, IFS는 제1 및 제2 유전체 부층들의 계면이나 또는 그 아래에 위치될 수 있다. 제1 부분은 하위 및 상위 제1 부분들(425, 427)로 분리된다.
한 실시예에서, 에피택셜 결정질 층(423)이 하위 제1 부분의 개구부에 형성된다. 일부 실시예들에서, 에피택셜 결정질 층은 SEG에 의해 형성된다. 에피택셜 결정질 층은 제1 극성 타입 도펀트들로 도핑되며, 이는 카운터 도핑된 영역을 형성하도록 S/D 영역들과 동일한 극성 타입이다. 한 실시예에서, 카운터 도핑된 영역은 저농도 내지 중간 농도로 도핑될 수 있다. 예를 들면, 카운터 도핑된 영역의 도펀트 농도는 약 1E1018 원자수/㎤일 수 있다. 다른 도펀트 농도들도 또한 유용할 수 있다.
한 실시예에서, 카운터 도핑된 영역은 에피택셜 층을 인 시튜 도핑함으로써 형성될 수 있다. 예를 들면, 에피택셜 층은 그것이 형성될 때 인 시튜 도핑된다. 대체가능한 것으로, 카운터 도핑된 영역은 이온 주입에 의해 형성될 수 있다. 예를 들면, 유전체 스택은 주입 마스크로서 역할할 수 있다. 주입 파라미터들은 원하는 도펀트 농도로 핀 구조의 하위 제1 부분에 카운터 영역을 만들도록 선택될 수 있다. 카운터 도핑된 영역은 에피택셜 층에 형성되며, 디바이스의 후속으로 형성되는 S/D 영역들과 채널 아래에 배치된다. 카운터 도핑된 영역은 또한 후속으로 형성되는 S/D 컨택 영역 아래에 형성될 수 있다. 예를 들면, 이는 SODEL 디바이스를 만든다.
대체가능한 실시예에서, 유전체 스택과 도핑되지 않은 에피택셜 층(423) 상에 주입 마스크가 제공된다. 주입 마스크는 S/D 영역들을 노출시키지만 채널 영역을 보호하도록 패터닝된다. 주입 마스크는 또한 S/D 컨택 영역들을 노출시킬 수 있다. 후속으로 형성되는 S/D 영역들 아래에서 제1 및 제2 카운터 도핑된 영역들을 형성하고 채널 영역 아래에서는 형성하지 않기 위해 이온 주입이 주입 마스크를 사용하여 수행된다. 핀 구조의 채널 영역이 도펀트들로 주입되지 않도록 보호하는 것은 SDODEL 디바이스를 형성한다. 예를 들면, 주입 마스크는 카운터 도핑된 영역들을 형성한 후에 제거된다.
개구부의 하위 제1 부분에 에피택셜 층을 인 시튜 도핑함으로써 또는 그것이 형성된 후에 도펀트들로 주입함으로써 카운터 도핑된 영역(들) 전반에 걸쳐 일관된 도펀트 농도를 만든다. 예를 들면, 도펀트의 테일링 오프는 카운터 도핑된 영역(들)의 밑면이나 그 가까이에서 전혀 일어나지 않는다. 이는 RDF를 감소시킨다.
일부 실시예들에서, 카운터 도핑된 웰은 도 7a-b에서 설명된 바와 같이 핀 구조를 형성하기 전에 제공될 수 있다.
도 9b에서, 공정은 핀 구조의 형성을 완료하기 위해 계속된다. 예를 들면, 개구부의 상위 제1 부분과 제2 부분에 핀 구조가 형성된다. 예를 들면, 도 6c-d에서 설명된 바와 같이, 핀 구조의 나머지 부분은 에피택셜 결정질 물질, 재결정 결정질 물질 또는 그들의 조합을 포함할 수 있다. 예를 들면, 상위 제1 부분과 제2 부분은 에피택셜 결정질 물질일 수 있거나, 상위 제1 부분과 제2 부분은 재결정 결정질 물질일 수 있거나, 또는 상위 제1 부분은 에피택셜 결정질 물질일 수 있고 제2 부분은 재결정 결정질 물질일 수 있다. 핀 구조를 위한 다른 구성의 결정질 물질도 또한 유용할 수 있다.
공정은 도 6e 이하에서 설명된 바와 같이 계속된다. 예를 들면, 공정은 제2 유전체 부층(661)을 제거하는 것과 게이트 및 S/D 영역들을 형성하는 것을 포함한다. 이전에 설명된 바와 같은 다른 공정들도 또한 포함될 수 있다.
예를 들면, 상위 제1 부분은 S/D 영역들을 카운터 도핑된 영역(들)로부터 분리하는 중간 영역이다. 예를 들면, 상위 제1 부분은 S/D 영역들과 하위 제1 부분의 카운터 도핑된 영역(들) 사이의 핀 구조에서 공핍 영역으로서 역할한다. 상위 제1 부분의 높이는 후속으로 형성되는 S/D 드레인 영역들의 공핍 영역들이 제로 바이어스에서 카운터 도핑된 영역(들)의 공핍 영역(들)과 병합될 수 있게 하도록 선택되어야 한다. 예를 들면, S/D 영역들과 카운터 도핑된 영역(들) 사이에 제로 바이어스에서, 그 공핍 영역들이 병합된다. 한 실시예에서, 상위 제1 부분의 높이 또는 S/D 영역들과 카운터 도핑된 영역(들) 사이의 거리는 제로 바이어스에서 완전히 공핍되는 공핍 영역을 제공하도록 선택되어야 한다. 상위 제1 부분의 높이는 카운터 도핑된 영역(들)과 S/D 영역들의 도핑에 따라 결정될 수 있다. 상위 제1 부분의 높이는 완전히 공핍된 영역을 제공하도록 S/D 영역들과 카운터 도핑된 영역(들)의 도핑에 의거하여 조정될 수 있다.
카운터 도핑된 영역 또는 영역들을 제공함으로써, S/D 영역들의 공핍 영역들은 그 폭을 증가시키도록 더 깊게 확장될 수 있다. 공핍 영역들의 폭을 증가시키는 것은 디바이스의 접합 커패시턴스 Cj를 감소시킨다. 공핍 영역들의 병합을 유지한 상태에서 카운터 도핑된 영역(들)과 S/D 영역들 사이의 분리를 더 크게 할수록, Cj의 감소도 더 커진다. 바람직하게는, Cj의 최대 감소를 위한 최대 공핍 폭을 만들도록 상위 제1 또는 중간 부분의 두께는 공핍 영역들의 병합을 유지한 상태에서 가능한 커야한다.
카운터 도핑된 영역(들)로부터 S/D 영역들을 설계함에 있어 증대된 융통성을 얻는다. 제1 및 제2 영역들의 계면 IFS는 S/D 영역들의 밑면을 정의하며, 공핍 영역의 폭을 증가시킨 상태에서 더 큰 융통성을 가지고 설계될 수 있다. 예를 들면, 카운터 도핑된 영역(들)의 높이 조절은 S/D 영역들과 카운터 도핑된 영역(들) 사이에 완전히 공핍된 공핍 영역을 유지한 상태에서 S/D 영역들의 깊이를 증가시키거나 또는 감소시킬 수 있다. 예를 들면, 카운터 도핑된 영역(들)의 높이를 증가시킴으로써 더 얕은 깊이들을 가지는 S/D 영역들이 제공될 수 있거나 또는 카운터 도핑된 영역(들)의 높이를 감소시킴으로써 더 깊은 S/D 영역들이 제공될 수 있다.
도 10a-c는 디바이스 또는 IC를 형성하기 위한 공정(1000)의 한 실시예의 단면도들을 도시한 것이다. 도 10a를 보면, 부분적으로 처리된 기판(105)이 제공되어 있다. 기판은 도 6d에서 설명된 바와 같은 처리 단계에 있다. 따라서, 공통된 특징들은 논의될 필요가 없다. 예를 들면, 기판에는 개구부(668)에 형성되는 핀 구조(120)를 가지는 유전체 스택(660)이 갖추어져 있다. 핀 구조는 S/D 컨택 패드들을 포함할 수 있다. 예를 들면, 핀 구조는 결정질 물질을 포함할 수 있다. 결정질 물질은 에피택셜 결정질 물질, 재결정 결정질 물질 또는 그들의 조합일 수 있다. 도시된 바와 같이, 핀은 유전체 층과 동일 평면을 이루는 상부 표면을 포함할 수 있다.
한 실시예에서, 핀 구조는 다결정질 또는 비정질 물질을 포함할 수 있다. 다결정질 또는 비정질 핀 구조는 박막 애플리케이션들에 유용할 수 있다.
도 10b에서, 유전체 하드 마스크(439)가 핀 구조(120)의 상부 상에 형성된다. 한 실시예에서, 하드 마스크는 예를 들어 열 산화에 의해 형성된다. 하드 마스크의 두께는 핀 구조의 상부 표면 위의 게이트 부분을 핀 구조의 상부 표면으로부터 격리시키기 위하여 터널링 효과(tunneling effect)를 방지하기에 충분하다. 예를 들면, 하드 마스크는 약 20 - 50 nm 두께이다. 다른 두께들도 또한 유용할 수 있다. 한 실시예에서, 하드 마스크는 핀 구조와 컨택 패드들의 상부 표면을 산화시킴으로써 형성된다. 예를 들면, 산화 분위기에서 어닐링이 수행된다. 예를 들면, 어닐링은 O2 분위기에서 약 900℃의 온도에서 수행된다. 다른 타입의 하드 마스크 또는 핀 구조의 상부 표면 상에 하드 마스크를 형성하기 위한 기법들도 또한 유용하다. 예를 들면, 하드 마스크는 유전체 층 상에 하드 마스크 물질을 증착함으로써 형성될 수 있으며, 유전체 층에서 핀 구조는 유전체 층의 상부 표면 아래의 리세스(recess)를 포함한다. 리세스는 SEG에 의해서 형성되거나 또는 핀 구조를 과연마함으로써 형성될 수 있다. 핀 구조 위에 있는 하드 마스크는 남겨두고 잉여 하드 마스크 물질은 연마에 의해 제거될 수 있다.
도 10c에서, 제1 유전체 부층(160)을 기판 상에 남겨두고 제2 유전체 부층(661)이 제거된다. 예를 들면, 제1 유전체 부층에 대해 선택적으로 제2 유전체 부층을 제거하는 것은 습식 에칭에 의해 이루어질 수 있다. 제2 유전체 부층을 선택적으로 제거하기 위해 RIE와 같은 다른 타입의 기법들도 또한 이용될 수 있다. 제2 유전체 부층을 제거한 후에 선택사항으로서 어닐링이 수행될 수 있다. 예를 들면, 어닐링은 핀 구조를 매끄럽게 하고 댄글링 본드를 패시베이션하기 위해 수소 분위기(H2 ambient)에서 수행된다. 다른 타입의 어닐링들도 또한 유용할 수 있다.
게이트 산화물 층들(138a-b)이 컨택 패드들을 포함하여 핀 구조의 노출된 측벽들 상에 형성된다. 예를 들면, 게이트 산화물 층은 실리콘 산화물을 포함한다. 한 실시예에서, 게이트 산화물 층은 산소(O2)와 같은 산화 분위기에서 기판을 어닐링함으로써 형성된다. 이는 핀 구조의 측벽들 상에 열 실리콘 산화물 층을 형성한다. 다른 타입의 게이트 산화물들을 형성하는 것이나 또는 게이트 산화물 층을 형성하기 위해 다른 기법들을 이용하는 것도 또한 유용할 수 있다. 예를 들면, 게이트 산화물 층의 두께는 약 0.6 - 3 nm일 수 있다. 다른 게이트 산화물 두께들도 또한 유용할 수 있다.
공정은 도 6f 이하로부터 설명된 바와 같이 디바이스를 형성하기 위해 계속된다. 핀 구조의 상부 표면 상에 하드 마스크를 제공함으로써 이중 게이트 finFET이 제공된다. 예를 들면, 이는 유리하게도 서로 다른 폭과 높이로 핀 구조를 설계함에 있어서 설계자들이 더 큰 자유도를 가질 수 있게 한다.
대체가능한 실시예에서, 도 10a-c의 공정은 도 6a-g, 7a-b, 8a-b, 및 9a-b에서 설명된 바와 같은 디바이스의 실시예들을 형성하기 위한 공정에 포함될 수 있다.
본 발명은 본 발명의 사상과 본질적인 특징들을 벗어남이 없이 다른 특정 형태들로 실시될 수 있다. 그러므로, 전술한 실시예들은 모든 점에 있어서 본 명세서에서 서술된 발명을 한정하는 것이 아니라 예시적인 것으로 고려되어야 한다. 따라서, 본 발명의 범위는 전술한 설명에 의해서가 아니라 첨부된 특허청구범위에 의해 표시되고, 특허청구범위에 기재된 발명들과 균등한 의미와 범위 내에 들어오는 모든 변경들도 본 발명의 범위에 포함되도록 의도하는 바이다.

Claims (20)

  1. 디바이스 영역(device region)이 갖추어진 기판을 제공하는 단계와, 상기 디바이스 영역은 상기 기판 위에 도핑된 격리 웰(doped isolation well)과 유전체 층을 포함하고, 상기 유전체 층은 제1 유전체 부층(sub-layer) 위에 제2 유전체 부층을 포함하며;
    상기 유전체 층에 핀 구조(fin structure)를 형성하는 단계와;
    상기 유전체 층의 일부분을 제거하는 단계와, 상기 유전체 층의 일부분을 제거하는 것은 상기 핀 구조의 상부가 상기 제1 유전체 부층의 상부 표면 위로 확장되도록 남겨두며;
    상기 핀 구조를 가로지르는(traverse) 게이트를 형성하는 단계와; 그리고
    상기 게이트에 인접하여 상기 핀 구조에 도핑된 S/D 영역들을 형성하는 단계
    를 포함하는 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 유전체 부층들은 서로에 대해 선택적으로 제거될 수 있는 물질들을 포함하는
    디바이스 형성 방법.
  3. 제2항에 있어서,
    상기 제1 유전체 부층은 실리콘 산화물(silicon oxide)을 포함하고 상기 제2 유전체 부층은 실리콘 질화물(silicon nitride)을 포함하거나, 또는
    상기 제1 유전체 부층은 실리콘 질화물을 포함하고 상기 제2 유전체 부층은 실리콘 산화물을 포함하는
    디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 제1 유전체 부층의 두께는 H1이고 상기 제2 유전체 부층의 두께는 H2이며, H2는 상기 디바이스 영역에서 디바이스의 높이(height)를 결정하는
    디바이스 형성 방법.
  5. 제1항에 있어서,
    상기 핀 구조를 형성하는 단계는
    상기 기판의 일부분을 노출시키도록 상기 유전체 층에 개구부(opening)를 형성하는 것과,
    상기 개구부를 채우고 상기 유전체 층을 덮도록 상기 기판 위에 반도체 층을 형성하는 것과, 그리고
    상기 개구부의 상기 반도체 층과 상기 유전체 층 사이에 평탄한(planar) 상부 표면을 형성하기 위해 상기 유전체 층 위와 상기 개구부 위에 있는 잉여 반도체 층을 제거하는 것
    을 포함하는 디바이스 형성 방법.
  6. 제5항에 있어서,
    상기 반도체 층은 비정질 실리콘 층(amorphous silicon layer)을 포함하는
    디바이스 형성 방법.
  7. 제6항에 있어서,
    결정질 실리콘 층을 형성하도록 상기 비정질 실리콘 층을 어닐링(anneal)하는 것을 포함하는
    디바이스 형성 방법.
  8. 제1항에 있어서,
    상기 핀 구조를 형성하는 단계는
    상기 기판의 일부분을 노출시키도록 상기 유전체 층에 개구부를 형성하는 것과,
    상기 개구부의 적어도 일부분을 에피택셜 층(epitaxial layer)으로 채우는 것을 포함하며, 상기 에피택셜 층은 선택적 에피택셜 성장(selective epitaxial growth)에 의해 형성되는
    디바이스 형성 방법.
  9. 제8항에 있어서,
    상기 핀 구조는 제1 부분과 상기 제1 부분 위에 제2 부분을 포함하는
    디바이스 형성 방법.
  10. 제9항에 있어서,
    상기 핀 구조의 상기 제1 부분은 상위 및 하위 제1 부분들을 포함하는
    디바이스 형성 방법.
  11. 제10항에 있어서,
    상기 핀 구조의 상기 하위 제1 부분은 상기 에피택셜 층을 포함하며, 그리고
    상기 상위 제1 부분과 상기 제2 부분은 에피택셜 결정질 물질(epitaxial crystalline material), 재결정 결정질 물질(recrystallized crystalline material), 또는 그들의 조합을 포함하는
    디바이스 형성 방법.
  12. 제11항에 있어서,
    카운터 도핑된 영역(counter doped region)을 형성하도록 제1 극성 타입 도펀트들로 상기 에피택셜 층을 도핑하는 것을 더 포함하는
    디바이스 형성 방법.
  13. 제1항에 있어서,
    카운터 도핑된 영역을 형성하는 단계를 더 포함하며,
    상기 카운터 도핑된 영역과 상기 S/D 영역들은 제1 극성 타입 도펀트들을 포함하고 상기 도핑된 격리 웰은 제2 극성 타입 도펀트들을 포함하는
    디바이스 형성 방법.
  14. 제13항에 있어서,
    상기 카운터 도핑된 영역은 상기 도핑된 격리 웰의 상부에 배치되는
    디바이스 형성 방법.
  15. 제14항에 있어서,
    상기 카운터 도핑된 웰은 상기 S/D 영역들과 상기 S/D 영역들 사이의 채널을 포함하는 상기 핀 구조 아래에 배치되거나, 또는
    상기 카운터 도핑된 웰은 상기 S/D 영역들을 포함하지만 상기 S/D 영역들 사이의 채널은 포함하지 않는 상기 핀 구조 아래에 배치되는
    디바이스 형성 방법.
  16. 제13항에 있어서,
    상기 핀 구조는 제1 부분과 상기 제1 부분 위에 제2 부분을 포함하는
    디바이스 형성 방법.
  17. 제16항에 있어서,
    상기 핀 구조의 상기 제1 부분은 상기 카운터 도핑된 영역과 상기 S/D 영역들을 분리하는 공핍 영역(depletion region)으로서 역할하는
    디바이스 형성 방법.
  18. 디바이스 영역이 갖추어진 기판을 제공하는 단계와, 상기 디바이스 영역은 상기 기판 위에 도핑된 격리 웰과 유전체 층을 포함하고, 상기 유전체 층은 제1 유전체 부층 위에 제2 유전체 부층을 포함하며;
    상기 유전체 층의 개구부에 핀 구조를 형성하는 단계와;
    상기 핀 구조의 일부분이 상기 제1 유전체 부층의 상부 표면 위로 확장되도록 남겨두기 위해 상기 제1 유전체 부층에 선택적으로 상기 제2 유전체 부층을 제거하는 단계와, ;
    상기 핀 구조를 가로지르는 게이트를 형성하는 단계와; 그리고
    상기 게이트에 인접하여 상기 핀 구조에 도핑된 S/D 영역들을 형성하는 단계
    를 포함하는 디바이스 형성 방법.
  19. 제18항에 있어서,
    상기 핀 구조의 상부 상에 유전체 하드 마스크(dielectric hard mask)를 형성하는 단계를 더 포함하는
    디바이스 형성 방법.
  20. 그 상부 표면 상에 유전체 층이 갖추어진 기판과, 상기 유전체 상부 표면은 비선택적으로 에칭되는(non-selectively etched) 유전체 상부 표면을 포함하며;
    상기 기판 상에서 상기 유전체 층에 배치되는 핀 구조
    를 포함하며, 상기 핀 구조는 하부와 상부를 포함하고, 상기 상부는 상기 비선택적으로 에칭되는 유전체 상부 표면 위로 확장되며, 그리고 상기 상부는 디바이스 높이를 결정하고 상기 비선택적으로 에칭되는 상부 표면은 웨이퍼(wafer) 전반에 걸쳐 핀 구조들의 높이 편차(height variation)를 감소시키는
    디바이스.
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