KR102300071B1 - 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법 - Google Patents
고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법 Download PDFInfo
- Publication number
- KR102300071B1 KR102300071B1 KR1020200017075A KR20200017075A KR102300071B1 KR 102300071 B1 KR102300071 B1 KR 102300071B1 KR 1020200017075 A KR1020200017075 A KR 1020200017075A KR 20200017075 A KR20200017075 A KR 20200017075A KR 102300071 B1 KR102300071 B1 KR 102300071B1
- Authority
- KR
- South Korea
- Prior art keywords
- drain
- dielectric constant
- high dielectric
- field plate
- fin body
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims description 26
- 239000002019 doping agent Substances 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- 239000010931 gold Substances 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 8
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 5
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 5
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 claims description 4
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000011733 molybdenum Substances 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract description 16
- 230000005684 electric field Effects 0.000 abstract description 14
- 238000009825 accumulation Methods 0.000 abstract description 5
- 239000000463 material Substances 0.000 description 21
- 238000005516 engineering process Methods 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 항복 전압과 구동저항 특성을 향상시킬 수 있는 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법을 제공한다. 이는 드레인 확장영역과 채널 상에 고 유전율 필드 플레이트를 형성함으로써 채널과 드레인 영역 사이에 형성된 전계 피크를 효과적으로 분산시킬 수 있다. 따라서, 높은 항복 전압을 확보할 수 있으며, 드레인 확장영역에 전자축적 층을 형성시킴으로서 구동저항을 감소시킬 수 있는 효과를 갖는다.
Description
본 발명은 드레인 확장형 핀펫 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 항복 전압과 구동저항 특성을 향상시킬 수 있는 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법에 관한 것이다.
고전압 트랜지스터는 입출력 인터페이스 회로, 전원 관리 회로, 메모리 및 RF 증폭기 용 구동회로와 같은 다양한 어플리케이션을 위한 단일 칩 시스템(System-on-Chip; SoC) 기술의 필수 구성 요소이다.
최근, 항복 현상과 정전 방전(Electrostatic Discharge; ESD)을 안정적으로 피하기 위하여, 우수한 동작전압에서 안정적으로 동작이 가능하면서도, 우수한 트랜지스터 성능 및 낮은 구동저항(on resistance) 특성을 보유한 고전압 트랜지스터에 대한 연구개발이 요구되고 있다. 또한, 핀펫(Fin Field-Effect Transistor; FinFET)은 평판형 트랜지스터 대비 우수한 게이트 제어력, 단채널 효과(Short Channel Effects; SCE)에 대한 우수한 내성, 기존 평판형 트랜지스터와 기술과의 높은 호환성 등으로 인해 SoC 기술에서 많이 활용되고 있다.
하지만 종래의 핀펫은 좁은 핀 구조와 채널 및 드레인의 높은 도핑 농도 차이에서 발생하는 높은 전계 피크로 인해 충분한 항복 전압을 확보하는데 많은 제약이 따른다.
또한, LDMOS(Laterally Double diffused Metal Oxide Semiconductor), DeMOS(Drain extended Metal Oxide semiconductor) 및 필드 플레이트 구성에서 사용된 RESURF(Reduced Surface Field) 기술은 우수한 전기적 성능과 기존 CMOS 공정과의 높은 호환성을 가지고 있어 비용 효율적으로 저전압 및 고전압 트랜지스터를 단일 칩 시스템에 통합하여 활용되고 있다. 이러한 RESURF 기술은 채널과 드레인 사이 전계 피크를 완화시키는데 매우 효과적이지만, 낮은 도핑 농도의 드레인 확장영역으로 인해 구동저항이 높아지기 때문에, 고전압 트랜지스터 구현을 위하여, 항복 전압-구동저항 트레이드 오프가 해결되어야할 큰 문제점으로 지적되고 있다.
도 1은 종래의 RESURF 기술이 적용된 드레인 확장형 핀펫(Drain Extended FinFET; DeFinFET)의 예를 도시한 도면이다.
도 1을 참조하면, 종래의 RESURF 기술이 적용된 드레인 확장형 핀펫은 핀 바디(10) 내에 소스(11), 채널(12), 드레인 확장영역(13) 및 드레인(14)이 순차적으로 형성되고, 채널(12) 상에 게이트 절연막(15)과 게이트(16)가 형성된 구조를 갖는다. 즉, 소스(11)와 드레인(14) 사이에 채널(12)과 인접하도록 드레인 확장영역(13)이 형성되어 채널(12)과 드레인(14) 사이에 형성된 높은 전계 피크를 완화시키는데 다소 효과적이다. 하지만, 낮은 도핑 농도와 좁은 핀 선폭을 보유한 드레인 확장영역(13)으로 인해 구동저항이 치명적으로 높아지는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 항복 전압 및 구동저항의 트레이드 오프를 확보하기 위해 채널과 드레인 사이에 형성된 높은 전계 피크를 감소시키고, 낮은 구동저항을 확보할 수 있는 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법을 제공함에 있다.
상술한 과제를 해결하기 위해 본 발명의 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫은 기판, 상기 기판 상으로 돌출된 핀 바디, 상기 핀 바디 내의 일측에 형성된 소스, 상기 핀 바디 내의 타측에 형성된 드레인, 상기 소스와 상기 드레인 사이에 형성된 채널, 상기 드레인과 상기 채널 사이에 형성된 드레인 확장영역, 상기 채널과 상기 드레인 확장영역 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 고 유전율 필드 플레이트를 포함한다.
상기 고 유전율 필드 플레이트는 상기 게이트 절연막의 상부면 및 측면을 모두 감싸도록 형성될 수 있다.
상기 고 유전율 필드 플레이트는 이산화 규소(SiO2), 산화 하프늄(HfO2), 질화 규소(Si3N4), 산화 알루미늄(Al2O3), 이산화 타이타늄(TiO2), 산화 지르코늄(ZrO2), 산화 탄탈럼(Ta2O5) 및 산화 란탄륨(La2O3) 중 적어도 어느 하나를 포함할 수 있다.
상기 고 유전율 필드 플레이트는 유전율 3.9 이상의 높은 유전율을 가질 수 있다.
상기 게이트 절연막은 상기 채널과 상기 드레인 확장영역의 상부면 및 측면을 모두 감싸도록 형성될 수 있다.
상기 고 유전율 필드 플레이트 상에 형성된 게이트를 더 포함할 수 있다.
상기 게이트는, 상기 고 유전율 필드 플레이트의 상부면 및 측면을 감싸도록 형성되되, 상기 채널 상에 배치되도록 형성될 수 있다.
상기 게이트는, 상기 고 유전율 필드 플레이트의 상부면 및 측면을 감싸도록 형성되되, 상기 채널과 상기 드레인 확장영역의 일부를 포함할 수 있다.
상기 게이트는 다결정 실리콘(Poly Si), 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 몰리브데넘(M), 질화 티타늄(TiN), 질화 탄탈럼(TaN), 질화 텅스텐(WN), 질화 몰리브데넘(MoN), 구리(Cu), 금(Au) 및 코발트(Co) 중 어느 하나를 포함할 수 있다.
상기 핀 바디의 하부 측면을 덮는 하부 절연층을 더 포함할 수 있다.
상기 소스 및 상기 드레인 상에 형성된 컨택을 더 포함할 수 있다.
상술한 과제를 해결하기 위해 본 발명의 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫의 제조방법은 기판 상에 핀 바디를 형성하는 단계, 상기 핀 바디가 노출되도록 상기 기판 상에 하부 절연층을 형성하는 단계, 상기 핀 바디 내에 채널 및 드레인 확장영역을 형성하는 단계, 상기 핀 바디를 감싸도록 게이트 절연막을 형성하는 단계, 상기 게이트 절연막을 감싸도록 고 유전율 필드 플레이트를 형성하는 단계, 상기 핀 바디 내에 소스 및 드레인을 형성하는 단계 및 상기 고 유전율 필드 플레이트 상에 게이트를 형성하는 단계를 포함한다.
상기 드레인 확장영역을 형성하는 단계 전에, 상기 핀 바디 상에 제1 더미 게이트를 형성하는 단계를 더 포함할 수 있다.
상기 제1 더미 게이트는 상기 채널이 형성되는 상기 핀 바디 상부면에 형성될 수 있다.
상기 드레인 확장영역을 형성하는 단계는, 상기 제1 더미 게이트를 이용하여, 상기 핀 바디 내에 n형 또는 p형 도펀트를 주입하는 단계를 포함할 수 있다.
상기 소스 및 드레인을 형성하는 단계 전에, 상기 고 유전율 필드 플레이트 상에 제2 더미 게이트를 형성하는 단계 및 상기 제2 더미 게이트를 이용하여, 상기 소스와 상기 드레인이 형성되는 상기 핀 바디 상부면이 노출되도록, 상기 게이트 절연막 및 상기 고 유전율 필드 플레이트를 식각하는 단계를 더 포함할 수 있다.
상기 소스 및 드레인을 형성하는 단계는, 상기 노출된 핀 바디 내에 상기 드레인 확장영역에 주입된 도펀트보다 높은 농도의 n형 또는 p형 도펀트를 주입하는 단계를 포함할 수 있다.
상기 게이트를 형성하는 단계 이후에, 상기 소스 및 상기 드레인 상에 컨택을 각각 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 드레인 확장영역과 채널 상에 고 유전율 필드 플레이트를 형성함으로써 채널과 드레인 영역 사이에 형성된 전계 피크를 효과적으로 분산시킬 수 있다. 따라서, 높은 항복 전압을 확보할 수 있으며, 드레인 확장영역에 전자축적 층을 형성시킴으로서 구동저항을 감소시킬 수 있는 효과를 갖는다.
또한, 고 유전율 필드 플레이트는 높은 유전 상수로 인하여, 채널과 드레인 확장영역에 게이트 제어력을 향상시킬 수 있기 때문에, 트렌지스터의 Sub-threshold Swing(SS) 및 전류 점멸비(ION/IOFF) 등의 전기적 특성을 향상시킬 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 RESURF 기술이 적용된 드레인 확장형 핀펫(Drain Extended FinFET; DeFinFET)의 예를 도시한 도면이다.
도 2는 본 발명의 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫을 나타낸 도면이다.
도 3은 본 발명의 드레인 확장형 핀펫에 있어서, 고 유전율 필드 플레이트의 유전체 물질에 따른 핀펫 내의 전계 분포도를 나타내는 그래프이다.
도 4는 본 발명의 드레인 확장형 핀펫에 있어서, 고 유전율 필드 플레이트의 유전체 물질에 따른 핀펫 내의 전자 농도 분포도를 나타내는 그래프이다.
도 5는 본 발명의 드레인 확장형 핀펫에 있어서, 고 유전율 필드 플레이트의 유전체 물질에 따른 항복전압, 구동저항 및 성능지수를 나타내는 그래프이다.
도 6 내지 도 14는 본 발명의 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫의 제조방법을 나타낸 도면이다.
도 2는 본 발명의 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫을 나타낸 도면이다.
도 3은 본 발명의 드레인 확장형 핀펫에 있어서, 고 유전율 필드 플레이트의 유전체 물질에 따른 핀펫 내의 전계 분포도를 나타내는 그래프이다.
도 4는 본 발명의 드레인 확장형 핀펫에 있어서, 고 유전율 필드 플레이트의 유전체 물질에 따른 핀펫 내의 전자 농도 분포도를 나타내는 그래프이다.
도 5는 본 발명의 드레인 확장형 핀펫에 있어서, 고 유전율 필드 플레이트의 유전체 물질에 따른 항복전압, 구동저항 및 성능지수를 나타내는 그래프이다.
도 6 내지 도 14는 본 발명의 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫의 제조방법을 나타낸 도면이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
도 2는 본 발명의 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫을 나타낸 도면이다.
도 2를 참조하면, 본 발명에 따른 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫은 기판(110), 핀 바디(120), 하부 절연층(130), 상기 핀 바디(120) 내에 형성된 소스(121), 드레인(122), 채널(123), 드레인 확장영역(124), 게이트 절연막(140), 고 유전율 필드 플레이트(150) 및 게이트(160)를 포함한다.
핀 바디(120)는 기판(110) 상에 형성될 수 있다. 여기서 기판(110)은 실리콘(Si), Silicon on Insulator (SOI) 등의 반도체, 폴리머 또는 부도체 기판 중 어느 하나의 재질을 가질 수 있다.
핀 바디(120)는 기판(110) 상에 제1 방향(D1)으로 돌출되도록 형성되되, 제1 방향과 수직하는 제2 방향(D2)으로 연장되도록 형성될 수 있다. 여기서, 핀 바디(120)의 폭은 3nm 내지 1μm범위의 폭을 가지며, 핀 바디(120)의 길이는 30nm 내지 1μm범위의 길이를 가질 수 있다. 또한, 핀 바디(120)의 높이는 10nm 내지 200nm의 범위의 높이 내에서 형성될 수 있다.
핀 바디(120)는 포토리소그래피 공정을 이용하여 기판(110)을 패터닝하고 식각함으로써 형성될 수 있다. 따라서, 핀 바디(120)는 기판(110)과 동일한 반도체 물질 및 격자 크기를 가질 수 있다. 일예로, 포토레지스트 물질층이 기판(110) 상에 증착되고, 포토레지스트 물질층은 핀 바디(120) 패턴에 따라 노출되어 현상되어, 포토레지스트 물질의 일부가 제거된다. 나머지 포토레지스트 물질은 식각과 같은 후속 공정 단계들로부터 기저(underlying) 물질을 보호한다. 산화물 또는 실리콘 질화물 마스트와 같은 다른 마스크들이 식각 공정에서 이용될 수도 있다.
하부 절연층(130)은 핀 바디(120)의 양 측으로 형성되어, 핀 바디(120)와 다른 소자들이 전기적으로 연결되는 것을 방지할 수 있다. 즉, 하부 절연층(130)은 핀 바디(120)의 양 측 기판(110) 상에 형성되되, 핀 바디(120)의 상면이 하부 절연층(130)의 상면보다 높은 상면을 갖도록 형성될 수 있다. 따라서, 핀 바디(120)는 하부 절연층(130)으로부터 돌출된 형태를 가질 수 있다. 하부 절연층(130)의 재질로는 산화 실리콘(SiO2), 질화 실리콘(Si3N4) 및 TEOS 중 어느 하나의 재질로 형성될 수 있으며, CMP 및 식각 공정을 이용하여 핀 바디(120)를 노출 시킬 수 있다.
핀 바디(120) 내에는 소스(121), 드레인(122), 채널(123) 및 드레인 확장영역(124)이 형성될 수 있다.
소스(121) 및 드레인(122)은 핀 바디(120)의 일측 또는 타측에 각각 형성될 수 있다. 일예로, 소스(121) 및 드레인(122)은 핀 바디(120) 상에 마스크를 형성하고, 형성된 마스크를 이용하여 소스(121) 및 드레인(122)이 형성되는 핀 바디(120) 내에 고농도의 n형 또는 p형 도펀트를 각각 주입함으로써 형성될 수 있다. 다른 실시예로써, 상기 마스크를 이용하여 핀 바디(120)의 소스(121) 및 드레인(122)이 형성되는 부위를 식각 후, 선택적 에피성장법(Selective Epitaxial Growth)이 활용하여, n형 또는 p형 도펀트가 포함된 소스(121) 및 드레인(122) 영역을 형성할 수도 있다.
채널(123)과 드레인 확장영역(124)은 핀 바디(120) 내에서 소스(121)와 드레인(122) 사이 영역에 형성될 수 있다. 바람직하게는, 소스(121)와 인접하도록 채널(123)이 형성되고, 채널(123)과 드레인(122) 사이에 드레인 확장영역(124)이 형성될 수 있다. 여기서, 채널(123)과 드레인 확장영역(124)은 소스(121)와 드레인(122) 사이에 형성되되, 마스크를 이용하여 채널(123)과 드레인 확장영역(124)을 분리하여 형성될 수 있다. 일예로, 마스크를 이용하여 드레인 확장영역(124) 위치에 소스(121) 및 드레인(122)보다 낮은 불순물 농도를 갖는 n형 또는 p형 도펀트를 주입함으로써 채널(123)과 드레인 확장영역(124)이 분리되어 형성될 수 있다. 드레인 확장영역(124)의 길이로는 3nm 내지 1μm범위의 길이를 갖는 것이 바람직하다.
게이트 절연막(140)은 채널(123)과 드레인 확장영역(124) 상에 형성될 수 있다. 좀 더 상세하게는, 게이트 절연막(140)은 채널(123)과 드레인 확장영역(124)의 상부면과 측면을 모두 감싸도록 형성될 수 있다. 게이트 절연막(140)의 재질로는 이산화 규소(SiO2), 산화 하프늄(HfO2), 질화 규소(Si3N4), 산화 알루미늄(Al2O3), 이산화 타이타늄(TiO2), 산화 지르코늄(ZrO2), 산화 탄탈럼(Ta2O5) 및 산화 란탄륨(La2O3) 중 적어도 어느 하나를 포함하여 형성될 수 있다.
게이트 절연막(140) 상에는 고 유전율 필드 플레이트(150)가 형성될 수 있다. 좀 더 상세하게는, 고 유전율 필드 플레이트(150)는 채널(123)과 드레인 확장영역(124)을 감싸는 게이트 절연막(140)의 상부면과 측면을 모두 감싸도록 형성될 수 있다. 따라서, 고 유전율 플레이트는 채널(123)과 드레인 확장영역(124)을 감싸는 형태를 취할 수 있다.
고 유전율 필드 플레이트(150)의 재질로는 이산화 규소(SiO2), 산화 하프늄(HfO2), 질화 규소(Si3N4), 산화 알루미늄(Al2O3), 이산화 타이타늄(TiO2), 산화 지르코늄(ZrO2), 산화 탄탈럼(Ta2O5) 및 산화 란탄륨(La2O3) 중 적어도 어느 하나를 포함하여 형성될 수 있다.
즉, 종래의 RESURF 기술이 적용된 드레인 확장형 핀펫은 소스와 드레인 사이에 채널과 인접하도록 드레인 확장영역이 형성되어 채널과 드레인 사이에 형성된 높은 전계 피크를 완화시키는데 다소 효과적이다. 하지만, 낮은 도핑 농도와 좁은 핀 선폭을 보유한 드레인 확장영역으로 인해 구동저항이 치명적으로 높아지는 단점을 갖는다. 따라서, 고전압 트랜지스터 구현을 위해서 항복 전압-구동저항의 트레이드 오프가 해결되야 하는 문제점이 있다.
허나, 본 발명에 따른 드레인 확장형 핀펫은 드레인 확장영역(124)과 채널(123) 상에 고 유전율 필드 플레이트(150)를 형성함으로써 채널(123)과 드레인(122) 영역 사이에 형성된 전계 피크를 효과적으로 분산시킬 수 있다.
도 3은 본 발명의 드레인 확장형 핀펫에 있어서, 고 유전율 필드 플레이트(150)의 유전체 물질에 따른 핀펫 내의 전계 분포도를 나타내는 그래프이다.
도 3을 참조하면, 공기의 유전율을 1로 했을 때, 채널(123)과 드레인(122) 상에 형성된 고 유전율 필드 플레이트(150)의 유전율이 공기에서 산화 하프늄(HfO2,유전율:25)으로 높아질수록 채널(123)과 드레인(122) 사이에 형성된 전계피크가 효과적으로 분산되는 것을 확인할 수 있다.
도 4는 본 발명의 드레인 확장형 핀펫에 있어서, 고 유전율 필드 플레이트(150)의 유전체 물질에 따른 핀펫 내의 전자 농도 분포도를 나타내는 그래프이다.
도 4(a)를 참조하면, 고 유전율 필드 플레이트(150)의 유전율이 공기에서 산화 하프늄(HfO2)으로 높아질수록 채널(123)과 드레인(122) 사이에 집중된 전자 밀도(electron density)가 분산되는 것을 확인할 수 있다. 또한, 도 4(b)를 참조하면, 고 유전율 필드 플레이트(150)의 유전율이 공기에서 산화 하프늄(HfO2)으로 높아질수록 드레인 확장영역(124)에 형성되는 전자축적 층이 확대되는 것을 확인할 수 있다.
도 5는 본 발명의 드레인 확장형 핀펫에 있어서, 고 유전율 필드 플레이트(150)의 유전체 물질에 따른 항복전압, 구동저항 및 성능지수를 나타내는 그래프이다.
도 5(a)를 참조하면, 고 유전율 필드 플레이트(150)의 유전율이 공기에서 산화 하프늄(HfO2)으로 높아질수록 구동 저항은 감소하고, 항복 전압은 향상되는 것을 확인할 수 있으며, 도 5(b)에서와 같이, 유전율이 높아질수록 성능지수(Figure of merit)가 향상되는 것을 확인할 수 있다.
즉, 고 유전율 필드 플레이트(150)의 전계피크의 분산효과는 핀 바디(120)를 구성하는 반도체 물질 내의 임팩트 이온화(Impact ionization)를 감소시킴으로서 드레인 확장형 핀펫의 항복전압을 향상시킬 수 있다. 또한, 고 유전율 필드 플레이트(150)에 의해 드레인 확장영역(124)에 형성되는 전자축적 층은 구동저항을 감소시킬 수 있는 효과를 갖는다. 따라서, 본 발명에 따른 드레인 확장형 핀펫은 채널(123)과 드레인 확장영역(124)에 형성된 유전율이 높은 고 유전율 필드 플레이트(150)를 형성함으로써, 드레인 확장형 핀펫의 항복전압을 향상시킬 수 있고, 구동저항을 감소시킴으로써 성능지수를 효과적으로 향상시킬 수 있는 효과를 갖는다.
또한, 고 유전율 필드 플레이트(150)는 높은 유전 상수로 인하여, 채널(123)과 드레인 확장영역(124)에 게이트(160) 제어력을 향상시킬 수 있기 때문에, 트랜지스터의 Sub-threshold Swing(SS) 및 전류 점멸비(ION/IOFF) 등의 전기적 특성을 향상시킬 수 있다.
따라서, 고 유전율 필드 플레이트(150)는 유전율이 3.9 이상의 높은 유전율을 갖는 재질로 형성하는 것이 바람직하다. 좀 더 상세하게는 3.9 내지 1600 범위의 높은 유전율을 갖는 재질로 형성하는 것이 바람직하다. 일예로, 도 3 내지 도 5를 참조하면, 고 유전율 필드 플레이트(150)가 SiO2(유전율 3.9)보다 작은 유전율을 갖는 재질로 형성되면, 채널(123)과 드레인(122) 사이에 전계 피크가 높아지고, 구동저항이 감소하기 때문에, 항복 전압 및 구동저항의 트레이드 오프를 확보하기 어렵고, 성능지수가 낮아지는 단점을 갖는다.
계속해서, 도 2를 참조하면, 고 유전율 필드 플레이트(150) 상에는 게이트(160)가 형성될 수 있다. 즉, 게이트(160)는 고 유전율 필드 플레이트(150) 상에 형성되되, 채널(123)과 대응되는 위치에 해당되는 고 유전율 필드 플레이트(150)의 상부면 및 측면을 감싸도록 형성될 수 있다. 이때, 게이트(160)는 채널(123)과 인접한 드레인 확장영역(124)으로 일부 확장되는 형태로 제작될 수도 있다.
게이트(160)는 n형 트랜지스터 또는 p형 트랜지스터의 게이트(160)에 적합한 물질을 포함할 수 있다. 일예로, 게이트(160)는 도핑 불순물에 의해 조절되는 일함수를 갖는 도전성 물질을 포함할 수 있다. 또는, 게이트(160)는 n형 트랜지스터 및 p형 트랜지스터의 게이트(160)의 일함수의 중간 값(middle value)의 미드갭(mid-gap) 일함수를 갖는 도전성 물질을 포함할 수 있다.
일예로, 게이트(160) 물질로는 다결정 실리콘(Poly Si), 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 몰리브데넘(M), 질화 티타늄(TiN), 질화 탄탈럼(TaN), 질화 텅스텐(WN), 질화 몰리브데넘(MoN), 구리(Cu), 금(Au) 및 코발트(Co) 중 어느 하나의 물질로 형성될 수 있다.
컨택은 소스(121)와 드레인(122) 상에 각각 형성될 수 있으며, 도전성을 갖는 물질로 형성될 수 있다.
도 6 내지 도 14는 본 발명의 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫의 제조방법을 나타낸 도면이다.
도 6 및 도 14를 참조하면, 본 발명에 따른 고 유전율 필드 플레이트(150)를 구비한 드레인 확장형 핀펫의 제조방법은 기판(110) 상에 핀 바디(120)를 형성하는 단계, 핀 바디(120)가 노출되도록 기판(110) 상에 하부 절연층(130)을 형성하는 단계, 핀 바디(120) 내에 드레인 확장영역(124)을 형성하는 단계, 핀 바디(120)를 감싸도록 게이트 절연막(140)을 형성하는 단계, 게이트 절연막(140)을 감싸도록 고 유전율 필드 플레이트(150)를 형성하는 단계, 핀 바디(120) 내에 소스(121) 및 드레인(122)을 형성하는 단계 및 고 유전율 필드 플레이트(150) 상에 게이트(160)를 형성하는 단계를 포함한다.
도 6을 참조하면, 도 6(a)는 핀펫의 상부에서 바라본 평면도이고, 도 6(b)는 도 6(a)에서 A-A' 면을 절단했을 때의 단면도이며, 도 6(c)는 도 6(a)에서 B-B' 면을 절단했을 때의 단면도이다. 도 6(a),(b) 및 (c)를 참조하면, 우선 기판(110) 상에 핀 바디(120)가 형성될 수 있다. 여기서, 기판(110)은 실리콘(Si), Silicon on Insulator (SOI) 등의 반도체, 폴리머 또는 부도체 기판 중 어느 하나의 재질을 가질 수 있다. 또한, 핀 바디(120)는 기판(110) 상부 방향으로 돌출되도록 포토리소그래피 공정을 이용하여 기판(110)을 패터닝하고 식각함으로써 형성될 수 있다.
도 7을 참조하면, 핀 바디(120)의 양 측으로 하부 절연층(130)이 형성될 수 있다. 즉, 하부 절연층(130)은 핀 바디(120)의 양 측 기판(110) 상에 형성되되, 핀 바디(120)의 상면이 하부 절연층(130)의 상면보다 높은 상면을 갖도록 형성될 수 있다. 따라서, 핀 바디(120)는 하부 절연층(130)으로부터 돌출된 형태를 가질 수 있다. 하부 절연층(130)의 재질로는 산화 실리콘(SiO2), 질화 실리콘(Si3N4) 및 TEOS 중 어느 하나의 재질로 형성될 수 있으며, CMP 및 식각 공정을 이용하여 핀 바디(120)가 노출되도록 형성될 수 있다.
도 8을 참조하면, 핀 바디(120)와 하부 절연층(130) 상에 제1 더미 게이트(101)가 형성될 수 있다. 제1 더미 게이트(101)는 리소그래피 공정을 이용한 패터닝 및 식각 공정을 이용하여 형성될 수 있다. 여기서, 제1 더미 게이트(101)는 다결정 실리콘(Poly Si) 또는 감광액을 포함하여 구성될 수 있다.
도 9를 참조하면, 핀 바디(120) 내에 채널(123) 및 드레인 확장영역(124)이 형성될 수 있다. 일예로, 제1 더미 게이트(101)를 마스크로 이용하여, 핀 바디(120) 내에 n형 또는 p형 도펀트(103)가 주입될 수 있다. 따라서, 도펀트(103)가 주입되지 않은 제1 더미 게이트(101) 하부에 해당되는 핀 바디(120)는 채널(123)로서 기능할 수 있고, 드레인 확장영역(124)은 채널(123)을 제외한 영역에 도펀트(103)를 주입함으로써 형성될 수 있다. 좀 더 상세하게는, 핀 바디(120) 내에서 후술한 소스(121) 및 드레인(122)이 형성되는 영역을 제외한 나머지 영역이 드레인 확장영역(124)으로서 기능할 수 있다.
도 10을 참조하면, 제1 더미 게이트(101)를 제거한 후에, 핀 바디(120) 상에 게이트 절연막(140) 및 고 유전율 필드 플레이트(150)가 형성될 수 있다. 즉, 게이트 절연막(140)은 핀 바디(120)의 상부면과 측면을 모두 감싸도록 형성되고, 고 유전율 필드 플레이트(150)는 핀 바디(120)를 감싸는 게이트 절연막(140)을 모두 감싸도록 형성될 수 있다. 이때, 게이트 절연막(140) 및 고 유전율 필드 플레이트(150)는 이산화 규소(SiO2), 산화 하프늄(HfO2), 질화 규소(Si3N4), 산화 알루미늄(Al2O3), 이산화 타이타늄(TiO2), 산화 지르코늄(ZrO2), 산화 탄탈럼(Ta2O5) 및 산화 란탄륨(La2O3) 중 적어도 어느 하나의 재질로 형성될 수 있다. 여기서, 고 유전율 필드 플레이트(150)는 산화 하프늄(HfO2)과 같이 유전율이 높은 재질로 형성하는 것이 바람직하다.
도 11을 참조하면, 고 유전율 필드 플레이트(150) 상에 제2 더미 게이트(102)가 형성될 수 있다. 제2 더미 게이트(102)는 리소그래피 공정을 이용한 패터닝 및 식각 공정을 이용하여 형성될 수 있다. 이때, 제2 더미 게이트(102)를 마스크로 이용하여, 소스(121)와 드레인(122)이 형성되는 위치의 핀 바디(120) 상부가 노출되도록 게이트 절연막(140) 및 고 유전율 필드 플레이트(150)가 식각되도록 형성될 수 있다.
도 12를 참조하면, 핀 바디(120) 내에 소스(121) 및 드레인(122)이 형성된다. 소스(121) 및 드레인(122)은 제2 더미 게이트(102)를 통해 노출된 핀 바디(120) 내에 고농도의 n형 또는 p형 도펀트를 주입함으로서 형성될 수 있다. 즉, 소스(121) 및 드레인(122)은 드레인 확장영역(124)에 주입된 도펀트보다 높은 농도의 도펀트가 주입될 수 있다. 따라서, 핀 바디(120) 내에 소스(121) 및 드레인(122)이 형성된 영역을 제외한 영역이 드레인 확장영역(124)으로 정의된다. 다른 실시예로써, 상기 제2 더미 게이트(102)를 이용하여 핀 바디(120)의 소스(121) 및 드레인(122)이 형성되는 부위를 식각 후, 선택적 에피성장법(Selective Epitaxial Growth)이 활용하여, n형 또는 p형 도펀트가 포함된 소스(121) 및 드레인(122) 영역을 형성할 수도 있다. 따라서, 핀 바디(120)는 도 12에서와 같이 소스(121), 채널(123), 드레인 확장영역(124) 및 드레인(122)이 순차적으로 형성된 구조를 가질 수 있다.
도 13을 참조하면, 제2 더미 게이트(102)를 제거한 후에, 고 유전율 필드 플레이트(150) 상에 게이트(160)가 형성될 수 있다. 게이트(160)는 채널(123)과 대응되는 위치 또는 채널(123) 및 드레인 확장영역(124)을 일부 포함하는 영역에 대응되는 고 유전율 필드 플레이트(150)의 상부면 및 측면을 감싸도록 형성될 수 있다.
게이트(160) 물질로는 다결정 실리콘(Poly Si), 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 몰리브데넘(M), 질화 티타늄(TiN), 질화 탄탈럼(TaN), 질화 텅스텐(WN), 질화 몰리브데넘(MoN), 구리(Cu), 금(Au) 및 코발트(Co) 중 어느 하나의 물질로 형성될 수 있다.
도 14를 참조하면, 소스(121)와 드레인(122) 상에 컨택(170)이 각각 형성될 수 있다. 즉, 컨택(170)은 소스(121)와 드레인(122)에 해당하는 핀 바디(120) 상부에 형성될 수 있다. 다른 실시예로서, 컨택(170)은 드레인 확장형 핀펫의 외부에 별도의 절연층을 형성하고, 절연층 내에 비아홀(via hole)을 형성한 후, 비아홀을 통해 소스(121) 및 드레인(122)과 접촉되도록 형성할 수도 있다.
상술한 바와 같이, 본 발명에 따른 고 유전율 필드 플레이트(150)를 구비한 드레인 확장형 핀펫은 드레인 확장영역(124)과 채널(123) 상에 고 유전율 필드 플레이트(150)를 형성함으로써 채널(123)과 드레인(122) 영역 사이에 형성된 전계 피크를 효과적으로 분산시킬 수 있다. 따라서, 높은 항복 전압을 확보할 수 있으며, 드레인 확장영역(124)에 전자축적 층을 형성시킴으로서 구동저항을 감소시킬 수 있는 효과를 갖는다. 또한, 고 유전율 필드 플레이트(150)는 높은 유전 상수로 인하여, 채널(123)과 드레인 확장영역(124)에 게이트(160) 제어력을 향상시킬 수 있기 때문에, 트랜지스터의 Sub-threshold Swing(SS) 및 전류 점멸비(ION/IOFF) 등의 전기적 특성을 향상시킬 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
101 : 제1 더미 게이트 102 : 제2 더미 게이트
110 : 기판 120 : 핀 바디
121 : 소스 122 : 드레인
123 : 채널 124 : 드레인 확장영역
130 : 하부 절연층 140 : 게이트 절연막
150 : 고 유전율 필드 플레이트 160 : 게이트
170 : 컨택
110 : 기판 120 : 핀 바디
121 : 소스 122 : 드레인
123 : 채널 124 : 드레인 확장영역
130 : 하부 절연층 140 : 게이트 절연막
150 : 고 유전율 필드 플레이트 160 : 게이트
170 : 컨택
Claims (18)
- 기판;
상기 기판 상으로 돌출된 핀 바디;
상기 핀 바디 내의 일측에 형성된 소스;
상기 핀 바디 내의 타측에 형성된 드레인;
상기 소스와 상기 드레인 사이에 형성된 채널;
상기 드레인과 상기 채널 사이에 형성된 드레인 확장영역;
상기 채널과 상기 드레인 확장영역 상에 형성된 게이트 절연막; 및
상기 게이트 절연막 상에 형성된 고 유전율 필드 플레이트를 포함하고,
상기 게이트 절연막은 상기 채널과 상기 드레인 확장영역의 상부면 및 측면을 모두 감싸도록 형성되고,
상기 고 유전율 필드 플레이트는 상기 게이트 절연막의 상부면 및 측면을 모두 감싸도록 형성된 것인 드레인 확장형 핀펫. - 삭제
- 제1항에 있어서,
상기 고 유전율 필드 플레이트는 이산화 규소(SiO2), 산화 하프늄(HfO2), 질화 규소(Si3N4), 산화 알루미늄(Al2O3), 이산화 타이타늄(TiO2), 산화 지르코늄(ZrO2), 산화 탄탈럼(Ta2O5) 및 산화 란탄륨(La2O3) 중 적어도 어느 하나를 포함하는 드레인 확장형 핀펫. - 제1항에 있어서,
상기 고 유전율 필드 플레이트는 유전율 3.9 이상의 높은 유전율을 갖는 것인 드레인 확장형 핀펫. - 삭제
- 제1항에 있어서,
상기 고 유전율 필드 플레이트 상에 형성된 게이트를 더 포함하는 드레인 확장형 핀펫. - 제6항에 있어서, 상기 게이트는,
상기 고 유전율 필드 플레이트의 상부면 및 측면을 감싸도록 형성되되, 상기 채널 상에 배치되도록 형성되는 것인 드레인 확장형 핀펫. - 제6항에 있어서, 상기 게이트는,
상기 고 유전율 필드 플레이트의 상부면 및 측면을 감싸도록 형성되되, 상기 채널과 상기 드레인 확장영역의 일부를 포함하도록 형성되는 것인 드레인 확장형 핀펫. - 제6항에 있어서,
상기 게이트는 다결정 실리콘(Poly Si), 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 몰리브데넘(M), 질화 티타늄(TiN), 질화 탄탈럼(TaN), 질화 텅스텐(WN), 질화 몰리브데넘(MoN), 구리(Cu), 금(Au) 및 코발트(Co) 중 어느 하나를 포함하는 드레인 확장형 핀펫. - 제1항에 있어서,
상기 핀 바디의 하부 측면을 덮는 하부 절연층을 더 포함하는 드레인 확장형 핀펫. - 제1항에 있어서,
상기 소스 및 상기 드레인 상에 형성된 컨택을 더 포함하는 드레인 확장형 핀펫. - 기판 상에 핀 바디를 형성하는 단계;
상기 핀 바디가 노출되도록 상기 기판 상에 하부 절연층을 형성하는 단계;
상기 핀 바디 내에 채널 및 드레인 확장영역을 형성하는 단계;
상기 핀 바디를 감싸도록 게이트 절연막을 형성하는 단계;
상기 게이트 절연막을 감싸도록 고 유전율 필드 플레이트를 형성하는 단계;
상기 핀 바디 내에 소스 및 드레인을 형성하는 단계; 및
상기 고 유전율 필드 플레이트 상에 게이트를 형성하는 단계를 포함하고,
상기 드레인 확장영역을 형성하는 단계 전에,
상기 핀 바디 상에 제1 더미 게이트를 형성하는 단계를 더 포함하는 드레인 확장형 핀펫의 제조방법. - 삭제
- 제12항에 있어서,
상기 제1 더미 게이트는 상기 채널이 형성되는 상기 핀 바디 상부면에 형성되는 것인 드레인 확장형 핀펫의 제조방법. - 제12항에 있어서, 상기 드레인 확장영역을 형성하는 단계는,
상기 제1 더미 게이트를 이용하여, 상기 핀 바디 내에 n형 또는 p형 도펀트를 주입하는 단계를 포함하는 드레인 확장형 핀펫의 제조방법. - 제12항에 있어서, 상기 소스 및 드레인을 형성하는 단계 전에,
상기 고 유전율 필드 플레이트 상에 제2 더미 게이트를 형성하는 단계; 및
상기 제2 더미 게이트를 이용하여, 상기 소스와 상기 드레인이 형성되는 상기 핀 바디 상부면이 노출되도록, 상기 게이트 절연막 및 상기 고 유전율 필드 플레이트를 식각하는 단계를 더 포함하는 드레인 확장형 핀펫의 제조방법. - 제15항에 있어서, 상기 소스 및 드레인을 형성하는 단계는,
상기 노출된 핀 바디 내에 상기 드레인 확장영역에 주입된 도펀트보다 높은 농도의 n형 또는 p형 도펀트를 주입하는 단계를 포함하는 드레인 확장형 핀펫의 제조방법. - 제12항에 있어서, 상기 게이트를 형성하는 단계 이후에,
상기 소스 및 상기 드레인 상에 컨택을 각각 형성하는 단계를 더 포함하는 드레인 확장형 핀펫의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200017075A KR102300071B1 (ko) | 2020-02-12 | 2020-02-12 | 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200017075A KR102300071B1 (ko) | 2020-02-12 | 2020-02-12 | 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| KR20210102711A KR20210102711A (ko) | 2021-08-20 |
| KR102300071B1 true KR102300071B1 (ko) | 2021-09-07 |
| KR102300071B9 KR102300071B9 (ko) | 2021-10-27 |
Family
ID=77466803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200017075A KR102300071B1 (ko) | 2020-02-12 | 2020-02-12 | 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102300071B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707208B1 (ko) | 2005-12-24 | 2007-04-13 | 삼성전자주식회사 | Ｇａａ 구조의 핀-펫 및 그 제조 방법 |
| US20170141197A1 (en) * | 2015-11-17 | 2017-05-18 | International Business Machines Corporation | Self aligned replacement metal source/drain finfet |
| US20190027470A1 (en) | 2017-07-18 | 2019-01-24 | Hong Kong Applied Science and Technology Research Institute Company, Limited | Step Fin Field-Effect-Transistor (FinFET) with Slim Top of Fin and Thick Bottom of Fin for Electro-Static-Discharge (ESD) or Electrical Over-Stress (EOS) Protection |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101022854B1 (ko) * | 2002-11-29 | 2011-03-17 | 글로벌파운드리즈 인크. | 도핑된 고유전 측벽 스페이서들을 구비한 전계 효과트랜지스터의 드레인/소스 확장 구조 |
| US8889494B2 (en) | 2010-12-29 | 2014-11-18 | Globalfoundries Singapore Pte. Ltd. | Finfet |
| US9209179B2 (en) * | 2014-04-15 | 2015-12-08 | Samsung Electronics Co., Ltd. | FinFET-based semiconductor device with dummy gates |
| KR102513081B1 (ko) * | 2016-07-08 | 2023-03-24 | 삼성전자주식회사 | 반도체 장치 |
| KR102524806B1 (ko) * | 2016-08-11 | 2023-04-25 | 삼성전자주식회사 | 콘택 구조체를 포함하는 반도체 소자 |
-
2020
- 2020-02-12 KR KR1020200017075A patent/KR102300071B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707208B1 (ko) | 2005-12-24 | 2007-04-13 | 삼성전자주식회사 | Ｇａａ 구조의 핀-펫 및 그 제조 방법 |
| US20170141197A1 (en) * | 2015-11-17 | 2017-05-18 | International Business Machines Corporation | Self aligned replacement metal source/drain finfet |
| US20190027470A1 (en) | 2017-07-18 | 2019-01-24 | Hong Kong Applied Science and Technology Research Institute Company, Limited | Step Fin Field-Effect-Transistor (FinFET) with Slim Top of Fin and Thick Bottom of Fin for Electro-Static-Discharge (ESD) or Electrical Over-Stress (EOS) Protection |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20210102711A (ko) | 2021-08-20 |
| KR102300071B9 (ko) | 2021-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101029383B1 (ko) | 분리된 게이트를 가지는 더블 게이트 반도체 디바이스 | |
| US6432829B2 (en) | Process for making planarized silicon fin device | |
| US9224812B2 (en) | System and method for integrated circuits with cylindrical gate structures | |
| KR101062029B1 (ko) | 반도체 디바이스에서 게이트 임계 치수를 개선시키기 위한 게이트 물질 평탄화 | |
| KR100909886B1 (ko) | 반도체 구조물, 반도체 구조물 형성 방법 및 반도체트랜지스터 구조물 형성 방법 | |
| KR100755367B1 (ko) | 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그제조방법 | |
| US7605039B2 (en) | Multiple-gate MOS transistor using Si substrate and method of manufacturing the same | |
| US11024732B2 (en) | Lateral MOSFET with dielectric isolation trench | |
| US9876069B1 (en) | High-voltage semiconductor device and method for manufacturing the same | |
| US20060170053A1 (en) | Accumulation mode multiple gate transistor | |
| US7335945B2 (en) | Multi-gate MOS transistor and method of manufacturing the same | |
| KR101026953B1 (ko) | 자체 정렬된 구조를 갖는 수직 게이트 반도체 디바이스 | |
| JP2008028263A (ja) | 半導体装置 | |
| JP2001060684A (ja) | 半導体装置 | |
| CN103824775A (zh) | FinFET及其制造方法 | |
| US20240079471A1 (en) | Mosfet device structure with air-gaps in spacer and methods for forming the same | |
| US20230246033A1 (en) | Fin field effect transistor with merged drift region | |
| KR102300071B1 (ko) | 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법 | |
| TWI748346B (zh) | 多閘極之半導體結構及其製造方法 | |
| US7105391B2 (en) | Planar pedestal multi gate device | |
| US7112847B1 (en) | Smooth fin topology in a FinFET device | |
| CN113921586A (zh) | 鳍型场效应晶体管、电子装置及其制备方法 | |
| KR100401416B1 (ko) | 전계효과 트랜지스터와 그 제조방법 | |
| CN116978948A (zh) | 半导体结构及其形成方法 | |
| CN103985756A (zh) | 半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction |