KR100909886B1 - 반도체 구조물, 반도체 구조물 형성 방법 및 반도체트랜지스터 구조물 형성 방법 - Google Patents

반도체 구조물, 반도체 구조물 형성 방법 및 반도체트랜지스터 구조물 형성 방법 Download PDF

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Abstract

비평탄 멀티 코너 트랜지스터 구조를 제조하는 프로세스가 기술된다. 자신의 최상부 표면상에 마스크를 갖는 반도체 물질의 핀(fin)이 제 1 절연층상에 형성된다. 마스크의 최상부 표면을 노출시키는 핀상에 제 2 절연층이 형성되며, 핀과 제 2 절연층 사이에 보호층이 증착된다. 다음, 마스크가 제거되고, 보호층에 인접한 핀상에 스페이서가 형성된다. 바닥 및 대향 측벽을 갖는 리세스가 핀에 형성된다. 핀의 최상부 표면, 대향 측벽, 핀에서의 리세스의 바닥 및 대향 측벽상에 게이트 유전층 및 게이트 전극이 형성된다. 소스 영역 및 드레인 영역이 게이트 전극의 대향 측면들에서의 핀에 형성된다.

Description

반도체 구조물, 반도체 구조물 형성 방법 및 반도체 트랜지스터 구조물 형성 방법{U-GATE TRANSISTORS AND METHODS OF FABRICATION}
전반적으로, 본 발명의 실시예는 반도체 제조의 분야에 관한 것으로서, 특히, 반도체 트랜지스터 구조물 및 그것의 제조 방법에 관한 것이다.
집적 회로는 수 백만개의 MOSFET(metal oxide semiconductor field effect transistor)를 포함한다. 그러한 트랜지스터는 그들의 도펀트 도전 타입에 따라, p 채널 MOS 트랜지스터 및 n 채널 MOS 트랜지스터를 포함할 수 있다. MOS 트랜지스터 치수의 계속적인 다운스케일링은, 과거 20년 동안 마이크로 전자공학 및 컴퓨터 업계의 성장에 대한 주된 자극제였다. MOSFET 스케일링에 대한 주된 제한 요소는 쇼트 채널 효과(short-channel effect), 예를 들면, 감소되는 채널 길이에서의 임계 전압 롤오프(roll-off) 및 DIBL(Drain Induced Barrier Lowering)이다. 소스 영역과 드레인 영역 사이의 트랜지스터 채널의 감소된 길이로 인한 쇼트 채널 효과는 반도체 트랜지스터의 성능을 크게 저하시킬 수 있다. 쇼트 채널 효과 때문에, 트랜지스터의 전기적 특성, 예를 들면, 임계 전압, 부임계(subthreshold) 전류 및 임계값을 초과하는 전류-전압 특성은, 게이트 전극상의 바이어스로 제어하기가 어려워진다.
도 1은 통상적인 종래 기술의 평탄 MOSFET 구조물(100)의 단면도를 도시한다. 실리콘층(102)이 단결정 실리콘 기판(101)상에 에피택셜 성장된다. 인접한 집적 회로 디바이스들을 절연시키기 위한 필드 절연 영역(103)이 실리콘층(102)에 형성된다. 게이트 유전체(104) 및 게이트 전극(105)이 실리콘층(102)상에 후속하여 증착된다. 게이트 전극(105)의 대향하는 측면들상의 소스 확장 영역(106) 및 드레인 확장 영역(107)을 형성하는 실리콘층내로 이온이 주입된다. 소스 확장부(106) 및 드레인 확장부(107)는 서브미크론 또는 나노미터 치수를 갖는 MOSFET 구조물(100)에서의 쇼트 채널 효과를 최소화시키기 위한 얕은 접합부이다. 스페이서(108)가 게이트 전극(105) 및 게이트 유전체(104)의 대향 측면들상에 증착된다. 스페이서(108)는 게이트 전극(105) 및 게이트 유전체(104)의 측면들을 덮고, 또한 게이트 전극(105)의 대향 측면들에 인접하여 그 위에 존재하는 실리콘층(102)의 최상부 표면 부분들을 덮는다. 스페이서(108)가 실리콘 질화물("Si3N4")을 포함한다면, 스페이서 라이너 산화물(109)이 스페이서(108)와 게이트 전극(105) 및 게이트 유전체(104)의 대향 측면들 사이에 버퍼층으로서 증착된다. 소스 콘택트(111)와의 소스 콘택트 접합부(110) 및 드레인 콘택트(113)와의 드레인 콘택트 접합부(112)가, 실리콘층(102)내에서 게이트 전극(105)의 대향 측면들에 형성된다. 소스 콘택트 접합부(110) 및 드레인 콘택트 접합부(112)는 깊은 접합부로서 제조되어, 비교 적 큰 크기의 소스 콘택트(111) 및 드레인 콘택트(113)가 각각 그 안에 제조되도록 함으로써, MOSFET 구조물(100)의 드레인 및 소스 각각에 대해 낮은 저항 콘택트를 제공하도록 한다. 폴리실리콘 게이트 전극을 위해, 게이트 실리사이드(114)가 게이트 전극(105)상에 형성되어, MOSFET 구조물(100)의 게이트에 대한 콘택트를 제공한다.
도 2는 트랜지스터의 전기적 특성에 대한 개선된 제어를 제공하는 3-게이트 트랜지스터 구조물(200)의 사시도이다. 3-게이트 트랜지스터 구조물(200)은 게이트 전극(204)의 대향 측면들에서 핀 바디(203)에 형성된 소스 영역(201) 및 드레인 영역(202)을 갖는다. 핀 바디(203)는 실리콘 기판(207)상의 절연층(206)의 최상부 표면상에 형성된다. 하부에 게이트 유전체(205)을 갖는 게이트 전극(204)은 핀 바디(203)의 일부의 2개의 대향 측벽(209) 및 최상부(208)를 덮는다. 3-게이트 트랜지스터 구조물(200)은 핀 바디(203)의 일부의 2개의 대향 측벽(209) 및 최상부(208)를 따라 도전성 채널을 제공한다. 이것은 이동을 위한 전기 신호를 위해 이용가능한 공간이 유효하게 3배로 되도록 하며, 그것은 더 많은 전력을 이용하지 않고서도, 통상적인 평탄 트랜지스터보다 실질적으로 높은 성능의 3-게이트 트랜지스터를 제공한다. 핀 바디(203)의 2개의 인접한 측면들상에 게이트를 갖는 게이트 전극(204)의 코너(211)는 트랜지스터의 전기 특성에 대한 제어를 증진시킨다. 낮은 게이트 전압에서, 3-게이트 트랜지스터의 코너 부분의 성능은 전류-전압("Id-Vg") 특성에서 압도적이다. 그러나, 임계 전압 이상에서, 3-게이트 바디의 코너가 아닌 부분이 턴 온되고, 트랜지스터의 동작에서 압도적으로 된다. 그러나, 3-게이 트 바디의 코너가 아닌 부분은 3-게이트 바디의 코너 부분보다 쇼트 채널 효과에 대해 실질적으로 낮은 제어를 가지며, 그것은 3-게이트 트랜지스터의 성능을 저하시킨다.
본 발명은 첨부 도면에서, 제한을 위해서가 아닌, 예로써 도시되며, 유사한 참조 번호는 유사한 요소를 나타낸다.
도 1은 통상적인 종래 기술의 평탄 MOSFET 구조물의 단면도를 도시한다.
도 2는 종래 기술의 3-게이트 트랜지스터 구조물의 사시도이다.
도 3a는 본 발명의 일실시예에 따른 U-게이트 트랜지스터를 제조하기 위한 반도체 구조물의 단면도를 도시한다.
도 3b는 도 3a와 유사한 도면으로서, 반도체 물질의 층상에 증착된 마스크층 및 버퍼층을 패터닝 및 에칭한 이후를 도시하는 도면이다.
도 3c는 도 3b와 유사한 도면으로서, 절연층상에 반도체 물질의 핀을 형성한 이후를 도시하는 도면이다.
도 3d는 도 3c와 유사한 도면으로서, 핀상에 보호층을 형성한 이후를 도시하는 도면이다.
도 3e는 도 3d와 유사한 도면으로서, 보호층상에 제 2 절연층을 형성한 이후를 도시하는 도면이다.
도 3f는 도 3e와 유사한 도면으로서, 마스크층을 제거한 이후를 도시하는 도 면이다.
도 3g는 도 3f와 유사한 도면으로서, 핀상에 스페이서를 형성한 이후를 도시하는 도면이다.
도 3h는 도 3g와 유사한 도면으로서, 핀에 리세스를 형성한 이후를 도시하는 도면이다.
도 3i는 도 3h와 유사한 도면으로서, 제 2 절연층 및 보호층을 제거한 이후를 도시하는 도면이다.
도 3j는 도 3i와 유사한 도면으로서, 핀으로부터 스페이서 및 버퍼층을 제거한 이후를 도시하는 도면이다.
도 3k는 도 3j와 유사한 도면으로서, 핀의 부분상에 게이트 유전층 및 게이트 전극을 후속하여 형성한 이후를 도시하는 도면이다.
도 4는 본 발명의 일실시예에 따른 U-게이트 반도체 트랜지스터 구조물의 사시도이다.
도 5a는 본 발명의 일실시예에 따른 멀티 스텝 U-게이트 트랜지스터 구조물을 제조하기 위한 반도체 구조물의 단면도를 도시한다.
도 5b는 도 5a와 유사한 도면으로서, 핀의 최상부 표면의 부분들을 노출시키도록 스페이서의 크기를 감소시킨 이후를 도시하는 도면이다.
도 5c는 도 5b와 유사한 도면으로서, 하나의 스텝을 형성한 이후를 도시하는 도면이다.
도 5d는 도 5c와 유사한 도면으로서, 제 2 절연층 및 보호층을 제거한 이후 를 도시하는 도면이다.
도 5e는 도 5d와 유사한 도면으로서, 핀으로부터 스페이서 및 버퍼층을 제거한 이후를 도시하는 도면이다.
도 6은 멀티 스텝 U-게이트 반도체 트랜지스터 구조물의 사시도로서, 본 발명의 일실시예에 따라 리세스의 각각의 측벽이 적어도 하나의 스텝을 포함하는 것을 도시하는 도면이다.
도 7a는 본 발명의 일실시예에 따른 이등분된 핀을 제조하기 위한 반도체 구조물의 단면도를 도시한다.
도 7b는 도 7a와 유사한 도면으로서, 2개의 이등분된 핀을 제공하기 위해 최상부 표면의 노출 부분으로부터 제 1 절연층으로 하향 에칭한 이후를 도시하는 도면이다.
도 7c는 도 7b와 유사한 도면으로서, 핀으로부터 제 2 절연층, 보호층, 스페이서 및 버퍼층을 제거한 이후를 도시하는 도면이다.
도 8은 본 발명의 일실시예에 따라 서브리소그래피 치수를 갖는 2개의 이등분된 핀을 갖는 U-게이트 반도체 트랜지스터 구조물의 사시도이다.
도 9a는 서브리소그래피 치수를 갖는 2개의 이등분된 핀을 제조하기 위한 반도체 구조물의 단면도로서, 본 발명의 일실시예에 따라 각각의 이등분된 핀이 적어도 하나의 스텝을 포함하는 것을 도시하는 도면이다.
도 9b는 도 9a와 유사한 도면으로서, 각각의 이등분된 핀의 최상부 표면의 부분들을 노출시키도록 스페이서의 크기를 감소시킨 이후를 도시하는 도면이다.
도 9c는 도 9b와 유사한 도면으로서, 하나의 스텝을 형성한 이후를 도시하는 도면이다.
도 9d는 도 9c와 유사한 도면으로서, 2개의 이등분된 핀으로부터 제 2 절연층, 보호층, 스페이서 및 버퍼층을 제거한 이후를 도시하는 도면이다.
도 10은 서브리소그래피 치수를 갖는 2개의 이등분된 핀을 갖는 U-게이트 반도에 트랜지스터 구조물의 사시도로서, 본 발명의 일실시예에 따라 이등분된 2개의 핀 각각이 적어도 하나의 스텝을 갖는 것을 도시하는 도면이다.
이하의 설명에서는, 본 발명의 하나 이상의 실시예에 대한 완전한 이해를 제공하기 위해, 특정 물질, 도펀트 농도, 요소의 치수 등과 같은 여러 가지의 특정한 세부 사항들을 개시한다. 그러나, 당업자라면, 본 발명의 하나 이상의 실시예는 이들 특정한 세부 사항들 없이도 실시될 수 있음을 명백히 알 것이다. 다른 경우, 불필요하게 설명을 불명료하게 하지 않도록, 반도체 제조 프로세스, 기법, 물질, 장치 등은 상세히 기술되지 않았다. 당업자라면, 기술된 설명으로, 부적절한 실험없이도 적절한 기능들을 구현할 수 있을 것이다.
본 발명의 소정의 예시적인 실시예들이 첨부 도면에서 기술 및 도시되지만, 그러한 실시예들은 단지 예시적인 것일 뿐, 본 발명을 제한하는 것은 아님을 이해할 것이며, 또한, 당업자라면 본 발명에 대한 변형이 가능하므로, 본 발명은 도시되고 기술된 특정 구성 및 배열에 한정되지 않음을 이해할 것이다.
명세서 전체를 통해, "일실시예", "다른 실시예" 또는 "소정의 실시예"는, 그러한 실시예와 함께 기술된 특정한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 명세서의 여러 곳에서 볼 수 있는 "일실시예의 경우" 또는 "소정의 실시예의 경우" 라는 문구가, 모두 동일한 실시예를 지칭할 필요는 없다. 더욱이, 특정한 특징, 구조 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다.
더욱이, 본 발명의 양상은 단일의 개시된 실시예의 모든 특징들보다는 적은 것에 있다. 따라서, 상세한 설명 이후의 특허 청구 범위는 이러한 상세한 설명에 명백히 통합되는 것이며, 각각의 청구항은 본 발명의 분리된 실시예로서 청구하는 것이다. 본 발명은 몇 가지 실시예의 관점에서 기술되었지만, 당업자라면, 본 발명은 기술된 실시예에 한정되지 않으며, 첨부된 특허 청구 범위의 사상 및 영역내에서의 변형 및 변경으로 실시될 수 있음을 알 것이다. 따라서, 설명은 제한하기 위한 것이 아닌, 예시적인 것으로서 간주된다.
본 명세서에서는, 개선된 쇼트 채널 성능을 갖는 비평탄 반도체 트랜지스터 구조물 및 그것의 신뢰성 있는 제조 방법이 기술된다. 도 4는 본 발명의 일실시예에 따른, 코너가 아닌 부분에 비해 코너 부분의 비율이 증가된 비평탄 U-게이트 반도체 트랜지스터 구조물(300)의 사시도이다. 도 4에 도시된 바와 같이, 게이트 유전층(362) 및 게이트 전극(363)이 기판(360)상의 절연층(301)상의 핀(305)의 일부분 위에 형성되고, 소스 영역(403) 및 드레인 영역(404)이 핀(305)의 대향 측면들에 형성된다. 도 4에 도시된 바와 같이, 게이트 유전층(362)을 갖는 게이트 전극(363)이 핀(305)의 일부분의 2개의 대향 측벽(307) 및 최상부 표면(306)을 덮고, 핀(305)에서의 리세스(319)의 일부분의 2개의 대향 측벽(364) 및 바닥(320)을 덮어, 이동을 위한 전기 신호를 위해 이용가능한 공간을 효율적으로 증가시킨다. 트랜지스터 구조물의 주요 코너 부분은 디바이스의 전기적 특성에 대해 개선된 쇼트 채널 제어를 제공한다. 전류-전압 특성이 전체 게이트 전압 범위에 걸친 디바이스의 코너 부분의 성능에 의해 압도되어, 쇼트 채널 효과가 최소화되고, 부임계값 및 구동 전류가 최적화되도록 한다. 제 1 절연층상의 핀의 최상부 위의 마스크층으로 반도체 물질의 핀을 형성함으로써, 비평탄 U-게이트 반도체 트랜지스터 구조물(300)이 제조된다. 핀의 최상부 표면과 마스크층 사이에 버퍼층이 형성된다. 다음, 보호층이 마스크층상에 형성되고, 보호층은 마스크층의 최상부 표면, 마스크의 2개의 대향 측벽, 핀의 2개의 대향 측벽 및 핀의 대향 측면들에서의 제 1 절연층의 부분들을 덮는다. 후속하여, 제 2 절연층이 보호층상에 형성된다. 다음, 제 2 절연층이 평탄화되어 마스크층의 최상부 표면이 노출되도록 함으로써, 핀의 대향 측면들에서의 제 1 절연층의 부분들 위의 보호층을 덮는 제 2 절연층의 최상부 표면이 마스크층의 최상부 표면과 실질적으로 평탄해지도록 한다. 더욱이, 마스크층은 버퍼층에 의해 덮인 핀의 최상부 표면을 노출시키도록 제거된다. 후속하여, 보호층에 인접한 버퍼층상에 스페이서가 형성된다. 다음, 리세스가 핀에 형성되며, 리세스는 바닥 및 바닥에 수직인 2개의 대향 측벽을 갖는다. 더욱이, 게이트 유전층이 핀의 최상부 표면 및 2개의 대향 측벽과, 핀에서의 리세스의 바닥 및 대향 측벽상에 형성된다. 후속하여, 게이트 전극이 게이트 유전층상에 형성된다. 다음, 소스 영역 및 드레인 영역이 게이트 전극의 대향 측면들상에 형성된다. 일실시예의 경우, 적어도 하나의 스텝이 리세스의 2개의 대향 측벽들 각각에 형성된다. 그러한 프로세스는 수직으로 규정된 코너 세트를 갖는 U 형상의 비평탄 반도체 트랜지스터 구조물을 신뢰성 있게 제공한다. 유효하게, 이러한 트랜지스터 구조물에서의 풀(full) 게이트 제어하에서의 코너의 수는 표준 3-게이트 트랜지스터에 비해 적어도 2배이며, 그것은 코너가 없는 부분의 트랜지스터 성능에 대한 기여도를 실질적으로 감소시킨다. 핀에서의 리세스의 바닥 뿐만 아니라 대향 측벽들 각각의 내부 측면 및 외부 측면 둘다에 형성된 게이트 전극은 U-게이트 트랜지스터 구조물의 채널의 완전 공핍(full depletion)을 제공한다. 또한, U 형상 트랜지스터 구조물의 2개의 대향 측벽 각각상의 게이트는 3-게이트 트랜지스터의 단일 핀의 2개의 대향 측면 게이트보다 서로간에 실질적으로 더 근접하므로, U 형상 트랜지스터 구조물의 코너가 없는 특성이 또한 최대화된다. 더욱이, U 형상 트랜지스터 구조물에서의 이동을 위한 전기 신호를 위해 이용가능한 영역은 3-게이트 트랜지스터 구조물에 비해 실질적으로 증가된다. 그 결과, 멀티 코너 U 형상 트랜지스터 구조물은 트랜지스터의 전체 성능을 적어도 10% 만큼 향상시킨다. U 형상 트랜지스터 구조물의 DIBL 파라미터는, 예를 들면, 0mV/V의 이론적 한계에 접근하는 임의의 게이트 길이에서의 3-게이트 트랜지스터 구조물의 DIBL 파라미터보다 실질적으로 작다.
도 3a는 본 발명의 일실시예에 따른 U-게이트 트랜지스터를 제조하기 위한 반도체 구조물(300)의 단면도를 도시한다. 도 3a에 도시된 바와 같이, 반도체 구조물(300)은 기판(360)상의 절연층(301)상에 형성된 반도체 물질의 층(302)을 포함한다. 일실시예의 경우, 반도체 물질의 층(302)은, 도 3a에 도시된 바와 같이, 단결정 실리콘의 기판(360)을 덮는 절연층(301)상에 형성된다. 일실시예의 경우, 절연층(301)상에 증착된 층(302)은 단결정 실리콘("Si")이며, 실리콘의 기판(360)상의 절연층(301)은 매립된 산화물이다. 특히, 절연층(301)은 실리콘 이산화물을 포함한다. 대안적인 실시예에서, 절연층(301)은 사파이어, 실리콘 이산화물, 실리콘 질화물 또는 다른 절연 물질 중 임의의 하나 또는 그들의 조합일 수 있다. 도 3a에 도시된 바와 같이, 단결정 실리콘의 층(302)과 실리콘의 기판(360) 사이에 샌드위치된 절연층(301)은 SOI(silicon-on-isolator) 기판(361)을 형성한다. SOI 기판은 본 기술 분야에 알려진 기법들, 예를 들면, SIMOX(separation by implantation of oxygen), 수소 주입 및 분리 방안(SmartCut® 이라고도 지칭됨) 등의 기법들 중 임의의 하나에 의해 제조될 수 있다. 소정의 실시예의 경우, 매립된 산화물의 절연층(301)상에 형성된 단결정 실리콘의 층(302)의 두께는 20㎚ 내지 200㎚의 대략적인 범위내에 있다. 특히, 절연층(301)상의 층(302)의 두께는 30㎚ 내지 150㎚이다. 대안적인 실시예의 경우, 기판(360)은 Ⅲ-Ⅴ 및 다른 반도체, 예를 들면, 인듐 인산염(indium phosphate), 갈륨 비화물(gallium arsenide), 갈륨 질화물 및 실리콘 탄화물을 포함할 수 있다.
다음, 마스크층(304)이 층(302)에 또는 그 위에 형성된다. 일실시예의 경우, 버퍼층(303)이 층(302)과 마스크층(304) 사이에 형성되어, 층(302)과 마스크층(304) 사이의 전이를 평활화한다. 소정의 실시예의 경우, 절연층(301)상 단결정 실리콘의 층(302)상에 형성된 마스크층(304)은 하드 마스크층이다. 일실시예에서, 실리콘 이산화물("SiO2")의 버퍼층(303)이 단결정 실리콘의 층(302)과 실리콘 질화물("Si3N4")의 마스크층(304) 사이에 형성된다. 소정의 실시예의 경우, 마스크층(304)과 층(302) 사이에 샌드위치된 버퍼층(303)의 두께는 10Å 내지 150Å의 대략적인 범위내에 있다. 특히, 버퍼층(303)의 두께는 약 30Å이다. 일실시예의 경우, 마스크층(304) 및 층(302)의 두께는 20㎚ 내지 200㎚의 대략적인 범위내에 있다. 특히, 단결정 실리콘의 층(302)상의 실리콘 질화물의 마스크층(304)의 두께는 약 150㎚이다. 마스크층(304) 및 버퍼층(303)은, CVD(Chemical Vapour Deposition) 기법과 같은 반도체 제조 분야의 당업자에게 알려진 기법을 이용하여, 층(302)상에 증착될 수 있다.
도 3b는 층(302)상에 증착된 마스크층(304) 및 버퍼층(303)을 도시하는 것으로서, 사전결정된 폭(330) 및 길이(도시되지 않음)로 패터닝 및 후속하여 에칭함으로써, 기판(360)상의 절연층(301)상의 층(302)으로부터 핀을 형성한 이후를 도시한다. 층(302)상에 증착된 마스크층(304) 및 버퍼층(303)의 패터닝 및 에칭은, 반도체 제조 분야의 당업자에게 알려진 기법들에 의해 형성될 수 있다.
다음, 층(302)이 패터닝 및 후속하여 에칭됨으로써, 절연층(301)상에 핀이 형성된다. 도 3c는 절연층(301)상의 층(302)으로부터 핀(305)을 형성한 이후의 반도체 구조물(300)의 단면도를 도시한다. 도 3c에 도시된 바와 같이, 폭(330), 길이(도시되지 않음) 및 높이(318)를 갖는 핀(305)은 최상부 표면(306) 및 2개의 대향 측벽(307)을 포함한다. 소정의 실시예의 경우, 버퍼층(303)이 핀(305)의 최상부 표면(306)과 마스크층(304) 사이에 증착된다. 일실시예의 경우, 핀(305)의 폭(330)은 20㎚ 내지 120㎚의 대략적인 범위내에 있을 수 있고, 핀(305)의 높이(318)는 20 내지 150㎚의 대략적인 범위내에 있을 수 있다. 소정의 실시예의 경우, 층(302)으로부터의 핀(305)은 포토리소그래피 기법의 최소 피처에 의해 규정된 크기로 패터닝 및 에칭된다. 소정의 실시예의 경우, 매립된 산화물의 절연층(301)상의 단결정 실리콘의 층(302)은, 반도체 제조 분야의 당업자에게 알려진 기법들을 이용하여 패터닝 및 에칭될 수 있다.
도 3d는 핀(305)상에 보호층(308)을 형성한 이후의 반도체 구조물(300)의 단면도를 도시한다. 도 3d에 도시된 바와 같이, 보호층(308)은 핀(305)의 2개의 대향 측벽(307), 마스크층(304)의 최상부(311) 및 2개의 대향 측벽(331), 핀(305)의 대향 측면들상의 절연층(301)의 부분들(309)을 덮는다. 소정의 실시예의 경우, 보호층(308)이 핀(305)상에 형성되어, 대향 측벽(307) 및 부분들(309)을, 후속 에칭 동안의 언터컷팅(undercutting)으로부터 보호한다. 일실시예의 경우, 보호층(308)은 마스크층(304)의 에칭율에 비해 실질적으로 느린 에칭율을 가져서, 이후의 프로세스에서, 보호층(308)을 그대로 남겨두면서 마스크층(304)을 선택적으로 에칭하게 된다. 특히, 보호층(308)의 에칭율은 마스크층(304)의 에칭율보다 약 10배 느리다. 일실시예의 경우, 단결정 실리콘의 핀(305) 및 Si3N4의 마스크층(304)을 덮는 보호층(308)은 탄소 도핑 실리콘 질화물("Si3N4:C")을 포함한다. 특히, 실리콘 질화물에서의 탄소의 함유량은 약 3 내지 5 원자 퍼센트(atomic percent)이다. 특히, Si3N4의 마스크층(304)의 고온 인산(hot phosphoric acid)으로의 에칭율은 약 50Å/min이고, 마스크층(304)을 덮는 Si3N4:C의 보호층(308)의 에칭율은 약 5Å/min이며, 이후의 프로세스에서 Si3N4:C의 보호층(308)을 유지하면서 Si3N4의 마스크층(304)을 선택적으로 에칭하게 된다. 일실시예의 경우, 단결정 실리콘의 핀(305)상에 증착된 Si3N4:C의 보호층(308) 및 Si3N4의 마스크층(304)의 두께는 20Å 내지 100Å 사이이다. 보호층(308)은 반도체 제조 분야의 당업자에게 알려진 기법들을 이용하여 핀(305)상에 증착될 수 있다.
도 3e는 보호층(308)상에 절연층(310)을 형성한 이후의 반도체 구조물(300)의 단면도를 도시한다. 도 3e에 도시된 바와 같이, 절연층(310)은 마스크층(304)의 최상부 표면(311)을 노출시키면서, 보호층(308)을 덮는다. 일실시예의 경우, 단결정 실리콘의 핀(305) 및 Si3N4의 마스크층(304)을 덮는 Si3N4:C의 보호층상의 절연층(310)은 실리콘 질화물("SiO2")이다. 절연층(310)은 보호층상에서 블랭킷 증착된 후, 예를 들면, CMP(chemical-mechanical polishing)에 의해 연마되어, 도 3e에 도시된 바와 같이, 마스크층(304)의 최상부 표면(311)이 절연층(310)의 최상부 표면(313)과 실질적으로 평탄하도록 마스크층의 최상부 표면(311)으로부터 보호층(308)의 일부분 및 절연층(310)을 제거함으로써 형성될 수 있다. Si3N4:C의 보호층상에 실리콘 이산화물의 절연층을 증착하는 것은, 반도체 제조 분야의 당업자에게 알려진 기법들을 이용하여 수행될 수 있다.
도 3f는 마스크층(304)을 제거한 이후의 반도체 구조물(300)의 단면도이다. 도 3f에 도시된 바와 같이, 마스크층(304)은, 핀(305)의 대향 측면들에서의 보호층(308) 및 절연층(310)을 그대로 남겨두면서, 버퍼층(303)의 최상부 표면(314)으로부터 선택적으로 제거된다. 따라서, 마스크층(304)의 두께에 의해 규정된 보호층(308)의 노출 부분들(334)의 높이(324)는, 이후의 프로세스에서 핀(305)에 형성된 리세스의 사전결정된 깊이를 보장하도록 유지된다. 일실시예의 경우, 마스크층(304)은, 화학 작용이 보호층(308) 및 절연층(310)에 대해서보다 마스크층(104)을 현저하게 에칭함을 의미하는 것으로서 보호층(308) 및 절연층(310)에 대해 실질적으로 높은 선택성을 갖는 화학 작용에 의한 습식 에칭에 의해 버퍼층(303)으로부터 제거될 수 있다. 일실시예의 경우, 보호층(308) 및 절연층(310)에 대한 마스크층(304)의 에칭율의 비율은 약 10:1이다. 일실시예의 경우, Si3N4의 마스크층(304)은, Si3N4:C의 보호층(308) 및 SiO2의 절연층(310)을 유지하면서, 고온 인산을 이용한 습식 에칭에 의해 SiO2의 버퍼층(303)의 최상부 표면(314)으로부터 선택적으로 에칭될 수 있다.
다음, 스페이서(315)가 핀(305)상에 형성된다. 도 3g는 핀(305)상에 스페이서(315)를 형성한 이후의 반도체 구조물(300)의 단면도이다. 도 3g에 도시된 바와 같이, 스페이서(315)는 보호층(308)에 인접해 있으며, 버퍼층(303)의 최상부 표면(314)의 부분들 및 보호층(308)의 노출 부분들(334)을 덮는다. 일실시예의 경우, 버퍼층(303)의 최상부 표면(314)을 덮는 각각의 스페이서(315)의 폭(343)은, 이후의 프로세스에서 형성된 핀(305)에서의 리세스의 폭을 결정한다. 일실시예의 경우, 실리콘 질화물을 포함하는 스페이서(315)가, 탄소 도핑 실리콘 질화물의 보호층(308)의 노출 부분들(334)을 덮는 SiO2의 버퍼층(303)상에 형성된다. 보호층(308)상에 스페이서(315)를 형성하는 것은 스페이서(315)의 프로파일을 저하시키지 않는다. 안정적인 프로파일을 갖는 그러한 스페이서(315)는 리세스의 폭 및 이후의 프로세스에서 핀(305)에 형성된 리세스의 측벽의 두께에 대한 신뢰성 있는 제어를 제공한다. 소정의 실시예의 경우, 스페이서(315)를 형성하기 위해, 스페이서 물질, 예를 들면, 실리콘 질화물의 층이, 버퍼층(303)의 최상부 표면(314)상에서, 보호층(308)의 측면 부분들을 덮는 개구부(opening)(316)내로, 사전결정된 두께로 먼저 공형으로 증착된다. 일실시예의 경우, 버퍼층(303)의 최상부 표면(314)상에서 개구부(316)내로 공형으로 증착된 스페이서 물질의 두께는 스페이서(315)의 폭(343)을 결정한다. 스페이서 물질의 층은, 예를 들면, RIE(reactive ion etching) 기법에 의해 선택적으로 이방성 에칭되어 스페이서(315)를 형성하게 된다. 그러한 스페이서(315)를 형성하기 위한 프로세스는, 트랜지스터 제조 분야의 당업자에게 알려져 있다. 소정의 실시예의 경우, 각각의 스페이서(315)의 폭(343)은 핀(305)의 폭(330)의 약 1/3이다. 특히, 핀(305)의 폭(330)이 20㎚ 내지 120㎚의 대략적인 범위내인 경우, 각각의 스페이서(315)의 폭(343)은 6㎚ 내지 40㎚의 대략적인 범위내일 수 있다.
도 3h는 핀(305)에 리세스(319)를 형성한 이후의 반도체 구조물(300)의 단면도이다. 도 3h에 도시된 바와 같이, 핀(305)에서의 리세스(319)는 바닥(320) 및 2개의 대향 측면 컬럼(321)을 형성하는 2개의 대향 측벽을 갖는다. 소정의 실시예의 경우, 2개의 대향 측면 컬럼(321) 각각은 바닥(320)에 대하여 직각을 형성하며 수직으로 위치되어, 2개의 대향 측면 컬럼(321) 각각과 바닥(320) 사이에 직각을 갖는 코너(322)를 형성한다. 리세스(319)의 2개의 대향 측면 컬럼(321) 각각의 두께(342)는 각각의 스페이서(315)의 폭(343)에 의해 제어된다. 스페이서(315)는 보호층(308)상에 형성되므로, 스페이서(315)의 두께 및 프로파일은 저하되지 않아, 스페이서(315)는 리세스(319)의 2개의 대향 측면 컬럼(321) 각각의 두께(342)에 대한 신뢰성 있는 제어를 제공하게 된다. 소정의 실시예의 경우, 바닥(320)의 두께는 각각의 스페이서(315)의 높이(350)에 의해 제어되어, 각각의 스페이서(315)가 높을수록, 더 얇은 바닥(320)이 생성될 수 있도록 한다. 도 3g를 참조하면, 소정의 실시예의 경우, 핀(305)의 두께(318)에 대한 스페이서(315)의 높이(317)는 각각 1:1 내지 5:1의 대략적인 범위내에 있다. 특히, 스페이서(315)의 높이(317)는 30㎚ 내지 150㎚ 사이이다. 소정의 실시예의 경우, 핀(305)에서의 리세스(319)는, 반도체 제조 분야의 당업자에게 알려진 기법들 중 하나, 예를 들면, RIE 기법에 의해 형성된다. 일실시예의 경우, 핀(305)에서의 리세스(319)는 핀(305)의 표면으로부터 사전결정된 깊이로 하향 에칭되어, 완전 공핍 트랜지스터 채널을 형성하게 된다. 일실시예의 경우, 핀(305)에서의 리세스(319)의 사전결정된 깊이는 에칭 시간에 의해 제어된다. 일실시예의 경우, 리세스(319)는 300Å 내지 1000Å의 사전결정된 깊이로 하향 에칭될 수 있다. 소정의 실시예의 경우, 리세스(319)의 사전결정된 깊이는, 핀(305)의 두께(318)의 0.5 내지 0.8 사이로 되어, 완전 공핍 트랜지스터 채널을 형성하게 된다. 일실시예의 경우, 바닥(320)의 두께(344)는 50Å 내지 150Å의 대략적인 범위내에 있다. 다른 실시예의 경우, 사전결정된 깊이는 리세스의 폭(323)과 동일하게 되어, 완전 공핍 트랜지스터 채널을 형성하게 된다. 소정의 실시예의 경우, 완전 공핍 트랜지스터 채널을 형성하기 위해, 리세스(319)의 바닥(320)의 두께(344)는, 2개의 대향 측면 컬럼(321) 각각의 두께(342)보다 적어도 2배 얇다. 특히, 바닥(320)의 두께는 약 100Å이고, 2개의 대향 측면 컬럼(321) 각각의 두께는 약 200Å일 수 있다.
다음, 도 3i에 도시된 바와 같이, 절연층(301)을 그대로 남겨두면서, 보호층(308)으로부터 절연층(310)이 선택적으로 제거된다. 절연층(310)을 제거하면서 절연층(301)을 유지하는 것은, 이후의 프로세스에서 폴리실리콘 스트링거(stringer)의 발생을 회피하기 위해 중요한 것이다. 핀(305) 및 절연층(301)을 그대로 남겨두고, 핀(305)의 2개의 대향 측벽(307)의 수직성을 유지하면서, 보호층(308)이 핀(305), 스페이서(315)의 외곽 측벽(325) 및 핀(305)의 대향 측면들에서의 절연층(301)의 부분들(309)로부터 선택적으로 제거된다. 도 3i는 도 3h와 유사한 도면으로서, 절연층(301)의 부분들(309) 및 핀(305)으로부터 절연층(310) 및 보호층(308)을 제거한 이후를 도시한다. 일실시예의 경우, 실리콘 이산화물의 절연층(310)이 HF(hydrofluoric acid)를 이용하여 Si3N4:C의 보호층(308)으로부터 제거될 수 있으며, Si3N4:C의 보호층(308)은 단결정 실리콘의 핀(305)으로부터 및 매립된 산화물의 절연층(301)으로부터, 반도체 제조 분야에 알려진 기법을 이용하여 고온 인산에 의해 제거될 수 있다.
도 3j는 절연층(301)상의 핀(305)으로부터 스페이서(315) 및 버퍼층(303)을 제거한 이후의 반도체 구조물(300)의 단면도이다. 소정의 실시예의 경우, 스페이서(315) 및 버퍼층(303)은, 반도체 제조 분야의 당업자에게 알려진 기법을 이용하여, 고온 인산 및 플루오르화 수소산에 의해 핀(305)으로부터 각각 후속하여 제거된다. 절연층(301)상의 핀(305)은 U 형상 및 3-게이트 반도체 구조물에 비해 증가된 수의 코너(345)를 갖는다.
도 3k는 핀(305)의 부분상에 게이트 유전층(362) 및 게이트 전극(363)을 후속하여 형성한 이후의 반도체 구조물(300)의 단면도이다. 도 3k에 도시된 바와 같이, 게이트 유전층(362)을 갖는 게이트 전극(363)은 기판(360)상의 절연층(301)상의 핀(305)의 최상부 표면(306) 및 2개의 대향 측벽(307)을 덮고, 리세스(319)의 부분의 바닥(320) 및 2개의 대향 측벽(364)을 덮어, 이동을 위한 전기 신호를 위해 이용가능한 공간을 효율적으로 증가시킨다. 또한, U 형상 반도체 트랜지스터 구조물(300)은 3-게이트 트랜지스터 구조물에 대해 풀 게이트 제어하에서의 코너의 수를 유효하게 2배로 하여, 트랜지스터의 코너가 아닌 구성요소를 실질적으로 감소시킴으로써, 쇼트 채널 제어를 개선시킨다.
게이트 유전층(362)은 트랜지스터 제조 분야의 당업자에게 알려져 있는 증착 및 패터닝 기법에 의해 핀(305)상에 형성될 수 있다. 일실시예의 경우, 게이트 유전층(362)은, 예를 들면, 실리콘 이산화물("SiO2"), 실리콘 옥시니트라이드("SiOxNy"), 또는 실리콘 질화물("Si3N4")을 포함할 수 있다. 다른 실시예의 경우, 게이트 유전층(362)은 SiO2의 유전 상수보다 높은 유전 상수 k를 갖는 전이 금속의 산화물, 예를 들면, 지르코늄 산화물("ZrO2"), 하프늄 산화물("HFO2") 및 란탄 산화물("La2O3")을 포함할 수 있다. 소정의 실시예의 경우, 높은 k 유전층이, ALD(Atomic Lyer Deposition) 기법을 이용하여 핀(305)상에 형성될 수 있다. 소정의 실시예의 경우, 게이트 유전층(362)의 두께는 5Å과 100Å 사이일 수 있다.
소정의 실시예의 경우, 게이트 전극(363)이, 트랜지스터 제조 분야의 당업자에게 알려져 있는 증착 및 패터닝 기법에 의해, 게이트 유전층(363)상에 후속하여 형성된다. 소정의 실시예의 경우, 게이트 유전층(362)상에 형성된 게이트 전극(363)의 두께는 500Å과 3500Å 사이이다. 대안적인 실시예의 경우, 게이트 유전층(362)상에 형성된 게이트 전극(363)은, 제한적인 것은 아니지만, 금속, 폴리실리콘, 폴리실리콘 게르마늄, 질화물 및 이들의 임의의 조합일 수 있다.
다음, 도 4를 참조하면, 팁 확장부(도시되지 않음)를 갖는 소스 영역(403) 및 드레인 영역(404)이 핀(305)의 대향 측면들에 형성된다. 소스 영역(403) 및 드레인 영역(404)은, 트랜지스터 제조 분야의 당업자에게 알려져 있는 기법들 중 하나를 이용하여 형성될 수 있다. 소정의 실시예의 경우, 게이트 전극(363)의 대향 측면들에서의, 핀(305)에서의 소스 영역(403) 및 드레인 영역(404)은, 게이트 전극(363)을 마스크로서 이용하여, 각각의 도펀트의 이온을 핀(305)의 대향 측면들내로 제공하는 이온 주입 기법을 이용하여 형성될 수 있다.
도 5a는 본 발명의 일실시예에 따른 멀티 스텝 U-게이트 트랜지스터를 제조하기 위한 반도체 구조물(500)의 단면도를 도시한다. 반도체 구조물(500)은 도 3a-3h에 대하여 전술한 프로세스를 이용하여 형성된다. 도 5a에 도시된 바와 같이, 반도체 구조물(500)은 절연층(503)상에 형성된 반도체 물질의 핀(502)에 리세스(501)를 포함한다. 리세스(501)는 바닥(521) 및 2개의 대향 측벽(504)을 갖는다. 보호층(505)이 핀(502)의 측벽 및 핀(502)의 대향 측면들에서의 절연층(503)의 부분들을 덮는다. 절연층(511)은 핀(502)의 대향 측면들상의 보호층(505)의 부분들상에 형성된다. 스페이서(506)가 보호층(505)에 인접한 핀(502)의 최상부 표면상에 형성된다. 소정의 실시예의 경우, 버퍼층(507)이 핀(502)의 최상부 표면과 각각의 스페이서(506) 사이에 증착된다. 소정의 실시예의 경우, 리세스(501)가 핀(502)의 최상부 표면으로부터 핀(502)의 두께(528)의 대략 1/3 만큼 하향 에칭된다.
도 5b는 도 5a와 유사한 도면으로서, 버퍼층(507)에 의해 덮인 핀(502)의 최상부 표면의 부분들(509)을 노출시키도록 스페이서(506)의 크기를 사전결정된 폭으로 감소시킨 이후를 도시하는 도면이다. 소정의 실시예의 경우, 스페이서(506)는 후속하여 형성될 스텝들의 양에 의해 결정되는 사전결정된 폭(520)으로 감소된다. 일실시예의 경우, 감소된 이후의 스페이서(506)의 폭(520)은 대략 30%만큼 감소된다. 소정의 실시예의 경우, 스페이서(506)를 감소시키는 것은 에칭, 예를 들면, 건식 또는 습식 에칭에 의해 수행된다. 일실시예의 경우, 스페이서(506)를 감소시키는 것은 고온 인산을 이용하여 습식 에칭에 의해 수행된다. 일실시예의 경우, 도 5b에 도시된 바와 같은 패시베이션층(508)이, 스페이서(506) 감소 이후에, 리세스(501)의 바닥(521) 및 측벽(504)의 부분들상에 증착되어, 핀(502)의 후속 에칭에 대한 에칭 정지층으로서 작용한다. 다른 실시예의 경우, 스페이서(506)를 감소시키기 위해 건식 플라즈마 에칭이 이용되는 경우, 패시베이션층(508)이, 스페이서(506) 감소 이전에 리세스(501)의 바닥(521) 및 2개의 대향 측벽(504)의 부분들상에 증착되어, 핀(502)의 바디를, 예를 들면, 건식 플라즈마 에칭 동안의 핏팅(pitting)으로부터 보호하고, 이후의 프로세스에서의 리세스(501)의 측벽에 스텝을 형성하는 동안 에칭 정지부로서 작용한다. 일실시예의 경우, 실리콘의 핀(502)에 형성된 리세스(501)의 바닥(521) 및 2개의 대향 측벽(504)의 부분들상에 증착된 패시베이션층(508)은 산화물을 포함한다. 소정의 실시예의 경우, 패시베이션층(508)의 두께는 10Å 내지 50Å의 대략적인 범위내에 있다. 소정의 실시예의 경우, 패시베이션층(508)은, 트랜지스터 제조 분야의 당업자에게 알려져 있는 기법들 중 하나에 의해 리세스의 바닥상에 증착된다.
도 5c는 도 5b와 유사한 도면으로서, 핀(502)에서의 리세스(501)의 측벽에 스텝들(510)을 형성하기 위해, 버퍼층(507)에 의해 덮인 핀(502)의 최상부 표면의 노출 부분들(509)을 에칭한 이후를 도시하는 도면이다. 일실시예의 경우, 버퍼층(507)에 의해 덮인 노출 부분들(509)은, 각각의 스텝(510)을 형성하기 위해 사전결정된 폭으로 사이트웨이를 리시딩(receding)하면서, 핀(502)의 최상부로부터 사전결정된 깊이로 하향 이방성 에칭된다. 소정의 실시예의 경우, 각 스텝(510)은 1:1 내지 3:1의 대략적인 범위의 깊이(520)대 폭(530) 종횡비를 가질 수 있다. 특히, 각각의 스텝(510)은 약 1:1의 깊이대 폭 종횡비를 갖는다. 소정의 실시예의 경우, 실리콘 이산화물의 버퍼층(507)에 의해 덮인 실리콘의 핀(502)의 최상부 표면의 노출 부분들(509)은, 반도체 제조 분야의 당업자에게 알려져 있는 RIE 또는 습식 에칭 기법 중 임의의 기법을 이용하여 에칭된다. 일실시예의 경우, 리세스(501)의 바닥 및 측벽의 부분들상에 패시베이션층(508)을 증착하고, 버퍼층에 의해 덮인 핀의 최상부 표면의 부분들을 노출시키도록 스페이서(506)의 크기를 감소시키고, 핀의 최상부로부터 핀(502)의 최상부 표면의 노출 부분들(509)을 아래쪽으로의 사전결정된 깊이로 및 사이드웨이를 사전결정된 폭으로 에칭하는 것은, 리세스(501)의 측벽(504)에 사전결정된 양의 스텝이 생성될 때까지, 연속적으로 반복된다.
도 5d는 리세스의 바닥(521)으로부터 및 2개의 대향 측벽(504)의 부분들로부터 패시베이션층(508)을 제거하고, 보호층(505)으로부터 절연층(510)을 제거하고, 핀(502) 및 핀(502)의 대향 측면들상의 절연층(503)의 부분들로부터 보호층(505)을 제거한 이후의 반도체 구조물(500)의 단면도이다. 소정의 실시예의 경우, 실리콘의 핀(502)에서 리세스(501)의 바닥(521) 및 2개의 대향 측벽(504)의 부분들로부터 산화물의 패시베이션층을 제거하는 것은, 예를 들면, 고온 인산을 이용한 에칭에 의해 수행된다. 보호층(505)으로부터 절연층(511)을 제거하고, 핀(502) 및 핀(502)의 대향 측면들상의 절연층(503)의 부분들로부터 보호층(505)을 제거하는 것은, 도 3i에 대해 전술되었다.
도 5e는 도 3j에 대해 전술한 바와 같이, 핀(502)으로부터 스페이서(506) 및 버퍼층(507)을 후속하여 제거한 이후의 반도체 구조물(500)의 단면도이다. 도 5e에 도시된 바와 같이, 핀(502)의 수직 측벽은 핀(502)의 최상부 표면과 함께 코너들(512)의 세트를 형성하고, 측벽(504)은 리세스(501)의 바닥(521) 및 스텝(510)과 함께 코너들(513)의 세트를 형성하며, 코너(513)의 수는 코너(512)의 수를 초과한다. 코너(513)의 수는, 전술한 바와 같이, 리세스의 측벽에 스텝(510)을 반복적으로 형성하고, 코너가 아닌 부분에 대한 U-게이트 트랜지스터 구조물의 코너 부분을 실질적으로 증가시킴으로써, 증가될 수 있다.
도 6은 본 발명의 일실시예에 따른 멀티 코너 U-게이트 반도체 트랜지스터 구조물(600)의 사시도이다. 멀티 코너 U-게이트 반도체 트랜지스터 구조물(600)은 절연층(503)상의 핀(502)의 부분상에 후속하여 형성된 게이트 유전층(601) 및 게이트 전극(602)과, 핀(502)의 대향 측면들에 형성된 소스 영역(603) 및 드레인 영역(604)을 포함하며, 리세스(501)의 각각의 측벽은 스텝(605)을 포함한다. 도 6에 도시된 바와 같이, 유전층(601)을 갖는 게이트 전극(602)은 핀(502)의 부분의 최상부 표면 및 2개의 대향 측벽과, 핀(502)에서의 리세스(501)의 부분의 바닥 및 대향 측벽을 덮으며, 각각의 대향 측벽은 스텝(605)을 포함한다. 스텝형 측벽을 갖는 U 형상 멀티 코너 반도체 트랜지스터 구조물(600)은 풀 게이트 제어하에 코너의 수를 더 증가시키며, 따라서, 트랜지스터의 코너가 아닌 구성요소를 더 감소시킨다. 소정의 실시예의 경우, U-게이트 트랜지스터 구조물의 I-V 특성에서의 코너 부분은 코너가 아닌 부분을 적어도 10%만큼 초과한다.
도 7a는 본 발명의 일실시예에 따른 이등분된 핀을 제조하기 위한 반도체 구조물(700)의 단면도를 도시한다. 도 7a에 도시된 바와 같이, 반도체 구조물(700)은 절연층(702)상에 형성된 반도체 물질의 핀(701)을 포함한다. 보호층(703)은 핀(701)의 측벽 및 핀(701)의 대향 측면들에서의 절연층(702)의 부분들을 덮으며, 핀(701)의 최상부 표면상에 형성되는 각각의 스페이서(704)와 인접하고 있다. 절연층(705)이 핀(701)의 대향 측면들상의 보호층(703)의 부분들상에 형성된다. 소정의 실시예의 경우, 버퍼층(706)이 핀(701)의 최상부 표면과 각각의 스페이서(704) 사이에 증착된다. 반도체 구조물(700)이, 도 3a-3g에 대해 전술된 프로세스를 이용하여 형성된다.
도 7b는 이등분된 핀(708)을 생성하기 위해 핀(701)의 최상부 표면의 노출 부분으로부터 절연층(702)으로 핀(701)을 하향 에칭하여, 핀의 양을 2배로 하고, 하나의 리소그래피 단계에서 2의 계수만큼 핀 피치를 감소시킨 이후의 반도체 구조물(700)의 단면도이다. 이등분된 핀(708)의 폭(709) 및 이등분된 핀(708)들 사이의 거리(710)는 스페이서(704)의 두께에 의해 제어되며, 리소그래피 분해능(lithographical resolution) 및 마스크 피처에 대해 독립적으로 되어, 강건한 제조 프로세스를 제공하게 된다. 소정의 실시예의 경우, 이등분된 핀(708) 각각은 리소그래피 한계보다 작은 치수를 갖는다. 핀(701)을 절연층으로 하향 에칭하는 것은, 도 3h에 대해 전술한 프로세스에 의해 수행된다.
도 7c는 도 3i 및 3j에 대하여 전술된 프로세스를 이용하여, 절연층(705), 보호층(703), 스페이서(704) 및 버퍼층(706)을 이등분된 핀(708) 각각으로부터 제거한 이후의 반도체 구조물(700)의 단면도이다. 도 7c에 도시된 바와 같이, 2개의 이등분된 핀(708)이 핀의 피치(711)를 이등분하는 단일의 핀으로부터 절연층(705)상에 형성된다. 소정의 실시예의 경우, 도 7a-7c에 대하여 전술된 프로세스를 이용하여, 서브리소그래피 치수를 갖는 복수의 이등분된 핀이, 복수의 단일 핀으로부터 제조될 수 있다.
도 8은 본 발명의 일실시예에 따라 서브리소그래피 치수를 갖는 절연층(702)상에 2개의 이등분된 핀(708)을 갖는 U-게이트 반도체 트랜지스터 구조물(800)의 사시도이다. 게이트 유전층(802) 및 게이트 전극(803)이, 각각의 이등분된 핀(708)의 부분상에 후속하여 형성된다. 소스 영역(804) 및 드레인 영역(805)이, 각각의 이등분된 핀(708)의 게이트 전극(803)의 대향 측면들에서 형성된다. 도 8에 도시된 바와 같이, 게이트 유전층(802)을 갖는 게이트 전극(803)은 각각의 이등분된 핀(708)의 부분의 최상부 표면 및 2개의 대향 측벽을 덮어, 절반으로 된 피치를 갖는 2개의 3-게이트 트랜지스터를 구비한 구조물을 생성한다. 소정의 실시예의 경우, 2개의 3-게이트 트랜지스터 각각은 서브리소그래피 치수를 갖는다.
도 9a는 서브리소그래피 치수를 갖는 이등분된 핀을 구비한 트랜지스터 구조물을 제조하기 위한 반도체 구조물(900)의 단면도로서, 본 발명의 일실시예에 따라 각각의 이등분된 핀이 적어도 하나의 스텝을 포함하는 것을 도시하는 도면이다. 반도체 구조물(900)은 절연층(902)상의 이등분된 핀(901)과, 각각의 이등분된 핀(901)의 외곽 측벽(911) 및 각각의 이등분된 핀(901)의 외곽 측벽(911)에서의 절연층(902)의 부분들을 덮는 보호층(903)을 포함한다. 보호층(903)은 각각의 이등분된 핀(901)의 최상부 표면상에 형성되는 각각의 스페이서(904)와 인접해 있다. 절연층(905)은 각각의 이등분된 핀(901)의 외곽 측벽(911)에서 보호층(903)의 부분들상에 형성된다. 소정의 실시예의 경우, 버퍼층(906)이 각각의 이등분된 핀(901)의 최상부와 각각의 스페이서(904) 사이에 증착된다. 반도체 구조물(900)은 도 7a-7c에 대하여 전술된 프로세스를 이용하여 형성된다.
도 9b는 버퍼층(906)에 의해 덮인 각각의 이등분된 핀(901)의 최상부 표면의 부분들(921)을 노출시키도록 스페이서(904)의 크기를 감소시킨 이후의 반도체 구조물(900)의 단면도이다. 보호층(922)이 이등분된 핀(901)들 사이의 절연층(902)의 노출 부분상에 증착되어, 이후의 프로세스에서의 언더컷팅으로부터 절연층(902)을 보호한다. 소정의 실시예의 경우, 실리콘의 이등분된 핀(901)들 사이의 매립된 산화물의 절연층(902)의 노출 부분상에 증착된 보호층(922)은 탄소 도핑 실리콘 질화물층이다.
도 9c는 도 5c에 대하여 전술된 프로세스를 이용해서, 버퍼층(906)에 의해 덮인 각각의 이등분된 핀(901)의 최상부 표면의 노출 부분(921)을 에칭하여, 각각의 이등분된 핀(901)의 내부 측벽에 스텝(931)을 형성한 이후의 반도체 구조물(900)의 단면도이다. 스페이서(904)의 크기를 감소시키는 것은 도 5b에 대하여 전술된 프로세스를 이용하여 수행된다. 일실시예의 경우, 스페이서(904)의 크기를 감소시키는 것은, 이등분된 핀(901)의 측벽에서 사전결정된 양의 스텝이 생성될 때까지, 도 5c에 대하여 전술된 프로세스를 이용하여 연속적으로 반복된다.
도 9d는 도 3i 및 3j에 대하여 전술된 프로세스를 이용하여, 절연층(905), 보호층(903), 보호층(922), 스페이서(904) 및 버퍼층(906)을 2개의 이등분된 핀(901) 각각 및 절연층(902)으로부터 제거한 이후의 반도체 구조물(900)의 단면도이다. 도 9d에 도시된 바와 같이, 2개의 이등분된 핀(901)이 절연층상에 형성되며, 각각의 이등분된 핀(901)은 스텝(931)을 갖는다. 다른 실시예의 경우, 반도체 구조물(900)은, 도 5a-5d에 대하여 전술된 바와 같이, 핀에 리세스를 먼저 형성(여기서, 리세스의 각각의 측벽은 적어도 하나의 스텝을 가짐)한 후, 도 7b에 대하여 전술된 바와 같이, 이등분된 핀을 형성함으로써 형성될 수 있다. 소정의 실시예의 경우, 도 7a-7c 및 도 5a-5d에 대하여 전술된 프로세스를 이용하여, 적어도 하나의 스텝을 가지며 서브리소그래피 치수를 갖는 복수의 이등분된 핀이, 복수의 단일 핀으로부터 제조될 수 있다.
도 10은 서브리소그래피 치수를 갖는 2개의 이등분된 핀(1001)을 갖는 U-게이트 반도체 트랜지스터 구조물(1000)의 사시도로서, 본 발명의 일실시예에 따라 절연층(1007)상의 2개의 이등분된 핀(1001) 각각이 적어도 하나의 스텝을 갖는 것을 도시하는 도면이다. 게이트 유전층(1003) 및 게이트 전극(1004)이, 스텝(1002)을 덮는 2개의 이등분된 핀(1001) 각각의 부분상에 후속하여 형성된다. 소스 영역(1005) 및 드레인 영역(1006)이, 2개의 이등분된 핀(1001) 각각의 게이트 전극(1004)의 대향 측면들에서 형성된다. 도 10에 도시된 바와 같이, 게이트 유전층(1003)을 갖는 게이트 전극(1004)은 2개의 이등분된 핀(1001) 각각의 부분의, 스텝(1002)을 포함하는 2개의 대향 측벽 및 최상부 표면을 덮으며, 2개의 멀티 코너 3-게이트 트랜지스터 구조물을 생성한다. 소정의 실시예의 경우, 2개의 멀티 코너 3-게이트 트랜지스터 구조물은 절반의 피치 및 서브리소그래피 치수를 갖는다.

Claims (37)

  1. 반도체 구조물을 형성하는 방법에 있어서,
    제 1 절연층 상에 반도체 물질의 핀(fin) - 마스크층이 상기 핀의 최상부 표면 상에 위치함 - 을 형성하는 단계와,
    상기 마스크층의 최상부 상에 보호층을 형성하는 단계와,
    상기 핀 상의 상기 보호층 상에 제 2 절연층을 형성하는 단계와,
    상기 마스크층의 최상부 표면으로부터 상기 핀과 상기 제 2 절연층 사이에 증착된 상기 보호층을 제거하는 단계와,
    상기 마스크층을 제거하는 단계와,
    상기 보호층에 인접한 상기 핀 상에 스페이서를 형성하는 단계와,
    바닥 및 대향 측벽을 갖는 리세스를 상기 핀 내에 형성하는 단계를 포함하는
    반도체 구조물 형성 방법.
  2. 제 1 항에 있어서,
    상기 핀의 최상부 표면과 상기 마스크층 사이에 버퍼층이 위치되는
    반도체 구조물 형성 방법.
  3. 제 2 항에 있어서,
    상기 보호층은 상기 핀의 2개의 대향 측벽, 상기 마스크층의 2개의 대향 측벽 및 상기 핀의 대향 측면들 상의 상기 제 1 절연층의 부분들을 덮는
    반도체 구조물 형성 방법.
  4. 제 3 항에 있어서,
    상기 보호층은 상기 핀의 상기 2개의 대향 측벽 및 상기 핀의 대향 측면들 상의 상기 제 1 절연층의 부분들을 언더컷팅(undercutting)으로부터 보호하는
    반도체 구조물 형성 방법.
  5. 제 3 항에 있어서,
    상기 핀 상에 상기 제 2 절연층을 형성하는 단계는, 상기 제 2 절연층의 최상부 표면이 상기 마스크층의 최상부 표면과 실질적으로 평면을 이루도록 상기 제 2 절연층을 평탄화하는 단계를 포함하는
    반도체 구조물 형성 방법.
  6. 제 1 항에 있어서,
    상기 반도체 물질의 상기 핀을 형성하는 단계는,
    기판 상의 상기 제 1 절연층 상에 상기 반도체 물질의 층을 증착하는 단계와,
    상기 반도체 물질의 층 상에 상기 마스크층을 증착하는 단계와,
    상기 반도체 물질의 층 상의 상기 마스크층을 패터닝 및 에칭하는 단계와,
    상기 반도체 물질의 층을 에칭하여 상기 핀을 형성하는 단계를 포함하는
    반도체 구조물 형성 방법.
  7. 제 1 항에 있어서,
    상기 핀의 최상부 표면과 대향 측벽 및 상기 핀 내의 상기 리세스의 바닥과 대향 측벽을 덮는 게이트 유전층을 형성하는 단계와,
    상기 게이트 유전층 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 대향 측면들에서 상기 핀 내에 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는
    반도체 구조물 형성 방법.
  8. 제 1 항에 있어서,
    상기 보호층은 상기 리세스의 대향 측벽 및 바닥의 두께에 대한 제어를 제공하는
    반도체 구조물 형성 방법.
  9. 제 1 항에 있어서,
    상기 보호층의 에칭율(etching rate)은 상기 마스크층의 에칭율보다 실질적으로 더 낮은
    반도체 구조물 형성 방법.
  10. 제 9 항에 있어서,
    상기 보호층은 탄소 도핑 실리콘 질화물을 포함하는
    반도체 구조물 형성 방법.
  11. 제 1 항에 있어서,
    상기 마스크층의 두께는 상기 리세스의 바닥의 최소 두께를 결정하는
    반도체 구조물 형성 방법.
  12. 제 1 항에 있어서,
    상기 스페이서 각각의 폭은 상기 리세스의 각각의 대향 측벽의 두께를 결정하는
    반도체 구조물 형성 방법.
  13. 제 1 항에 있어서,
    상기 리세스의 바닥은 상기 리세스의 각각의 대향 측벽보다 얇은
    반도체 구조물 형성 방법.
  14. 제 1 항에 있어서,
    상기 스페이서를 제거하는 단계와,
    버퍼층을 제거하는 단계와,
    상기 핀 내에 상기 리세스를 형성한 후 상기 제 2 절연층을 제거하는 단계를 더 포함하는
    반도체 구조물 형성 방법.
  15. 반도체 트랜지스터 구조물을 형성하는 방법에 있어서,
    기판 상의 제 1 절연층 상에 반도체 물질의 핀을 형성하는 단계 - 상기 핀은 최상부 표면, 제 1 측벽 및 제 2 측벽을 구비함 - 와,
    바닥 및 측벽을 갖는 리세스를 상기 핀 내에 형성하는 단계 - 상기 측벽들 각각은 적어도 하나의 스텝을 포함함 - 와,
    상기 핀의 최상부 표면 위, 상기 핀의 제 1 및 제 2 측벽 위, 상기 리세스의 바닥 위 및 상기 리세스의 측벽 위에 게이트 유전층을 형성하는 단계와,
    상기 게이트 유전층 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 대향 측면들 상에 드레인 영역 및 소스 영역을 형성하는 단계를 포함하는
    반도체 트랜지스터 구조물 형성 방법.
  16. 제 15 항에 있어서,
    상기 반도체 물질의 핀을 형성하는 단계는,
    상기 기판 상의 상기 제 1 절연층상에 상기 반도체 물질의 층을 증착하는 단계와,
    상기 반도체 물질의 층상에 하드 마스크층을 증착하는 단계 - 상기 반도체 물질의 층과 상기 하드 마스크층 사이에 버퍼층이 위치됨 - 와,
    상기 하드 마스크층을 패터닝하여, 상기 핀의 최상부 표면과 상기 하드 마스크층 사이에 상기 버퍼층을 갖는 상기 반도체 물질의 핀을 형성하는 단계를 포함하는
    반도체 트랜지스터 구조물 형성 방법.
  17. 제 16 항에 있어서,
    상기 핀에 리세스를 형성하는 단계는,
    상기 하드 마스크층 상에 보호층을 형성하는 단계 - 상기 보호층은 상기 핀의 제 1 측벽과 제 2 측벽, 상기 하드 마스크층의 측벽 및 상기 핀의 대향 측면들에서의 상기 제 1 절연층의 부분들을 덮음―와,
    상기 하드 마스크층의 최상부 표면을 노출된 채로 남겨두면서, 상기 보호층상에 제 2 절연층을 형성하는 단계 - 상기 제 2 절연층의 최상부 표면은 상기 하드 마스크층의 최상부 표면과 실질적으로 평면을 이룸 - 와,
    상기 하드 마스크층을 제거하여 상기 버퍼층을 노출시키는 단계와,
    상기 보호층에 인접한 상기 버퍼층 상에 스페이서를 형성하는 단계와,
    상기 핀의 최상부 표면의 노출 부분으로부터 사전결정된 두께로 상기 핀을 하향 에칭하는 단계를 포함하는
    반도체 트랜지스터 구조물 형성 방법.
  18. 제 17 항에 있어서,
    상기 보호층 상에 상기 제 2 절연층을 형성하는 단계는,
    상기 보호층 상에 상기 제 2 절연층을 증착하는 단계와,
    상기 제 2 절연층을 연마하여, 상기 하드 마스크층의 최상부 표면을 노출시키는 단계를 포함하는
    반도체 트랜지스터 구조물 형성 방법.
  19. 제 17 항에 있어서,
    상기 스페이서의 높이와 상기 핀의 두께 사이의 비율은 상기 리세스의 바닥의 두께를 규정하는
    반도체 트랜지스터 구조물 형성 방법.
  20. 제 15 항에 있어서,
    상기 리세스의 바닥과 상기 리세스의 측벽은 완전히 공핍된 채널을 형성하기에 충분히 얇은
    반도체 트랜지스터 구조물 형성 방법.
  21. 제 17 항에 있어서,
    상기 핀에 리세스를 형성하는 단계는,
    a. 상기 리세스의 바닥 상에 패시베이션층을 증착하는 단계와,
    b. 상기 버퍼층에 의해 덮인 상기 핀의 최상부 표면의 부분들을 노출시키도록 상기 스페이서의 크기를 감소시키는 단계와,
    c. 상기 버퍼층에 의해 덮인 상기 핀의 최상부 표면의 상기 노출 부분들을 에칭하여 상기 스텝을 형성하는 단계를 포함하는
    반도체 트랜지스터 구조물 형성 방법.
  22. 제 21 항에 있어서,
    상기 a 내지 c의 동작들은, 상기 리세스의 측벽에 사전결정된 양의 스텝이 생성될 때까지 연속적으로 반복되는
    반도체 트랜지스터 구조물 형성 방법.
  23. 제 21 항에 있어서,
    상기 스텝의 높이는 상기 스텝의 폭과 동일한
    반도체 트랜지스터 구조물 형성 방법.
  24. 반도체 구조물을 형성하는 방법에 있어서,
    제 1 절연층 상에 반도체 물질의 핀을 형성하는 단계 - 상기 핀의 최상부 표면과 하드 마스크층 사이에 버퍼층이 증착됨 - 와,
    상기 하드 마스크층의 최상부 표면을 노출된 채로 남겨두면서, 상기 핀 상에 제 2 절연층을 형성하는 단계 - 상기 제 2 절연층의 최상부 표면은 상기 하드 마스크층의 최상부 표면과 실질적으로 평면을 이룸 - 와,
    상기 하드 마스크층을 제거하여, 상기 버퍼층을 노출시키는 단계와,
    보호층에 인접한 상기 버퍼층 상에 스페이서를 형성하는 단계와,
    상기 최상부 표면의 상기 노출 부분으로부터 상기 제 1 절연층으로 상기 핀을 하향 에칭하여, 2개의 이등분된 핀을 생성하는 단계를 포함하는
    반도체 구조물 형성 방법.
  25. 제 24 항에 있어서,
    상기 2개의 이등분된 핀 각각은 서브리소그래피 치수를 갖는
    반도체 구조물 형성 방법.
  26. 제 25 항에 있어서,
    상기 2개의 이등분된 핀들 사이의 거리는 상기 스페이서 각각의 두께에 의해 규정되는
    반도체 구조물 형성 방법.
  27. 제 24 항에 있어서,
    상기 2개의 핀 각각의 최상부 표면과 2개의 대향 측벽을 덮는 게이트 유전층을 형성하는 단계와,
    상기 게이트 유전층 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 대향 측면들에서의 상기 2개의 핀 각각에 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는
    반도체 구조물 형성 방법.
  28. 제 24 항에 있어서,
    상기 핀의 2개의 대향 측벽, 상기 하드 마스크층의 2개의 대향 측벽 및 상기 핀의 대향 측면들 상의 상기 제 1 절연층의 부분들을 덮는 상기 하드 마스크층 상에 보호층을 형성하는 단계를 더 포함하는
    반도체 구조물 형성 방법.
  29. 제 24 항에 있어서,
    상기 2개의 이등분된 핀 각각은 적어도 하나의 스텝을 포함하는 측벽을 갖는
    반도체 구조물 형성 방법.
  30. 제 1 절연층 상에 반도체 물질의 핀을 형성하는 단계와,
    하드 마스크층의 최상부 표면을 노출된 채로 남겨두면서, 상기 핀상에 제 2 절연층을 형성하는 단계 - 상기 제 2 절연층의 최상부 표면은 상기 하드 마스크층의 최상부 표면과 실질적으로 평면을 이룸 - 와,
    상기 하드 마스크층을 제거하여, 버퍼층을 노출시키는 단계와,
    보호층에 인접한 상기 버퍼층 상에 스페이서를 형성하는 단계와,
    상기 최상부 표면의 상기 노출 부분으로부터 사전결정된 깊이로 상기 핀을 하향 에칭하는 단계와,
    리세스의 바닥 상에 패시베이션층을 증착하는 단계와,
    상기 버퍼층에 의해 덮인 상기 핀의 최상부 표면의 부분들을 노출시키도록 상기 스페이서의 크기를 감소시키는 단계와,
    상기 버퍼층에 의해 덮인 상기 핀의 최상부 표면의 상기 노출 부분들을 에칭하여 스텝을 형성하는 단계를 포함하는
    반도체 트랜지스터 구조물 형성 방법.
  31. 제 30 항에 있어서,
    상기 패시베이션층을 증착하는 단계, 상기 스페이서의 크기를 감소시키는 단계 및 상기 버퍼층에 의해 덮인 상기 핀의 최상부 표면의 상기 노출 부분들을 에칭하는 단계는, 상기 리세스의 측벽에 사전결정된 양의 스텝이 생성될 때까지 연속적으로 반복되는
    반도체 트랜지스터 구조물 형성 방법.
  32. 제 30 항에 있어서,
    상기 스페이서의 크기를 감소시키는 단계는 건식 에칭 및 습식 에칭 중 임의의 하나를 포함하는
    반도체 트랜지스터 구조물 형성 방법.
  33. 반도체 구조물에 있어서,
    절연층 상의 반도체 물질의 핀 - 상기 핀은 제 1 코너 세트(first set of corners)를 형성하는 최상부 표면, 제 1 측벽, 제 2 측벽을 구비함 - 과,
    상기 핀 내의 리세스 - 상기 리세스는 제 2 코너 세트를 형성하는 바닥, 제 3 측벽, 제 4 측벽을 구비하며, 상기 제 2 코너 세트의 수는 상기 제 1 코너 세트의 수보다 큼 - 를 포함하는
    반도체 구조물.
  34. 제 33 항에 있어서,
    상기 핀의 최상부 표면 위, 상기 제 1 측벽 위, 상기 제 2 측벽 위, 상기 핀의 상기 제 1 코너 세트 위, 상기 핀 내의 상기 리세스의 바닥 위, 상기 제 3 측벽 위, 상기 제 4 측벽 위 및 상기 제 2 코너 세트 위의 게이트 유전체와,
    상기 게이트 유전체 상에 형성된 게이트 전극과,
    상기 게이트 전극의 대향 측면들 상에 형성된 소스 영역 및 드레인 영역을 더 포함하는
    반도체 구조물.
  35. 제 33 항에 있어서,
    상기 리세스의 바닥, 상기 리세스의 제 3 측벽 및 제 4 측벽은 완전히 공핍된 채널을 형성하기에 충분히 얇은
    반도체 구조물.
  36. 제 33 항에 있어서,
    상기 제 1 코너 세트 및 제 2 코너 세트는 직각 코너들을 포함하는
    반도체 구조물.
  37. 제 33 항에 있어서,
    상기 핀에서의 상기 리세스의 측벽들 각각은 적어도 하나의 스텝을 포함하는
    반도체 구조물.
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