JP4950892B2 - Ｕゲートトランジスタ及び製造方法 - Google Patents

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Description

本発明の実施の形態は包括的には、半導体製造の分野に関し、より具体的には、半導体トランジスタ構造及びその製造方法に関する。
集積回路は、無数の金属酸化膜半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）を含む。そのようなトランジスタは、そのドーパントの導電型に応じて、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを含むことができる。ＭＯＳトランジスタの寸法が絶えず小型化していることが、過去二十年にわたって、マイクロエレクトロニクス及びコンピュータ産業の成長を大きく促してきた。ＭＯＳＦＥＴを小型化する場合の主な制約要因は、短チャネル効果、たとえばチャネル長を短くする際の閾値電圧ロールオフ、及びドレイン誘起障壁低下（「ＤＩＢＬ」）である。ソース領域とドレイン領域との間のトランジスタチャネルの長さを短くすることに起因する短チャネル効果は、半導体トランジスタの性能を大幅に劣化させる可能性がある。短チャネル効果によって、トランジスタの電気的特性、たとえば閾値電圧、閾値下の電流、及び閾値を超える電流−電圧特性を、ゲート電極上のバイアスで制御するのが難しくなる。
図１は、従来技術のプレーナＭＯＳＦＥＴ構造１００の断面図を示す。単結晶シリコン基板１０１上にシリコン層１０２をエピタキシャル成長させる。隣接する集積回路デバイスを分離するためのフィールド分離領域１０３が、シリコン層１０２内に形成される。その後、ゲート誘電体１０４及びゲート電極１０５がシリコン層１０２上に堆積される。シリコンの層内にイオンが注入され、ゲート電極１０５の両側にソース延在領域１０６及びドレイン延在領域１０７が形成される。ソース延在領域１０６及びドレイン延在領域１０７は浅い接合部であり、マイクロメートル以下又はナノメートルの寸法を有するＭＯＳＦＥＴ構造１００内の短チャネル効果を最小限に抑える。スペーサ１０８が、ゲート電極１０５及びゲート誘電体１０４の両側に堆積される。スペーサ１０８は、ゲート電極１０５及びゲート誘電体１０４の側面を覆うと同時に、シリコン層１０２の上側表面のゲート電極１０５に隣接する部分及びその両側にある部分も覆う。スペーサ１０８が窒化シリコン（「Ｓｉ３Ｎ４」）を含む場合には、スペーサライナ酸化物１０９が、スペーサ１０８と、ゲート電極１０５及びゲート誘電体１０４の両側との間のバッファ層として堆積される。ソースコンタクト１１１を有するソースコンタクト接合部１１０及びドレインコンタクト１１３を有するドレインコンタクト接合部１１２が、ゲート電極１０５の両側において、シリコン層１０２内に形成される。比較的大きなサイズのソースコンタクト１１１及びドレインコンタクト１１３がそれぞれその中に形成され、ＭＯＳＦＥＴ構造１００のそれぞれドレイン及びソースに対して低抵抗で接触できるように、ソースコンタクト接合部１１０及びドレインコンタクト接合部１１２は深い接合部として形成される。ポリシリコンゲート電極の場合、ゲートシリサイド１１４がゲート電極１０５上に形成され、ＭＯＳＦＥＴ構造１００のゲートと接触できるようにする。
図２は、トリゲート・トランジスタ構造２００の斜視図であり、それは、トランジスタの電気的特性の制御を改善する。トリゲート・トランジスタ構造２００は、ゲート電極２０４の両側にあるフィンボディ２０３内に形成されるソース領域２０１及びドレイン領域２０２を有する。フィンボディ２０３は、シリコン基板２０７上にある絶縁層２０６の上側表面上に形成される。ゲート電極２０４が、その下にあるゲート誘電体２０５とともに、フィンボディ２０３の一部の上側２０８と、その両側にある２つの側壁２０９とを覆う。トリゲート・トランジスタ構造２００は、フィンボディ２０３の一部の上側２０８及び両側にある２つの側壁２０９に沿って、導電チャネルを与える。これは、電気信号が進行するために利用することができる空間を実効的に３倍にし、それにより、より高い電力を用いることなく、トリゲート・トランジスタに、従来のプレーナトランジスタよりも大幅に高い性能を与える。フィンボディ２０３の２つの隣接する側面上にあるゲートを有するゲート電極２０４の角２１１は、トランジスタの電気的特性の制御を高める。低いゲート電圧では、トリゲート・トランジスタの角部分の性能が、電流−電圧（「Ｉｄ−Ｖｇ」）特性を支配する。しかしながら、閾値電圧より高い電圧では、トリゲートボディの角以外の部分がターンオンし、トランジスタの動作において支配的になる。しかしながら、トリゲートボディの角以外の部分は、トリゲートボディの角部分よりも、短チャネル効果をはるかに制御しにくく、それにより、トリゲート・トランジスタの性能を劣化させる。
本発明は、添付図中の図において例示として示されるが、それは制限するものではない。なお、図面においては、類似の参照符号は類似の構成要素を示す。
以下の説明では、本発明の複数の実施形態のうちの１つ又は複数の実施形態を完全に理解してもらうために、具体的な材料、ドーパント濃度、構成要素の寸法等の数多くの具体的な細かい事柄が述べられる。しかしながら、これらの具体的な細かい事柄を用いることなく、本発明の１つ又は複数の実施形態を実施できることは当業者には明らかであろう。他の事例では、その説明を不必要にわかりにくくするのを避けるために、半導体製造工程、技法、材料及び装置等は詳細には記述されていない。当業者であれば、記述される事柄を用いれば、むやみに実験をすることなく、適当な機能を実施することができるであろう。
本発明の特定の例示的な実施形態が添付の図面に記載及び図示されるが、そのような実施形態が単なる例示であり、本発明を限定しないこと、及び当業者であれば変更形態を思いつくことができるので、本発明が図示及び記述される具体的な構成及び配列には限定されないことは理解されたい。
本明細書全体を通して、「一実施形態」、「別の実施形態」又は「或る実施形態」と呼ぶことは、その実施形態に関連して記述される特定の特徴、構造又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して、種々の場所において、「一実施形態の場合に」又は「或る実施形態の場合に」という言い回しが現われても、必ずしも全てが同じ実施形態を参照しているとは限らない。さらに、それらの特定の特徴、構造又は特性は、１つ又は複数の実施形態において、任意の適当な態様で組み合わせることができる。
さらに、本発明の態様は、１つの開示される実施形態の全ての特徴よりも少ない中にある。したがって、添付の特許請求の範囲は、この「詳細な説明」の項の中にはっきりと援用されており、各請求項がそのままで、本発明の別個の実施形態として成り立つ。本発明がいくつかの実施形態に関して記述されているが、本発明は記述される実施形態には限定されず、添付の特許請求の範囲の精神及び範囲の中で変更及び変形して実施できることは当業者には理解されよう。したがって、その記述は、限定でなく、例示と見なされるべきである。
本明細書において、短チャネル性能を改善した非プレーナ半導体トランジスタ構造及びそれらの信頼性のある製造方法が記述される。図４は、本発明の一実施形態による、角以外の部分よりも、角の部分の割合が高い、非プレーナＵゲート半導体トランジスタ構造３００の斜視図である。図４に示されるように、ゲート誘電体層３６２及びゲート電極３６３が、基板３６０上にある絶縁層３０１上のフィン３０５の一部の上に形成され、ソース領域４０３及びドレイン領域４０４が、フィン３０５の両側に形成される。図４に示されるように、ゲート電極３６３は、ゲート誘電体層３６２とともに、フィン３０５の一部の上側表面３０６及び反対の位置にある２つの側壁３０７、並びにフィン３０５の中にある凹部３１９の一部の底面３２０及び向かい合って位置する２つの側壁３６４を覆い、電気信号が進行するために利用することができる空間を実効的に増やす。トランジスタ構造の数多く存在する角部分が、デバイスの電気的特性の短チャネル制御を改善する。電流−電圧特性は、ゲート電圧範囲全体にわたって、デバイスの角部分の性能によって支配され、短チャネル効果が最小限に抑えられ、閾値下の電流及び駆動電流が最適化される。非プレーナＵゲート半導体トランジスタ構造３００は、第１の絶縁層上に半導体材料のフィンを形成することによって製造され、フィンの上にはマスク層が形成される。フィンの上側表面とマスク層との間にバッファ層が形成される。次に、マスク層上に保護層が形成され、保護層は、マスク層の上側表面と、マスクの反対の位置にある２つの側壁と、フィンの反対の位置にある２つの側壁と、第１の絶縁層のフィンの両側にある部分とを覆う。その後、第２の絶縁層が保護層上に形成される。次に、第２の絶縁層が平坦化され、マスク層の上側表面が露出し、第１の絶縁層のフィンの両側にある部分の上にある保護層を覆う第２の絶縁層の上側表面が、マスク層の上側表面と概ね同一平面を成すようにする。さらに、マスク層が除去され、バッファ層によって覆われているフィンの上側表面を露出させる。その後、保護層に隣接するバッファ層上にスペーサが形成される。次に、フィン内に凹部が形成され、その凹部は底面と、底面に対して垂直に向かい合っている２つの側壁とを有する。さらに、フィンの上側表面及び反対の位置にある２つの側壁、並びにフィン内の凹部の底面及び向かい合っている２つの側面の上にゲート誘電体層が形成される。次に、ゲート誘電体層上にゲート電極が形成される。次に、ゲート電極の両側にソース領域及びドレイン領域が形成される。一実施形態の場合、凹部の向かい合っている２つの各側壁に少なくとも１つの段が形成される。その工程は、直角を成す１組の角を有するＵ字形の非プレーナ半導体トランジスタ構造を確実に提供する。実効的には、このトランジスタ構造内の最大ゲート制御下での角の数は、標準的なトリゲート・トランジスタと比較して少なくとも２倍であり、角以外の部分がトランジスタ性能に寄与するのを大幅に低減する。向かい合っている各側壁の内側及び外側の両方に、及びフィン内の凹部の底面上に形成されるゲート電極が、Ｕゲートトランジスタ構造のチャネルの完全空乏を提供する。さらに、Ｕ字形トランジスタ構造の両側にある２つの各側壁上のゲートは、トリゲート・トランジスタの単一のフィンの２つの両側にあるゲートよりも互いに大きく接近しているので、Ｕ字形トランジスタ構造の角以外の特性も最大にされる。さらに、Ｕ字形トランジスタ構造内を電気信号が進行するために利用することができるエリアが、トリゲート・トランジスタ構造と比較して大幅に増加する。結果として、多数の角を有するＵ字形トランジスタ構造は、トランジスタの全性能を少なくとも１０％だけ改善する。たとえば、Ｕ字形トランジスタ構造のＤＩＢＬパラメータは、任意のゲート長において、トリゲート・トランジスタ構造のＤＩＢＬパラメータよりも大幅に小さく、０ｍＶ／Ｖの理論的な限界に近づく。
図３Ａは、本発明の一実施形態による、Ｕゲートトランジスタを製造するための半導体構造３００の断面図を示す。図３Ａに示されるように、半導体構造３００は、基板３６０上にある絶縁層３０１上に形成される半導体材料の層３０２を含む。図３Ａに示されるように、一実施形態の場合に、半導体材料の層３０２は、単結晶シリコンの基板３６０を覆う絶縁層３０１上に形成される。一実施形態の場合に、絶縁層３０１上に堆積される層３０２は単結晶シリコン（「Ｓｉ」）であり、シリコンの基板３６０上の絶縁層３０１は埋込酸化物である。より具体的には、絶縁層３０１は、二酸化シリコンを含む。代替的な実施形態では、絶縁層３０１は、サファイア、二酸化シリコン、窒化シリコン若しくは他の絶縁材料のいずれか１つ、又はそれらの組み合わせにすることができる。図３Ａに示されるように、単結晶シリコンの層３０２と、シリコンの基板３６０との間に狭持される絶縁層３０１は、シリコン・オン・インシュレータ（ＳＯＩ）基板３６１を形成する。ＳＯＩ基板は、当該技術分野において既知の技法のうちのいずれか１つ、たとえば、酸素注入による分離（ＳＩＭＯＸ）、水素注入及び分離手法（ＳｍａｒｔＣｕｔ（登録商標）とも呼ばれる）等によって製造することができる。一実施形態では、埋込酸化物の絶縁層３０１上に形成される単結晶シリコンの層３０２の厚みは、概ね２０ｎｍ〜２００ｎｍの範囲内にある。より具体的には、絶縁層３０１上の層３０２の厚みは、３０ｎｍ〜１５０ｎｍである。代替の実施形態の場合、基板３６０は、ＩＩＩ−Ｖ又は他の半導体、たとえば、リン酸インジウム、ガリウムヒ素、窒化ガリウム、及び炭化シリコンを含むことができる。
次に、層３０２の上に、又はその上方にマスク層３０４が形成される。一実施形態では、層３０２とマスク層３０４との間にバッファ層３０３を形成して、層３０２とマスク層３０４との間の移行を円滑にする。一実施形態では、絶縁層３０１上にある単結晶シリコンの層３０２上に形成されるマスク層３０４はハードマスク層である。一実施形態では、二酸化シリコン（「ＳｉＯ２」）のバッファ層３０３が、単結晶シリコンの層３０２と、窒化シリコン（「Ｓｉ３Ｎ４」）のマスク層３０４との間に形成される。一実施形態では、マスク層３０４と層３０２との間に狭持されるバッファ層３０３の厚みは、概ね１ナノメートル〜１５ナノメートル（１０オングストローム〜１５０オングストローム）の範囲内にある。より具体的には、バッファ層３０３の厚みは約３ナノメートル（約３０オングストローム）である。一実施形態では、層３０２上のマスク層３０４の厚みは概ね２０ナノメートル（「ｎｍ」）〜２００ｎｍの範囲内にある。より具体的には、単結晶シリコンの層３０２上の窒化シリコンのマスク層３０４の厚みは約１５０ｎｍである。マスク層３０４及びバッファ層３０３は、化学気相成長（「ＣＶＤ」）技法のような、半導体製造の当業者に既知の技法を用いて、層３０２上に堆積することができる。
図３Ｂは、基板３０６上にある絶縁層３０１上の層３０２からフィンを形成するために、パターニングして、その後、所定の幅３３０及び長さ（図示せず）までエッチングした後の、層３０２上に堆積されるマスク層３０４及びバッファ層３０３を示す。層３０２上に堆積されるマスク層３０４及びバッファ層３０３のパターニング及びエッチングは、半導体製造の当業者に既知の技法によって実行することができる。
次に、層３０２がパターニングされ、その後、エッチングされて、絶縁層３０１上にフィンが形成される。図３Ｃは、絶縁層３０１上にある層３０２からフィン３０５を形成した後の、半導体構造３００の断面図を示す。図３Ｃに示されるように、幅３３０、長さ（図示せず）及び高さ３１８を有するフィン３０５は、上側表面３０６と、反対の位置にある２つの側壁３０７とを備える。一実施形態では、バッファ層３０３が、フィン３０５の上側表面３０６と、マスク層３０４との間に堆積される。一実施形態では、フィン３０５の幅３３０は、概ね２０ｎｍ〜１２０ｎｍの範囲にすることができ、フィン３０５の高さは、概ね２０〜１５０ｎｍの範囲にすることができる。一実施形態では、層３０２からのフィン３０５は、フォトリソグラフィ技法の最も小さなフィーチャによって規定されるサイズまで、パターニングされ、エッチングされる。一実施形態では、埋込酸化物の絶縁層３０１上にある単結晶シリコンの層３０２は、半導体製造の当業者に既知の技法を用いて、パターニングし、エッチングすることができる。
図３Ｄは、フィン３０５上に保護層３０８を形成した後の、半導体構造３００の断面図を示す。図３Ｄに示されるように、保護層３０８は、フィン３０５の反対の位置にある２つの側壁３０７と、マスク層３０４の上側３１１及び反対の位置にある２つの側壁３３１と、絶縁層３０１のフィン３０５の両側にある部分３０９とを覆う。一実施形態では、保護層３０８をフィン３０５上に形成して、後続のエッチング中に、反対の位置にある側壁３０７及び部分３０９がアンダーカットされるのを防ぐ。一実施形態では、保護層３０８は、マスク層３０４のエッチング速度と比較して大幅に遅いエッチング速度を有し、その工程における後の時点で、マスク層３０４が選択的にエッチングされ、保護層３０８が無傷のままであるようにする。より具体的には、保護層３０８のエッチング速度は、マスク層３０４のエッチング速度よりも約１０倍だけ遅い。一実施形態では、単結晶シリコンのフィン３０５及びＳｉ３Ｎ４のマスク層３０４を覆う保護層３０８は、炭素をドーピングした窒化シリコン（「Ｓｉ３Ｎ４：Ｃ」）を含む。より具体的には、窒化シリコン内の炭素の含有量は、約３〜５原子パーセントである。より具体的には、Ｓｉ３Ｎ４のマスク層３０４の高温リン酸によるエッチング速度は約５ナノメートル／分（約５０オングストローム／分）であるのに対して、マスク層３０４を覆うＳｉ３Ｎ４：Ｃの保護層３０８のエッチング速度は約０．５ナノメートル（約５オングストローム／分）であり、その工程における後の時点で、Ｓｉ３Ｎ４：Ｃの保護層３０８を保持しながら、Ｓｉ３Ｎ４のマスク層３０４が選択的にエッチングされて除去されるようになる。一実施形態では、単結晶シリコンのフィン３０５及びＳｉ３Ｎ４のマスク層３０４上に堆積されるＳｉ３Ｎ４：Ｃの保護層３０８の厚みは約２ナノメートル〜１０ナノメートル（約２０オングストローム〜１００オングストローム）である。保護層３０８は、半導体製造の当業者に既知の技法を用いて、フィン３０５上に堆積することができる。
図３Ｅは、保護層３０８上に絶縁層３１０を形成した後の、半導体構造３００の断面図を示す。図３Ｅに示されるように、絶縁層３１０は、マスク層３０４の上側表面３１１が見えるようにして、保護層３０８を覆う。一実施形態では、単結晶シリコンのフィン３０５及びＳｉ３Ｎ４のマスク層３０４を覆うＳｉ３Ｎ４：Ｃの保護層上にある絶縁層３１０は二酸化シリコン（「ＳｉＯ２」）である。絶縁層３１０は、保護層上に全面堆積することによって形成され、その後、たとえば、化学機械研磨（「ＣＭＰ」）によって研磨して、マスク層の上側表面３１１から絶縁層３１０及び保護層３０８の一部を除去することができ、図３Ｅに示されるように、マスク層３０４の上側表面３１１が、絶縁層３１０の上側表面３１３と概ね同一平面を成すようにする。Ｓｉ３Ｎ４：Ｃの保護層上に二酸化シリコンの絶縁層を堆積することは、半導体製造の当業者に既知の技法を用いて実行することができる。
図３Ｆは、マスク層３０４を除去した後の半導体構造３００の断面図である。図３Ｆに示されるように、マスク層３０４がバッファ層３０３の上側表面３１４から選択的に除去され、絶縁層３１０、及びフィン３０５の両側にある保護層３０８は無傷のままである。それゆえ、マスク層３０４の厚みによって規定される保護層３０８の露出した部分３３４の高さ３２４は保持され、その工程における後の時点で、フィン３０５内に形成される凹部の所定の深さを確保する。一実施形態では、マスク層３０４は、保護層３０８及び絶縁層３１０に対して極めて高い選択性を有する化学薬品によるウエットエッチングによって、バッファ層３０３から除去することができ、それは、その化学薬品が、保護層３０８及び絶縁層３１０ではなく、主にマスク層３０４をエッチングすることを意味する。一実施形態の場合、保護層３０８及び絶縁層３１０に対するマスク層３０４のエッチング速度の比は、約１０：１である。一実施形態の場合に、高温リン酸によるウエットエッチングによって、Ｓｉ３Ｎ４：Ｃの保護層３０８及びＳｉＯ２の絶縁層３１０を保持しながら、ＳｉＯ２のバッファ層３０３の上側表面３１４から、Ｓｉ３Ｎ４のマスク層３０４を選択的にエッチングして、除去することができる。
次に、フィン３０５上にスペーサ３１５が形成される。図３Ｇは、フィン３０５上にスペーサ３１５を形成した後の半導体構造３００の断面図である。図３Ｇに示されるように、スペーサ３１５は、保護層３０８に隣接し、バッファ層３０３の上側表面３１４の部分と、保護層３０８の露出した部分３３４とを覆う。一実施形態の場合に、バッファ層３０３の上側表面３１４を覆う各スペーサ３１５の幅３４３は、その工程における後の時点で形成されるフィン３０５内の凹部の幅を決定する。一実施形態では、スペーサ３１５は、窒化シリコンを含み、ＳｉＯ２のバッファ層３０３上に形成され、炭素をドーピングした窒化シリコンの保護層３０８の露出した部分３３４を覆う。保護層３０８上にスペーサ３１５を形成しても、スペーサ３１５のプロファイルは劣化しない。安定したプロファイルを有するそのようなスペーサ３１５は、その工程における後の時点で、フィン３０５内に形成される凹部の幅及び凹部の側壁の厚みを正確に制御できるようにする。一実施形態の場合に、スペーサ３１５を形成するために、最初に、スペーサ材料、たとえば窒化シリコンの層が、開口部３１６内に、バッファ層３０３の上側表面３１４上に所定の厚みまでコンフォーマルに堆積され、保護層３０８の側面部分を覆う。一実施形態では、開口部３１６内に、バッファ層３０３の上側表面３１４上にコンフォーマルに堆積されるスペーサ材料の厚みが、スペーサ３１５の幅３４３を決定する。その後、スペーサ材料の層が、たとえば、反応性イオンエッチング（「ＲＩＥ」）技法によって選択的に異方性エッチングされ、スペーサ３１５が形成される。そのようなスペーサ３１５を形成するための工程は、トランジスタ製造の当業者には既知である。一実施形態では、各スペーサ３１５の幅３４３は、フィン３０５の幅３３０の約３分の１である。より具体的には、フィン３０５の幅３３０が概ね２０ｎｍ〜１２０ｎｍの範囲にある場合には、各スペーサ層３１５の幅３４３は、概ね６ｎｍ〜４０ｎｍの範囲内にある。
図３Ｈは、フィン３０５内に凹部３１９を形成した後の半導体構造３００の断面図である。図３Ｈに示されるように、フィン３０５内の凹部３１９は、底面３２０と、向かい合っている２つの柱３２１を形成する、向かい合っている２つの側壁とを有する。一実施形態の場合に、向かい合っている２つの柱３２１はそれぞれ、底面３２０に対して直角を成して垂直に配置され、向かい合っている２つの柱３２１のそれぞれと底面３２０との間に直角を有する角３２２を形成する。凹部３１９の向かい合っている２つの柱３２１のそれぞれの厚み３４２は、各スペーサ３１５の幅３４３によって制御される。スペーサ３１５は保護層３０８上に形成されるので、スペーサ３１５の厚み及びプロファイルは劣化することはなく、スペーサ３１５は、凹部３１９の向かい合っている２つの柱３２１のそれぞれの厚み３４２を正確に制御できるようにする。一実施形態の場合、底面３２０の厚みは、各スペーサ３１５の高さ３５０によって制御され、各スペーサ３１５が高くなるほど、薄い底面３２０を作り出すことができる。図３Ｇを参照すると、一実施形態の場合に、フィン３０５の厚みに対するスペーサ３１５の高さ３１７は、概ねそれぞれ１：１〜５：１の範囲内にある。より具体的には、スペーサ３１５の高さ３１７は３０ｎｍ〜１５０ｎｍである。一実施形態では、フィン３０５内の凹部３１９は、半導体製造の当業者に既知の技法のうちの１つ、たとえばＲＩＥ技法によって形成される。一実施形態では、フィン３０５内の凹部３１９は、フィン３０５の表面から、所定の深さまで下方にエッチングされ、完全に空乏したトランジスタチャネルが形成される。一実施形態では、フィン３０５内の凹部３１９の所定の深さは、エッチング時間によって制御される。一実施形態では、凹部３１９は、３０ナノメートル〜１００ナノメートル（３００オングストローム〜１０００オングストローム）の所定の深さまで下方にエッチングされることができる。一実施形態では、凹部３１９の所定の深さは、フィン３０５の厚み３１８の０．５〜０．８であり、完全に空乏したトランジスタチャネルが形成される。一実施形態では、底面３２０の厚み３４４は概ね５ナノメートル〜１５ナノメートル（５０オングストローム〜１５０オングストローム）の範囲内にある。別の実施形態では、所定の深さは、凹部の幅３２３に等しく、完全に空乏したトランジスタチャネルが形成される。一実施形態では、完全に空乏したトランジスタチャネルを形成するために、凹部３１９の底面３２０の厚み３４４は、向かい合っている２つの柱３２１のそれぞれの厚み３４２の少なくとも２分の１よりも薄い。より具体的には、底面３２０の厚みは約１０ナノメートル（約１００オングストローム）にすることができ、向かい合っている２つの柱３２１のそれぞれの厚みは約２０ナノメートル（約２００オングストローム）にすることができる。
次に、図３Ｉに示されるように、絶縁層３１０が保護層３０８から選択的に除去され、絶縁層３０１は無傷のままである。絶縁層３１０を除去する間に絶縁層３０１を保持することは、その工程における後の時点において、ポリシリコンストリンガが形成されるのを避けるのに重要である。その後、保護層３０８が、フィン３０５、スペーサ３１５の外側側壁３２５、及び絶縁層３０１のフィン３０５の両側にある部分から選択的に除去され、フィン３０５及び絶縁層３０１は無傷のままであり、フィン３０５の反対の位置にある２つの側壁３０７の垂直状態が保たれる。図３Ｉは、図３Ｈに類似であるが、絶縁層３０１の部分３０９及びフィン３０５から、絶縁層３１０及び保護層３０８を除去した後の図である。一実施形態では、二酸化シリコンの絶縁層３１０は、フッ化水素酸（「ＨＦ」）を用いて、Ｓｉ３Ｎ４：Ｃの保護層３０８から除去することができ、Ｓｉ３Ｎ４：Ｃの保護層３０８は、半導体製造技術分野において既知の技法を用いて、高温リン酸によって、単結晶シリコンのフィン３０５から、及び埋込酸化物の絶縁層３０１から除去することができる。
図３Ｊは、絶縁層３０１上にあるフィン３０５からスペーサ３１５及びバッファ層３０３を除去した後の半導体構造３００の断面図である。一実施形態の場合に、次に、スペーサ３１５及びバッファ層３０３が、半導体製造技術の専門家に既知の技法を用いて、それぞれ高温リン酸及びフッ化水素酸によって、フィン３０５から除去される。絶縁層３０１上にあるフィン３０５は、Ｕ字形を有し、トリゲート半導体構造と比較して角３４５の数が増えている。
図３Ｋは、次に、フィン３０５の一部の上にゲート誘電体層３６２及びゲート電極３６３を形成した後の半導体構造３００の断面図である。図３Ｋを参照すると、ゲート電極３６３は、ゲート誘電体層３６２とともに、基板３６０上にある絶縁層３０１上のフィン３０５の上側表面３０６及び反対の位置にある２つの側壁３０７と、凹部３１９の一部の底面３２０及び向かい合っている２つの側壁３６４とを覆い、電気信号が進行するために利用することができる空間を実効的に増やす。また、Ｕ字形の半導体トランジスタ構造３００は、トリゲート・トランジスタ構造と比較して最大ゲート制御下での角の数を実効的に２倍にし、それによりトランジスタの角以外の構成要素が大幅に減少し、結果として、短チャネル制御を改善する。
ゲート誘電体層３６２は、トランジスタ製造の当業者に既知である、堆積技法及びパターニング技法によって、フィン３０５上に形成することができる。一実施形態の場合に、ゲート誘電体層３６２は、たとえば、二酸化シリコン（「ＳｉＯ２」）、酸窒化シリコン（「ＳｉＯｘＮｙ」）、又は窒化シリコン（「Ｓｉ３Ｎ４」）を含むことができる。別の実施形態の場合には、ゲート誘電体層３６２は、ＳｉＯ２の誘電率よりも高い誘電率ｋを有する遷移金属の酸化物、たとえば、酸化ジルコニウム（「ＺｒＯ２」）、酸化ハフニウム（「ＨＦＯ２」）、酸化ランタン（「Ｌａ２Ｏ３」）を含むことができる。一実施形態の場合、高ｋの誘電体層は、原子層堆積（「ＡＬＤ」）技法を用いて、フィン３０５上に形成することができる。一実施形態の場合、ゲート誘電体層３６２の厚みは約０．５ナノメートル〜約１０ナノメートル（約５オングストローム〜１００オングストローム）にすることができる。
一実施形態の場合に、その後、ゲート電極３６３が、トランジスタ製造の当業者に既知の、堆積技法及びパターニング技法によって、ゲート誘電体層３６２上に形成されることができる。一実施形態の場合に、ゲート誘電体層３６２上に形成されるゲート電極３６３の厚みは、５０ナノメートル〜３５０ナノメートル（５００オングストローム〜３５００オングストローム）である。代替の実施形態の場合に、ゲート誘電体層３６２上に形成されるゲート電極３６３は、限定はしないが、金属、ポリシリコン、ポリシリコンゲルマニウム、窒化物及びそれらの任意の組み合わせにすることができる。
次に、図４を参照すると、先端延長部（図示せず）を有するソース領域４０３及びドレイン領域４０４が、フィン３０５の両側に形成される。ソース領域４０３及びドレイン領域４０４は、トランジスタ製造の当業者に既知の技法のうちの１つを用いて形成することができる。一実施形態の場合、ゲート領域３６３の両側にあるフィン３０５内のソース領域４０３及びドレイン領域４０４は、ゲート電極３６３をマスクとして用いてフィン３０５の両側にそれぞれのドーパントのイオンを与えるイオン注入技法を用いて形成することができる。
図５Ａは、本発明の一実施形態による、多段Ｕゲートトランジスタを製造するための半導体構造５００の断面図を示す。半導体構造５００は、図３Ａ〜図３Ｈに関して先に説明された工程を用いて形成される。図５Ａに示されるように、半導体構造５００は、絶縁層５０３上に形成される半導体材料のフィン５０２内に凹部５０１を含む。凹部５０１は、底面５２１と、向かい合っている２つの側壁５０４とを有する。保護層５０５が、フィン５０２の側壁と、絶縁層５０３のフィン５０２の両側にある部分とを覆う。絶縁層５１１が、フィン５０２の両側にある保護層５０５の部分上に形成される。スペーサ５０６が、保護層５０５に隣接して、フィン５０２の上側表面上に形成される。一実施形態の場合、バッファ層５０７が、フィン５０２の上側表面と、各スペーサ５０６との間に堆積される。一実施形態の場合、凹部５０１は、フィン５０２の上側表面から、フィン５０２の厚み５２８の約３分の１まで下方にエッチングされる。
図５Ｂは、所定の幅までスペーサ５０６のサイズを小さくして、フィン５０２の上側表面のバッファ層５０７によって覆われている部分５０９を露出させた後の、図５Ａに類似の図である。一実施形態の場合、スペーサ５０６は、所定の幅５２０まで小さくされ、その幅は、後に形成されることになる段の数によって決定される。一実施形態の場合、小さくした後のスペーサ５０６の幅５２０は、約３０％だけ減少する。一実施形態の場合、スペーサ５０６を小さくすることは、エッチング、たとえば、ドライエッチング又はウエットエッチングによって実行される。一実施形態の場合、スペーサ５０６を小さくすることは、高温リン酸によるウエットエッチングによって実行される。一実施形態の場合、図５Ｂに示されるように、パッシベーション層５０８が、スペーサ５０６を小さくした後の凹部５０１の底面５２１及び側壁５０４の部分の上に堆積され、フィン５０２を後にエッチングするためのエッチストップ層としての役割を果たす。別の実施形態の場合、ドライプラズマエッチングを用いて、スペーサ５０６を小さくするとき、スペーサ５０６を小さくする前の凹部５０１の底面５２１及び向かい合っている２つの側壁５０４の部分の上にパッシベーション層５０８が堆積され、たとえばドライプラズマエッチング中にフィン５０２のボディに窪みができるのを防ぐとともに、その工程における後の時点において、凹部５０１の側壁内に段を形成するときにエッチストップとしての役割を果たす。一実施形態の場合、シリコンのフィン５０２内に形成される凹部５０１の底面５２１上、及び向かい合っている２つの側壁５０４の一部の上に堆積されるパッシベーション層５０８は、酸化物を含む。一実施形態の場合、パッシベーション層５０８の厚みは、概ね１ナノメートル〜５ナノメートル（１０オングストローム〜５０オングストローム）の範囲にある。一実施形態の場合、パッシベーション層５０８は、トランジスタ製造の当業者に既知の技法のうちの１つによって、凹部の底面上に堆積される。
図５Ｃは、バッファ層５０７によって覆われているフィン５０２の上側表面の露出した部分５０９をエッチングにより除去し、フィン５０２内の凹部５０１の側壁内に段５１０を形成した後の、図５Ｂに類似の図である。一実施形態の場合、バッファ層５０７によって覆われている露出した部分５０９は、フィン５０２の上側から所定の深さまで下方に異方性エッチングされると同時に、所定の幅まで横方向に後退し、各段５０１が形成される。一実施形態の場合、各段５１０では、深さ５２０対幅５３０のアスペクト比を、概ね１：１〜３：１の範囲にすることができる。より具体的には、各段５１０は、約１：１の深さ対幅のアスペクト比を有する。一実施形態の場合、二酸化シリコンのバッファ層５０７によって覆われているシリコンのフィン５０２の上側表面の露出した部分５０９は、半導体製造の当業者に既知のＲＩＥ又はウエットエッチング技法のうちのいずれか１つを用いて、エッチングにより除去される。一実施形態の場合、凹部５０１の底面及び側壁の部分の上にパッシベーション層５０８を堆積すること、スペーサ５０６のサイズを小さくして、フィンの上側表面のバッファ層によって覆われている部分を露出させること、及びフィンの上側から所定の深さまで下方に、且つ所定の幅まで横方向に、フィン５０２の上側表面の露出した部分５０９をエッチングにより除去することは、凹部５０１の側壁５０４内に所定の数の段が形成されるまで、連続して繰り返される。
図５Ｄは、凹部５０１の底面５２１及び向かい合っている２つの側壁５０４の部分からパッシベーション層５０８を除去し、保護層５０５から絶縁層５１０を除去し、さらに、フィン５０２、及び絶縁層５０３のフィン５０２の両側にある部分から保護層５０５を除去した後の、半導体構造５００の断面図である。一実施形態の場合、シリコンのフィン５０２内の凹部５０１の底面５２１、及び向かい合っている２つの側壁５０４の部分から酸化物のパッシベーション層を除去することは、たとえば、高温リン酸でエッチングすることによって実行される。保護層５０５から絶縁層５１１を除去すること、並びにフィン５０２、及び絶縁層５０３のフィン５０２の両側にある部分から保護層５０５を除去することは、図３Ｉに関して先に説明されている。
図５Ｅは、図３Ｊに関して先に説明されたように、その後、フィン５０２からスペーサ５０６及びバッファ層５０７を除去した後の、半導体構造５００の断面図である。図５Ｅに示されるように、フィン５０２の垂直な側壁は、フィン５０２の上側表面とともに１組の角５１２を形成し、側壁５０４は、凹部５０１の底面５２１とともに、及び段５１０とともに１組の角５１３を形成し、角５１３の数は、角５１２の数よりも多い。角５１３の数は、先に説明されたように、凹部の側壁内に段５１０を繰返し形成することによって増加し、Ｕゲートトランジスタ構造の、角以外の部分に対する角の部分を大幅に増やすことができる。
図６は、本発明の一実施形態による、多角Ｕゲート半導体トランジスタ構造６００の斜視図である。多角Ｕゲート半導体トランジスタ構造６００は、絶縁層５０３上にあるフィン５０２の部分の上に後に形成されるゲート誘電体層６０１及びゲート電極６０２と、フィン５０２の両側において形成されるソース領域６０３及びドレイン領域６０４とを備え、凹部５０１の各側壁は段６０５を含む。図６に示されるように、ゲート電極６０２は、誘電体層６０１とともに、フィン５０２の部分の上側表面及び反対の位置にある２つの側壁と、フィン５０２内の凹部５０１の部分の底面及び向かい合っている側壁とを覆い、向かい合っている側壁はそれぞれ段６０５を含む。段状の側壁を有するＵ字形の多角半導体トランジスタ構造６００は、最大ゲート制御下で角の数をさらに増やし、それにより、トランジスタの角以外の構成要素をさらに削減する。一実施形態の場合、Ｕゲートトランジスタ構造のＩ−Ｖ特性の角部分は、角以外の部分よりも、少なくとも１０％だけ大きい。
図７Ａは、本発明の一実施形態による、半分にされたフィンを製造するための半導体構造７００の断面図を示す。図７Ａに示されるように、半導体構造７００は、絶縁層７０２上に形成される半導体材料のフィン７０１を備える。保護層７０３が、フィン７０１の側壁と、絶縁層７０２のフィン７０１の両側にある部分とを覆い、フィン７０１の上側表面上に形成される各スペーサ７０４に隣接して配置される。絶縁層７０５が、フィン７０１の両側にある保護層７０３の部分の上に形成される。一実施形態の場合、バッファ層７０６が、フィン７０１の上側表面と、各スペーサ７０４との間に堆積される。半導体構造７００は、図３Ａ〜図３Ｇに関して先に説明された工程を用いて形成される。
図７Ｂは、フィン７０１の上側表面の露出した部分から絶縁層７０２まで下方にフィン７０１をエッチングし、半分にされたフィン７０８を形成して、１回のリソグラフィステップにおいて、フィンの量を２倍にし、フィンピッチを２分の１にした後の、半導体構造７００の断面図である。半分にされたフィン７０８の幅７０９、及び半分にされたフィン７０８間の距離７１０は、スペーサ７０４の厚みによって制御され、リソグラフィ分解能及びマスクフィーチャとは無関係であり、ロバストな製造工程を提供する。一実施形態の場合、半分にされた各フィン７０８は、リソグラフィ限界よりも小さな寸法を有する。フィン７０１を絶縁層まで下方にエッチングすることは、図３Ｈに関して先に説明された工程によって実行される。
図７Ｃは、図３Ｉ及び図３Ｊに関して先に説明された工程を用いて、半分にされた各フィン７０８から、絶縁層７０５、保護層７０３、スペーサ７０４及びバッファ層７０６を除去した後の半導体構造７００の断面図である。図７Ｃに示されるように、２つの半分にされたフィン７０８は、絶縁層７０５上に単一のフィンから形成され、フィンのピッチ７１１を半分にする。一実施形態の場合、図７Ａ〜図７Ｃに関して先に説明された工程を用いて、複数の単一のフィンから、サブリソグラフィ寸法を有する複数の半分にされたフィンを製造することができる。
図８は、本発明の一実施形態による、絶縁層７０２上にある２つの半分にされたフィン７０８がサブリソグラフィ寸法を有する場合の、Ｕゲート半導体トランジスタ構造８００の斜視図である。その後、ゲート誘電体層８０２及びゲート電極８０３が、半分にされた各フィン７０８の一部の上に形成される。ソース領域８０４及びドレイン領域８０５が、半分にされた各フィン７０８のゲート電極８０３の両側に形成される。図８に示されるように、ゲート電極８０３は、ゲート誘電体８０２とともに、半分にされた各フィン７０８の一部の上側表面及び反対の位置にある２つの側壁を覆い、ピッチが２つの半分にされたトリゲート・トランジスタを有する構造を形成する。一実施形態の場合、２つのトリゲート・トランジスタはそれぞれ、サブリソグラフィ寸法を有する。
図９Ａは、サブリソグラフィ寸法の半分にされたフィンを有するトランジスタ構造を製造するための半導体構造９００の断面図を示しており、本発明の一実施形態によれば、半分にされた各フィンは、少なくとも１つの段を含む。半導体構造９００は、絶縁層９０２上にある半分にされたフィン９０１と、半分にされた各フィン９０１の外側側壁９１１と、半分にされた各フィン９０１の外側側壁９１１にある絶縁層９０２の部分とを覆う保護層９０３とを含む。保護層９０３は、半分にされた各フィン９０１の上側表面上に形成される各スペーサ９０４に隣接して配置される。絶縁層９０５が、半分にされた各フィン９０１の外側側壁９１１にある保護層９０３の部分の上に形成される。一実施形態の場合に、バッファ層９０６が、半分にされた各フィン９０１の上側表面と、各スペーサ９０４との間に堆積される。半導体構造９００は、図７Ａ〜図７Ｃに関して先に説明された工程を用いて形成される。
図９Ｂは、スペーサ９０４のサイズを小さくして、半分にされた各フィン９０１の上側表面のバッファ層９０６によって覆われている部分９２１を露出させた後の、半導体構造９００の断面図である。保護層９２２が、半分にされたフィン９０１間の絶縁層９０２の露出した部分の上に堆積され、絶縁層９０２を、その工程における後の時点におけるアンダーカットから保護する。一実施形態の場合に、シリコンの半分にされたフィン９０１間にある埋込酸化物の絶縁層９０２の露出した部分の上に堆積される保護層９２２は、炭素をドーピングした窒化シリコン層である。
図９Ｃは、バッファ層９０６によって覆われている半分にされた各フィン９０１の上側表面の露出した部分９２１をエッチングにより除去し、図５Ｃに関して先に説明された工程を用いて、半分にされた各フィン９０１の内側側壁内に段９３１を形成した後の、半導体構造９００の断面図である。スペーサ９０４のサイズを小さくすることは、図５Ｂに関して先に説明された工程を用いて実行される。一実施形態の場合に、スペーサ９０４のサイズを小さくすることは、半分にされたフィン９０１の側壁内に所定の数の段が形成されるまで、図５Ｃに関して先に説明された工程を用いて連続して繰り返される。
図９Ｄは、図３Ｉ及び図３Ｊに関して先に説明された工程を用いて、２つの半分にされた各フィン９０１及び絶縁層９０２から、絶縁層９０５、保護層９０３、保護層９２２、スペーサ９０４及びバッファ層９０６を除去した後の半導体構造９００の断面図である。図９Ｄに示されるように、２つの半分にされたフィン９０１が絶縁層上に形成され、半分にされた各フィン９０１は段９３１を有する。別の実施形態では、半導体構造９００は、最初に、図５Ａ〜図５Ｄに関して先に説明されたように、凹部の各側壁が少なくとも１つの段を有するようにフィン内に凹部を形成し、その後、図７Ｂに関して先に説明されたように、半分にされたフィンを形成することによって、形成することができる。一実施形態では、図７Ａ〜図７Ｃ及び図５Ａ〜図５Ｄに関して先に説明された工程を用いて、複数の単一のフィンから、少なくとも１つの段を有するとともにサブリソグラフィ寸法を有する複数の半分にされたフィンを製造することができる。
図１０は、サブリソグラフィ寸法の２つの半分にされたフィン１００１を有するＵゲート半導体トランジスタ構造１０００の斜視図であり、絶縁層１００７上にある２つの半分にされた各フィン１００１は、本発明の一実施形態による少なくとも１つの段を有する。その後、２つの半分にされた各フィン１００１の部分上に、ゲート誘電体層１００３及びゲート電極１００４が形成され、段１００２を覆う。２つの半分にされた各フィン１００１のゲート電極１００４の両側には、ソース領域１００５及びドレイン領域１００６が形成される。図１０に示されるように、ゲート電極１００４は、ゲート誘電体層１００３とともに、２つの半分にされた各フィン１００１の一部の上側表面、及び段１００２を含む２つの向かい合っている側壁とを覆い、２つの多角トリゲート・トランジスタ構造を形成する。一実施形態の場合、２つの多角トリゲート・トランジスタ構造は、半分にされたピッチと、サブリソグラフィ寸法とを有する。
従来技術のＭＯＳＦＥＴ構造の断面図である。 従来技術のトリゲート・トランジスタ構造の斜視図である。 本発明の一実施形態による、Ｕゲートトランジスタを製造するための半導体構造の断面図である。 半導体材料の層上に堆積されるマスク層及びバッファ層をパターニングし、エッチングした後の図３Ａに類似の図である。 絶縁層上に半導体材料のフィンを形成した後の、図３Ｄに類似の図である。 フィン上に保護層を形成した後の、図３Ｃに類似の図である。 保護層上に第２の絶縁層を形成した後の、図３Ｄに類似の図である。 マスク層を除去した後の、図３Ｅに類似の図である。 フィン上にスペーサを形成した後の、図３Ｆに類似の図である。 フィン内に凹部を形成した後の、図３Ｇに類似の図である。 第２の絶縁層及び保護層を除去した後の、図３Ｈに類似の図である。 フィンからスペーサ及びバッファ層を除去した後の、図３Ｉに類似の図である。 本発明の一実施形態による、Ｕゲート半導体トランジスタ構造の斜視図である。 本発明の一実施形態による、多段Ｕゲートトランジスタ構造を製造するための半導体構造の断面図である。 スペーサのサイズを小さくして、フィンの上側表面の部分を露出させた後の、図５Ａに類似の図である。 １つの段を形成した後の、図５Ｂに類似の図である。 第２の絶縁層及び保護層を除去した後の、図５Ｃに類似の図である。 フィンからスペーサ及びバッファ層を除去した後の、図５Ｄに類似の図である。 本発明の一実施形態による、凹部の各側壁が少なくとも１つの段を含む、多段Ｕゲート半導体トランジスタ構造の斜視図である。 本発明の一実施形態による、半分されたフィンを製造するための半導体構造の断面図である。 フィンを、上側表面の露出した部分から、第１の絶縁層まで下方にエッチングして、２つの半分にされたフィンを形成した後の、図７Ａに類似の図である。 フィンから第２の絶縁層、保護層、スペーサ及びバッファ層を除去した後の、図７Ｂに類似の図である。 本発明の一実施形態による、サブリソグラフィ寸法を有する２つの半分にされたフィンを有するＵゲート半導体トランジスタ構造の斜視図である。 本発明の一実施形態による、半分にされたフィンがそれぞれ少なくとも１つの段を含む、サブリソグラフィ寸法を有する、２つの半分にされたフィンを製造するための半導体構造の断面図である。 スペーサのサイズを小さくして、半分にされた各フィンの上側表面の部分を露出させた後の、図９Ａに類似の図である。 １つの段を形成した後の、図９Ｂに類似の図である。 ２つの半分にされたフィンから、第２の絶縁層、保護層、スペーサ及びバッファ層を除去した後の、図９Ｃに類似の図である。 本発明の一実施形態による、２つの半分にされたフィンがサブリソグラフィ寸法を有し、それぞれ少なくとも１つの段を有する、Ｕゲート半導体トランジスタ構造の斜視図である。

Claims (17)

  1. 半導体構造を製造する方法であって、
    第１の絶縁層上の一部に、上側にマスク層が形成された半導体材料のフィンを形成する工程と、
    前記マスク層の２つの外側壁及び前記第１の絶縁層の前記フィンの両側にある部分上に、炭素をドーピングした窒化シリコンを含む保護層を堆積する工程と、
    前記保護層上に第２の絶縁層を形成する工程と、
    前記第２の絶縁層を形成する工程の後に、前記マスク層を除去する工程と、
    前記マスク層を除去する工程の後に、前記保護層に隣接する前記フィン上に窒化シリコンを含むスペーサを形成する工程と、
    前記スペーサを形成する工程の後に、前記フィン内に、底面と、向かい合っている内側壁とを有する凹部を形成する工程と
    を含む、
    半導体構造を製造する方法。
  2. 前記フィンの上側表面と前記マスク層との間にバッファ層がある、請求項１に記載の半導体構造を製造する方法。
  3. 前記保護層は前記フィンの２つの外側壁と、前記マスク層の２つの外側壁と、前記第１の絶縁層の前記フィンの両側にある部分とを覆う、請求項２に記載の半導体構造を製造する方法。
  4. 前記保護層は、前記フィンの前記２つの外側壁、及び前記第１の絶縁層の前記フィンの両側にある前記部分がアンダーカットされるのを防ぐ、請求項３に記載の半導体構造を形成する方法。
  5. 前記フィン上に前記第２の絶縁層を形成する工程は、該第２の絶縁層の上側表面が前記マスク層の前記上側表面と概ね同一平面を成すように、前記第２の絶縁層を平坦化する工程を含む、請求項３に記載の半導体構造を形成する方法。
  6. 前記半導体材料の前記フィンを形成する工程は、
    基板上にある前記第１の絶縁層上に前記半導体材料の層を堆積する工程と、
    該半導体材料の該層上に前記マスク層を堆積する工程と、
    該半導体材料の該層上にある前記マスク層をパターニングするとともに、エッチングする工程と、
    前記エッチングする工程の後に、前記半導体材料の前記層をエッチングして、前記フィンを形成する工程と
    を含む、請求項１から５のいずれか一項に記載の半導体構造を製造する方法。
  7. 前記フィンの上側表面及び外側壁と、前記フィン内の前記凹部の前記底面及び前記向かい合っている側壁とを覆うゲート誘電体層を形成する工程と、
    該ゲート誘電体層上にゲート電極を形成する工程と、
    該ゲート電極の両側にある前記フィン内にソース領域及びドレイン領域を形成する工程と
    をさらに含む、請求項１から６のいずれか一項に記載の半導体構造を製造する方法。
  8. 前記スペーサは、前記凹部の前記向かい合っている側壁及び前記底面の厚みを制御する、請求項１から７のいずれか一項に記載の半導体構造を製造する方法。
  9. 前記マスク層を除去する工程は、前記マスク層をエッチングする工程を含み、
    前記マスク層をエッチングする前記工程において、前記保護層のエッチング速度は、前記マスク層のエッチング速度よりも遅い、請求項１から８のいずれか一項に記載の半導体構造を製造する方法。
  10. 前記スペーサの高さは、前記凹部の前記底面の厚みを制御する、請求項１から９のいずれか一項に記載の半導体構造を製造する方法。
  11. 前記スペーサのそれぞれの幅は、前記凹部の前記向かい合っている側壁のそれぞれの厚みを決定する、請求項１から１０のいずれか一項に記載の半導体構造を製造する方法。
  12. 前記凹部の前記底面は、該凹部の前記向かい合っている側壁のそれぞれよりも薄い、請求項１から１１のいずれか一項に記載の半導体構造を製造する方法。
  13. 前記フィン内に前記凹部を形成する工程の後で、前記第２の絶縁層を除去する工程と、
    前記第２の絶縁層を除去する工程の後で、前記スペーサ及び前記バッファ層を除去する工程と、
    をさらに含む、請求項２から５のいずれか一項に記載の半導体構造を製造する方法。
  14. 半導体構造であって、
    上側表面と側壁とを有する、絶縁層上にある半導体材料のフィンを備え、
    前記フィンは、前記上側表面から前記フィンの内側に形成された凹部を有し、
    前記凹部は、底面と、前記底面から前記上側表面の方向に伸びる第１の側壁と、前記第１の側壁から前記側壁の方向に伸びる段面と、前記段面から前記上側表面まで伸びる第２の側壁とで形成される、
    半導体構造。
  15. 前記上側表面上、前記第１の側壁上、前記第２の側壁上、前記底面上、前記段面上、前記側壁上にあるゲート誘電体と、
    前記ゲート誘電体上に形成されるゲート電極と、
    前記ゲート電極の両側に形成されるソース領域及びドレイン領域と
    をさらに含む、請求項１４に記載の半導体構造。
  16. 前記凹部の前記底面から前記フィンの裏面までの距離、及び前記凹部の前記第１の側壁から前記側壁までの距離は、完全に空乏したチャネルを形成するほど十分に短い、請求項１４または１５に記載の半導体構造。
  17. 前記底面と前記第１の側壁とがなす角、前記第１の側壁と前記段面とがなす角、前記段面と前記第２の側壁とがなす角、前記第２の側壁と前記上側表面とがなす角、及び、前記上側表面と前記側壁とがなす角の少なくとも１つは、直角である、請求項１４から１６のいずれか一項に記載の半導体構造。
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Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6960517B2 (en) * 2003-06-30 2005-11-01 Intel Corporation N-gate transistor
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7241649B2 (en) * 2004-10-29 2007-07-10 International Business Machines Corporation FinFET body contact structure
US7271448B2 (en) * 2005-02-14 2007-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple gate field effect transistor structure
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
TW200735222A (en) * 2006-03-15 2007-09-16 Promos Technologies Inc Multi-steps gate structure and method for preparing the same
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
JP2009054946A (ja) * 2007-08-29 2009-03-12 Seiko Instruments Inc 半導体装置とその製造方法
US7629643B2 (en) * 2007-11-30 2009-12-08 Intel Corporation Independent n-tips for multi-gate transistors
US8030163B2 (en) * 2007-12-26 2011-10-04 Intel Corporation Reducing external resistance of a multi-gate device using spacer processing techniques
US7763943B2 (en) * 2007-12-26 2010-07-27 Intel Corporation Reducing external resistance of a multi-gate device by incorporation of a partial metallic fin
US8264048B2 (en) * 2008-02-15 2012-09-11 Intel Corporation Multi-gate device having a T-shaped gate structure
US20090206404A1 (en) * 2008-02-15 2009-08-20 Ravi Pillarisetty Reducing external resistance of a multi-gate device by silicidation
US7800166B2 (en) * 2008-05-30 2010-09-21 Intel Corporation Recessed channel array transistor (RCAT) structures and method of formation
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8053318B2 (en) 2009-06-25 2011-11-08 International Business Machines Corporation FET with replacement gate structure and method of fabricating the same
US7948307B2 (en) * 2009-09-17 2011-05-24 International Business Machines Corporation Dual dielectric tri-gate field effect transistor
CN102263131B (zh) * 2010-05-25 2013-05-01 中国科学院微电子研究所 一种半导体器件及其形成方法
US20110291188A1 (en) * 2010-05-25 2011-12-01 International Business Machines Corporation Strained finfet
CN102315269B (zh) * 2010-07-01 2013-12-25 中国科学院微电子研究所 一种半导体器件及其形成方法
CN102569395B (zh) * 2010-12-31 2014-08-20 中国科学院微电子研究所 半导体器件及其形成方法
CN102543745B (zh) * 2010-12-31 2014-09-17 中国科学院微电子研究所 半导体器件的形成方法
US8247278B2 (en) * 2010-12-31 2012-08-21 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing semiconductor device
US9263342B2 (en) * 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
CN103426755B (zh) * 2012-05-14 2015-12-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN103474461B (zh) * 2012-06-06 2016-01-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US9583398B2 (en) * 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
CN103779220B (zh) * 2012-10-22 2016-05-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9093530B2 (en) * 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
JP6271235B2 (ja) 2013-01-24 2018-01-31 キヤノンアネルバ株式会社 フィンｆｅｔの製造方法およびデバイスの製造方法
US8956932B2 (en) 2013-02-25 2015-02-17 International Business Machines Corporation U-shaped semiconductor structure
KR20140142423A (ko) * 2013-06-03 2014-12-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN104347681B (zh) * 2013-08-01 2017-05-31 中国科学院微电子研究所 半导体设置及其制造方法
US8999821B2 (en) * 2013-08-19 2015-04-07 Applied Materials, Inc. Fin formation by epitaxial deposition
JP6273406B2 (ja) * 2014-12-18 2018-01-31 猛英 白土 半導体装置及びその製造方法
US9748394B2 (en) * 2015-05-20 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a multi-portioned gate stack
CN106601687B (zh) * 2015-10-16 2020-04-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
US10103246B2 (en) 2016-06-09 2018-10-16 International Business Machines Corporation Fabrication of a vertical fin field effect transistor (vertical finFET) with a self-aligned gate and fin edges
CN109285889B (zh) * 2017-07-20 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109285876B (zh) * 2017-07-20 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10510865B2 (en) * 2018-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Cap layer and anneal for gapfill improvement
CN112151672B (zh) * 2019-06-28 2023-07-25 北京时代全芯存储技术股份有限公司 积层体的制造方法
CN111446167A (zh) * 2020-03-16 2020-07-24 绍兴同芯成集成电路有限公司 一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3831993A1 (de) * 1988-09-21 1990-03-29 Basf Ag 2-hydroxy-3-phenoxy-propyl-substituierte piperazine und homo-piperazine, ihre herstellung und verwendung
KR930003790B1 (ko) * 1990-07-02 1993-05-10 삼성전자 주식회사 반도체 장치의 캐패시터용 유전체
JP3202223B2 (ja) * 1990-11-27 2001-08-27 日本電気株式会社 トランジスタの製造方法
JP2572003B2 (ja) * 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
JPH0793441B2 (ja) * 1992-04-24 1995-10-09 ヒュンダイ エレクトロニクス インダストリーズ カンパニー リミテッド 薄膜トランジスタ及びその製造方法
US6730549B1 (en) * 1993-06-25 2004-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for its preparation
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
GB2295488B (en) * 1994-11-24 1996-11-20 Toshiba Cambridge Res Center Semiconductor device
JP3497627B2 (ja) * 1994-12-08 2004-02-16 株式会社東芝 半導体装置およびその製造方法
US5716879A (en) * 1994-12-15 1998-02-10 Goldstar Electron Company, Ltd. Method of making a thin film transistor
US5539229A (en) * 1994-12-28 1996-07-23 International Business Machines Corporation MOSFET with raised STI isolation self-aligned to the gate stack
US5658806A (en) * 1995-10-26 1997-08-19 National Science Council Method for fabricating thin-film transistor with bottom-gate or dual-gate configuration
JPH1140811A (ja) * 1997-07-22 1999-02-12 Hitachi Ltd 半導体装置およびその製造方法
US6097065A (en) * 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6380558B1 (en) * 1998-12-29 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
CN100346926C (zh) * 2000-02-23 2007-11-07 信越半导体株式会社 晶片的周面倒角部分的抛光方法
US6483156B1 (en) * 2000-03-16 2002-11-19 International Business Machines Corporation Double planar gated SOI MOSFET structure
US6565665B2 (en) * 2000-05-22 2003-05-20 Deborah Z. Altschuler Lice comb cleaning device
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6562665B1 (en) * 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6716684B1 (en) * 2000-11-13 2004-04-06 Advanced Micro Devices, Inc. Method of making a self-aligned triple gate silicon-on-insulator device
JP2002198368A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
US6475890B1 (en) * 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
FR2822293B1 (fr) * 2001-03-13 2007-03-23 Nat Inst Of Advanced Ind Scien Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier
SG112804A1 (en) * 2001-05-10 2005-07-28 Inst Of Microelectronics Sloped trench etching process
US7376653B2 (en) * 2001-05-22 2008-05-20 Reuters America, Inc. Creating dynamic web pages at a client browser
US6635923B2 (en) * 2001-05-24 2003-10-21 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
JP2003017508A (ja) * 2001-07-05 2003-01-17 Nec Corp 電界効果トランジスタ
US6689650B2 (en) * 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US20030085194A1 (en) * 2001-11-07 2003-05-08 Hopkins Dean A. Method for fabricating close spaced mirror arrays
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6610576B2 (en) * 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
KR100442089B1 (ko) * 2002-01-29 2004-07-27 삼성전자주식회사 노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법
US20030151077A1 (en) * 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
JP3782021B2 (ja) * 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US6635909B2 (en) * 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6680240B1 (en) * 2002-06-25 2004-01-20 Advanced Micro Devices, Inc. Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7163851B2 (en) * 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
US6818952B2 (en) * 2002-10-01 2004-11-16 International Business Machines Corporation Damascene gate multi-mesa MOSFET
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6787439B2 (en) * 2002-11-08 2004-09-07 Advanced Micro Devices, Inc. Method using planarizing gate material to improve gate critical dimension in semiconductor devices
US6611029B1 (en) * 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US6709982B1 (en) * 2002-11-26 2004-03-23 Advanced Micro Devices, Inc. Double spacer FinFET formation
US6686231B1 (en) * 2002-12-06 2004-02-03 Advanced Micro Devices, Inc. Damascene gate process with sacrificial oxide in semiconductor devices
US6645797B1 (en) * 2002-12-06 2003-11-11 Advanced Micro Devices, Inc. Method for forming fins in a FinFET device using sacrificial carbon layer
WO2004073044A2 (en) * 2003-02-13 2004-08-26 Massachusetts Institute Of Technology Finfet device and method to make same
US6716690B1 (en) * 2003-03-12 2004-04-06 Advanced Micro Devices, Inc. Uniformly doped source/drain junction in a double-gate MOSFET
JP4563652B2 (ja) * 2003-03-13 2010-10-13 シャープ株式会社 メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器
US20040191980A1 (en) * 2003-03-27 2004-09-30 Rafael Rios Multi-corner FET for better immunity from short channel effects
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
TWI231994B (en) * 2003-04-04 2005-05-01 Univ Nat Taiwan Strained Si FinFET
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US20040262683A1 (en) * 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US6960517B2 (en) * 2003-06-30 2005-11-01 Intel Corporation N-gate transistor
US6835618B1 (en) * 2003-08-05 2004-12-28 Advanced Micro Devices, Inc. Epitaxially grown fin for FinFET
KR100496891B1 (ko) * 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
KR100521384B1 (ko) * 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7183137B2 (en) * 2003-12-01 2007-02-27 Taiwan Semiconductor Manufacturing Company Method for dicing semiconductor wafers
US7388258B2 (en) * 2003-12-10 2008-06-17 International Business Machines Corporation Sectional field effect devices
US20050224797A1 (en) * 2004-04-01 2005-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS fabricated on different crystallographic orientation substrates

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