DE112005002280B4 - Verfahren zur Fertigung einer Halbleiterstruktur (U-Gate-Transistor) - Google Patents
Verfahren zur Fertigung einer Halbleiterstruktur (U-Gate-Transistor) Download PDFInfo
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Abstract
Verfahren zum Ausbilden einer Halbleiterstruktur, umfassend:
Ausbilden eines Grats aus einem Halbleitermaterial auf einer ersten Isolierschicht, wobei eine Maskenschicht auf einer Deckfläche des Grats liegt;
Ausbilden einer zweiten Isolierschicht auf dem Grat, wobei eine Deckfläche der Maskenschicht freigelegt bleibt, und wobei eine Schutzschicht zwischen dem Grat und der zweiten Isolierschicht abgelagert wird;
Entfernen der Maskenschicht;
Ausbilden von Abstandhaltern auf dem Grat angrenzend an die Schutzschicht; und
Ausbilden einer Vertiefung in dem Grat, wobei die Vertiefung einen Boden und gegenüberliegende Seitenwände aufweist.
Ausbilden eines Grats aus einem Halbleitermaterial auf einer ersten Isolierschicht, wobei eine Maskenschicht auf einer Deckfläche des Grats liegt;
Ausbilden einer zweiten Isolierschicht auf dem Grat, wobei eine Deckfläche der Maskenschicht freigelegt bleibt, und wobei eine Schutzschicht zwischen dem Grat und der zweiten Isolierschicht abgelagert wird;
Entfernen der Maskenschicht;
Ausbilden von Abstandhaltern auf dem Grat angrenzend an die Schutzschicht; und
Ausbilden einer Vertiefung in dem Grat, wobei die Vertiefung einen Boden und gegenüberliegende Seitenwände aufweist.
Description
- GEBIET
- Ausführungen der Erfindung betreffen allgemein das Gebiet der Halbleiterfertigung und insbesondere eine Halbleiter-Transistorstruktur und Verfahren sie zu fertigen.
- HINTERGRUND
- Integrierte Schaltkreise umfassen Millionen von Metalloxid-Halbleiter-Feldeffekttransistoren („MOSFET”). Solche Transistoren können p-Kanal MOS-Transistoren und n-Kanal MOS-Transistoren umfassen, abhängig von ihrem Dotiermittel-Leitfähigkeitstyp. Die kontinuierliche Verkleinerung der Abmessungen der MOS-Transistoren war der wesentliche Antrieb für das Wachstum der Mikroelektronik und der Computerindustrie in den letzten zwei Jahrzehnten. Die wesentlichen begrenzenden Faktoren für die Skalierung von MOSFETs sind die Kurzkanaleffekte, zum Beispiel Schwellenspannungsabfall bei sinkender Kanallänge und Drain-induzierte Barrierenabsenkung („Drain Induced Barrier Lowering”, „DIBL”). Kurzkanaleffekte aufgrund von verringerter Länge des Transistorkanals zwischen der Source- und der Drainregion können die Leistung des Halbleitertransistors stark herabsetzen. Wegen der Kurzkanaleffekte sind die elektrischen Charakteristika des Transistors, zum Beispiel Schwellenspannung, Vorschwellenströme und Strom-Spannungs-Charakteristika jenseits der Schwelle durch die Vorspannung auf der Gateelektrode zunehmend schwierig zu steuern.
- Die
1 stellt einen Querschnitt einer herkömmlichen planaren MOSFET-Struktur100 aus dem Stand der Technik dar. Die Siliziumschicht102 wächst epitaktisch auf einem monokristallinen Siliziumsubstrat101 . Feldisolierende Bereiche103 zur Isolation von angrenzenden integrierten Schaltkreisvorrichtungen werden in der Siliziumschicht102 ausgebildet. Ein Gatedielektrikum104 und eine Gateelektrode105 werden nacheinander auf der Siliziumschicht102 ausgebildet. Ionen werden in die Schicht aus Silizium implantiert, wodurch die Source-Verlängerungsregion106 und die Drain-Verlängerungsregion107 an gegenüberliegenden Seiten der Gateelektrode105 ausgebildet wird. Die Sourceverlängerung106 und die Drainverlängerung107 sind flache Übergänge, um Kurzkanaleffekte in der MOSFET-Struktur100 mit Sub-Mikrometer- oder Nanometer-Abmessungen zu minimieren. Abstandhalter108 werden auf den gegenüberliegenden Seiten der Gateelektrode105 und des Gatedielektrikums104 abgelagert. Die Abstandhalter108 bedecken die Seiten der Gateelektrode105 und des Gatedielektrikums104 und bedecken auch Bereiche der Deckfläche der Siliziumschicht102 , die auf gegenüberliegenden Seiten der Gateelektrode105 liegen und an sie angrenzen. Wenn die Abstandhalter108 Siliziumnitrid („Si3N4”) umfassen, wird ein Abstandhalter-Beschichtungsoxid109 als eine Pufferschicht zwischen den Abstandhaltern108 und den gegenüberliegenden Seiten der Gateelektrode105 und des Gatedielektrikums104 aufgebracht. Ein Source-Kontaktübergang110 mit einem Sourcekontakt111 und ein Drain-Kontaktübergang112 mit einem Drainkontakt113 werden in der Siliziumschicht102 an den gegenüberliegenden Seiten der Gateelektrode105 ausgebildet. Der Source-Kontaktübergang110 und der Drain-Kontaktübergang112 werden als tiefe Übergänge so gefertigt, daß der Sourcekontakt111 bzw. der Drainkontakt113 als relativ große Bereiche darin gefertigt werden können, um für niederohmige Kontakte zum Drain bzw. Source der MOSFET-Struktur100 bereitzustellen. Für eine Gateelektrode aus Polysilizium wird ein Gatesilizid114 auf der zu sorgen105 ausgebildet, um Kontakt zum Gate der MOSFET-Struktur100 bereitzustellen. - Die
2 ist eine perspektivische Ansicht einer Tri-Gate-Transistorstruktur200 , die eine verbesserte Steuerung über die elektrischen Charakteristika des Transistors bereitstellt. Die Tri-Gate-Transistorstruktur200 umfaßt eine Sourceregion201 und eine Drainregion202 , die im Gratkörper203 an gegenüberliegenden Seiten der Gateelektrode304 ausgebildet sind. Der Gratkörper203 wird auf einer Deckfläche einer Isolierschicht206 auf einem Siliziumsubstrat207 ausgebildet. Die Gateelektrode204 mit dem darunter liegenden Gatedielektrikum205 bedeckt eine Deckwand208 und zwei gegenüberliegende Seitenwände209 eines Bereichs des Gratkörpers203 . Die Tri-Gate-Transistorstruktur200 stellt leitende Kanäle entlang der Deckwand208 und den zwei gegenüberliegenden Seitenwänden209 des Bereichs des Gratkörpers203 bereit. Dies verdreifacht im Effekt den zum Wandern der elektrischen Signale verfügbaren Raum, der dem Tri-Gate-Transistor wesentlich höhere Leistung als dem herkömmlichen planaren Transistor verleiht, ohne mehr Energie zu verbrauchen. Die Ecken211 der Gateelektrode204 , die Gates auf zwei angrenzenden Seiten des Gratkörpers203 aufweisen, erhöhen die Kontrolle über die elektrischen Charakteristika des Transistors. Bei niedrigen Gatespannungen dominiert die Leistung des Eckbereichs des Tri-Gate-Transistors in den Strom-Spannungs(„Id–Vg”)-Charakteristika. Oberhalb der Schwellenspannung schaltet sich jedoch der Nicht-Eckbereich des Tri-Gate-Körpers ein und dominiert in dem Betrieb des Transistors. Die Nicht-Eckbereiche des Tri-Gate-Körpers weisen jedoch eine wesentlich geringere Kontrolle über die Kurzkanaleffekte auf als die Eckbereiche des Tri-Gate-Körpers, was die Leistung des Tri-Gate-Transistors verschlechtert. - Aus der
US 6 562 665 B1 ist ein Verfahren zum Herstellen eines Feldeffekttransistors bekannt, bei dem ein Grat aus einem Halbleitermaterial auf eine Isolierschicht gebildet wird und nachfolgend in dem Grat eine Vertiefung ausgebildet wird. - Aufgabe der Erfindung ist es, ein Verfahren anzugeben, welches zuverlässig eine nicht-planare Halbleiter-Transistorstruktur mit U-Form mit einer vertikal definierten Menge von Ecken bereitstellt. Die Anzahl der Ecken unter der vollen Kontrolle des Gates in dieser Transistorstruktur soll effektiv gegenüber dem normalen Tri-Gate-Transistor mindestens verdoppelt werden, was den Beitrag des Nicht-Eckbereichs an der Transistorleistung wesentlich verringert.
- Diese Aufgabe wird mit einem Verfahren mit den Schritten des Patentanspuches 1 gelöst.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Die vorliegende Erfindung wird mittels Beispielen durch die Figuren der beigefügten Zeichnungen beschrieben, in denen gleiche Bezugszeichen ähnliche Elemente bezeichnen, wobei:
-
1 einen Querschnitt einer herkömmlichen planaren MOSFET-Struktur aus dem Stand der Technik darstellt; -
2 eine perspektivische Ansicht einer Tri-Gate-Transistorstruktur aus dem Stand der Technik ist; -
3A einen Querschnitt einer Halbleiterstruktur zur Herstellung eines U-Gate-Transistors nach einer Ausführung der Erfindung darstellt; -
3B eine zu3A ähnliche Ansicht ist, nachdem die Maskenschicht und die Pufferschicht, die auf der Schicht des Halbleitermaterials abgelagert sind, strukturiert und geätzt sind; -
3C eine zu3D ähnliche Ansicht ist, nachdem ein Grat aus einem Halbleitermaterial auf der Isolierschicht ausgebildet ist; -
3D eine zu3C ähnliche Ansicht ist, nachdem eine Schutzschicht auf dem Grat ausgebildet ist; -
3E eine zu3D ähnliche Ansicht ist, nachdem eine zweite Isolierschicht auf der Schutzschicht ausgebildet ist; -
3F eine zu3E ähnliche Ansicht ist, nachdem die Maskenschicht entfernt ist; -
3G eine zu3F ähnliche Ansicht ist, nachdem Abstandhalter auf dem Grat ausgebildet sind; -
3H eine zu3G ähnliche Ansicht ist, nachdem eine Vertiefung in dem Grat ausgebildet ist; -
3I eine zu3H ähnliche Ansicht ist, nachdem die zweite Isolierschicht und die Schutzschicht entfernt sind; -
3J eine zu3L ähnliche Ansicht ist, nachdem die Abstandhalter und die Pufferschicht von dem Grat entfernt sind; -
4 eine perspektivische Ansicht einer U-Gate-Halbleiter-Transistorstruktur nach einer Ausführung der Erfindung ist; -
5A einen Querschnitt einer Halbleiterstruktur zur Herstellung einer Mehrstufen-U-Gate-Transistorstruktur nach einer Ausführung der Erfindung darstellt; -
5B eine zu5A ähnliche Ansicht ist, nachdem die Abstandhalter in der Größe verringert sind, um Teile der Deckfläche des Grats freizulegen; -
5C eine zu5B ähnliche Ansicht ist, nachdem eine Stufe ausgebildet ist; -
5D eine zu5C ähnliche Ansicht ist, nachdem die zweite Isolierschicht und die Schutzschicht entfernt sind; -
5E eine zu5D ähnliche Ansicht ist, nachdem die Abstandhalter und die Pufferschicht von dem Grat entfernt sind; -
6 eine perspektivische Ansicht einer Mehrstufen-U-Gate-Halbleiter-Transistorstruktur ist, bei der jede der Seitenwände einer Vertiefung mindestens eine Stufe umfaßt, nach einer Ausführung der Erfindung; -
7A einen Querschnitt einer Halbleiterstruktur zur Herstellung von halbierten Graten nach einer Ausführung der Erfindung darstellt; -
7B eine zu7A ähnliche Ansicht ist, nachdem der Grat von einem freilegten Teil der Deckfläche hinunter auf die erste Isolierschicht weggeätzt ist, um zwei halbierte Grate herzustellen; -
7C eine zu7B ähnliche Ansicht ist, nachdem die zweite Isolierschicht, die Schutzschicht, die Abstandhalter und die Pufferschicht vom Grat entfernt sind; -
8 eine perspektivische Ansicht einer U-Gate-Halbleiter-Transistorstruktur mit zwei halbierten Graten ist, die sublithographische Abmessungen aufweisen, nach einer Ausführung der Erfindung; -
9A einen Querschnitt einer Halbleiterstruktur zur Herstellung von zwei halbierten Graten darstellt, die sublithographische Abmessungen aufweisen, wobei jeder der halbierten Grate mindestens eine Stufe umfaßt, nach einer Ausführung der Erfindung; -
9B eine zu9A ähnliche Ansicht ist, nachdem die Abstandhalter in der Größe verringert sind, um Teile der Deckfläche jedes der halbierten Grate freizulegen; -
9C eine zu9B ähnliche Ansicht ist, nachdem eine Stufe ausgebildet ist; -
9D eine zu9C ähnliche Ansicht ist, nachdem die zweite Isolierschicht, die Schutzschicht, die Abstandhalter und die Pufferschicht von den beiden halbierten Graten entfernt sind; -
10 eine perspektivische Ansicht einer U-Gate-Halbleiter-Transistorstruktur mit zwei halbierten Graten ist, die sublithographische Abmessungen aufweisen, wobei jeder der zwei halbierten Grate mindestens eine Stufe umfaßt, nach einer Ausführung der Erfindung. - DETAILLIERTE BESCHREIBUNG
- In der folgenden Beschreibung werden zahlreiche spezifische Details, wie etwa spezielle Materialien, Dotiermittel-Konzentrationen, Abmessungen der Elemente etc. angegeben, um ein gründliches Verständnis einer oder mehrerer Ausführungen der vorliegenden Erfindung bereitzustellen. Es wird für einen Fachmann jedoch deutlich sein, daß die eine oder die mehreren Ausführungen der vorliegenden Erfindung ohne diese spezifischen Details angewandt werden können. An anderer Stelle wurden Halbleiterherstellungsverfahren, -techniken, -materialien, -ausrüstung etc. nicht im kleinsten Detail beschrieben, um zu vermeiden, die Erfindung unnötig unklar zu machen. Der Fachmann wird mit der beigefügten Beschreibung fähig sein, geeignete Funktionalitäten ohne unangemessenes Experimentieren zu implementieren.
- Eine Bezugnahme in der ganzen Beschreibung auf „eine erste Ausführung”, „eine andere Ausführung” oder „eine Ausführung” bedeutet, daß ein besonderes Merkmal, eine besondere Struktur oder Charakteristik, die in Zusammenhang mit der Ausführung beschrieben werden, in mindestens einer Ausführung der vorliegenden Erfindung vorgesehen sind. Daher bezieht sich das Auftreten der Ausdrücke „für eine erste Ausführung” oder „für eine Ausführung” an verschiedenen Stellen in der Beschreibung nicht notwendigerweise alle auf dieselbe Ausführung. Darüber hinaus können die besonderen Merkmale, Strukturen oder Charakteristika in jeder geeigneten Weise in einer oder mehrerer Ausführungen kombiniert werden.
- Nicht-planare Halbleiter-Transistorstrukturen mit verbesserter Kurzkanal-Leistung und Verfahren, diese zuverlässig herzustellen, werden hier beschrieben. Die
4 ist eine perspektivische Ansicht einer nicht-planaren U-Gate-Halbleiter-Transistorstruktur300 mit einem vergrößerten Anteil des Eckbereichs gegenüber dem Nicht-Eckbereich nach einer Ausführung der Erfindung. Wie in4 gezeigt ist, werden eine dielektrische Gateschicht362 und eine Gateelektrode363 auf einem Teil eines Grats305 auf einer Isolierschicht301 auf einem Substrat360 ausgebildet, und eine Sourceregion403 und eine Drainregion404 werden an gegenüberliegenden Seiten des Grats305 ausgebildet. Wie in4 gezeigt ist, bedeckt die Gateelektrode363 mit der dielektrischen Gateschicht362 eine Deckfläche306 und zwei gegenüberliegende Seitenwände307 eines Teils einer Vertiefung319 in dem Grat305 , was effektiv den Raum, den elektrische Signale zum Wandern zur Verfügung haben, vergrößert. Der vorherrschende Eckbereich der Transistorstruktur stellt eine verbesserte Kurzkanalsteuerung über die elektrischen Charakteristika der Vorrichtung bereit. Die Strom-Spannungs-Charakteristika werden von der Leistung des Eckbereichs der Vorrichtung über den vollen Spannungsbereich des Gates dominiert, so daß die Kurzkanaleffekte minimiert und Vorschwellen- und Treiberströme optimiert werden. Die nicht-planare U-Gate-Halbleiter-Transistorstruktur300 wird hergestellt, indem ein Grat aus einem Halbleitermaterial mit einer Maskenschicht auf einer Oberseite des Grats auf einer ersten Isolierschicht ausgebildet wird. Eine Pufferschicht wird zwischen der Deckfläche des Grats und der Maskenschicht ausgebildet. Daraufhin wird eine Schutzschicht auf der Maskenschicht ausgebildet, wobei die Schutzschicht die Deckfläche der Maskenschicht, zwei gegenüberliegende Seitenwände der Maske, zwei gegenüberliegende Seitenwände des Grats und Teile der ersten Isolierschicht auf gegenüberliegenden Seiten des Grats bedeckt. Als nächstes wird eine zweite Isolierschicht auf der Schutzschicht ausgebildet. Daraufhin wird die zweite Isolierschicht planarisiert, um die Deckfläche der Maskenschicht freizulegen, so daß die Deckfläche der zweiten Isolierschicht, welche die Schutzschicht auf den Teilen der ersten Isolierschicht auf gegenüberliegenden Seiten des Grats bedeckt, im wesentlichen planar mit der Deckfläche der Maskenschicht ist. Weiter wird die Maskenschicht entfernt, um die Deckfläche des Grats, die von der Pufferschicht bedeckt ist, freizulegen. Daraufhin werden Abstandhalter auf der Pufferschicht angrenzend zu der Schutzschicht ausgebildet. Weiter wird eine Vertiefung in dem Grat ausgebildet, wobei die Vertiefung einen Boden und zwei gegenüberliegende, zum Boden vertikale Seitenwände umfaßt. Dann wird eine dielektrische Gateschicht auf der Deckfläche und zwei gegenüberliegenden Seitenwänden des Grats und dem Boden den gegenüberliegenden Seitenwänden der Vertiefung im Grat ausgebildet. Als nächstes wird eine Gateelektrode auf der dielektrischen Gateschicht ausgebildet. Daraufhin werden eine Sourceregion und eine Drainregion auf den gegenüberliegenden Seiten der Gateelektrode ausgebildet. In einer Ausführung wird mindestens eine Stufe in jeder der zwei gegenüberliegenden Seitenwände der Vertiefung ausgebildet. Eine Gateelektrode, die sowohl auf der inneren als auch der äußeren Seite jeder der gegenüberliegenden Seitenwände wie auch auf dem Boden der Vertiefung im Grat ausgebildet wird, stellt völlige Verarmung eines Kanals der U-Gate-Transistorstruktur bereit. Darüber hinaus werden, da Gates auf jeder der beiden gegenüberliegenden Seitenwänden der U-förmigen Transistorstruktur wesentlich näher zueinander liegen als zwei gegenüberliegende Seiten-Gates eines einzelnen Grats des Tri-Gate-Transistors, Nicht-Ecken-Charakteristika der U-förmigen Transistorstruktur ebenfalls maximiert. Weiter wächst die Fläche, die zum Wandern der elektrischen Signale zur Verfügung steht, in der U-förmigen Transistorstruktur wesentlich gegenüber der Tri-Gate-Transistorstruktur. Als Ergebnis verbessert die U-förmige Mehrecken-Transistorstruktur die Gesamtleistung des Transistors um mindestens 10%. Ein DIBL-Parameter der U-förmigen Transistorstruktur ist beispielsweise wesentlich niedriger als ein DIBL-Parameter der Tri-Gate-Transistorstruktur für jede gegebene Gatelänge und nähert sich einer theoretischen Grenze von 0 mV/V an. - Die
3A stellt einen Querschnitt einer Halbleiterstruktur300 zur Fertigung eines U-Gate-Transistors nach einer Ausführung der Erfindung dar. Wie in3A gezeigt ist, umfaßt die Halbleiterstruktur300 eine Schicht302 aus einem Halbleitermaterial, die auf einer Isolierschicht301 auf einem Substrat360 ausgebildet wird. In einer Ausführung wird die Schicht302 aus dem Halbleitermaterial auf der Isolierschicht301 ausgebildet, die ein Substrat360 aus monokristallinem Silizium bedeckt, wie in3A gezeigt ist. In einer Ausführung wird die auf der Isolierschicht301 abgelagerte Schicht302 aus monokristallinem Silizium („Si”) gefertigt, wobei die Isolierschicht301 auf dem Substrat360 aus Silizium aus einem vergrabenem Oxid gefertigt ist. Genauer umfaßt die Isolierschicht301 Siliziumdioxid. In alternativen Ausführungen kann die Isolierschicht301 aus irgend einem oder einer Kombination der Materialien Saphir, Siliziumdioxid, Siliziumnitrid oder anderen isolierenden Materialien gefertigt sein. Wie in3A gezeigt ist, bildet die Isolierschicht301 , die zwischen die Schicht302 aus dem monokristallinen Silizium und das Substrat360 aus Silizium eingeschoben ist, ein Silicon-On-Insulator(SOI)-Substrat361 („Silizium auf einem Isolator”). Das SOI-Substrat kann durch jede der im Stand der Technik bekannten Techniken gefertigt werden, zum Beispiel Abtrennung durch implantierten Sauerstoff („separation by implantation of oxygen”, SIMOX), Wasserstoffimplantations- und Separierungsansatz (auch SmartCut® genannt) und ähnliches. In einer Ausführung liegt die Dicke der Schicht302 des monokristallinen Siliziums, das auf der Isolierschicht301 aus vergrabenem Oxid ausgebildet ist, ungefähr im Bereich von 20 nm bis 200 nm. Genauer liegt die Dicke der Schicht302 auf der Isolierschicht301 zwischen 30 nm und 150 nm. In alternativen Ausführungen kann das Substrat360 III–V und andere Halbleiter umfassen, zum Beispiel Indiumphosphat, Galliumarsenid, Galliumnitrid und Siliziumcarbid. - Des weiteren wird eine Maskenschicht
304 auf oder über der Schicht302 ausgebildet. In einer Ausführung wird eine Pufferschicht303 zwischen der Schicht302 und der Maskenschicht304 ausgebildet, um den Übergang zwischen der Schicht302 und der Maskenschicht304 zu glätten. In einer Ausführung ist die Maskenschicht304 , die auf der Schicht302 aus monokristallinem Silizium auf der Isolierschicht301 ausgebildet wird, eine Hartmaskenschicht. In einer Ausführung wird die Pufferschicht303 aus Siliziumdioxid („SiO2”) zwischen der Schicht302 aus einem monokristallinen Silizium und einer Maskenschicht304 aus Siliziumnitrid („Si3N4”) ausgebildet. In einer Ausführung liegt die Dicke der Pufferschicht303 , die zwischen der Maskenschicht304 und der Schicht302 eingeschoben ist, ungefähr im Bereich von 1 nm bis 15 nm (10 Å bis 150 Å). Bekanntlich entspricht 1 Å in SI-Einheiten 10–10 m. Genauer beträgt die Dicke der Pufferschicht303 etwa 3 nm (30 Å). In einer Ausführung liegt die Dicke der Maskenschicht304 auf der Schicht302 ungefähr im Bereich von 20 Nanometern („nm”) bis 200 nm. Genauer beträgt die Dicke der Maskenschicht304 aus Siliziumnitrid auf der Schicht302 aus monokristallinem Silizium etwa 150 nm. Die Maskenschicht304 und die Pufferschicht303 können auf der Schicht302 unter Verwendung einer Technik, die einem Fachmann im Gebiet der Halbleiterfertigung bekannt ist, wie etwa der Technik der chemischen Gasphasenabscheidung („CVD”), abgelagert werden. - Die
3B zeigt die Maskenschicht304 und die Pufferschicht303 , die auf der Schicht302 abgelagert sind, nachdem sich strukturiert und anschließend auf eine vorbestimmte Breite330 und Länge (nicht gezeigt) geätzt wurden, um einen Grat aus der Schicht302 auf der Isolierschicht301 auf dem Substrat360 auszubilden. Das Strukturieren und Ätzen der Maskenschicht304 und der Pufferschicht303 , die auf der Schicht302 abgelagert sind, kann mittels Techniken, die einem Fachmann im Bereich der Halbleiterfertigung bekannt sind, ausgeführt werden. - Weiter wird die Schicht
302 strukturiert und anschließend geätzt, um einen Grat auf der Isolierschicht301 auszubilden. Die3C zeigt einen Querschnitt der Halbleiterstruktur300 , nachdem der Grat305 aus der Schicht302 auf der Isolierschicht301 ausgebildet wurde. Wie in3C dargestellt ist, umfaßt der Grat305 mit einer Breite330 , einer Länge (nicht gezeigt) und einer Höhe318 eine Deckfläche306 und zwei gegenüberliegende Seitenwände307 . In einer Ausführung wird die Pufferschicht303 zwischen der Deckfläche306 des Grats305 und der Maskenschicht304 abgelagert. In einer Ausführung kann die Breite330 des Grats305 ungefähr im Bereich von 20 nm bis 120 nm liegen, und die Höhe318 des Grats kann ungefähr im Bereich von 20 bis 150 nm liegen. In einer Ausführung wird der Grat305 aus der Schicht302 auf eine Größe strukturiert und geätzt, die durch das kleinste Merkmal einer photolithographischen Technik definiert ist. In einer Ausführung kann die Schicht302 aus monokristallinem Silizium auf der Isolierschicht301 aus einem vergrabenen Oxid mittels Techniken, die einem Fachmann im Gebiet der Halbleiterfertigung bekannt sind, strukturiert und geätzt werden. - Die
3D zeigt einen Querschnitt der Halbleiterstruktur300 , nachdem eine Schutzschicht308 auf dem Grat305 ausgebildet wurde. Wie in3D gezeigt ist, bedeckt die Schutzschicht308 zwei gegenüberliegende Seitenwände307 des Grats305 , eine Deckwand311 und zwei Seitenwände331 der Maskenschicht304 , und Bereiche309 der Isolierschicht301 auf gegenüberliegenden Seiten des Grats305 . In einer Ausführung wird die Schutzschicht308 auf dem Grat305 ausgebildet, um die gegenüberliegenden Seitenwände307 und die Bereiche309 vor Unterschneidung während nachfolgendem Ätzen zu schützen. In einer Ausführung weist die Schutzschicht308 eine im Vergleich zur Ätzrate der Maskenschicht304 sehr langsame Ätzrate auf, um später im Verfahren ein selektives Ätzen der Maskenschicht304 bereitzustellen, wobei die Schutzschicht308 intakt bleibt. Genauer ist die Ätzrate der Schutzschicht308 etwa 10 mal langsamer als die Ätzrate der Maskenschicht304 . In einer Ausführung umfaßt die Schutzschicht308 , die den Grat305 aus monokristallinem Silizium und die Maskenschicht304 aus Si3N4 bedeckt, mit Kohlenstoff dotiertes Siliziumnitrid („Si3N4:C”). Genauer beträgt der Kohlenstoffanteil im Siliziumnitrid etwa 3 bis 5 Atomprozent. Genauer beträgt die Ätzrate der Maskenschicht304 aus Si3N4 mit heißer Phosphorsäure etwa 5 nm/Min (50 Å/Min), während die Ätzrate der Schutzschicht308 aus Si3N4:C, welche die Maskenschicht304 bedeckt, etwa 0,5 nm/Min (5 Å/Min) beträgt, um später im Verfahren die Maskenschicht304 aus Si3N4 selektiv wegzuätzen, während die Schutzschicht308 aus Si3N4:C geschützt wird. In einer Ausführung liegt die Dicke der Schutzschicht308 aus Si3N4:C, die auf dem Grat305 aus monokristallinem Silizium und der Maskenschicht304 aus Si3N4 abgelagert wird, zwischen 20 Å und 100 Å. Die Schutzschicht308 kann auf dem Grat305 mittels Techniken, die einem Fachmann im Bereich der Halbleiterfertigung bekannt sind, abgelagert werden. - Die
3E zeigt einen Querschnitt der Halbleiterstruktur300 , nachdem eine Isolierschicht310 auf der Schutzschicht308 ausgebildet wurde. Wie in3E gezeigt ist, bedeckt die Isolierschicht310 die Schutzschicht308 , wobei die Deckfläche311 der Maskenschicht304 offengelegt wird. In einer Ausführung ist die Isolierschicht310 auf der Schutzschicht aus Si3N4:C, die den Grat305 aus monokristallinem Silizium und die Maskenschicht304 aus Si3N4 bedeckt, aus Siliziumdioxid („SiO2”) gefertigt. Die Isolierschicht310 kann durch unstrukturiertes Ablagern auf der Schutzschicht und nachfolgendes Polieren, beispielsweise durch chemisch-mechanisches Polieren („CMP”), ausgebildet werden, um die Isolierschicht310 und einen Teil der Schutzschicht308 von der Deckfläche311 der Maskenschicht zu entfernen, so daß die Deckfläche311 der Maskenschicht304 im wesentlichen planar mit der Deckfläche313 der Isolierschicht310 liegt, wie in3E gezeigt ist. Das Ablagern der Isolierschicht aus Siliziumdioxid auf der Schutzschicht aus Si3N4:C kann mittels Techniken, die einem Fachmann im Bereich der Halbleiterfertigung bekannt sind, durchgeführt werden. - Die
3F ist ein Querschnitt der Halbleiterstruktur300 , nachdem die Maskenschicht304 entfernt wurde. Wie in3F gezeigt ist, wird die Maskenschicht304 selektiv von der Deckfläche314 der Pufferschicht303 entfernt, wobei die Isolierschicht310 und die Schutzschicht308 auf gegenüberliegenden Seiten des Grats305 intakt bleiben. Die Höhe324 der freigelegten Bereiche334 der Schutzschicht308 , die durch die Dicke der Maskenschicht304 definiert ist, wird daher beibehalten, was eine vorbestimmte Tiefe einer Vertiefung, die später im Verfahren in dem Grat ausgebildet wird, sicherstellt. In einer Ausführung kann die Maskenschicht304 von der Pufferschicht303 durch Naßätzen entfernt werden, wobei die chemische Zusammensetzung im wesentlichen eine hohe Selektivität für die Schutzschicht308 und die Isolierschicht310 aufweist, was bedeutet, daß die chemische Zusammensetzung überwiegend die Maskenschicht304 ätzt anstatt die Schutzschicht308 und die Isolierschicht310 . In einer Ausführung beträgt das Verhältnis der Ätzrate der Maskenschicht304 zu derjenigen der Schutzschicht308 und der Isolierschicht310 etwa 10:1. In einer Ausführung kann die Maskenschicht304 aus Si3N4 selektiv von der Deckfläche314 der Pufferschicht303 aus SiO2 durch Naßätzen mit heißer Phosphorsäure weggeätzt werden, während die Schutzschicht308 aus Si3N4:C und die Isolierschicht310 aus SiO2 erhalten bleiben. - Weiter werden Abstandhalter
315 auf dem Grat305 ausgebildet. Die3G ist ein Querschnitt einer Halbleiterstruktur300 , nachdem Abstandhalter315 auf dem Grat305 ausgebildet wurden. Die Abstandhalter315 grenzen an die Schutzschicht308 an und bedecken Teile der Deckfläche314 der Pufferschicht303 und freigelegte Bereiche334 der Schutzschicht308 , wie in3G gezeigt ist. In einer Ausführung bestimmt die Breite343 jedes der Abstandhalter315 , welche die Deckfläche314 der Pufferschicht303 bedecken, eine Breite einer Vertiefung im Grat305 , die später im Verfahren ausgebildet wird. In einer Ausführung werden die Abstandhalter315 , die Siliziumnitrid umfassen, auf der Pufferschicht303 aus SiO2 ausgebildet, wobei sie die freiliegenden Bereiche334 der Schutzschicht308 aus mit Kohlenstoff dotiertem Siliziumnitrid bedecken. Das Ausbilden der Abstandhalter315 auf der Schutzschicht308 degradiert das Profil der Abstandhalter315 nicht. Solche Abstandhalter315 , die ein stabiles Profil aufweisen, stellen eine zuverlässige Kontrolle der Breite der Vertiefung und der Dicke der Seitenwände der Vertiefung, die später im Verfahren im Grat305 ausgebildet wird, bereit. In einer Ausführung wird, um die Abstandhalter315 auszubilden, eine Schicht aus Abstandhalter-Material, zum Beispiel Siliziumnitrid, zuerst gleichförmig auf eine vorbestimmte Dicke auf der Deckfläche314 der Pufferschicht303 in der Öffnung316 abgelagert, wobei die Seitenbereiche der Schutzschicht308 bedeckt werden. In einer Ausführung bestimmt die Dicke des Abstandhalter-Materials, das gleichmäßig auf der Deckfläche314 der Pufferschicht303 in der Öffnung316 abgelagert wird, die Breite343 der Abstandhalter315 . Dann wird die Schicht aus Abstandhalter-Material selektiv anisotrop weggeätzt, zum Beispiel durch die Reaktive-Ionenätz-Technik („RIE”), um die Abstandhalter315 auszubilden. Verfahren zum Ausbilden solcher Abstandhalter315 sind einem Fachmann im Bereich der Transistorfertigung bekannt. In einer Ausführung beträgt die Breite343 jedes der Abstandhalter315 etwa ein Drittel der Breite330 des Grats305 . Genauer kann, wenn die Breite330 des Grats305 ungefähr im Bereich von 20 nm bis 120 nm liegt, die Breite343 jedes der Abstandhalter315 ungefähr im Bereich von 6 nm bis 40 nm liegen. - Die
3H ist ein Querschnitt der Halbleiterstruktur300 , nachdem eine Vertiefung319 im Grat305 ausgebildet wurde. Die Vertiefung319 im Grat305 weist einen Boden320 und zwei gegenüberliegende Seitenwände auf, die zwei gegenüberliegende seitliche Säulen321 ausbilden, wie in3H gezeigt ist. In einer Ausführung ist jede der beiden gegenüberliegenden seitlichen Säulen321 vertikal in einem rechten Winkel gegenüber dem Boden320 positioniert, wobei Ecken322 mit rechten Winkeln zwischen jeder der beiden gegenüberliegenden seitlichen Säulen321 und dem Boden320 ausgebildet werden. Die Dicke342 jeder der beiden gegenüberliegenden seitlichen Säulen321 der Vertiefung319 wird durch die Dicke343 jedes der Abstandhalter315 kontrolliert. Da die Abstandhalter315 auf der Schutzschicht308 ausgebildet sind, werden die Dicke und das Profil der Abstandhalter315 nicht degradiert, so daß die Abstandhalter315 eine zuverlässige Kontrolle der Dicke342 jeder der beiden gegenüberliegenden seitlichen Säulen321 der Vertiefung319 bereitstellen. In einer Ausführung wird die Dicke des Bodens320 durch die Höhe350 der beiden Abstandhalter315 gesteuert, so daß, je höher die beiden Abstandhalter sind, desto dünner kann der Boden320 gefertigt werden. Mit Bezug auf3G liegt in einer Ausführung das Verhältnis der Höhe317 der Abstandhalter315 zur Dicke318 des Grats305 jeweils ungefähr im Bereich von 1:1 bis 5:1. Genauer liegt die Höhe317 der Abstandhalter315 zwischen 30 nm und 150 nm. In einer Ausführung wird die Vertiefung319 im Grat305 mittels einer der Techniken ausgebildet, die einem Fachmann im Bereich der Halbleiterfertigung bekannt sind, wie zum Beispiel einer RIE-Technik. In einer Ausführung wird die Vertiefung319 im Grat305 von der Oberfläche des Grats305 auf eine vorbestimmte Tiefe heruntergeätzt, um einen völlig verarmten Transistorkanal auszubilden. In einer Ausführung wird die vorbestimmte Tiefe der Vertiefung319 im Grat305 durch die Ätzzeit gesteuert. In einer Ausführung kann die Vertiefung319 auf die vorbestimmte Tiefe von 30 nm bis 100 nm(300 Å bis 1000 Å) heruntergeätzt werden. In einer Ausführung liegt die vorbestimmte Tiefe der Vertiefung319 zwischen 0,5 und 0,8 mal der Dicke318 des Grats305 , um einen völlig verarmten Transistorkanal auszubilden. In einer Ausführung liegt die Dicke344 des Bodens320 ungefähr im Bereich von 5 nm bis 15 nm (10 Å bis 150 Å). In einer anderen Ausführung ist die vorbestimmte Tiefe gleich der Breite323 der Vertiefung, um einen völlig verarmten Transistorkanal auszubilden. In einer Ausführung ist, um einen völlig verarmten Transistorkanal auszubilden, die Dicke344 des Bodens320 der Vertiefung319 mindestens zwei mal dünner als die Dicke342 jeder der beiden gegenüberliegenden seitlichen Säulen321 . Genauer kann die Dicke des Bodens320 etwa 10 nm (100 Å) betragen, und die Dicke jeder der beiden gegenüberliegenden seitlichen Säulen321 kann etwa 20 nm (200 Å) betragen. - Anschließend wird die Isolierschicht
310 selektiv von der Schutzschicht308 entfernt, wobei die Isolierschicht301 unversehrt gelassen wird, wie in3I gezeigt ist. Das Erhalten der Isolierschicht301 beim Entfernen der Isolierschicht310 ist wichtig, um später im Verfahren die Erzeugung der Polysilizium-Streifen zu vermeiden. Die Schutzschicht308 wird anschließend selektiv vom Grat305 , den äußeren Seitenwänden325 der Abstandhalter315 und den Teilen309 der Isolierschicht301 auf gegenüberliegenden Seiten des Grats305 entfernt, wobei der Grat305 und die Isolierschicht301 intakt bleiben und die senkrechte Ausrichtung der beiden gegenüberliegenden Seitenwände307 des Grats305 erhalten bleibt. Die3I ist eine Ansicht ähnlich zu3H , nachdem die Isolierschicht310 und die Schutzschicht308 von den Teilen309 der Isolierschicht301 und dem Grat305 entfernt wurden. In einer Ausführung kann die Isolierschicht310 aus Siliziumdioxid von der Schutzschicht308 aus Si3N4:C mittels Fluorwasserstoffsäure („HF”) entfernt werden, und die Schutzschicht308 aus Si3N4:C kann vom Grat305 aus monokristallinem Silizium und von der Isolierschicht301 aus vergrabenem Oxid mittels heißer Phosphorsäure durch eine Technik, die im Gebiet der Halbleiterfertigung bekannt ist, entfernt werden. - Die
3J ist ein Querschnitt der Halbleiterstruktur300 , nachdem die Abstandhalter315 und die Pufferschicht303 von dem Grat305 auf der Isolierschicht301 entfernt wurden. In einer Ausführung werden die Abstandhalter315 und die Pufferschicht303 nacheinander durch eine Technik, die einem Fachmann im Gebiet der Halbleiterfertigung bekannt ist, durch die heiße Phosphorsäure bzw. die Fluorwasserstoffsäure vom Grat305 entfernt. Der Grat305 auf der Isolierschicht301 weist eine U-Form und eine vergrößerte Anzahl von Ecken345 gegenüber der Tri-Gate-Halbleiterstruktur auf. - Die
3K ist ein Querschnitt der Halbleiterstruktur300 , nachdem nacheinander eine dielektrische Gateschicht362 und eine Gateelektrode363 auf dem Bereich des Grats305 ausgebildet wurden. Wie in3K gezeigt ist, bedecken die Gateelektrode363 zusammen mit der dielektrischen Gateschicht362 die Deckfläche306 und die gegenüberliegenden Seitenwände307 des Grats305 auf der Isolierschicht301 auf dem Substrat360 und den Boden320 und die zwei gegenüberliegenden Seitenwände364 des Bereichs der Vertiefung319 , wobei effektiv der Raum zum Wandern der elektrischen Signale vergrößert wird. Die U-förmige Halbleiter-Transistorstruktur300 verdoppelt auch effektiv die Anzahl von Ecken unter völliger Gate-Kontrolle gegenüber der Tri-Gate-Transistorstruktur, was die Nicht-Ecken-Komponenten des Transistors wesentlich verringert, was zu einer verbesserten Kurzkanalsteuerung führt. - Die dielektrische Gateschicht
362 kann auf dem Grat305 mittels Ablagerungs- und Strukturierungstechniken ausgebildet werden, die einem Fachmann im Gebiet der Transistorfertigung bekannt sind. In einer Ausführung kann die dielektrische Gateschicht362 beispielsweise Siliziumdioxid („SiO2”), Siliziumoxydnitrid („SiOxNy”) oder Siliziumnitrid („Si3N4”) umfassen. In einer anderen Ausführung kann die dielektrische Gateschicht362 ein Oxid eines Übergangsmetalls umfassen, das eine Dielektrizitätskonstante k aufweist, die höher als die Dielektrizitätskonstante von SiO2 ist, zum Beispiel Zirkoniumoxid („ZrO2”), Hafniumoxid („HfO2”) und Lanthanoxid („La2O3”). In einer Ausführung wird die dielektrische Schicht mit hohem k auf dem Grat305 mittels einer Atomschicht-Ablagerungstechnik („ALD”) ausgebildet. In einer Ausführung kann die Dicke der dielektrischen Gateschicht362 zwischen 5 Å und 100 Å liegen. - In einer Ausführung wird die Gateelektrode
363 nachfolgend auf der dielektrischen Gateschicht362 mittels Ablagerungs- und Strukturierungstechniken ausgebildet, die einem Fachmann im Gebiet der Transistorfertigung bekannt sind. In einer Ausführung liegt die Dicke der Gateelektrode363 , die auf der dielektrischen Gateschicht362 ausgebildet ist, zwische 50 nm und 350 nm (500 Å und 3500 Å). In alternativen Ausführungen kann die Gateelektrode363 , die auf der dielektrischen Gateschicht362 ausgebildet ist, aus einem Metall, einem Polysilizium, Polysiliziumgermanium, Nitrid und jeder Kombination aus diesen gefertigt sein, ist aber nicht auf sie beschränkt. - Des weiteren werden mit Bezug auf die
4 eine Sourceregion403 und eine Drainregion404 , die Spitzenerweiterungen (nicht gezeigt) aufweisen, an gegenüberliegenden Seiten des Grats305 ausgebildet. Die Sourceregion403 und die Drainregion404 können mittels einer der Techniken, die einem Fachmann im Gebiet der Halbleiterfertigung bekannt sind, ausgebildet werden. In einer Ausführung können die Sourceregion403 und die Drainregion404 in dem Grat305 auf gegenüberliegenden Seiten der Gateelektrode363 mittels einer Ionenimplantationstechnik ausgebildet werden, die Ionen von entsprechenden Dotiermitteln in die gegenüberliegenden Seiten des Grats305 zuführt, wobei die Gateelektrode363 als eine Maske verwendet wird. - Die
5A stellt einen Querschnitt einer Halbleiterstruktur500 zur Herstellung eines Mehrstufen-U-Gate-Transistors nach einer Ausführung der Erfindung dar. Die Halbleiterstruktur500 wird mittels eines Verfahrens ausgebildet, das oben mit Bezug auf die3A –3H beschrieben ist. Wie in5A gezeigt ist, umfaßt die Halbleiterstruktur500 eine Vertiefung501 in einem Grat502 aus einem Halbleitermaterial, der auf einer Isolierschicht503 ausgebildet ist. Die Vertiefung501 umfaßt einen Boden521 und zwei gegenüberliegende Seitenwände504 . Eine Schutzschicht505 bedeckt die Seitenwände des Grats502 und die Teile der Isolierschicht503 an gegenüberliegenden Seiten des Grats502 . Die Isolierschicht511 wird auf den Bereichen der Schutzschicht505 auf gegenüberliegenden Seiten des Grats502 ausgebildet. Die Abstandhalter506 werden auf der Deckfläche des Grats502 angrenzend an die Schutzschicht505 ausgebildet. In einer Ausführung wird die Pufferschicht507 zwischen einer Deckfläche des Grats502 und jedem der Abstandhalter506 abgelagert. In einer Ausführung wird die Vertiefung501 von der Deckfläche des Grats502 auf ungefähr ein Drittel der Dicke528 des Grats502 heruntergeätzt. - Die
5B ist eine Ansicht ähnlich zu5A , nachdem die Abstandhalter506 in der Größe auf eine vorbestimmte Breite verringert wurden, um Bereiche509 der Deckfläche des Grats502 , die mit der Pufferschicht507 bedeckt ist, freizulegen. In einer Ausführung werden die Abstandhalter506 auf eine vorbestimmte Breite520 verkleinert, die von der Anzahl der Stufen, die nachfolgend ausgebildet werden, bestimmt wird. In einer Ausführung ist die Breite520 der Abstandhalter506 nach dem Verkleinern um etwa 30% verringert. In einer Ausführung wird das Verkleinern der Abstandhalter506 durch eine Ätzung, zum Beispiel eine Trocken- oder Naßätzung, durchgeführt. In einer Ausführung wird das Verkleinern der Abstandhalter506 durch eine Naßätzung mit einer heißen Phosphorsäure durchgeführt. In einer Ausführung wird die Passivierungsschicht508 , wie in5B gezeigt ist, auf dem Boden521 und Teilen der Seitenwände504 der Vertiefung501 nach dem Verkleinern der Abstandhalter506 abgelagert, um als eine Ätzstopp-Schicht für das nachfolgende Ätzen des Grats502 zu dienen. In einer anderen Ausführung wird, wenn Trockenplasmaätzen zur Verkleinerung der Abstandhalter506 verwendet wird, die Passivierungsschicht508 auf dem Boden521 und auf den Teilen der beiden gegenüberliegenden Seitenwände504 der Vertiefung501 abgelagert, bevor die Abstandhalter506 verkleinert werden, um den Gratkörper502 vor beispielsweise Grübchenbildung während des Trockenplasmaätzens zu schützen und als ein Ätzstopp zu dienen, während später im Verfahren eine. Stufe in der Seitenwand der Vertiefung501 ausgebildet wird. In einer Ausführung umfaßt die Passivierungsschicht508 , die auf dem Boden521 und auf den Teilen der beiden gegenüberliegenden Seitenwände504 der Vertiefung501 , die im Grat502 aus Silizium ausgebildet ist, abgelagert ist, ein Oxid. In einer Ausführung liegt die Dicke der Passivierungsschicht508 ungefähr im Bereich 1 nm und 5 nm (10 Å und 50 Å). In einer Ausführung wird die Passivierungsschicht508 auf dem Boden der Vertiefung mittels einer der Techniken abgelagert, die einem Fachmann im Gebiet der Transistorfertigung bekannt sind. - Die
5C ist eine Ansicht ähnlich der5B , nachdem ausgesetzte Bereiche509 der Deckfläche des Grats502 , die von der Pufferschicht507 bedeckt sind, weggeätzt wurden, um Stufen510 in den Seitenwänden der Vertiefung501 im Grat502 auszubilden. In einer Ausführung werden die ausgesetzten Bereiche509 , die von der Pufferschicht507 bedeckt sind, anisotrop von der Decke des Grats502 auf eine vorbestimmte Tiefe heruntergeätzt, während sie seitlich auf eine vorbestimmte Breite zurückgeführt werden, um jede der Stufen510 auszubilden. In einer Ausführung kann jede der Stufen510 ein Verhältnis von Tiefe520 zu Breite530 ungefähr im Bereich von 1:1 bis 3:1 aufweisen. Genauer weist jede der Stufen510 ein Verhältnis von Tiefe zu Breite von etwa 1:1 auf. In einer Ausführung werden ausgesetzte Bereiche509 der Deckfläche des Grats502 aus Silizium, der von der Pufferschicht507 aus Siliziumdioxid bedeckt ist, mittels entweder einer RIE- oder einer Naßätztechnik, die einem Fachmann im Gebiet der Halbleiterfertigung bekannt sind, weggeätzt. In einer Ausführung werden das Ablagern der Passivierungsschicht508 auf dem Boden und Teilen der Seitenwände der Vertiefung501 , das Verkleinern der Abstandhalter506 in der Größe, um Teile der Deckfläche des Grats, der von der Pufferschicht bedeckt ist, freizulegen, und das Wegätzen der ausgesetzten Bereiche509 der Deckfläche des Grats502 von der Decke des Grats bis auf eine vorbestimmte Tiefe herunter und seitlich bis auf eine vorbestimmte Breite wird fortlaufend wiederholt, bis eine vorbestimmte Anzahl von Stufen in den Seitenwänden504 der Vertiefung501 erzeugt wird. - Die
5D ist ein Querschnitt einer Halbleiterstruktur500 , nachdem die Passivierungsschicht508 vom Boden521 und von den Teilen von zwei gegenüberliegenden Seitenwänden504 der Vertiefung501 , die Isolierschicht510 von der Schutzschicht505 , und die Schutzschicht505 vom Grat502 und Teilen der Isolierschicht503 auf gegenüberliegenden Seiten des Grats502 entfernt wurde. In einer Ausführung wird das Entfernen der Passivierungsschicht aus Oxid vom Boden521 und von den Teilen der beiden gegenüberliegenden Seitenwände504 der Vertiefung501 in dem Grat502 aus Silizium durch Ätzen beispielsweise mit heißer Phosphorsäure durchgeführt. Das Entfernen der Isolierschicht511 von der Schutzschicht505 und der Schutzschicht505 vom Grat502 und Teilen der Isolierschicht503 auf gegenüberliegenden Seiten des Grats502 ist oben mit Bezug auf3I beschrieben. - Die
5E ist ein Querschnitt einer Halbleiterstruktur500 , nachdem nacheinander die Abstandhalter506 und die Pufferschicht507 vom Grat502 entfernt wurden, wie oben mit Bezug auf3J beschrieben ist. Wie in5E gezeigt ist, bilden die vertikalen Seitenwände des Grats502 eine Menge von Ecken512 mit der Deckfläche des Grats502 , und die Seitenwände504 bilden eine Menge von Ecken513 mit dem Boden521 der Vertiefung501 und mit den Stufen510 , wobei die Anzahl der Ecken513 die Anzahl der Ecken512 übertrifft. Die Anzahl der Ecken513 kann erhöht werden, indem, wie oben erklärt ist, schrittweise Stufen510 in den Seitenwänden der Vertiefung ausgebildet werden, was den Eckbereich der U-Gate-Transistorstruktur gegenüber dem Nicht-Eckbereich wesentlich erhöht. - Die
6 ist eine perspektivische Ansicht einer Mehrecken-U-Gate-Halbleiter-Transistorstruktur600 nach einer Ausführung der Erfindung. Die Mehrecken-U-Gate-Halbleiter-Transistorstruktur600 umfaßt die dielektrische Gateschicht601 und die Gateelektrode602 , die nacheinander auf dem Teil des Grats502 auf der Isolierschicht503 ausgebildet werden, und die Sourceregion603 und die Drainregion604 , die auf gegenüberliegenden Seiten des Grats502 ausgebildet werden, wobei jede der Seitenwände der Vertiefung501 eine Stufe605 umfaßt. Wie in6 gezeigt ist, bedeckt die Gateelektrode602 mit der dielektrischen Schicht601 die Deckfläche und zwei gegenüberliegende Seitenwände des Bereichs des Grats502 und den Boden und gegenüberliegende Seitenwände des Bereichs der Vertiefung501 im Grat502 , wobei jede der gegenüberliegenden Seitenwände die Stufe605 umfaßt. Die U-förmige Mehrecken-Halbleiter-Transistorstruktur600 mit stufenartigen Seitenwänden erhöht die Anzahl der Ecken unter voller Gate-Kontrolle weiter, wodurch der Nicht-Ecken-Anteil des Transistors weiter verringert wird. In einer Ausführung übertrifft der Eckbereich in der I–V-Charakteristik der U-Gate-Transistorstruktur den Nicht-Eckbereich um mindestens 10%. - Die
7A stellt einen Querschnitt einer Halbleiterstruktur700 zum Herstellen halbierter Grate nach einer Ausführung der Erfindung dar. Wie in7A gezeigt ist, umfaßt die Halbleiterstruktur700 einen Grat701 aus einem Halbleitermaterial, der auf einer Isolierschicht702 ausgebildet ist. Die Schutzschicht703 bedeckt die Seitenwände des Grats701 und Teile der Isolierschicht702 an gegenüberliegenden Seiten des Grats701 und grenzt an jeden der Abstandhalter704 , die auf der Deckfläche des Grats701 ausgebildet sind. Die Isolierschicht705 ist auf den Teilen der Schutzschicht703 auf gegenüberliegenden Seiten des Grats701 ausgebildet. In einer Ausführung wird die Pufferschicht706 zwischen einer Deckfläche des Grats701 und jedem der Abstandhalter704 abgelagert. Die Halbleiterstruktur700 wird mittels eines Verfahrens ausgebildet, das oben mit Bezug auf die3A –3G beschrieben ist. - Die
7B ist ein Querschnitt einer Halbleiterstruktur700 , nachdem der Grat701 von einem ausgesetzten Teil der Deckfläche des Grats701 auf die Isolierschicht702 heruntergeätzt wurde, um in einem lithographischen Schritt halbierte Grate708 zu erzeugen, wobei die Anzahl der Grate verdoppelt und ein Grat-Rasterabstand um den Faktor zwei gesenkt wird. Die Breite709 der halbierten Grate708 und der Abstand710 zwischen den halbierten Graten708 werden von der Dicke der Abstandhalter704 gesteuert und sind unabhängig von der lithographischen Auflösung und Maskenmerkmalen, was ein robustes Herstellungsverfahren bereitstellt. In einer Ausführung weist jeder der halbierten Grate708 Abmessungen auf, die kleiner als die lithographische Grenze sind. Das Herunterätzen des Grats701 auf die Isolierschicht wird durch ein Verfahren ausgeführt, das oben mit Bezug auf die3H beschrieben ist. - Die
7C ist ein Querschnitt einer Halbleiterstruktur700 , nachdem die Isolierschicht705 , die Schutzschicht703 , die Abstandhalter704 und die Pufferschicht706 jeder der halbierten Grate708 mittels eines Verfahrens entfernt wurde, das oben mit Bezug auf die3I und3J beschrieben ist. Wie in7C gezeigt ist, werden die beiden halbierten Grate708 auf der Isolierschicht705 aus einem einzelnen Grat ausgebildet, was den Rasterabstand711 des Grats halbiert. In einer Ausführung können, unter Verwendung eines Verfahrens, das oben mit Bezug auf die7A –7C beschrieben ist, eine Mehrzahl von halbierten Graten, die sublithographische Abmessungen aufweisen, aus einer Mehrzahl von einzelnen Graten gefertigt werden. - Die
8 ist eine perspektivische Ansicht einer U-Gate-Halbleiter-Transistorstruktur800 mit zwei halbierten Graten708 auf der Isolierschicht702 , die sublithographische Abmessungen aufweisen, nach einer Ausführung der Erfindung. Die dielektrische Gateschicht802 und die Gateelektrode803 werden nacheinander auf dem Teil jedes der halbierten Grate708 ausgebildet. Die Sourceregion804 und die Drainregion805 werden an gegenüberliegenden Seiten der Gateelektrode803 auf jedem der halbierten Grate708 ausgebildet. Wie in8 gezeigt ist, bedeckt die Gateelektrode803 mit der dielektrischen Gateschicht802 die Deckfläche und zwei gegenüberliegende Seitenwände des Teils jedes der halbierten Grate708 , was eine Struktur mit zwei Tri-Gate-Transistoren erzeugt, die einen halbierten Rasterabstand aufweisen. In einer Ausführung weist jeder der beiden Tri-Gate-Transistoren sublithographische Abmessungen auf. - Die
9A stellt einen Querschnitt einer Halbleiterstruktur900 zu Herstellung einer Transistorstruktur mit halbierten Graten dar, die sublithographische Abmessungen aufweisen, wobei jeder der halbierten Grate mindestens eine Stufe nach einer Ausführung der Erfindung umfaßt. Die Halbleiterstruktur900 umfaßt halbierte Grate901 auf der Isolierschicht902 und die Schutzschicht903 , welche die äußeren Seitenwände911 jedes der halbierten Grate901 und die Teile der Isolierschicht902 an den äußeren Seitenwänden911 jedes der halbierten Grate901 bedeckt. Die Schutzschicht903 grenzt an jeden der Abstandhalter904 , die auf den Deckflächen jedes der halbierten Grate901 ausgebildet sind. Die Isolierschicht905 wird auf den Teilen der Schutzschicht903 bei den äußeren Seitenwänden911 jedes der halbierten Grate901 ausgebildet. In einer Ausführung wird die Pufferschicht906 zwischen einer Deckfläche jedes der halbierten Grate901 und jedes der Abstandhalter904 abgelagert. Die Halbleiterstruktur900 wird mittels eines Verfahrens ausgebildet, das oben mit Bezug auf die7A –7C dargestellt ist. - Die
9B ist ein Querschnitt einer Halbleiterstruktur900 , nachdem die Abstandhalter904 in der Größe verringert wurden, um Teile921 der Deckfläche jedes der halbierten Grate901 , die von der Pufferschicht906 bedeckt sind, freizulegen. Die Schutzschicht922 wird auf dem ausgesetzten Teil der Isolierschicht902 zwischen den halbierten Graten901 abgelagert, um die Isolierschicht902 vor Unterschneidung später im Verfahren zu schützen. In einer Ausführung ist die Schutzschicht922 , die auf dem ausgesetzten Teil der Isolierschicht902 aus einem vergrabenem Oxid zwischen halbierten Graten901 aus Silizium abgelagert ist, eine kohlenstoffdotierte Siliziumnitridschicht. - Die
9C ist ein Querschnitt einer Halbleiterstruktur900 , nachdem ausgesetzte Teile921 der Deckflächen jedes der halbierten Grate901 , die von der Pufferschicht906 bedeckt sind, weggeätzt wurden, um Stufen931 in der inneren Seitenwand jedes der halbierten Grate901 mittels eines Verfahrens, das oben mit Bezug auf5C beschrieben ist, auszubilden. Das Verringern der Abstandhalter904 in der Größe wird mittels eines Verfahrens durchgeführt, das oben mit Bezug auf5B beschrieben ist. In einer Ausführung wird das Verringern der Abstandhalter904 in der Größe fortlaufend mittels eines Verfahrens, das oben mit Bezug auf5C beschrieben ist, wiederholt, bis eine vorbestimmte Anzahl von Stufen in den Seitenwänden der halbierten Grate901 hergestellt ist. - Die
9D ist ein Querschnitt einer Halbleiterstruktur900 , nachdem die Isolierschicht905 , die Schutzschicht903 , die Schutzschicht922 , die Abstandhalter904 und die Pufferschicht906 von jedem der beiden halbierten Grate901 und der Isolierschicht902 mittels eines Verfahrens entfernt wurden, das oben mit Bezug auf die3I und3J beschrieben ist. Wie in9D gezeigt ist, werden zwei halbierte Grate901 auf der Isolierschicht ausgebildet, wobei jeder der halbierten Grate901 eine Stufe931 umfaßt. In einer anderen Ausführung kann die Halbleiterstruktur900 ausgebildet werden, indem zuerst die Vertiefung in dem Grat ausgebildet wird, wobei jede der Seitenwände der Vertiefung mindestens eine Stufe umfaßt, wie oben mit Bezug auf die5A –5D beschrieben ist, und daraufhin halbierte Grate ausgebildet werden, wie oben mit Bezug auf7B beschrieben ist. In einer Ausführung können, mittels eines Verfahrens, das oben mit Bezug auf die7A –7C und die5A –5D beschrieben ist, eine Mehrzahl von halbierten Graten, die mindestens eine Stufe aufweisen und sublithographische Abmessungen aufweisen, aus einer Mehrzahl von einzelnen Graten gefertigt werden. - Die
10 ist eine perspektivische Ansicht einer U-Gate-Halbleiter-Transistorstruktur1000 mit zwei halbierten Graten1001 , die sublithographische Abmessungen aufweisen, wobei jeder der beiden halbierten Grate1001 auf einer Isolierschicht1007 mindestens eine Stufe aufweist, nach einer Ausführung der Erfindung. Die dielektrische Gateschicht1003 und die Gateelektrode1004 werden nacheinander auf dem Teil jedes der beiden halbierten Grate1001 ausgebildet, wobei sie die Stufe1002 bedecken. Die Sourceregion1005 und die Drainregion1006 werden auf gegenüberliegenden Seiten der Gateelektrode1004 von jeder der beiden halbierten Grate1001 ausgebildet. Wie in10 gezeigt ist, bedeckt die Gateelektrode1004 mit der dielektrischen Gateschicht1003 die Deckfläche und zwei gegenüberliegende Seitenwände, einschließlich der Stufe1002 , des Teils jedes der beiden halbierten Grate1001 , was zwei Mehrecken-Tri-Gate-Transistorstrukturen erzeugt. In einer Ausführung weisen zwei Mehrecken-Tri-Gate-Transistorstrukturen halbierte Abstände und sublithographische Abmessungen auf.
Claims (14)
- Verfahren zum Ausbilden einer Halbleiterstruktur, umfassend: Ausbilden eines Grats aus einem Halbleitermaterial auf einer ersten Isolierschicht, wobei eine Maskenschicht auf einer Deckfläche des Grats liegt; Ausbilden einer zweiten Isolierschicht auf dem Grat, wobei eine Deckfläche der Maskenschicht freigelegt bleibt, und wobei eine Schutzschicht zwischen dem Grat und der zweiten Isolierschicht abgelagert wird; Entfernen der Maskenschicht; Ausbilden von Abstandhaltern auf dem Grat angrenzend an die Schutzschicht; und Ausbilden einer Vertiefung in dem Grat, wobei die Vertiefung einen Boden und gegenüberliegende Seitenwände aufweist.
- Verfahren nach Anspruch 1, wobei eine Pufferschicht zwischen einer Deckfläche des Grats und der Maskenschicht liegt.
- Verfahren nach Anspruch 2, wobei die Schutzschicht zwei gegenüberliegende Seitenwände des Grats, zwei gegenüberliegende Seitenwände der Maskenschicht und Teile der ersten Isolierschicht auf gegenüberliegenden Seiten des Grats bedeckt.
- Verfahren nach Anspruch 3, wobei die Schutzschicht die zwei gegenüberliegenden Seitenwände des Grats und die Teile der ersten Isolierschicht auf gegenüberliegenden Seiten des Grats davor schützt, unterschnitten zu werden.
- Verfahren nach Anspruch 3, wobei das Ausbilden der zweiten Isolierschicht auf dem Grat das Planarisieren der zweiten Isolierschicht umfaßt, so daß eine Deckfläche der zweiten Isolierschicht im wesentlichen planar mit der Deckfläche der Maskenschicht ist.
- Verfahren nach Anspruch 1, wobei das Ausbilden des Grats aus dem Halbleitermaterial folgendes umfaßt: Ablagern einer Schicht aus dem Halbleitermaterial auf der ersten Isolierschicht auf dem Substrat; Ablagern der Maskenschicht auf der Schicht aus dem Halbleitermaterial; Strukturieren und Ätzen der Maskenschicht auf der Schicht aus dem Halbleitermaterial; und Ätzen der Schicht aus dem Halbleitermaterial, um den Grat auszubilden.
- Verfahren nach Anspruch 1, welches weiter folgendes umfaßt: Ausbilden einer dielektrischen Gateschicht, welche die Deckfläche und die gegenüberliegenden Seitenwände des Grats und den Boden und die gegenüberliegenden Seitenwände der Vertiefung in dem Grat bedeckt; Ausbilden einer Gateelektrode auf der dielektrischen Gateschicht; und Ausbilden einer Sourceregion und einer Drainregion in dem Grat auf gegenüberliegenden Seiten der Gateelektrode.
- Verfahren nach Anspruch 1, wobei die Schutzschicht eine Steuerung der Dicke der gegenüberliegenden Seitenwände und des Bodens der Vertiefung bereitstellt.
- Verfahren nach Anspruch 1, wobei eine Ätzrate der Schutzschicht im wesentlichen niedriger als die Ätzrate der Maskenschicht ist.
- Verfahren nach Anspruch 9, wobei die Schutzschicht kohlenstoffdotiertes Siliziumnitrid umfaßt.
- Verfahren nach Anspruch 1, wobei eine Dicke der Maskenschicht eine minimale Dicke des Bodens der Vertiefung bestimmt.
- Verfahren nach Anspruch 1, wobei eine Breite jedes der Abstandhalter eine Dicke jeder der gegenüberliegenden Seitenwände der Vertiefung bestimmt.
- Verfahren nach Anspruch 1, wobei der Boden der Vertiefung dünner ist als jede der gegenüberliegenden Seitenwände der Vertiefung.
- Verfahren nach Anspruch 1, welches weiter folgendes umfaßt: Entfernen der Abstandhalter; Entfernen der Pufferschicht; und Entfernen der zweiten Isolierschicht, nachdem die Vertiefung in dem Grat ausgebildet ist.
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