DE102007041082B4 - Integrierte Schaltung und zugehöriges Herstellungsverfahren zur Verringerung von Funkelrauschen - Google Patents

Integrierte Schaltung und zugehöriges Herstellungsverfahren zur Verringerung von Funkelrauschen Download PDF

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Abstract

Eine integrierte Schaltung, umfassend: ein Halbleitersubstrat (104); eine Vielzahl von auf dem Halbleitersubstrat (104) angeordneten Finnen (102A, 102B, 102C, 102D); einen Gateisolator (110; 302, 304), der auf der Vielzahl von Finnen angeordnet ist; und einen Gatestapel (112), der auf dem Gateisolator (110; 304) angeordnet ist, wobei jede der Vielzahl der Finnen (102A, 102B, 102C, 102D) ein Kanalgebiet an zumindest zwei Seitenflächen umfasst, wobei das Kanalgebiet zur Verringerung von Funkelrauschen ein Dotiermittel an den Seitenflächen beinhaltet, dessen Höchstkonzentration in der Mitte jeder Finne liegt, und wobei der Gateisolator (110; 302, 304) über den Seitenflächen von jeder der Finnen (102A, 102B, 102C, 102D) angeordnet ist, wobei der Gateisolator das Dotiermittel beinhaltet.

Description

  • Die vorliegende Erfindung betrifft eine integrierte Schaltung und ein zugehöriges Herstellungsverfahren und insbesondere Feldeffekttransistoren (FETs) und zugehörige Verfahren in denen ein Funkelrauschen verringert ist.
  • Funkelrauschen ist in Metall-Oxid-Halbleiter-Feldeffekttransistor-Einrichtungen (MOSFET-Einrichtungen) bei niederen Frequenzen eine beherrschende Rauschquelle. Bei batteriebetriebenen Schaltungen, in denen das Signal-Rausch-Verhältnis nicht auf Kosten der Leistungsaufnahme verbessert werden kann, ist eine Verringerung des Funkelrauschens wünschenswert.
  • Aus der Druckschrift US 6 797 555 B1 ist eine integrierte Schaltung mit einer Vielzahl von auf einem Halbleitersubstrat angeordneten Finnen bekannt, wobei ein Gateisolator auf der Vielzahl von Finnen angeordnet und ein Gatestapel auf dem Gateisolator angeordnet ist. Zur Verringerung eines Funkelrauschens wird hierbei in das Kanalgebiet der integrierten Schaltung ein Dotiermittel eingebracht.
  • Weiterhin ist aus der Druckschrift US 6 642 090 B1 eine integrierte Schaltung mit einem Transistor bekannt, der an den Seitenflächen von Halbleiterfinnen angeordnete Kanalgebiete aufweist, wobei eine möglichst homogene Dotierstoffverteilung für die Wannen angestrebt wird.
  • Die Literaturstelle Lee et al.: ”Hydrogen Annealing Effect an DC and Low-Frequency Noise Characteristics in CMOS FinFETs”, IEEE Electron Device Letters, Vol. 24, 2003, No. 3, S. 186–188, offenbart ein Ausheilverfahren in einer Wasserstoff-Umgebung, wodurch niederfrequentes Rauschen in einem Fin-FET reduziert wird. Eine maximale Dotierstoffkonzentration ergibt sich hierbei im Randbereich der Finnen.
  • Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Schaltung und ein zugehöriges Herstellungsverfahren zu schaffen, wobei die elektrischen Eigenschaften weiter verbessert sind.
  • Diese Aufgabe wird hinsichtlich der Vorrichtung durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 8 gelöst.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1A–1E eine Reihe von Querschnittszeichnungen eines teilweise fertiggestellen Halbleiterwafers, die einige Ausführungsformen eines Verfahrens zur Herstellung einer Halbleitereinrichtung mit einem in Siliziumfinnen implantierten Dotierungsmittel zeigen,
  • 2 ein Flussdiagramm, das einige Ausführungsformen eines Verfahrens zur Herstellung eines FinFETs zeigt, und
  • 3 eine Querschnittszeichnung eines teilweise fertig gestellten Halbleiterwafers, die eine Ausführungsform eines Verfahrens zur Herstellung einer Halbleitereinrichtung zeigt, bei dem ein High-k-Material, wie z. B. Hafniumoxid, verwendet wird und bei dem ein Dotierungsmittel in Finnen implantiert ist.
  • Die verschiedenen Ausführungsformen schließen sich nicht unbedingt gegenseitig aus, da einige Ausführungsformen mit einer oder mehreren anderen Ausführungsformen zur Ausbildung neuer Ausführungsformen kombiniert werden können.
  • In der nachstehenden Beschreibung können die Ausdrücke „Wafer” und „Substrat” untereinander austauschbar verwendet werden, um allgemein eine beliebige Struktur zu bezeichnen, auf der integrierte Schaltungen ausgebildet werden, und gleichfalls als Bezeichnung für diese Strukturen während verschiedener Stufen der Herstellung von integrierten Schaltungen.
  • Der Ausdruck „Substrat” soll hierbei einen Halbleiterwafer umfassen. Der Ausdruck „Substrat” wird auch verwendet, um in Fertigung befindliche Halbleiterstrukturen zu bezeichnen, und kann dabei andere darauf aufgebrachte Schichten umfassen. Sowohl „Wafer” als auch „Substrat” umfassen dotierte und undotierte Halbleiter, von einem als Basis dienenden Halbleiter oder Isolator getragene epitaktische Halbleiterschichten sowie andere dem Fachmann wohl bekannte Halbleiterstrukturen.
  • Der Ausdruck „Halbleiter” soll allgemein Halbleiter vom n-Typ oder p-Typ umfassen, und der Ausdruck „Isolator” bzw. „Dielektrikum” soll ein beliebiges Material umfassen, das eine geringere elektrische Leitfähigkeit besitzt als die als „Halbleiter” bezeichneten Materialien. Die nachstehende ausführliche Beschreibung ist daher nicht im einschränkenden Sinne auszulegen.
  • Die 1A–1E stellen eine Folge von Querschnittszeichnungen eines teilweise fertig gestellten Halbleiterwafers 100 einiger Ausführungsformen des Verfahrens zur Herstellung einer Halbleitereinrichtung mit einem in senkrechte Siliziumfinnen 102A, 102B, 102C und 102D implantierten Dotierungsmittel dar. Die senkrecht ausgerichteten Siliziumfinnen 102A–D sind auf einem Substrat 104 in senkrechter Stellung angeordnet. Die Form, Höhe „h” und Breite „b” der einzelnen Finnen 102A–D sowie die Abstände „s” zwischen zwei aufeinander folgenden Finnen hängen von den Eigenschaften der herzustellenden Einrichtung ab.
  • In einigen Ausführungsformen liegt die Höhe „h” der Siliziumfinnen 102A–D innerhalb einer Spanne und wird durch die Gleichung Lgmin/2 ≤ h ≤ 1 μm vorgegeben, bei welcher Lgmin die der jeweils eingesetzten Technologie entsprechende minimale Gatelänge ist. Der Grund hierfür ist, dass die Höhe „h” die Leistungsaufnahme von Digitalschaltungen mit einer Finne, wie z. B. logischen Gates oder statischen Speichern (SRAMs), bestimmt. Daher können die typischerweise eingesetzten minimalen Gatelängen bei einigen Ausführungsformen zwischen 45 nm und 65 nm liegen, und die Höhe „h” kann damit bei einigen Ausführungsformen nur 20 nm betragen. Die Obergrenze der Höhe „h” wird durch die mechanische Stabilität der Finnen festgelegt. Typischerweise ist die Fläche der Einrichtung umso kleiner, je höher die Finne ist.
  • In einigen Ausführungsformen liegt der Abstand „s” zwischen den Siliziumfinnen 102A–D innerhalb einer Spanne und wird durch die Gleichung h/2 ≤ s ≤ 3 μm vorgegeben. Der Abstand „s” kann vergrößert werden, kann jedoch durch Faktoren, wie z. B. verfügbare Fläche der Einrichtung, Gatewiderstand und parasitäre Gatekapazität, beschränkt sein. In einigen Ausführungsformen kann die Dicke (oder Breite) „b” der Siliziumfinnen 102A–D in Übereinstimmung mit den gewünschten Eigenschaften der Einrichtung gewählt werden. Beim Einsatz einer Breite „b” ≤ 30 nm wird eine vollständig verarmte Einrichtung mit guten Subthreshold-Eigenschaften und ohne Floating-Body-Effekt bereitgestellt. In einigen Ausführungsformen, in denen eine größere Dicke für die Siliziumfinnen 102A–D eingesetzt wird, entsteht eine teilweise verarmte Einrichtung mit verringertem Source-Drain-Widerstand und verringertem Funkelrauschen, was für die Leistung von HF-Schaltungen wichtig ist.
  • In einigen Ausführungsformen, wird durch Nutzung einer größeren Dicke „b” eine Verringerung des Funkelrauschens erzielt. Dies ist auf das Vorhandensein verschiedener Arten von Funkelrauschen, die verschiedenen Oberflächenmerkmalen entsprechen, zurückzuführen. Das unterschiedliche Funkelrauschen auf unterschiedlich orientierten Oberflächen ergibt sich aus der unterschiedlichen Anpassung zwischen dem Siliziumgitter der Finne und dem Isolatormaterial des Gates an der Oberfläche. Die Oberflächenrichtung wird nach dem Miller-Index (z. B. (100)) definiert. In einigen Ausführungsformen weisen die Oberflächen mit den Oberflächenausrichtungen (100), (010) und (001) das niedrigste Funkelrauschen auf. In einigen Ausführungsformen wurde festgestellt, dass aufgrund des Einsatzes von plasmanitridierten Gateoxiden auch andere Oberflächenrichtungen niedriges Funkelrauschen aufweisen. Im Allgemeinen weist für ein bestimmtes Verfahren eine besondere Oberflächenrichtung das niedrigste Funkelrauschen für einen bestimmqten Ladungsträgertyp (Löcher oder Elektronen) auf. Beispielsweise kann in MuGFETs die obere Oberfläche der Finne anders als die Seitenwände sein. Ein MuGFET mit einer oberen (100)-Oberfläche kann durch Ziehen der Finne in einem 450-Winkel zur (010)-Oberfläche eine (011)-Oberfläche für die leitenden Kanäle der Seitenwände erlangen. Derartige verschiedene Oberflächenorientierungen werden zur Steigerung der Beweglichkeit ausgewählt. Ein Kompromiss zwischen Beweglichkeit und Funkelrauschen zusammen mit dem Source-Drain-Widerstand wird durch die Wahl unterschiedlicher Beiträge der Oberseiten- und Seitenwand-Oberflächen erreicht. Dies ist durch die Erhöhung der Dicke „b” der Finne erreichbar. So kann durch die Verringerung des Source-Drain-Widerstands das Signal gesteigert werden, und das Funkelrauschen wird durch die Erhöhung der Dicke der Finne verringert. Folglich wird das Signal-Rausch-Verhältnis aufgrund der Erhöhung des Signals und der Verringerung des Funkelrauschens erhöht.
  • Ein weiterer Effekt, der das Funkelrauschen beeinflusst, ist die Oberflächenrauheit. Im Allgemeinen hängt das Funkelrauschen von den unterschiedlichen Oberflächenmerkmalen ab, wie zum Beispiel der Oberflächenrauheit und Oberflächenorientierung. In einigen Ausführungsformen haben die Seitenwände 105 der Siliziumfinnen 102A–D normalerweise eine rauere Oberfläche als die obere Oberfläche 107 der Siliziumfinnen 102A–D. Dies ergibt sich aus dem Ätzen der Finnen, das weiter unten in dieser Schrift beschrieben wird.
  • Die glatte Oberseite 107 mit einer (100)-Gitteranordnung weist ein niedrigeres Funkelrauschen als eine durch eine (010)- oder (110)-Gitterorientierung charakterisierte raue Oberfläche der Seitenwände 105 auf. Somit kann das Ausmaß an niedrigem Funkelrauschen, welches durch die glatte (100)-Oberfläche 107 beigetragen wird, im Vergleich zu dem hohen, von den Seitenwänden 105 beigetragenen Funkelrauschen durch die Auswahl einer größeren Dicke „b” relativ erhöht werden.
  • In einigen Ausführungsformen mit vollständig verarmten Einrichtungen beträgt die Dicke „b” zwischen 5 nm und 30 nm. In einigen Ausführungsformen ist die untere Grenze der Dicke „b” von ca. 5 nm entscheidend dafür, dass Fluor in die Siliziumfinnen 102A–D eingebracht werden kann. Im Allgemeinen ist eine Breite „b” unter 5 nm wegen des erhöhten Source-Drain-Widerstands nicht zu bevorzugen In einigen Ausführungsformen, Einrichtungen mit einem verringerten Source-Drain-Widerstand, kann die Dicke „b” eines verringerten Funkelrauschens zwischen 30 nm und 3 μm betragen. Daher kann man durch die Erhöhung der Dicke „b” der Finne den Vorteil eines niedrigeren Funkelrauschens mit einem niedrigeren Source-Drain-Widerstand kombinieren, was für die in HF-Schaltungen eingesetzten Einrichtungen vorteilhaft ist. In einigen Ausführungsformen kann der in diesem Fall geringe Beitrag zum Gesamtstrom in den Seitenwänden dadurch ausgeglichen werden, dass für die Seitenwände eine Oberflächenorientierung mit höherer Beweglichkeit verwendet wird. In einigen Ausführungsformen kann der Einsatz einer Dicke „b”, die größer als 3 μm ist, zu erhöhtem Gatewiderstand führen, wobei eine parallele Fingerstruktur zum Erzielen größerer Gatebreiten für finFET-Einrichtungen eingesetzt werden kann.
  • In den in den 1A–1E und in 2 gezeigten Ausführungsformen sind die Siliziumfinnen 102A–D in annähernd rechteckiger Form ausgebildet. In einigen Ausführungsformen werden strikt rechteckförmige Siliziumfinnen 102A–D vermieden. Einige weitere Ausführungsformen setzen rechteckige Siliziumfinnen mit abgerundeten Kanten ein, wodurch eine bessere elektrische Leistung der Einrichtung erzielt wird.
  • In einigen Ausführungsformen ist das Substrat 104 eine eingebettete Oxidschicht. In weiteren Ausführungsformen ist das Substrat 104 eine Bulk-Siliziumschicht.
  • 1A ist eine Querschnittsansicht durch einen teilweise fertig gestellten Halbleiterwafer 100 mit Siliziumfinnen 102A–D, die zur Bildung einer Oxid-Schirmschicht 106 auf den jeweiligen Siliziumfinnen 102A–D oxidiert werden. In einigen Ausführungsformen enthält die Oxid-Schirmschicht 106 Siliziumdioxid. Die Oxid-Schirmschicht 106 wird über die Siliziumoberfläche gezüchtet, bevor eine Dotierungsmittel-Implantation, wie in 1B gezeigt, erfolgt. Die Oxid-Schirmschicht 106 schützt vor unbeabsichtigten mittelbaren Auswirkungen metallischer Fremdkörper (wie z. B. Eisen (Fe) und Nickel (Ni)), die vom Ionenimplantator stammen. In einigen Ausführungsformen kann die Dicke der Oxid-Schirmschicht zwischen 1 nm und 15 nm betragen. In einigen Ausführungsformen könnte die Dicke der Oxid-Schirmschicht um die 3 nm betragen.
  • 1B ist eine Querschnittsansicht durch den in der 1A dargestellten teilweise fertig gestellten Halbleiterwafer 100, die einen Ionenstrahl 108 zeigt, welcher die Implantation eines Dotiermittels in die Siliziumfinnen 102A–D entsprechend einigen erfindungsgemäßen Ausführungsformen ermöglicht. In einigen Ausführungsformen fällt der Ionenstrahl 108 unter einem Tmplantationswinkel „a” zur vertikalen Achse der Siliziumfinnen 102A–D auf die Siliziumfinnen 102A–D ein. Der Implantationswinkel „a” wird gemäß dem Abstand „s” und der Höhe „h” der Finnen ausgewählt und wird durch die Gleichung tan(a) = s/h bestimmt.
  • In einigen Ausführungsformen könnte die Implantation entweder als Dual-Mode- oder Quad-Mode-Vorgang erfolgen. Dual-Mode ist eine Implantationsart, bei der zwei getrennte Implantationen in die Siliziumfinnen 102A–D unter Einsatz des Ionenstrahls 108 erfolgen. Hierbei wird der Halbleiterwafer 100 zuerst mit dem Dotiermittel implantiert, und dann wird der Halbleiterwafer 100 80° um seine vertikale Achse gedreht, wobei anschließend eine weitere Implantation in die restliche Kanalfläche erfolgt, die während der ersten Implantation nicht implantiert wurde. Ein Quad-Mode-Vorgang ist eine Implantationsart, bei der vier getrennte Implantationen in die Siliziumfinnen 102A–D unter Einsatz des Ionenstrahls 108 erfolgen. Bei Ausführungsformen, welche diesem Mode entsprechend, wird der Halbleiterwafer zuerst mit dem Dotiermittel implantiert, und dann wird der Halbleiterwafer 100 90° um seine vertikale Achse gedreht, worauf die Implantation eines Dotiermittels erfolgt. Der Implantationsmode wird mit zwei weiteren Drehungen um jeweils weitere 90° fortgesetzt, wobei jeder Drehung eine weitere Implantation folgt. Das oben beschriebene Verfahren der Drehung des Halbleiterwafers 100 in einem Dual-Mode- oder Quad-Mode-Vorgang wird eingesetzt, um sicherzustellen, dass sämtliche kanalbildenden Oberflächen der Siliziumfinnen 102A–D gleichmäßig mit dem Dotiermittel implantiert sind.
  • In einigen Ausführungsformen wird Fluor als Dotiermittel eingesetzt. In einigen Ausführungsformen werden andere Dotierungsmittel, wie z. B. Bordifluorid (BF2), Bortrifluorid (BF3), Chlor, Wasserstoff, Deuterium, Stickstoff, Argon, Xenon, Neon und Krypton eingesetzt. Bei herkömmlichen Verfahren wird Argon in die Rückseite des Wafers mit einer Implantationsdosis von etwa 2E18 Atomen pro cm2 und einer Implantationsenergie unter 1 keV implantiert.
  • Erfindungsgemäß wird die Implantationsenergie des auf die Siliziumfinnen 102A–D gerichteten Dotierungsmittels so verteilt, dass sich die Höchstkonzentration der Aufprallverteilung in der Mitte der Finnen befindet. In einigen Ausführungsformen könnte die Implantationsdosis zwischen 1E15 Atomen pro cm2 und 5E16 Atomen pro cm2 betragen, und die Implantationsenergie könnte zwischen 10 keV und 60 keV liegen. In einigen Ausführungsformen gibt es beim Einsatz von Dotiermitteln zur Verringerung von Funkelrauschen eine Anfangsschwellenwertdosis und eine Sättigungsdosis des Dotiermittels (z. B. Fluor), über welche hinaus die Verringerung des Funkelrauschens nicht weiter verbessert werden kann. In einigen Ausführungsformen wird eine auf die Siliziumfinnen 102A–D angewendete Implantationsdosis von niedriger als 6E15 Atomen pro cm2 und eine Implantationsenergie von weniger als 20 keV ausgewählt. Dagegen benutzen herkömmliche Verfahren für Herstellungen mit Metallgates eine höhere Implantationsenergie und Implantationdosis. Dementsprechend können in einigen Ausführungsformen eine höhere Implantationsenergie und Implantationsdosis, ähnlich wie in herkömmlichen Verfahren verwendete, auch für Herstellungen mit Metallgates eingesetzt werden.
  • 1C ist eine Querschnittsansicht durch den teilweise fertig gestellten Halbleiterwafer 100 aus 1B, in der die Siliziumfinnen 102A–D nach dem Entfernen der Oxid-Schirmschicht 106 gezeigt werden. In einigen Ausführungsformen wird die Oxid-Schirmschicht 106 mittels eines Nassätzverfahrens mit Hydrogenfluoridsäure (HF-Säure) oder Trockenätzung mit HF-Dampf entfernt. In einigen Ausführungsformen werden die Siliziumfinnen 102A–D mittels Ammonium-Wasserstoffperoxid-Lösung gereinigt. Das Reinigen der Siliziumfinnen 102A–D mit Ammonium-Wasserstoffperoxid-Lösung führt zu einer Verringerung des Funkelrauschens. Nach der Reinigung der Siliziumfinnen 102A–D erfolgt in einigen Ausführungsformen ein Temperverfahren, um die durch die Implantation verursachten Beschädigungen der Kristalle in den Finnen auszuheilen. Zusätzlich aktiviert in einigen Ausführungsformen das thermische Temperverfahren das Dotiermaterial innerhalb der Siliziumfinnen. Falls Fluor als Dotierungsmittel eingesetzt wird, ändert sich die elektrische Leitfähigkeit nicht. Wenn jedoch Implantate, wie z. B. B-, P- und As-Implantate, als Dotiermaterialien eingesetzt werden, entsteht infolge des thermischen Temperverfahrens eine leichte Änderung der elektrischen Leitfähigkeit. Die Temperzeit und -temperatur hängen von den wünschenswerten Eigenschaften der herzustellenden Halbleitereinrichtung ab. In einigen Ausführungsformen kann das Kristallschaden-Tempern als schnelles thermisches Temperverfahren (RTA, Rapid Thermal Anneal) oder als Laser-Temperverfahren erfolgen. In einigen Ausführungsformen beträgt die Temperatur des Tempervorgangs zwischen 950°C und 1200°C während 1 bis 60 Sekunden.
  • Nach dem obigen Tempern des Kristallgitterschadens erfolgt ein Tempern mit Wasserstoff (H2). Dieses Tempern sorgt für die Glättung der Ecken und der infolge der Ätzung der Finnen entstandenen rauen Seitenwände. Dadurch wird eine bessere elektrische Leistung bezüglich der Beweglichkeit und des Leckstroms erzielt. Bei MOSFETs im Allgemeinen, und besonders bei finFETs, wurde festgestellt, dass durch Tempern in einer H2-Umgebung das Funkelrauschen verringert wird. in einigen Ausführungsformen beträgt die Tempertemperatur zwischen 700°C und 900°C während 1 bis 10 Minuten. In einigen Ausführungsformen, falls die Implantationsdosis eines Dotiermittels wie Fluor niedrig ist, erfolgen die oben beschriebenen Verfahrensschritte auch nach dem H2-Tempern. Im Allgemeinen konkurrieren H2 und Fluor in der Abkühlung des Gateisolators und der Grenzflächenzustände (interface traps) miteinander. Die niedrigere Bindungsenergie des H2 gegenüber Fluor führt unter Heißbelastung zu einer stärkeren Erhöhung des Funkelrauschens.
  • Nach erfolgtem obigem H2-Tempern wird ein HF-Dip, gefolgt von einer Reinigung mit Ammonium-Wasserstoffperoxid-Lösung, eingesetzt. Nach der Reinigung kann eine weitere HF-Dampfreinigung zum Entfernen von minderwertigem nativem Oxid durchgeführt werden. Minderwertiges natives Oxid bildet sich relativ schnell und stellt ein Problem beim Erzielen sehr dünner hochwertiger Gateoxide dar. In einigen Ausführungsformen wird diese Reinigung in derselben Kammer, in der die Oxidation des Gateisolators stattfindet, durchgeführt.
  • 1D ist eine Querschnittsansicht durch den teilweise fertig gestellten Halbleiterwafer 100 aus 1C, und zeigt die Züchtung einer Gateisolatorschicht 110 nach dem erfolgten obigen thermischen Temperverfahren. Anschließend wird ein abschließendes Tempern bzw. Ausheilen nach der Oxidation zur Verbreitung des Dotiermittels in Richtung der Grenzfläche Gateisolator/Silizium und in den Gateisolator durchgeführt, um die Grenzfläche und Gateisolatoreinfangstellen abzukühlen. In einigen Ausführungsformen führt das Tempern nach der Oxidation als solches infolge der mechanischen Entlastung zwischen der Finne und dem Gateisolator schon zu einem verringerten Funkelrauschen bei Gateisolatoren, die bei niedrigeren Temperaturen gezüchtet wurden, wie es bei dünnen Oxiden neuerer Technologien der Fall ist. Typischerweise erfolgt das Tempern nach der Oxidation bei einer Temperatur zwischen 950°C und 1200°C über eine Zeit zwischen 1 und 20 Sekunden. In einigen Ausführungsformen umfasst der Gateisolator mindestens eines der Materialien Oxid, Nitrid, nitridiertes Siliziumoxid oder Hafniumoxid, oder irgendein Dielektrikum mit einer hohen Dielektrizitätskonstante (k). In einigen Ausführungsformen liegt die Dicke des Gateisolators in einem Bereich von 15 nm bis zu 0,5 nm. Geringere Dicken könnten zu höheren Gateleckströmen führen, und größere Dicken könnten Gatespannungen über 5 V benötigen. Keines dieser Szenarien ist wünschenswert oder wird daher in batteriebetriebenen Systemen eingesetzt.
  • In einigen Ausführungsformen kann die Erzeugung der Gateisolatorschicht 110 die Tempertemperatur zur Diffusion des Fluors bereitstellen. Die Fluordiffusion fließt von den Siliziumfinnen 102A–D zur Grenzfläche 111 zwischen Gateisolator und Finne sowie in die Gateisolatorschicht 110. In einigen Ausführungsformen folgt dieser Erzeugung der Gateisolatorschicht 110 ein weiteres Tempern nach der Oxidation. In einigen Ausführungsformen ist dieses Tempern das Tempern des Source- oder Drain-Anschlussbereichs. Dieses Tempern liefert, wie oben beschrieben, die vollständige Diffusion des Fluors, was auf die hohe Diffusionsfähigkeit von Fluor in Einkristall-Silizium und auch auf die starke Anziehung von Fluor durch die baumelnden Bindungen (dangling bonds) der Gateisolator/Siliziumfinne-Grenzfläche zurückzuführen ist. 1E ist eine Querschnittsansicht durch den teilweise fertig gestellten Halbleiterwafer 100 aus 1D, die den Einschluss eines Gatestapels 112 für einen finFET- oder Multi-Gate-Transistor zeigt. In einigen Ausführungsformen kann der Gatestapel 112 mindestens eines der folgenden Gates umfassen: ein Polysiliziumgate, ein vollsiliziertes Gate (FUSI) und ein Metallgate.
  • 2 ist ein Flussdiagramm 200, das einige Ausführungsformen eines Verfahrens zur Herstellung eines FinFET zeigt. In 202 wird das Verfahren mittels Durchführen einer Oxidation der Siliziumfinnen 102A–D, die senkrecht auf dem Substrat 104 angeordnet sind, fortgeführt, wodurch eine Oxid-Schirmschicht 106 gebildet wird. In 204 wird das Verfahren mittels Implantieren von Fluor in die Siliziumfinnen 102A–D fortgeführt. Wie bereits zuvor beschrieben, kann die Implantation entweder als Dual-Mode (mit 180°-Drehung) oder als Quad-Mode (mit 90° Drehung) erfolgen. Darüber hinaus bietet die Möglichkeit, den Implantationswinkel „a” zum Erzielen eines optimalen Implantats anpassen zu können, einen zusätzlichen Vorteil gegenüber herkömmlichen Verfahren, wie der Plasmafluoridierung des Gateisolators in finFETs oder Multi-Gate FETs, bei denen die Möglichkeit einer Anpassung des Implantationswinkels „a” nicht gegeben ist.
  • In 206 wird das Verfahren mittels Entfernen der Oxid-Schirmschicht 106 von den Siliziumfinnen 102A–D fortgeführt. Die Entfernung der Oxid-Schirmschicht 106 von den Siliziumfinnen 102A–D kann sowohl die Nassätzung mittels HF-Säure als auch die Reinigung mit Ammonium-Wasserstoffperoxid-Lösung umfassen.
  • In 208 wird das Verfahren mittels Tempern der Siliziumfinnen 102A–D fortgeführt. Das Tempern der Siliziumfinnen 102A–D ermöglicht das Abheilen des Kristallgitterschadens. In einigen Ausführungsformen folgt dem Abheilen des Kristallgitterschadens durch Tempern ein H2-Tempervorgang. In einigen Ausführungsformen folgt dem H2-Tempervorgang ein nasser HF-Dip. In einigen Ausführungsformen folgt dem nassen HF-Dip eine Reinigung mit Ammonium-Wasserstoffperoxid-Lösung. In einigen Ausführungsformen wird das Verfahren mittels Durchführen einer HF-Dampfreinigung in derselben Kammer, in der die Gateoxidation erfolgt, fortgesetzt.
  • In 210 wird das Verfahren durch Erzeugen einer Gateisolatorschicht 110 über den Siliziumfinnen 102A–D fortgeführt. Wie bereits zuvor beschrieben, wird in einigen Ausführungsformen nach der Bildung einer Gateisolatorschicht 110 ein Tempern nach der Oxidation in 212 bereitgestellt. In 212 wird das Verfahren durch Tempern des Halbleiterwafers 100 nach der Oxidation zwecks Verbreitung von Fluor in den Gateisolator fortgeführt. In einigen Ausführungsformen ist 212 fakultativ.
  • Das oben beschriebene Verfahren der Fluorimplantation weist mehrere Vorteile gegenüber herkömmlichen Verfahren der Implantation von Dotiermitteln in Gatestapel auf. Wie bereits zuvor beschrieben, können in einigen Ausführungsformen andere Dotierungsmittel, wie z. B. Bordifluorid (BF2), Bortrifluorid (BF3), Chlor, Wasserstoff, Deuterium, Stickstoff, Argon, Xenon, Neon oder Krypton, verwendet werden. Das im Flussdiagramm der 2 beschriebene Verfahren verringert das Funkelrauschen der herzustellenden Einrichtung. Funkelrauschen ist eine Designeinschränkung, welche die komplementäre Metalloxid-Halbleiter(CMOS)-HF und Leistung von Analogschaltungen in Bezug auf das Signal-Rausch-Verhältnis in geräuscharmen Verstärkern (LNA, Low Noise Amplifier), den Rauschbeitrag von direkten Abwärtsmischern und das Phasenrauschen in spannungsgesteuerten Oszillatoren (VCO, Voltage-Controlled Oscillator) begrenzt.
  • In einigen Ausführungsformen bieten Metallgates eine niedrige Diffusionsfähigkeit gegenüber Dotiermitteln, wie Fluor und folglich ist dort die Fluorimplantation in Gateisolatoren mit herkömmlichen Verfahren untersagt. Das im Flussdiagramm der 2 beschriebene Verfahren ermöglicht die Implantation von Dotiermitteln in Metallgates umfassende Halbleiterwafern. In einigen Ausführungsformen umfasst das Material des Metallgates mindestens eines der Materialen Titaninitrid (TiN) oder Tantalnitrid (TaN). Der Vorteil der Ausführungsformen des in dieser Schrift beschriebenen Verfahrens besteht darin, dass es in Halbleitereinrichtungen unabhängig vom Gatestapelmaterial eingesetzt werden kann, da die Implantation erfolgt, bevor der Gatestapel während des Herstellungsvorgangs gebildet wird.
  • Zusätzlich erleichtern die Ausführungsformen des offenbarten Verfahrens das durch die Fluorimplantation in den Drain- und Source-Bereichen verursachte Problem infolge der geringeren Implantationsdosis und Energie, die für den beschriebenen Vorgang gegenüber herkömmlichen Verfahren erforderlich sind. Die Fluorimplantation in den Source und Drain-Bereichen mit einer hohen Dosis nach dem Gateisolatorwachstum und vor dem Source/Drain-Tempern hat den Nachteil, die Sperrschichtkapazität (in Bulk-CMOS) zu erhöhen und den Leckstrom an der Kontaktstelle drastisch zu erhöhen. Darüber hinaus vermeiden die Ausführungsformen des erfindungsgemäßen Verfahrens die Bildung einer erhöhten Diffusionskapazität, welche den HF-Wert der leistungsmaximalen Oszillationsfrequenz (fmax) verringert. Zudem verhindern die Ausführungsformen des erfindungsgemäßen Verfahrens hohe Verluste aufgrund von Grenzschichtlecks, welche die Standby-Leistungsaufnahme erhöhen und ein bedeutendes Hindernis in batteriebetriebenen Systemen darstellen.
  • Die herkömmlichen Verfahren der Fluorimplantation in Polysiliziumgates von PMOS-Transistoren weisen eine starke Bor-Codiffusion aus dem bordotierten Polysiliziumgate durch das Gateoxid in die n-Quelle einer Bulk-CMOS-Einrichtung auf. Infolge dieser Bor-Diffusion tritt eine unerwünschte Verringerung der Schwellenspannung auf. Eine Fluorimplantation in eingebettetes Oxid eines Silicon-on-Isolator-Wafers (SOI) könnte jedoch einige Nachteile der Implantation in den Gatestapel vermeiden. Eine derartige Vorgehensweise ist ineffizient, da das Fluor an der Siliziumoxid-Grenzfläche zweier Grenzflächen, die sich oberhalb und unterhalb des eingebetteten Oxids befinden, aufgenommen wird („fluorine pile-up” in der Sekundärionen-Massenspektrometrie-Profilierung (SIMS, Secondary-Ion Mass Spectrometry)). Daher ist bei der Verwendung von Ausführungsformen der vorliegenden Verfahren eine Implantation des Dotiermittels in einer hohen Dosis und mit hoher Energie erforderlich. Weiterhin ist eine Plasmafluoridierung bei finFETs und Multi-Gate-FETs aufgrund der senkrechten Struktur der Finnen schwierig anzuwenden. Die in dieser Schrift beschriebenen Ausführungsformen des erfindungsgemäßen Verfahrens vermeiden, wie bereits erwähnt, einige Schwierigkeiten, die bei herkömmlichen Verfahren auftreten.
  • Ferner können die in 2 beschriebenen Ausführungsformen des erfindungsgemäßen Verfahrens bei Hafniumoxid nutzenden Halbleiterwafern angewandt werden. In einigen Ausführungsformen enthält das Hafniumoxid verschiedene Kombinationen von Hafnium, Silizium, Sauerstoff und Stickstoff.
  • 3 ist eine Querschnittsansicht eines teilweise fertig gestellten Halbleiterwafers 100, die einige Ausführungsformen eines Verfahrens zur Herstellung einer Halbleitereinrichtung zeigt, die ein Material mit hoher Dielektrizitätskonstante (ein „High-k-dielektrisches” Material) und ein in die Finnen implantiertes Dotierungsmittel aufweist. Die Reihenfolge der gebildeten Schichten beginnt bei der Finne 102. Der Finne 102 folgt eine Tragschicht 302. Die Tragschicht 302 enthält fast kein Hafnium, oder eine sehr niedrige Konzentration davon. In einigen Ausführungsformen wird die Tragschicht 302 mittels Siliziumoxid gebildet. In einigen Ausführungsformen wird die Tragschicht 302 mittels nitridiertem Siliziumoxids gebildet.
  • Der Tragschicht 302 folgt eine Schicht 304 aus High-k-dielektrischem Material, wie in 3 dargestellt. In einigen Ausführungsformen umfasst die Schicht 304 ein Material, das ein High-k-Material aufweist. Beispiele solcher High-k-Materialien umfassen ausgewählte Zirkonium(Zr)- und Hafnium(Hf)-Oxide und -Silikate. Weitere geeignete High-k-Materialien für die Schicht 304 können ebenso beispielsweise Al2O3, Gd2O3, Yb2O3, Dy2O3, Nb2O5, Y2O3, La2O3, TiO2, Ta2O5 SrTiO3, BaxSr1-xTiO3, ZrxSi1-xO, HfxSi1-xOy und AlxZr1-xO2 sowie andere Verbindungen umfassen. In einigen Ausführungsformen umfasst die Schicht 304 ein Material wie beispielsweise ein mit Hafnium angereichertes Siliziumoxid oder ein nitridiertes Siliziumoxid. In derartigen Ausführungsformen ist die Hafniumkonzentration an der Grenzfläche zwischen der Gateisolatorschicht und der Grenzfläche der Finnen niedrig. In einigen Ausführungsformen wird der Gateisolatorstapel durch die Verwendung einer von zwei Prozessabfolgen erzeugt, und zwar (1) Voroxidation und (2) Nachoxidation der hafniumfreien Siliziumoxid-Grenzflächenschicht oder der hafniumfreien nitridierten Siliziumoxid-Grenzflächenschicht.
  • Der oben erwähnte Voroxidationablauf umfasst die Bildung der Siliziumoxid-Grenzflächenschicht mittels thermischer Oxidation. In einigen Ausführungsformen kann die Siliziumoxid-Grenzflächenschicht nitridiert sein. Die Verwendung von nitridiertem Siliziumoxid kann, je nach Nitridierungsprozess, im Vergleich zu reinem Siliziumoxid zu höherem Funkelrauschen führen. Daher wird in einigen Ausführungsformen eine Plasmanitridierung durchgeführt. In einigen Ausführungsformen erfolgt eine Nachoxidation des thermisch nitridierten Siliziumoxids. Danach wird eine Hafnium enthaltende Siliziumgateoxidschicht gebildet. Dies geschieht bei niedriger Temperatur mittels einer metallorganischen Gasphasenabscheidung (MOCVD), wodurch die Fluordiffusion in den Hafnium enthaltenden Teil des Gateisolators, und dadurch der Fluorverlust in der Finne, vermieden wird.
  • Der oben erwähnte Nachoxidationsablauf umfasst die Erzeugung eines Hafnium enthaltenden Teils des Gateisolators, gefolgt von einer durch thermische Oxidation erzeugten Grenzflächenschicht aus hafniumfreiem Siliziumoxid (oder nitridiertem Siliziumoxid). In einigen Ausführungsformen beträgt die Dicke der nahezu hafniumfreien Grenzflächenschicht zwischen 0,1 nm und 1,0 nm. In einigen Ausführungsformen beträgt die Dicke der nahezu hafniumfreien Oxid-Grenzflächenschicht zwischen 0,1 nm und die Hälfte der Dicke des Gateisolators.
  • Das Verfahren des Einbringens von Fluor in die Siliziumoxid-Grenzflächenschicht ist nicht auf Ausführungsformen beschränkt, die einen Hafnium enthaltenden Gatestapel aufweisen, sondern ist auch anwendbar bei Ausführungsformen mit einem beliebigen Gateisolator mit hoher Dielektrizitätskonstante (k), der eine Silizium- oder nitridierte Siliziumoxid-Grenzflächenschicht aufweist.
  • Bemerkenswert ist, dass die in dieser Schrift beschriebenen Verfahren nicht gemäß der beschriebenen Reihenfolge oder gemäß irgendeiner besonderen Reihenfolge durchgeführt werden müssen, sofern nicht eine bestimmte Reihenfolge als erforderlich angegeben wird. Zudem können, sofern nicht anders angegeben, verschiedene in dieser Schrift bezüglich der bezeichneten Verfahren beschriebene Tätigkeiten auf wiederholende, gleichzeitige, serielle oder parallele Weise durchgeführt werden.

Claims (26)

  1. Eine integrierte Schaltung, umfassend: ein Halbleitersubstrat (104); eine Vielzahl von auf dem Halbleitersubstrat (104) angeordneten Finnen (102A, 102B, 102C, 102D); einen Gateisolator (110; 302, 304), der auf der Vielzahl von Finnen angeordnet ist; und einen Gatestapel (112), der auf dem Gateisolator (110; 304) angeordnet ist, wobei jede der Vielzahl der Finnen (102A, 102B, 102C, 102D) ein Kanalgebiet an zumindest zwei Seitenflächen umfasst, wobei das Kanalgebiet zur Verringerung von Funkelrauschen ein Dotiermittel an den Seitenflächen beinhaltet, dessen Höchstkonzentration in der Mitte jeder Finne liegt, und wobei der Gateisolator (110; 302, 304) über den Seitenflächen von jeder der Finnen (102A, 102B, 102C, 102D) angeordnet ist, wobei der Gateisolator das Dotiermittel beinhaltet.
  2. Integrierte Schaltung nach Anspruch 1, wobei das Dotiermittel mindestens ein zur Materialgruppe bestehend aus Fluor, Bordifluorid, Bortrifluorid, Chlor, Wasserstoff, Deuterium, Stickstoff, Argon, Xenon, Neon und Krypton gehörendes Material umfasst.
  3. Integrierte Schaltung nach Anspruch 2, wobei der Gatestapel (112) mindestens eines der Folgenden einschließt: ein Polysiliziumgate, ein voll siliziertes Gate und ein Metallgate.
  4. Integrierte Schaltung nach Anspruch 2 oder 3, wobei der Gateisolator (110; 304) mindestens ein zur Materialgruppe bestehend aus einem Oxid, einem Nitrid, einem nitridierten Silizium und einem High-k-dielektrischen Material gehörendes Material umfasst.
  5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, wobei die Vielzahl der Finnen (102A, 102B, 102C, 102D) eine Breite zwischen 30 nm und 3 μm aufweisen.
  6. Integrierte Schaltung nach einem der Ansprüche 1 bis 5, wobei mindestens ein NMOS- oder PMOS Transistor durch die Vielzahl der Finnen realisiert ist.
  7. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, wobei eine Multi-Gate-FET-Einrichtung die Vielzahl der Finnen aufweist.
  8. Ein Verfahren zur Herstellung einer integrierten Schaltung, umfassend: Bereitstellen eines Halbleiterwafers (100), der eine Vielzahl von Finnen (102A, 102B, 102C, 102D) einschließt, wobei jede der Finnen ein Kanalgebiet an zumindest zwei Seitenflächen beinhaltet; Oxidieren des Halbleiterwafers (100) zur Bildung einer Oxid-Schirmschicht (106) auf der Vielzahl der Finnen (102A, 102B, 102C, 102D); Implantieren eines Dotiermittels zur Verringerung von Funkelrauschen in das Kanalgebiet der Vielzahl der Finnen (102A, 102B, 102C, 102D), wobei eine Höchstkonzentration in der Mitte jeder Finne erzeugt wird; Entfernen der Oxid-Schirmschicht (106) von der Vielzahl der Finnen (102A, 102B, 102C, 102D); Tempern des Halbleiterwafers (100); und Bereitstellen eines Gateisolators (110; 304) und eines Gatestapels (112), die nach der Implantation des Dotiermittels in die Vielzahl der Finnen (102A, 102B, 102C, 102D) über dem Kanalgebiet der Vielzahl der Finnen (102A, 102B, 102C, 102D) angeordnet sind.
  9. Verfahren nach Anspruch 8, wobei das Dotiermittel mindestens ein zur Materialgruppe bestehend aus Fluor, Bordifluorid, Bortrifluorid, Chlor, Wasserstoff, Deuterium, Stickstoff, Argon, Xenon, Neon und Krypton gehörendes Material umfasst.
  10. Verfahren nach Anspruch 8, wobei das Dotiermittel mindestens ein zur Materialgruppe bestehend aus Bordifluorid und Bortrifluorid gehörendes Material umfasst, und mittels einer Implantationsdosis im Bereich zwischen 5E13 Atomen/cm2 und 6E15 Atomen/cm2 in die Vielzahl der Finnen in einer NMOS-Einrichtung implantiert wird.
  11. Verfahren nach Anspruch 8, wobei das Dotiermittel mindestens ein zur Materialgruppe bestehend aus Bordifluorid und Bortrifluorid gehörendes Material umfasst, und in die Vielzahl der Finnen (102A, 102B, 102C, 102D) implantiert wird, wobei die Vielzahl der Finnen (102A, 102B, 102C, 102D) n-Typ-Dotiermaterial einschließt.
  12. Verfahren nach Anspruch 8, wobei das Dotiermittel mindestens ein zur Materialgruppe bestehend aus Bordifluorid und Bortrifluorid gehörendes Material umfasst und das Implantieren der Vielzahl der Finnen (102A, 102B, 102C, 102D) das Implantieren einer Vielzahl von n-dotierten Finnen (102A, 102B, 102C, 102D) in eine PMOS Einrichtung einschließt.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei das Implantieren des Dotiermittels in die Vielzahl der Finnen (102A, 102B, 102C, 102D) das Implantieren mittels einer Implantationsdosis, die niedriger als 6E15 Atome/cm2 ist, und einer Implantationsenergie, die niedriger als 20 keV ist, umfasst.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei das Implantieren des Dotiermittels auf die Vielzahl von Finnen (102A, 102B, 102C, 102D) bei einem Implantationswinkel „a”, gemessen zu der vertikalen Achse der Finnen (102A, 102B, 102C, 102D), erfolgt, der unter Verwendung der Gleichung: tan(a) = s/h bestimmt wird, wo „s” der Abstand zwischen zwei aufeinander folgenden Finnen ist und „h” die Höhe der Siliziumfinnen ist.
  15. Verfahren nach einem der Ansprüche 8 bis 14, wobei das Implantieren des Dotiermittels auf die Vielzahl der Finnen (102A, 102B, 102C, 102D) im Dual-Mode erfolgt.
  16. Verfahren nach einem der Ansprüche 8 bis 13, wobei das Implantieren des Dotiermittels auf die Vielzahl der Finnen (102A, 102B, 102C, 102D) im Quad-Mode erfolgt.
  17. Verfahren nach einem der Ansprüche 8 bis 16, wobei das Tempern des Halbleiterwafers (100) das Bewahren des Halbleiterwafers (100) bei einer Temperatur zwischen 950°C und 1200°C über einen Zeitraum zwischen 1 Sekunde und 60 Sekunden einschließt.
  18. Verfahren nach einem der Ansprüche 8 bis 17, wobei der Gateisolator (110; 304) mindestens ein zur Materialgruppe bestehend aus einem Oxid, einem Nitrid, einem nitridierten Siliziumoxid und einem High-k-dielektrischen Material gehörendes Material einschließt.
  19. Verfahren nach einem der Ansprüche 8 bis 18, welches ferner das Reinigen der Vielzahl der Finnen (102A, 102B, 102C, 102D) mittels eines Reinigungsmittels umfasst.
  20. Verfahren nach Anspruch 19, wobei das Reinigungsmittel Ammonium-Wasserstoffperoxid-Lösung einschließt.
  21. Verfahren nach Anspruch 17, wobei das Tempern des Halbleiterwafers (100) den weiteren Schritt eines Temperns nach der Oxidation zur Ermöglichung der Verbreitung des Dotiermittels in dem Gateisolator (110; 304) umfasst.
  22. Verfahren nach Anspruch 21, wobei das Tempern nach der Oxidation das Bewahren des Halbleiterwafers bei einer Temperatur zwischen 950°C und 1200°C über einen Zeitraum zwischen 1 Sekunde und 20 Sekunden einschließt.
  23. Verfahren nach einem der Ansprüche 8 bis 22, wobei das Entfernen der Oxid-Schirmschicht (106) von der Vielzahl der Finnen (102A, 102B, 102C, 102D) die Reinigung mittels Hydrogenfluorid(HF)-Dampf einschließt.
  24. Verfahren nach einem der Ansprüche 8 bis 22, wobei das Entfernen der Oxid-Schirmschicht (106) von der Vielzahl der Finnen (102A, 102B, 102C, 102D) einen Nassätzvorgang einschließt.
  25. Verfahren nach Anspruch 24, wobei der Nassätzvorgang mittels eines Ätzmittels, das HF-Säure einschließt, erfolgt.
  26. Verfahren nach einem der Ansprüche 8 bis 25, wobei der Gatestapel (112) mindestens eines der Folgenden einschließt: ein Polysiliziumgate, ein voll siliziertes Gate und ein Metallgate.
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