JP2008514014A - Uゲートトランジスタ及び製造方法 - Google Patents
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Abstract
Description
Claims (37)
- 半導体構造を形成する方法であって、
第1の絶縁層上に半導体材料のフィンを形成することであって、該フィンの上側表面上にはマスク層がある、形成すること、
該マスク層の上側表面を露出させたまま、前記フィン上に第2の絶縁層を形成することであって、前記フィンと該第2の絶縁層との間には保護層が堆積される、形成すること、
前記マスク層を除去すること、
前記保護層に隣接する前記フィン上にスペーサを形成すること、及び
前記フィン内に凹部を形成することであって、該凹部は、底面と、向かい合っている側壁とを有する、形成すること
を含む、半導体構造を形成する方法。 - 前記フィンの上側表面と前記マスク層との間にバッファ層がある、請求項1に記載の半導体構造を形成する方法。
- 前記保護層は前記フィンの反対の位置にある2つの側壁と、前記マスク層の反対の位置にある2つの側壁と、前記第1の絶縁層の前記フィンの両側にある部分とを覆う、請求項2に記載の半導体構造を形成する方法。
- 前記保護層は、前記フィンの前記反対の位置にある2つの側壁、及び前記第1の絶縁層の前記フィンの両側にある前記部分がアンダーカットされるのを防ぐ、請求項3に記載の半導体構造を形成する方法。
- 前記フィン上に前記第2の絶縁層を形成することは、該第2の絶縁層の上側表面が前記マスク層の前記上側表面と概ね同一平面を成すように、前記第2の絶縁層を平坦化することを含む、請求項3に記載の半導体構造を形成する方法。
- 前記半導体材料の前記フィンを形成することは、
前記基板上にある前記第1の絶縁層上に前記半導体材料の層を堆積すること、
該半導体材料の該層上に前記マスク層を堆積すること、
該半導体材料の該層上にある該マスク層をパターニングするとともに、エッチングすること、及び
前記半導体材料の前記層をエッチングすることであって、それによって、前記フィンを形成する、エッチングすること
を含む、請求項1に記載の半導体構造を形成する方法。 - 前記フィンの前記上側表面及び前記反対の位置にある側壁と、前記フィン内の前記凹部の前記底面及び前記向かい合っている側壁とを覆うゲート誘電体層を形成すること、
該ゲート誘電体層上にゲート電極を形成すること、並びに
該ゲート電極の両側にある前記フィン内にソース領域及びドレイン領域を形成すること
をさらに含む、請求項1に記載の半導体構造を形成する方法。 - 前記保護層は、前記凹部の前記向かい合っている側壁及び前記底面の厚みを制御する、請求項1に記載の半導体構造を形成する方法。
- 前記保護層のエッチング速度は、前記マスク層のエッチング速度よりも著しく遅い、請求項1に記載の半導体構造を形成する方法。
- 前記保護層は、炭素をドーピングした窒化シリコンを含む、請求項9に記載の半導体構造を形成する方法。
- 前記マスク層の厚みは、前記凹部の前記底面の最小厚を決定する、請求項1に記載の半導体構造を形成する方法。
- 前記スペーサのそれぞれの幅は、前記凹部の前記向かい合っている側壁のそれぞれの厚みを決定する、請求項1に記載の半導体構造を形成する方法。
- 前記凹部の前記底面は、該凹部の前記向かい合っている側壁のそれぞれよりも薄い、請求項1に記載の半導体構造を形成する方法。
- 前記スペーサを除去すること、
前記バッファ層を除去すること、及び
前記フィン内の前記凹部を形成した後に、前記第2の絶縁層を除去すること
をさらに含む、請求項1に記載の半導体構造を形成する方法。 - 半導体トランジスタ構造を形成する方法であって、
基板上にある第1の絶縁層上に半導体材料のフィンを形成することであって、該フィンは上側表面、第1の側壁及び第2の側壁を有する、形成すること、
前記フィン内に凹部を形成することであって、該凹部は底面及び側壁を有し、該側壁はそれぞれ少なくとも1つの段を含む、形成すること、
前記フィンの前記上側表面上、該フィンの前記第1の側壁及び前記第2の側壁上、前記凹部の前記底面上、及び該凹部の前記側壁上にゲート誘電体層を形成すること、
該誘電体層上にゲート電極を形成すること、並びに
該ゲート電極の両側にドレイン領域及びソース領域を形成すること
を含む、半導体トランジスタ構造を形成する方法。 - 半導体構造のフィンを形成することは、
前記基板上にある前記第1の絶縁層上に前記半導体材料の層を堆積すること、
該半導体材料の該層上にハードマスク層を堆積することであって、該半導体材料の該層と該ハードマスク層との間にバッファ層がある、堆積すること、及び
前記ハードマスク層をパターニングすることであって、それによって、前記半導体材料の前記フィンを形成し、前記バッファ層が前記フィンの前記上側表面と前記ハードマスク層との間に存在する、パターニングすること
を含む、請求項15に記載の半導体トランジスタ構造を形成する方法。 - 前記フィン内に前記凹部を形成することは、
前記ハードマスク層上に保護層を形成することであって、該保護層は、前記フィンの前記第1の側壁及び前記第2の側壁と、前記ハードマスク層の側壁と、前記第1の絶縁層の前記フィンの両側にある部分とを覆う、形成すること、
前記ハードマスク層の前記上側表面を露出したまま、前記保護層上に第2の絶縁層を形成することであって、該第2の絶縁層の上側表面は前記ハードマスク層の上側表面と概ね同一平面を成す、形成すること、
前記ハードマスク層を除去して、前記バッファ層を露出させること、
前記保護層に隣接する前記バッファ層上にスペーサ層を形成すること、並びに
前記フィンを、該フィンの前記上側表面の露出した部分から所定の厚みまで下方にエッチングすること
を含む、請求項15に記載の半導体トランジスタ構造を形成する方法。 - 前記保護層上に前記第2の絶縁層を形成することは、
前記保護層上に前記第2の絶縁層を堆積すること、及び
前記第2の絶縁層を研磨することであって、それによって、前記ハードマスク層の前記上側表面を露出させる、研磨すること
を含む、請求項17に記載の半導体トランジスタ構造を形成する方法。 - 前記スペーサ層の高さと前記フィンの厚みとの間の比は、前記凹部の前記底面の厚みを決定する、請求項17に記載の半導体トランジスタ構造を形成する方法。
- 前記凹部の前記底面及び該凹部の前記側壁は、完全に空乏したチャネルを形成するほど十分に薄い、請求項15に記載の半導体トランジスタ構造を形成する方法。
- 前記フィン内の前記凹部を形成することは、
a.該凹部の前記底面の上にパッシベーション層を堆積すること、
b.前記スペーサのサイズを小さくすることであって、それによって、前記フィンの前記上側表面の前記バッファ層によって覆われている部分を露出させる、小さくすること、及び
c.前記バッファ層によって覆われている前記フィンの前記上側表面の前記露出した部分をエッチングにより除去することであって、それによって、前記段を形成する、エッチングにより除去すること
をさらに含む、請求項15に記載の半導体トランジスタ構造を形成する方法。 - 前記凹部の前記側壁内に所定の数の段が形成されるまで、動作a〜cが連続して繰り返される、請求項21に記載の半導体トランジスタ構造を形成する方法。
- 前記段の高さは前記段の幅に等しい、請求項21に記載の半導体トランジスタ構造を形成する方法。
- 半導体構造を形成する方法であって、
第1の絶縁層上に半導体材料のフィンを形成することであって、該フィンの上側表面とハードマスク層との間にバッファ層が堆積される、形成すること、
前記ハードマスク層の上側表面を露出したまま、前記フィン上に第2の絶縁層を形成することであって、該第2の絶縁層の上側表面は前記ハードマスク層の前記上側表面と概ね同一平面を成す、形成すること、
前記ハードマスク層を除去することであって、それによって、前記バッファ層を露出させる、除去すること、
前記保護層に隣接する前記バッファ層上にスペーサを形成すること、及び
前記フィンを、前記上側表面の前記露出した部分から前記第1の絶縁層まで下方にエッチングすることであって、それによって、2つの半分にされたフィンを形成する、エッチングすること
を含む、半導体構造を形成する方法。 - 前記2つの半分にされたフィンはそれぞれ、サブリソグラフィ寸法を有する、請求項24に記載の半導体構造を形成する方法。
- 前記2つの半分にされたフィン間の距離は前記スペーサのそれぞれの厚みによって決定される、請求項25に記載の半導体構造を形成する方法。
- 前記2つのフィンのそれぞれの前記上側表面及び前記反対の位置にある2つの側壁を覆うゲート誘電体層を形成すること、
該ゲート誘電体層上にゲート電極を形成すること、並びに
該ゲート電極の両側において前記2つのフィンのそれぞれの中にソース領域及びドレイン領域を形成すること
をさらに含む、請求項24に記載の半導体構造を形成する方法。 - 前記フィンの反対の位置にある2つの側壁を覆う前記ハードマスク層、前記ハードマスク層の反対に位置にある2つの側壁、及び前記第1の絶縁層の前記フィンの両側にある部分の上に保護層を形成することをさらに含む、請求項24に記載の半導体構造を形成する方法。
- 前記2つの半分にされたフィンはそれぞれ1つの側壁を有し、該側壁は少なくとも1つの段を含む、請求項24に記載の半導体構造を形成する方法。
- 方法であって、
第1の絶縁層上に半導体材料のフィンを形成すること、
前記ハードマスク層の上側表面を露出したまま、前記フィン上に第2の絶縁層を形成することであって、該第2の絶縁層の上側表面は前記ハードマスク層の前記上側表面と概ね同一平面を成す、形成すること、
前記ハードマスク層を除去することであって、それによって、前記バッファ層を露出させる、除去すること、
前記保護層に隣接する前記バッファ層上にスペーサを形成すること、及び
前記フィンを、前記上側表面の前記露出した部分から所定の深さまで下方にエッチングすること、
前記凹部の前記底面上にパッシベーション層を堆積すること、
前記スペーサのサイズを小さくすることであって、それによって、前記フィンの前記上側表面の前記バッファ層によって覆われている部分を露出させる、小さくすること、及び
前記バッファ層によって覆われている前記フィンの前記上側表面の前記露出した部分をエッチングにより除去することであって、それによって、前記段を形成する、エッチングにより除去すること
を含む、方法。 - パッシベーション層を堆積すること、前記スペーサのサイズを小さくすること、及び前記バッファ層によって覆われている前記フィンの前記上側表面の前記露出した部分をエッチングにより除去することは、前記凹部の前記側壁内に所定の数の段が形成されるまで、連続して繰り返される、請求項30に記載の方法。
- 前記スペーサのサイズを小さくすることは、ドライエッチング及びウエットエッチングのうちのいずれか1つを含む、請求項30に記載の方法。
- 半導体構造であって、
絶縁層上にある半導体材料のフィンであって、該フィンは上側表面、第1の側壁、第2の側壁及び第1の1組の角を有する、フィンと、
該フィン内にある凹部であって、該凹部は底面、第3の側壁、第4の側壁及び第2の1組の角を有し、該第2の1組の角の数は前記第1の1組の角の数よりも多い、凹部と
を含む、半導体構造。 - 前記フィンの前記上側表面上、該フィンの前記第1の側壁上、該フィンの前記第2の側壁上、該フィンの前記第1の1組の角上、該フィン内にある前記凹部の前記底面上、該凹部の前記第3の側壁上、該凹部の前記第4の側壁上、及び該凹部の前記第2の1組の角上にあるゲート誘電体と、
該ゲート誘電体上に形成されるゲート電極と、
該ゲート電極の両側に形成されるソース領域及びドレイン領域と
をさらに含む、請求項33に記載の半導体トランジスタ構造。 - 前記凹部の前記底面、該凹部の前記第3の側壁及び該凹部の第4の側壁は、完全に空乏したチャネルを形成するほど十分に薄い、請求項33に記載の半導体トランジスタ構造。
- 前記第1の1組の角及び前記第2の1組の角は直角の角を含む、請求項33に記載の半導体トランジスタ構造。
- 前記フィン内の前記凹部の前記側壁はそれぞれ、少なくとも1つの段を含む、請求項33に記載の半導体トランジスタ構造。
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