KR20230127848A - 트랜지스터 소스/드레인 영역 및 이를 형성하는 방법 - Google Patents

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KR20230127848A
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region
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웨이-민 리우
쯔-메이 곽
후이-린 후앙
청-옌 웬
리-리 수
치이-호릉 리
이-치아 에오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일 실시예에서, 디바이스는, 반도체 기판으로부터 연장되는 반도체 핀(semiconductor fin); 반도체 핀 위의 나노구조물; 나노구조물의 채널 영역에 인접한 소스/드레인 영역; 소스/드레인 영역과 반도체 핀 사이의 하단 스페이서; 및 하단 스페이서와 소스/드레인 영역 사이의 간극을 포함한다.

Description

트랜지스터 소스/드레인 영역 및 이를 형성하는 방법{TRANSISTOR SOURCE/DRAIN REGIONS AND METHODS OF FORMING THE SAME}
우선권 주장 및 교차 참조
본 출원은 2022년 2월 25일에 출원된 미국 가출원 제63/268,513호의 이익을 주장하며, 그 출원은 참조로서 본 명세서에 병합된다.
발명의 배경이 되는 기술
반도체 디바이스는 예를 들어, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 물질의 절연 또는 유전체층, 전도성층, 및 반도체층을 순차적으로 퇴적시키고, 이것들 상에 회로 컴포넌트와 요소를 형성하도록 리소그래피를 사용해서 다양한 물질층들을 패너닝함으로써 제조된다.
반도체 산업은 최소 피처 크기(minimum feature size)를 지속적으로 감소시킴으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 컴포넌트가 주어진 영역에 집적될 수 있게 한다. 하지만, 최소 피처 크기가 감소됨에 따라, 해결되어야 할 추가적인 문제가 발생한다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 나노구조물 전계 효과 트랜지스터(nanostructure field-effect transistor; nano-FET)의 예를 3차원도로 도시한다.
도 2 내지 21c는 일부 실시예에 따라 나노구조-FET의 제조시 중간 단계의 도면이다.
도 22a 내지 도 22c는 일부 실시예에 따른 나노구조-FET의 도면이다.
도 23은 일부 다른 실시예에 따른 나노구조-FET의 도면이다.
도 24a 내지 도 24c는 일부 다른 실시예에 따른 나노구조-FET의 도면이다.
도 25a 내지 도 25c는 일부 다른 실시예에 따른 나노구조-FET의 도면이다.
도 26a 내지 도 26c는 일부 다른 실시예에 따른 나노구조-FET의 도면이다.
도 27은 일부 다른 실시예에 따른 나노구조-FET의 도면이다.
도 28a 내지 도 31c는 일부 다른 실시예에 따른 나노구조-FET의 제조에서 중간 단계의 도면이다.
도 32a 내지 도 32c는 일부 다른 실시예에 따른 나노구조-FET의 도면이다.
도 33은 일부 다른 실시예에 따른 나노구조-FET의 도면이다.
도 34는 일부 다른 실시예에 따른 나노구조-FET의 도면이다.
도 35a 내지 35c는 일부 다른 실시예에 따른 나노구조-FET의 도면이다.
도 36 내지 도 39는 일부 다른 실시예에 따른 나노구조-FET의 제조에서 중간 단계의 도면이다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
다양한 실시예에 따르면, 스페이서는 소스/드레인 리세스의 하단에서 그리고 하부 반도체 핀 상에서 형성된다. 소스/드레인 영역은 소스/드레인 리세스에서 후속적으로 성장된다. 스페이서는 반도체 핀과 소스/드레인 영역 사이의 전기적 결합을 감소시킨다. 반도체 핀과 소스/드레인 영역 사이의 전기적 결합을 감소시키는 것은 예를 들어, 반도체 핀에서 기생 채널 영역의 동작을 방지하는 것과 같이 결과적인 디바이스의 누설 전류를 감소시키는 데 도움이 될 수 있다. 또한, 스페이서와 소스/드레인 영역 사이에 간극이 형성될 수 있다. 간극은 누설 전류를 차단함으로써 반도체 핀과 소스/드레인 영역 사이의 전기적 결합을 더욱 감소시킬 수 있다. 따라서, 생성되는 디바이스의 성능이 향상될 수 있다.
실시예는 다이가 나노구조-FET를 포함하는 특정 상황에서 설명된다. 그러나, 나노구조-FET 대신에 또는 그와 조합하여 다른 유형의 트랜지스터(예컨대, 핀 전계 효과 트랜지스터(fin field- effect transistor; FinFET), 평면 트랜지스터 등)를 포함하는 다이에 다양한 실시예가 적용될 수 있다.
도 1은 일부 실시예에 따라 나노구조-FET(예컨대, 나노와이어 FET, 나노시트 FET 등)의 예를 도시한다. 도 1은 설명을 명확하게 하기 위해 나노구조-FET의 일부 피처가 생략된 3차원도이다. 나노구조-FET은 나노시트 전계 효과 트랜지스터(nanosheet field-effect transistor; NSFET), 나노 와이어 전계 효과 트랜지스터(nanowire field-effect transistor; NWFET), 게이트-올-어라운드 전계 효과 트랜지스터(gate-all-around field-effect transistor; GAAFET) 등일 수 있다.
나노구조-FET은 기판(50)(예컨대, 반도체 기판) 상의 반도체 핀(62) 위에 나노구조물(66)(예컨대, 나노시트, 나노와이어 등)을 포함하며, 여기서 나노구조물(66)은 나노구조-FET에 대한 채널 영역으로서 작용한다. 나노구조물(66)은 p형 나노구조물, n형 나노구조물, 또는 이들의 조합을 포함할 수 있다. 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역(74)은 인접한 STI 핀들(62) 사이에 배치되며, 이 핀들은 인접한 STI 영역들(74) 위로 그리고 이들 사이로부터 돌출할 수 있다. STI 영역(74)이 기판(50)으로부터 분리된 것으로 설명/도시되어 있지만, 본 명세서에서 사용되는 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 격리 영역의 조합을 지칭할 수 있다. 추가적으로, 반도체 핀(62)의 하단 부분이 기판(50)과 별개인 것으로 도시되어 있지만, 반도체 핀(62)의 하단 부분은 기판(50)과 함께 단일의 연속 물질일 수 있다.
게이트 구조물(150)은 반도체 핀(62)의 상단 표면 위에 있고 나노구조물(66)의 상단 표면, 측벽 및 하단 표면을 따라 있다. 소스/드레인 영역(118)은 게이트 구조물(150)의 반대편 측부들에서 반도체 핀(62) 상에 배치된다. 소스/드레인 영역(들)(118)은 상황에 따라 개별적으로 또는 집합적으로 소스 또는 드레인을 지칭할 수 있다. 하이브리드 핀 또는 유전체 핀이라고도 하는 절연 핀(82)은 STI 영역(74) 위에 배치되고 인접한 소스/드레인 영역들(118) 사이에 있다. 절연 핀(82)은 에피택셜 성장을 차단하여 에피택셜 성장 동안 소스/드레인 영역(118)의 일부가 합체되는 것을 방지한다. 예를 들어, 절연 핀(82)은 인접한 셀들의 소스/드레인 영역들(118)을 분리하기 위해 셀 경계에 형성될 수 있다.
또한, 도 1은 이후의 도면에 사용되는 기준 단면을 도시한다. 단면 A-A'는 게이트 구조물(150)의 종축을 따라 그리고 예를 들어, 나노구조-FET의 소스/드레인 영역들(118) 사이의 전류 흐름 방향에 수직인 방향으로 있다. 단면 B-B'는 단면 A-A'와 평행하며 나노구조-FET의 소스/드레인 영역을 관통해 연장된다. 단면 C-C'는 반도체 핀(62)의 종축을 따라 그리고 예를 들어, 나노구조물-FET의 소스/드레인 영역들(118) 사이의 전류 흐름의 방향으로 있다. 후속 도면은 명확성을 위해 이들 기준 단면들을 참조한다.
도 2 내지 21c는 일부 실시예에 따라 나노구조-FET의 제조시 중간 단계의 도면이다. 도 2, 3, 4, 및 5는 3차원도이다. 도 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 20a 및 21a는 도 1의 기준 단면 A-A'와 유사한 단면을 따라 예시된 단면도이다. 도 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 17b, 18b, 19b, 20b 및 21b는 도 1의 기준 단면 B-B'와 유사한 단면을 따라 예시된 단면도이다. 도 10c, 11c, 12c, 13c, 14c, 15c, 16c, 17c, 18c, 19c, 20c 및 21c는 도 1의 기준 단면 C-C'와 유사한 단면을 따라 도시된 단면도이다.
도 2에서, 기판(50)은 나노구조-FET을 형성하기 위해 제공된다. 기판(50)은, (예컨대, p형 불순물 또는 n형 불순물로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 예를 들어, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은 예를 들어, 매립된 산화물(buried oxide; BOX) 층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 즉, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 예를 들어, 다층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 이들의 조합 등을 포함할 수 있다.
기판(50)은 n형 영역(50N) 및 p형 영역(50P)을 갖는다. n형 영역(50N)은 예를 들어, NMOS 트랜지스터(예컨대, n형 나노구조-FET)와 같은 n형 디바이스를 형성하기 위한 것일 수 있고, p형 영역(50P)은 예를 들어, PMOS 트랜지스터(예컨대, p형 나노구조-FET)와 같은 p형 디바이스를 형성하기 위한 것일 수 있다. n형 영역(50N)은 p형 영역으로부터 물리적으로 분리될 수 있고(별도로 도시되지는 않음), 임의의 수의 디바이스 피처들(예컨대, 다른 능동 디바이스, 도핑된 영역, 분리 구조물 등)이 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수 있다. 하나의 n형 영역(50N)과 하나의 p형 영역(50P)이 도시되어 있지만, 임의의 개수의 n형 영역(50N) 및 p형 영역(50P)이 제공될 수 있다.
기판(50)은 p형 불순물 또는 n형 불순물로 경도핑될 수 있다. 기판(50)의 상부 부분 상에 APT(Anti-Punch-Through) 주입이 수행되어 APT 영역을 형성할 수 있다. APT 주입 동안에, 기판(50)에 불순물이 주입될 수 있다. 불순물은 n형 영역(50N) 및 p형 영역(50P) 각각에 후속적으로 형성될 소스/드레인 영역의 전도성 유형과 반대되는 전도성 유형을 가질 수 있다. APT 영역은 나노구조-FET의 소스/드레인 영역 아래로 연장될 수 있다. APT 영역은 소스/드레인 영역에서 기판(50)으로의 누설을 감소시키기 위해 사용될 수 있다. 일부 실시예에서, APT 영역의 도핑 농도는 1018 cm-3 내지 1019 cm-3 범위 내이다.
다층 스택(52)이 기판(50) 위에 형성된다. 다층 스택(52)은 교번하는 제1 반도체층(54)과 제2 반도체층(56)을 포함한다. 제1 반도체층(54)은 제1 반도체 물질로 형성되고, 제2 반도체층(56)은 제2 반도체 물질로 형성된다. 반도체 물질은 각각 기판(50)의 후보 반도체 물질들 중에서 선택될 수 있다. 예시된 실시예에서, 다층 스택(52)은 제1 반도체층(54) 및 제2 반도체층(56) 각각의 3개의 층을 포함한다. 다층 스택(52)은 임의의 수의 제1 반도체층(54) 및 제2 반도체층(56)을 포함할 수 있다는 것을 이해해야 한다. 예를 들어, 다층 스택(52)은 제1 반도체층(54) 및 제2 반도체층(56) 각각의 1개 내지 10개의 층을 포함할 수 있다.
예시된 실시예에서, 그리고 이후에 더 상세히 설명되는 바와 같이, 제1 반도체층(54)이 제거될 것이고, 제2 반도체층(56)은 n형 영역(50N)과 p형 영역(50P) 모두에서 나노구조-FET에 대한 채널 영역을 형성하도록 패터닝될 것이다. 제1 반도체층(54)은 희생층(또는 더미층)이며, 이는 후속 프로세싱에서 제거되어 제2 반도체층(56)의 상단 표면 및 하단 표면을 노출시킨다. 제1 반도체층(54)의 제1 반도체 물질은 예를 들어, 실리콘 게르마늄과 같이 제2 반도체층(56)의 에칭으로부터 높은 에칭 선택도를 갖는 물질이다. 제2 반도체층(56)의 제2 반도체 물질은 예를 들어, 실리콘과 같은 n형 디바이스 및 p형 디바이스 모두에 적합한 물질이다.
또 다른 실시예에서(별도로 도시되지는 않음), 제1 반도체층(54)은 하나의 영역(예컨대, p형 영역(50P))에서 나노구조-FET을 위한 채널 영역을 형성하기 위해 패터닝될 것이고, 제2 반도체층(56)은 또 다른 영역(예컨대, n형 영역(50N))에서 나노구조-FET에 대한 채널 영역을 형성하기 위해 패터닝될 것이다. 제1 반도체층(54)의 제1 반도체 물질은 예를 들어, 실리콘 게르마늄(예컨대, SixGe1-x, 여기서 x는 0 내지 1 범위 내일 수 있음), 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등과 같은, p형 디바이스에 적합한 물질일 수 있다. 제2 반도체층(56)의 제2 반도체 물질은 예를 들어, 실리콘, 실리콘 탄화물, III-V족 화합물 반도체, II-VI족 화합물 반도체 등과 같은, n형 디바이스에 적합한 물질일 수 있다. 제1 반도체 물질과 제2 반도체 물질은 서로의 에칭으로부터 높은 에칭 선택성을 가질 수 있으므로, n형 영역(50N)에서 제2 반도체층(56)을 제거하지 않고 제1 반도체층(54)이 제거될 수 있고, 제2 반도체층(56)은 p형 영역(50P)에서 제1 반도체층(54)을 제거하지 않고 제거될 수 있다.
도 3에서, 트렌치(60)는 반도체 핀(62), 나노구조물(64), 및 나노구조물(66)을 형성하기 위해 기판(50) 및 다층 스택(52)에서 패터닝된다. 반도체 핀(62)은 기판(50)에 패터닝된 반도체 스트립이다. 나노구조물(64) 및 나노구조물(66)은 각각 제1 반도체층(54) 및 제2 반도체층(56)의 나머지 부분을 포함한다. 트렌치(60)는 예를 들어, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스에 의해 패터닝될 수 있다. 에칭은 이방성일 수 있다.
반도체 핀(62) 및 나노구조물(64, 66)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 반도체 핀(62) 및 나노구조물(64, 64)은 이중-패터닝 프로세스 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들어, 그렇지 않은 경우 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 이후, 희생층이 제거되고, 그런 다음, 반도체 핀(62) 및 나노구조물(64, 66)을 패터닝하도록 잔여 스페이서가 마스크(58)로서 사용될 수 있다.
예시된 실시예에서, 반도체 핀(62) 및 나노구조물(64, 66)은 n형 영역(50N) 및 p형 영역(50P)에서 실질적으로 동일한 폭을 갖는다. 또 다른 실시예에서, 한 영역(예컨대, n-형 영역(50N))의 반도체 핀(62) 및 나노구조물(64, 66)은 또 다른 영역(예컨대, p형 영역(50P))에서 반도체 핀(62) 및 나노구조물(64, 66)보다 더 넓거나 더 좁다. 또한, 반도체 핀(62) 및 나노구조물(64, 55) 각각은 전체에 걸쳐 일정한 폭을 갖는 것으로 도시되어 있지만, 다른 실시예에서 반도체 핀(62) 및/또는 나노구조물(64, 66)은 각각의 반도체 핀(62) 및/또는 나노구조물(64, 66)의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록 테이퍼된 측벽을 가질 수 있다. 이러한 실시예에서, 각각의 나노구조물(64, 66)은 상이한 폭을 가질 수 있고 형상이 사다리꼴일 수 있다.
도 4에서, 절연 물질(72)은 기판(50)과 나노구조물(64, 66) 위에 그리고 인접한 반도체 핀들(62) 사이의 트렌치(60)에 형성된다. 절연 물질(72)은 예를 들어, 실리콘 산화물과 같은 산화물, 예를 들어, 실리콘 질화물과 같은 질화물 등 또는 이들의 조합일 수 있으며, 예를 들어, 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD), 유동성 화학적 증기 퇴적(flowable chemical vapor deposition; FCVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 일부 실시예에서, 절연 물질(72)은 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 물질(72)이 일단 형성되면 어닐링 프로세스가 수행될 수 있다. 실시예에서, 절연 물질은 과잉 절연 물질이 나노구조물(64, 66)을 덮도록 형성된다. STI 영역(74)이 단일 층으로 각각 예시되었지만, 일부 실시예는 다수의 층을 사용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별로로 도시되지 않음)가 먼저 기판(50)의 표면, 반도체 핀(62), 및 나노구조물(64, 66)을 따라 형성될 수 있다. 그 후에, 예를 들어, 이전에 설명된 것과 같은, 절연 물질이 라이너 위에 형성될 수 있다.
그런 다음, 트렌치(60) 외부의 과잉 절연 물질(72)을 제거하기 위해 절연 물질(72)에 대해 제거 프로세스가 적용되며, 이 과잉 부분은 나노구조물(64, 66) 위에 있다. 일부 실시예에서, 예를 들어, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 일부 실시예에서, 평탄화 프로세스는 마스크(58)를 노출시키거나 마스크(58)를 제거할 수 있다. 평탄화 프로세스 후에, 절연 물질(72) 및 마스크(58) 또는 나노구조물(64, 66)의 상단 표면들은 (프로세스 변동 내에서) 공면이다. 따라서, 마스크(58)(존재하는 경우) 또는 나노구조물(64, 66)의 상단 표면은 절연 물질(72)을 통해 노출된다. 예시된 실시예에서, 마스크(58)는 나노구조물(64, 66) 상에 남아 있다.
도 5에서, 절연 물질(72)은 기판(50) 위에 그리고 인접한 반도체 핀들(62) 사이의 트렌치(60)에 STI 영역(74)을 형성하도록 리세싱된다. STI 영역(74)은 나노구조물(64, 66)의 적어도 일부가 인접한 STI 영역들(74) 사이로부터 돌출되도록 반도체 핀(62)의 적어도 일부 주위에 배치된다. 절연 물질(72)은, 나노구조물(64, 66)의 적어도 일부가 절연 물질(72)의 인접 부분들 사이로부터 돌출되도록 리세싱된다. 예시된 실시예에서, STI 영역(74)의 상단 표면은 반도체 핀(62)의 상단 표면 아래에 있다. 일부 실시예에서, STI 영역(74)의 상단 표면은 반도체 핀(62)의 상단 표면 위에 또는 이와 (프로세스 변동 내에서) 공면이다. 또한, STI 영역(74)의 상단 표면은, 적절한 에칭을 적용함으로써 도시된 바와 같이 평평한 표면, 볼록 표면, 오목 표면(예를 들어, 디싱(dishing)) 또는 이들의 조합을 가질 수 있다. 절연 물질(72)은, 절연 물질(72)의 물질에 대해 선택적인(예컨대, 반도체 핀(62) 및 나노구조물(64, 66)의 물질보다 빠른 속도로 절연 물질(72)을 선택적으로 에칭하는) 에칭 프로세스와 같은, 임의의 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화수소산(dilute hydrofluoric; dHF)을 에천트로서 사용하여 산화물 제거가 수행될 수 있다.
이전에 설명된 프로세스는 반도체 핀(62) 및 나노구조물(64, 66)이 형성될 수 있는 방법의 한 예일 뿐이다. 일부 실시예에서, 반도체 핀(62) 및/또는 나노구조물(64, 64)은 마스크 및 에피택셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치가 유전체층을 관통해 에칭되어 하부 기판(50)을 노출시킬 수 있다. 에피택셜 구조물은 트렌치에서 에피택셜하게 성장될 수 있고, 에피택셜 구조물이 유전체층으로부터 돌출되어 반도체 핀(62) 및/또는 나노구조물(64, 64)을 형성하도록 유전체층이 리세싱될 수 있다. 에피택셜 구조물은 예를 들어, 제1 반도체 물질 및 제2 반도체 물질과 같은 이전에 설명된 교번 반도체 물질들을 포함할 수 있다. 에피택셜 구조물이 에피택셜하게 성장되는 일부 실시예에서, 에피택셜하게 성장되는 물질이 성장 동안에 인시츄 도핑될 수 있는데, 이는 인시츄 도핑 및 주입 도핑이 함께 사용될 수 있지만 사전 및/또는 후속 주입을 배제할 수 있다.
또한, 나노구조물(64, 66), 반도체 핀(62) 및/또는 기판(50)에 적절한 웰(별도로 도시되지는 않음)이 형성될 수 있다. 웰은 n형 영역(50N) 및 p형 영역(50P) 각각에 후속적으로 형성될 소스/드레인 영역의 전도성 유형과 반대되는 전도성 유형을 가질 수 있다. 일부 실시예에서, p형 웰이 n형 영역(50N)에 형성되고, n형 웰이 p형 영역(50P)에 형성된다. 일부 실시예에서, p형 웰 또는 n형 웰은 n형 영역(50N) 및 p형 영역(50P) 모두에 형성된다.
상이한 웰 유형들을 갖는 실시예에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계들은 예를 들어, 포토레지스트와 같은 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, n형 영역(50N) 내의 반도체 핀(66), 나노구조물(64, 66), 및 STI 영역(74) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 p형 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 불순물 주입이 p형 영역(50P)에서 수행되고, 포토레지스트는 n형 불순물이 n형 영역(50N) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n형 불순물은 1013 cm-3 내지 1014 cm-3 범위의 농도로 이 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에, 포토레지스트는 예컨대, 임의의 허용 가능한 애싱 프로세스에 의해 제거될 수 있다.
p형 영역(50P)을 주입한 후 또는 주입하기 전에, 예를 들어, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 p형 영역(50P)의 반도체 핀(62), 나노구조물(64, 66), 및 STI 영역(74) 위에 형성된다. 포토레지스트는 n형 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 불순물 주입이 n형 영역(50N)에서 수행될 수 있고, 포토레지스트는 p형 불순물이 p형 영역(50P) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p형 불순물은 1013 cm-3 내지 1014 cm-3 범위의 농도로 이 영역에 주입된 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후에, 포토레지스트는 예컨대, 임의의 허용 가능한 애싱 프로세스에 의해 제거될 수 있다.
n형 영역(50N)과 p형 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p형 불순물 및/또는 n형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 에피택셜 구조물이 반도체 핀(62) 및/또는 나노구조물(64, 66)을 위해 에피택셜하게 성장되는 일부 실시예에서, 성장되는 물질이 성장 동안에 인시츄 도핑될 수 있는데, 이는 인시츄 도핑 및 주입 도핑이 함께 사용될 수 있지만 주입을 배제할 수 있다.
도 6a 내지 21c는 실시예 디바이스의 제조에서 다양한 추가 단계를 도시한다. 도 6a 내지 21c는 n형 영역(50N)과 p형 영역(50P) 중의 어느 하나 내의 피처를 도시한다. 예를 들어, 도시된 구조물은 n형 영역(50N) 및 p형 영역(50P) 모두에 적용될 수 있다. n형 영역(50N) 및 p형 영역(50P)의 구조물에서의 차이(존재하는 경우)는 각 도면을 위한 설명에 설명되어 있다.
도 6a 내지 도 6b에서, 희생 스페이서(78)가 마스크(58)(존재하는 경우), 반도체 핀(62) 및 나노구조물(64, 66)의 측벽 상에, 그리고 추가로 STI 영역(74)의 상단 표면 상에 형성된다. 희생 스페이서(78)는 트렌치(60) 내에 희생 물질을 컨포멀하게 형성하고 희생 물질을 패터닝함으로써 형성될 수 있다. 희생 물질은 기판(50)의 후보 반도체 물질로부터 선택된 반도체 물질일 수 있으며, 이는 예를 들어, 기상 에피택시(vapor phase epitaxy; VPE) 또는 분자 빔 에피택시(molecular beam epitaxy; MBE)와 같은 프로세스에 의해 성장되거나, 예를 들어, 화학 증기 퇴적(chemical vapor deposition; CVD) 또는 원자 층 퇴적(atomic layer deposition; ALD)과 같은 프로세스에 의해 퇴적되는 등에 의해 얻어질 수 있다. 예를 들어, 희생 물질은 실리콘 또는 실리콘 게르마늄일 수 있다. 희생 물질은 예를 들어, 건식 에칭, 습식 에칭, 또는 이들의 조합과 같은 에칭 프로세스를 사용하여 패터닝될 수 있다. 에칭 프로세스는 이방성일 수 있다. 에칭 프로세스의 결과로서, 마스크(58)(존재하는 경우) 및 나노구조물(64, 66) 위의 희생 물질 부분이 제거되고, 나노구조물(64, 66) 사이의 STI 영역(74)이 부분적으로 노출된다. 희생 스페이서(78)는 트렌치(60) 내의 희생 물질의 나머지 부분을 포함한다.
후속 프로세스 단계에서, 더미 게이트층(84)은 희생 스페이서(78)의 부분 위에 퇴적되고(아래, 도 9a 및 9b 참조), 더미 게이트층(84)은 더미 게이트(94)를 형성하도록 패터닝된다(아래, 도 10a 및 10b 참조). 그런 다음, 더미 게이트(94), 희생 스페이서(78)의 하부 부분, 및 나노구조물(64)은 기능적 게이트 구조물로 집합적으로 대체된다. 구체적으로, 희생 스페이서(78)는 절연 핀의 경계를 그리기(delineate) 위한 처리 동안 임시 스페이서로서 사용되며, 희생 스페이서(78) 및 나노구조물(64)은 후속적으로 제거되고 나노구조물(66) 주위를 둘러싸는(wrapped) 게이트 구조물로 대체될 것이다. 희생 스페이서(78)는 나노구조물(66)의 물질의 에칭으로부터 높은 에칭 선택성을 갖는 물질로 형성된다. 예를 들어, 희생 스페이서(78)는 나노구조물(64)과 동일한 반도체 물질로 형성되어 단일 프로세스 단계에서 희생 스페이서(78)와 나노구조물(64)이 제거될 수 있다. 대안적으로, 희생 스페이서(78)는 나노구조물(66)과는 상이한 물질로 형성될 수 있다.
도 7a 내지 도 7b에서, 절연 핀(82)은 반도체 핀(62)과 나노구조물(64, 66)에 인접한 희생 스페이서들(78) 사이의 트렌치(60)에 형성된다. 절연 핀(82)은 이후에 형성되는 소스/드레인 영역들(아래, 도 15a 내지 15c 참조)을 서로 절연하고 물리적으로 분리할 수 있다. 절연 핀(82)은 예를 들어, CVD, ALD 등과 같은 컨포멀 퇴적 프로세스에 의해 형성될 수 있는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물, 이들의 조합 등과 같은 유전체 물질로 형성될 수 있다. 추가적으로 또는 대안적으로, 절연 핀(82)은 예를 들어, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 이들의 조합 등의 실리케이트와 같은 하이-k 유전체 물질(예컨대, 약 7.0보다 큰 k-값을 갖는 유전체 물질)로 형성될 수 있다. 절연 핀(82)의 물질(들)은 반도체 핀(62), 나노구조물(64, 66) 및 희생 스페이서(78)의 에칭으로부터 높은 에칭 선택도를 갖는다.
절연 핀(82)을 형성하기 위한 예로서, 절연 핀을 위한 하나 이상의 절연층(들)이 트렌치(60)에 형성될 수 있다. 절연층(들)은 희생 스페이서(78), STI 영역(74), 및 마스크(58)(존재하는 경우) 또는 나노구조물(64, 66)의 노출된 표면 위에 컨포멀하게 퇴적될 수 있다. 그런 다음, 희생 스페이서(78) 및 마스크(58)(존재하는 경우) 또는 나노구조물(64, 66)의 상단 표면 위에 있는 과잉 부분인 절연층(들)의 과잉 부분을 제거하기 위해 제거 프로세스가 수행될 수 있다. 제거 프로세스 후에 절연층(들)은 트렌치(60)에 남겨진 부분을 갖는다(따라서 절연 핀(82)을 형성함). 일부 실시예에서, 예를 들어, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스 후, 절연 핀(82), 희생 스페이서(78), 및 마스크(58)(존재하는 경우) 또는 나노구조물(64, 66)의 상단 표면은 (프로세스 변동 내에서) 실질적으로 공면이다.
도 8a 내지 도 8b에서, 마스크(58)는 선택적으로 제거된다. 마스크(58)는 예를 들어, 에칭 프로세스를 사용해 제거될 수 있다. 에칭 프로세스는 절연 핀(82)을 상당히 에칭하지 않고 마스크(58)를 선택적으로 제거하는 습식 에칭일 수 있다. 에칭 프로세스는 이방성일 수 있다. 또한, 에칭 프로세스(또는 별도의 선택적 에칭 프로세스)는 희생 스페이서(78)의 높이를 나노구조물(64, 66)과 유사한 수준(예컨대, 처리 변동 내에서 동일함)으로 감소시키기 위해 적용될 수 있다. 에칭 프로세스(들) 후에, 나노구조물(64, 66)의 상단 표면 및 희생 스페이서(78)의 상단 표면이 노출될 수 있고, 절연 핀(82)의 상단 표면보다 낮을 수 있다.
도 9a 및 9b에서, 더미 게이트층(84)은 절연 핀(82), 희생 스페이서(78), 및 나노구조물(64, 66) 상에 형성된다. 나노구조물(64, 66) 및 희생 스페이서(78)가 절연 핀(82)보다 낮게 연장되기 때문에, 더미 게이트층(84)은 절연 핀(82)의 노출된 측벽을 따라 배치될 수 있다. 더미 게이트층(84)이 퇴적된 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 더미 게이트층(84)은 물리적 증기 퇴적(physical vapor deposition; PVD), CVD 등에 의해 퇴적될 수 있는, 예를 들어, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속, 금속 질화물, 금속 규화물, 금속 산화물 등과 같은 전도성 물질 또는 비전도성 물질로 형성될 수 있다. 더미 게이트층(84)은 또한 반도체 물질(예컨대, 기판(50)의 후보 반도체 물질로부터 선택된 물질)로 형성될 수 있으며, 이는 예를 들어, 기상 에피택시(VPE) 또는 분자 빔 에피택시(MBE)와 같은 프로세스에 의해 성장되거나, 예를 들어, 화학 증기 퇴적(CVD) 또는 원자 층 퇴적(ALD)과 같은 프로세스에 의해 퇴적되는 등에 의해 얻어질 수 있다. 더미 게이트층(84)은 절연 물질, 예를 들어, 절연 핀(82)의 에칭으로부터 높은 에칭 선택비를 갖는 물질(들)로 형성될 수 있다. 마스크층(86)은 더미 게이트층(84) 위에 퇴적될 수 있다. 마스크층(86)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등과 같은, 유전체 물질로 형성될 수 있다. 이 예에서, 단일 더미 게이트층(84) 및 단일 마스크층(86)이 n형 영역(50N) 및 p형 영역(50P)에 걸쳐 형성된다.
도 10a 내지 10c에서, 마스크층(86)은, 마스크(96)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 그런 다음, 마스크(96)의 패턴은 더미 게이트(94)를 형성하기 위해 임의의 허용 가능한 에칭 기술에 의해 더미 게이트층(84)으로 전사된다. 더미 게이트(94)는 채널 영역을 형성하기 위해 후속 프로세싱에서 노출될 나노구조물(64, 66)의 상단 표면을 덮는다. 마스크(96)의 패턴은 인접한 더미 게이트(94)를 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트(94)는 또한 반도체 핀(62)의 길이 방향에(프로세스 변동 내에서) 실질적으로 수직인 길이 방향을 가질 수 있다. 마스크(96)는 예를 들어, 임의의 허용 가능한 에칭 기술에 의해 패터닝 후에 선택적으로 제거될 수 있다.
더미 게이트(94), 희생 스페이서(78), 및 나노구조물(64)은 채널 영역(68)을 형성하도록 패터닝될 나노구조물(66)의 부분을 따라 집합적으로 연장된다. 후속적으로 형성된 게이트 구조물은 더미 게이트(94), 희생 스페이서(78), 및 나노구조물(64)을 대체할 것이다. 희생 스페이서(78) 위에 더미 게이트(94)를 형성하는 것은 이후에 형성되는 게이트 구조물이 더 큰 높이를 갖도록 한다.
전술한 바와 같이, 더미 게이트(94)는 반도체 물질로 형성될 수 있다. 이러한 실시예에서, 나노구조물(64), 희생 스페이서(78), 및 더미 게이트(94)는 각각 반도체 물질로 형성된다. 일부 실시예에서, 나노구조물(64), 희생 스페이서(78), 및 더미 게이트(94)는 동일한 반도체 물질(예컨대, 실리콘 게르마늄)로 형성되어, 대체 게이트 프로세스 동안 나노구조물(64), 희생 스페이서(78) 및 더미 게이트(94)가 동일한 에칭 단계에서 함께 제거될 수 있다. 일부 실시예에서, 나노구조물(64)과 희생 스페이서(78)는 제1 반도체 물질(예컨대, 실리콘 게르마늄)로 형성되고 더미 게이트(94)는 제2 반도체 물질(예컨대, 실리콘)로 형성되어, 대체 게이트 프로세스 동안 제1 에칭 단계에서 더미 게이트(94)가 제거될 수 있고, 제2 에칭 단계에서 나노구조물(64)과 희생 스페이서(78)가 함께 제거될 수 있다. 일부 실시예에서, 나노구조물(64)은 제1 반도체 물질(예컨대, 실리콘 게르마늄)로 형성되고 희생 스페이서(78)와 더미 게이트(94)는 제2 반도체 물질(예컨대, 실리콘)로 형성되어, 대체 게이트 프로세스 동안 희생 스페이서(78)와 더미 게이트(94)는 제1 에칭 단계에서 함께 제거될 수 있고, 나노구조물(64)은 제2 에칭 단계에서 제거될 수 있다.
게이트 스페이서(98)는 나노구조물(64, 66) 위에, 그리고 마스크(96)(존재하는 경우) 및 더미 게이트(94)의 노출된 측벽 상에 형성된다. 게이트 스페이서(98)는 더미 게이트(94) 상에 하나 이상의 유전체 물질(들)을 컨포멀하게 퇴적하고 이어서 유전체 물질(들)을 에칭함으로써 형성될 수 있다. 허용 가능한 유전체 물질은 예를 들어, CVD, ALD 등과 같은 컨포멀 퇴적 프로세스에 의해 형성될 수 있는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 유전체 물질이 사용될 수 있다. 예를 들어, 건식 에칭, 습식 에칭 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스가 유전체 물질(들)을 패터닝하기 위해 수행될 수 있다. 에칭은 이방성일 수 있다. 유전체 물질(들)은 에칭될 때 더미 게이트(94)의 측벽 상에 남겨진 부분을 갖는다(따라서 게이트 스페이서(98)를 형성함). 에칭 후, 게이트 스페이서(98)는 곡선 측벽을 가질 수 있거나 직선 측벽을 가질 수 있다.
또한, 경도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(별도로 도시되지는 않음)을 형성하기 위해 주입이 수행될 수 있다. 상이한 디바이스 유형들을 갖는 실시예에서, 이전에 설명된 웰을 위한 주입과 유사하게, p형 영역(50P)을 노출시키면서 예를 들어, 포토레지스트와 같은 마스크(별도로 도시되지는 않음)가 n형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예컨대, p형) 불순물이 p형 영역(50P)에서 노출된 반도체 핀(62) 및 나노구조물(64, 66) 내로 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. 이어서, n형 영역(50N)을 노출시키면서 p형 영역(50P) 위에 예를 들어, 포토레지스트와 같은 마스크(별도로 도시되지는 않음)가 형성될 수 있고, n형 영역(50N) 내의 노출된 반도체 핀(62) 및/또는 나노구조물(64, 66) 내로 적절한 유형의 불순물(예컨대, n형)이 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. n형 불순물은 이전에 설명된 n형 불순물들 중 어느 하나일 수 있고, p형 불순물은 이전에 설명된 p형 불순물 중 어느 하나일 수 있다. 주입하는 동안, 채널 영역(68)은 더미 게이트(94)에 의해 덮인 채로 유지되어, 채널 영역(68)은 LDD 영역을 형성하기 위해 주입된 불순물이 실질적으로 없는 채로이다. LDD 영역은 1015 cm-3 내지 1019 cm-3 범위의 불순물 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물을 활성화하는 데 사용될 수 있다.
이전 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스 및 순서가 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 사용될 수 있고, 상이한 순서의 단계들이 사용될 수 있으며, 추가 스페이서가 형성되고 제거될 수 있는 등이 가능하다. 더욱이, n형 디바이스와 p형 디바이스는 상이한 구조물 및 단계를 사용하여 형성될 수 있다.
도 11a 내지 도 11c에서, 소스/드레인 리세스(102)는 나노구조물(64, 66) 및 희생 스페이서(78)에 형성된다. 예시된 실시예에서, 소스/드레인 리세스(102)는 나노구조물(64, 66)과 희생 스페이서(78)를 관통해 반도체 핀(62) 내로 연장된다. 소스/드레인 리세스(102)는 또한 기판(50) 내로 연장될 수 있다. 다양한 실시예에서, 소스/드레인 리세스(102)는 기판(50)을 에칭하지 않고 기판(50)의 상단 표면으로 연장될 수 있고; 반도체 핀(54)은, 소스/드레인 리세스(102)의 하단 표면이 STI 영역(74)의 상단 표면 아래에 배치되도록 에칭될 수 있는 등이 가능하다. 소스/드레인 리세스(102)는 예를 들어, RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 나노구조물(64, 66) 및 희생 스페이서(78)를 에칭함으로써 형성될 수 있다. 게이트 스페이서(98) 및 더미 게이트(94)는, 소스/드레인 리세스(102)를 형성하는데 사용되는 에칭 프로세스 동안 반도체 핀(62) 및/또는 나노구조물(64, 66)의 부분을 집합적으로 마스킹한다. 나노구조물(64, 66)과 희생 스페이서(78) 각각을 에칭하기 위해 단일 에칭 프로세스가 사용될 수 있거나, 나노구조물(64, 66)과 희생 스페이서(78)를 에칭하기 위해 다수의 에칭 프로세스들이 사용될 수 있다. 소스/드레인 리세스(102)가 원하는 깊이에 도달한 후에 소스/드레인 리세스(102)의 에칭을 중지하기 위해 시간 제한 에칭 프로세스(Timed etching processes)가 사용될 수 있다.
도 12a 내지 도 12c에서, 소스/드레인 리세스(102)는 소스/드레인 리세스(102)에 측벽 리세스(104)를 형성하도록 측방향으로 확장된다. 구체적으로, 소스/드레인 리세스(102)에 의해 노출된 나노구조물(64)의 측벽의 부분이 리세싱된다. 나노구조물(64)의 측벽은 직선으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은, 나노구조물(64)의 물질에 대해 선택적인(예컨대, 나노구조물(66)의 물질보다 빠른 속도로 나노구조물(64)의 물질을 선택적으로 에칭하는) 에칭 프로세스와 같은, 임의의 허용 가능한 에칭 프로세스에 의해 리세싱될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 나노구조물(66)이 실리콘으로 형성되고 나노구조물(64)이 실리콘 게르마늄으로 형성되는 경우, 에칭 프로세스는 테트라메틸암모늄 수산화물(TMAH), 암모늄 수산화물(NH4OH) 등을 사용한 습식 에칭일 수 있다. 또 다른 실시예에서, 에칭 프로세스는 예를 들어, 불화수소(HF) 기체와 같은 불소계 기체를 사용하는 건식 에칭일 수 있다. 일부 실시예에서, 소스/드레인 리세스(102)를 형성하고 나노구조물(64)의 측벽을 리세싱하기 위해 동일한 에칭 프로세스가 계속적으로 수행될 수 있다.
일부 실시예에서, 게이트 스페이서(98)의 폭은 예를 들어, 소스/드레인 리세스(102)를 형성 및/또는 확장하기 위해 사용되는 에칭 프로세스에 의해 감소된다. 또한, 나노구조물(66)의 측벽 및 반도체 핀(62)의 상단 표면은 소스/드레인 리세스(102)를 형성 및/또는 확장하는 데 사용되는 에칭 프로세스에 의해 에칭될 수 있다. 일부 실시예에서, 나노구조물(66) 및 반도체 핀(62)의 측벽은 소스/드레인 리세스(102)가 확장된 후 둥근 볼록한 측벽이다. 소스/드레인 리세스(102)의 깊이는 또한 반도체 핀(62)이 에칭될 때 증가될 수 있다. 예를 들어, 소스/드레인 리세스(102)는 반도체 핀(62) 내로 더 연장될 수 있고 그리고/또는 STI 영역(74) 내로 연장될 수 있다. 보다 구체적으로, 소스/드레인 리세스(102)는, 절연 핀(82)의 하단 표면이 소스/드레인 리세스(102)에 의해 노출되도록 STI 영역(74) 내로 그리고 절연 핀(82) 아래로 연장될 수 있다.
도 13a 내지 도 13c에서, 스페이서층(106)은 측벽 리세스(104) 및 소스/드레인 리세스(102)에 퇴적된다(도 12a 내지 12c 참조). 스페이서층(106)은 또한 절연 핀들(82)의 상단 표면들 및 측벽들, STI 영역들(74)의 상단 표면들, 게이트 스페이서들(98)의 상단 표면들 및 측벽들, 및 마스크들(96)(존재하는 경우) 또는 더미 게이트들(94)의 상단 표면들 상에 퇴적된다. 스페이서층(106)은 예를 들어, ALD, CVD 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 등과 같은 유전체 물질로 형성될 수 있다. 로우-k 유전체 물질(예컨대, 약 3.5 미만의 k-값을 갖는 유전체 물질)이 사용될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다.
도 14a 내지 도 14c에서, 스페이서층(106)은 내부 스페이서(112) 및 하단 스페이서(114)를 형성하도록 패터닝된다. 내부 스페이서(112)는 측벽 리세스(104)의 일부 또는 전부에 배치된다(도 12a 내지 도 12c 참조). 하단 스페이서(114)는 소스/드레인 리세스(102)의 하단에 배치된다. 일부 실시예에서, 스페이서층(106)을 패터닝하는 것은 또한 게이트 스페이서(98)의 측벽 상에 게이트 스페이서(116)를 형성한다.
내부 스페이서(112)는 나노구조물(64)의 나머지 부분의 측벽 상에, 예를 들어, 측벽 리세스(104)에 의해 노출된 측벽 상에 배치된다. 이후에 더 상세히 설명되는 바와 같이, 소스/드레인 영역은 이후에 소스/드레인 리세스(102)에 형성될 것이며, 나노구조물(64)은 대응하는 게이트 구조물로 이후에 대체될 것이다. 내부 스페이서(112)는 이후에 형성되는 소스/드레인 영역과 이후에 형성되는 게이트 구조물 사이의 격리 피처로서 작용한다. 또한, 내부 스페이서(112)는 예를 들어, 나노구조물(64)을 후속적으로 제거하는 데 사용되는 에칭 프로세스와 같은 후속 에칭 프로세스에 의해 후속적으로 형성된 소스/드레인 영역에 대한 손상을 실질적으로 방지하기 위해 사용될 수 있다. 내부 스페이서(112)의 외부 측벽이 게이트 스페이서(116)의 측벽에 대해 동일한 높이인 것으로 도시되어 있지만, 내부 스페이서(112)의 외부 측벽은 게이트 스페이서(116)(존재하는 경우) 또는 게이트 스페이서(98)의 측벽 너머로 연장되거나 이 측벽으로부터 리세싱될 수 있다. 내부 스페이서(112)는 측벽 리세스(104)를 부분적으로 채우거나, 완전히 채우거나, 과도하게 채울 수 있다. 더욱이, 내부 스페이서(112)의 측벽이 오목한 것으로 도시되어 있지만, 내부 스페이서(112)의 측벽은 직선이거나 볼록할 수 있다.
하단 스페이서(114)는 반도체 핀(62)의 상단 표면 및 측벽, STI 영역(74)의 상단 표면, 및 소스/드레인 리세스(102) 내의 절연 핀(82)의 측벽 상에 배치된다. 이 실시예에서, 하단 스페이서(114)는 소스/드레인 리세스(102)에서 반도체 핀(62)의 상단 표면 및 측벽을 덮는다. 다른 실시예(후술됨)에서, 하단 스페이서(114)는 소스/드레인 리세스(102)에 있는 반도체 핀(62)의 상단 표면을 덮지만, 소스/드레인 리세스(102)에 있는 반도체 핀(62)의 측벽은 하단 스페이서(114)에 의해 덮이지 않은 채로 남아 있다. 이후에 더 상세히 설명되는 바와 같이, 소스/드레인 영역은 소스/드레인 리세스(102)에 후속적으로 형성될 것이다. 하단 스페이서(114)는 이후에 형성되는 소스/드레인 영역과 반도체 핀(62) 사이의 격리 피처로서 작용한다. 이 실시예에서, 하단 스페이서(114)는 반도체 핀(62)과 물리적으로 직접 접촉한다. 다른 실시예(후술됨)에서, 반도체층이 하단 스페이서(114)와 반도체 핀(62) 사이에 형성되어, 후속적으로 형성되는 소스/드레인 영역과 반도체 핀(62) 사이의 격리를 추가로 증가시키는 것을 돕는다.
하단 스페이서(114)는 내부 스페이서(112)와는 상이하다. 이 실시예에서, 하단 스페이서(114)는 또한 하부 측벽 리세스(104L)에 배치된다. 이와 같이, 하단 스페이서(114)는 소스/드레인 리세스(102) 내의 하부 측벽 리세스들(104L) 사이에서 연속적으로 연장된다. 하부 측벽 리세스(104L)는 반도체 핀(62)의 상단 표면에 의해 적어도 부분적으로 규정되도록 반도체 핀(62)에 가장 가까운 그러한 측벽 리세스(104)이다. 내부 스페이서(112)는 상부 측벽 리세스(104U)에 배치된다. 상부 측벽 리세스(104U)는 하부 측벽 리세스(104L) 이외의 측벽 리세스(104)이다. 다른 실시예(후술됨)에서, 내부 스페이서(112)는 모든 측벽 리세스(104)(하부 측벽 리세스(104L) 및 상부 측벽 리세스(104U)를 포함함)에 배치된다.
스페이서층(106)은 예를 들어, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스에 의해 패터닝될 수 있다. 에칭은 등방성, 이방성, 또는 등방성과 이방성의 조합일 수 있다. 일부 실시예에서, 에칭은 에천트로서 수산화칼륨(KOH), 테트라메틸암모늄 히드록시드(TMAH), 에틸렌디아민 피로카테콜(EDP) 등, 또는 이들의 조합을 사용하여 수행되는 등방성 습식 에칭이다. 일부 실시예에서, 에칭은 사불화탄소(CF4), 플루오로메탄(CH3F), 브롬화수소(HBr), 산소(O2), 헬륨(He), 아르곤(Ar) 등 또는 이들의 조합을 에천트로서 사용하여 바이어스 전력으로 플라즈마를 생성하면서 수행되는 이방성 건식 에칭이다. 일부 실시예에서, 에칭은 플라즈마를 생성하지 않고 삼불화질소(NF3), 염소(Cl2), 수소(H2), 아르곤(Ar), 헬륨(He) 등 또는 이들의 조합을 에천트로서 사용하여 수행되는 등방성 건식 에칭이다. 일부 실시예에서, 에칭은 이러한 프로세스들의 조합이다.
스페이서층(106)에 대해 수행되는 에칭의 양은 하단 스페이서(114)의 두께, 게이트 스페이서(116)가 형성되는지 여부, 및 하부 측벽 리세스(104L)에 하단 스페이서(114)가 형성되는지 여부를 결정한다. 이 실시예에서, 하단 스페이서(114)가 두꺼운 두께(후술됨)를 갖도록 소량의 에칭이 수행되고, 게이트 스페이서(116)가 형성되며, 하부 측벽 리세스(104L)에 하단 스페이서(114)가 형성된다. 다른 실시예(후술됨)에서, 게이트 스페이서(116)가 형성되지 않고 하단 스페이서(114)가 하부 측벽 리세스(104L)에 형성되지 않도록 다량의 에칭이 수행된다. 에칭의 양은 인접한 더미 게이트들(94) 사이의 피치에 의해 결정될 수 있으며, 여기서 더 작은 피치는 밀집(crowding)으로 인해 더 적은 에칭을 야기한다. 이 실시예에서, 인접한 더미 게이트들(94) 사이의 피치가 작아서 소량의 에칭이 수행되게 한다. 예를 들어, 인접한 더미 게이트들(94) 사이의 피치는 30 nm 내지 70 nm의 범위 내일 수 있다. 다른 실시예(후술됨)에서, 인접한 더미 게이트들(94) 사이의 피치가 커서 많은 양의 에칭이 수행되게 한다.
하단 스페이서(114)는 다른 프로세스에 의해 형성될 수 있다. 다른 실시예(후술됨)에서, 하단 스페이서(114)는 추가 스페이서층을 퇴적 및 패터닝함으로써 내부 스페이서(112) 후에 형성된다. 그러한 실시예에서, 예를 들어, 반도체층과 같은 추가 피처가 하단 스페이서(114) 아래에 형성되어 소스/드레인 리세스(102)의 하단에서 윤곽 형성(contouring)을 감소시키는 것을 도울 수 있다.
도 15a 내지 15c에서, 에피택셜 소스/드레인 영역(118)은 소스/드레인 리세스(102)에 형성된다. 에피택셜 소스/드레인 영역(118)은, 각각의 더미 게이트(68)(및 대응 채널 영역(68))가 에피택셜 소스/드레인 영역(118)의 각각의 인접 쌍들 사이에 배치되도록 소스/드레인 리세스(102) 내에 형성된다. 일부 실시예에서, 게이트 스페이서(98), 내부 스페이서(112), 및 게이트 스페이서(116)(존재하는 경우)는, 에피택셜 소스/드레인 영역(118)이, 생성되는 나노구조-FET의 후속적으로 형성된 게이트를 단락시키지 않도록, 적절한 측방향 거리만큼 더미 게이트(94)와 나노구조물(118)로부터 각각 에피택셜 소스/드레인 영역들(118)을 분리하는데 사용된다. 에피 택셜 소스/드레인 영역(118)의 물질은 각각의 채널 영역(68)에 응력을 가하여 성능을 향상 시키도록 선택 될 수있다.
n형 영역(50N) 내의 에피택셜 소스/드레인 영역(118)은 p형 영역(50P)을 마스킹함으로써 형성될 수 있다. 그 후, n형 영역(50N) 내의 에피택셜 소스/드레인 영역(118)은 n형 영역(50N)의 소스/드레인 리세스(102) 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(118)은 n형 디바이스에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 나노구조물(66)이 실리콘인 경우, n형 영역(50N) 내의 에피택셜 소스/드레인 영역(118)은 예를 들어, 실리콘, 실리콘 탄화물, 인으로 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 채널 영역(68)에 인장 변형을 가하는 물질을 포함할 수 있다. n형 영역(50N) 내의 에피택셜 소스/드레인 영역(118)은 "n형 소스/드레인 영역"이라고 지칭될 수 있다. n형 영역(50N) 내의 에피택셜 소스/드레인 영역(118)은 반도체 핀(66)과 나노구조물(64, 66)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
p형 영역(50P) 내의 에피택셜 소스/드레인 영역(118)은 n형 영역(50N)을 마스킹함으로써 형성될 수 있다. 그 후, p형 영역(50P) 내의 에피택셜 소스/드레인 영역(118)은 p형 영역(50P)의 소스/드레인 리세스(102) 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(118)은 p형 디바이스에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 나노구조물(66)이 실리콘인 경우, p형 영역(50P) 내의 에피택셜 소스/드레인 영역(118)은 예를 들어, 실리콘-게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄 주석 등과 같이, 채널 영역(68)에 압축 변형을 가하는 물질을 포함할 수 있다. p형 영역(50P) 내의 에피택셜 소스/드레인 영역(118)은 "p형 소스/드레인 영역"이라고 지칭될 수 있다. p형 영역(50P) 내의 에피택셜 소스/드레인 영역(118)은 반도체 핀(66)과 나노구조물(64, 66)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(118), 나노구조물(64, 66), 및/또는 반도체 핀(62)은 LDD 영역을 형성하기 위해 이전에 설명된 프로세스와 유사하게 소스/드레인 영역을 형성하기 위해 도펀트를 사용해 주입될 수 있고, 이어서 어닐링이 수행될 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 불순물 및/또는 p형 불순물은 이전에 설명된 불순물 중 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(118)은 성장 중에 인시츄 도핑될 수 있다.
에피택셜 소스/드레인 영역(118)을 형성하는데 사용된 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(118)의 상부 표면은 반도체 핀(62)과 나노구조물(64, 66)의 측벽을 넘어 측방향으로 밖으로 확장되는 패싯을 갖는다. 그러나, 절연 핀(82)은 측방향 에피택셜 성장을 차단한다. 그러므로, 인접한 에피택셜 소스/드레인 영역들(118)은 도 15b에 도시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 상태를 유지한다. 에피택셜 소스/드레인 영역(118)은 절연 핀(82)의 측벽과 접촉할 수 있다. 예시된 실시예에서, 에피택셜 소스/드레인 영역(118)은 에피택셜 소스/드레인 영역(118)의 상부 표면이 절연 핀(82)의 상단 표면 아래에 배치되도록 성장된다. 다양한 실시예에서, 에피택셜 소스/드레인 영역(118)의 상부 표면은 절연 핀(82)의 상단 표면 위에 배치되고; 에피택셜 소스/드레인 영역(118)의 상부 표면은 절연 핀(82)의 상단 표면 위와 아래에 배치된 부분을 갖는 것과 같은 식이다.
에피택셜 소스/드레인 영역(118)은 다수의 반도체 물질층을 포함한다. 구체적으로, 각각의 에피택셜 소스/드레인 영역(118)은 라이너층(118A), 메인층(main layer)(118B), 및 (선택적으로) 마감층(118C)(또는 더 일반적으로, 제1, 제2 및 제3 에피택셜층)을 포함한다. 에피택셜 소스/드레인 영역(118)을 위해 다른 양의 반도체 물질층이 사용될 수 있다. 라이너층(118A)은 소스/드레인 리세스(102)에서 성장된다. 메인층(118B)은 라이너층(118A) 상에 성장된다. 마감층(118C)(존재하는 경우)은 메인층(118B) 상에 성장된다. 라이너층(118A), 메인층(118B), 및 마감층(118C)은 각각 서로 다른 반도체 물질로 형성될 수 있으며, 서로 다른 도펀트 농도로 (예컨대, p형 불순물 또는 n형 불순물을 사용해) 도핑될 수 있다. 일부 실시예에서, 메인층(118B)은 마감층(118C)보다 더 큰 불순물 농도를 갖고, 마감층(118C)은 라이너층(118A)보다 더 큰 불순물 농도를 갖는다. 메인층(118B)보다 낮은 불순물 농도로 라이너층(118A)을 형성하면 소스/드레인 리세스(102)의 접착력이 증가할 수 있고, 메인층(118B)보다 낮은 불순물 농도로 마감층(118C)을 형성하면 후속 처리에서 메인층(118B)으로부터의 도펀트의 외부 확산이 감소할 수 있다.
에피택셜 소스/드레인 영역(118)을 형성하기 위해 사용되는 에피택시 프로세스는, 에피택셜 소스/드레인 영역(118)이 반도체 피처(예컨대, 반도체 핀(62)과 나노구조물(66))로부터 선택적으로 성장되고 유전체 피처(예컨대, 내부 스페이서(112) 또는 하단 스페이서(114))로부터 성장되지 않도록 수행된다. 에피택셜 소스/드레인 영역(118)은 소스/드레인 리세스(102)에 반도체-함유 전구체, 에천트-함유 전구체, 및 도펀트-함유 전구체를 흐르게 함으로써 성장될 수 있다. 반도체 함유 전구체는 예를 들어, 모노실란(SiH4), 디클로로실란(H2SiCl2), 디실란(Si2H6) 등과 같은 실란과 같은 실리콘 함유 전구체일 수 있다. 에천트 함유 전구체는 예를 들어, 염화수소(HCl) 기체, 염소(Cl2) 등과 같은 염소 함유 전구체일 수 있다. 도펀트 함유 전구체는 p형 소스/드레인 영역을 성장시킬 때 예를 들어, 디포스핀(P2H6), 삼염화인(PCl3) 등과 같은 인 함유 전구체일 수 있고, n형 소스/드레인 영역을 성장시킬 때 예를 들어, 아르신(AsH3) 등과 같은 비소 함유 전구체일 수 있다. 에천트 함유 전구체는 큰 유량으로 흐르며, 이는 반도체 피처로부터 에피택셜 성장을 증가시키고 유전체 피처로부터 에피택셜 성장을 감소시키는 데 도움이 된다. 일부 실시예에서, 반도체-함유 전구체는 5 sccm 내지 2000 sccm 범위의 유량으로 흘려지고, 에천트-함유 전구체는 5 sccm 내지 2000 sccm 범위의 유량으로 흘려진다. 도펀트 함유 전구체의 유량은 성장되는 에피택셜층의 도펀트 농도에 따라 제어될 수 있으며, 더 높은 도펀트 농도가 요구될 때 더 높은 도펀트 함유 전구체 유량이 사용된다. 일부 실시예에서, 에피택셜 성장은 400℃ 내지 800℃ 범위의 온도 및 1 Torr 내지 760 Torr 범위의 압력에서 수행된다.
위에서 언급된 바와 같이, 하단 스페이서(114)는 소스/드레인 리세스(102)에서 반도체 핀(62)의 적어도 상단 표면 및 측벽을 덮는다. 그 결과, 대부분의 에피택셜 성장은 나노구조물(66)로부터 발생하고, 에피택셜 성장은 반도체 핀(62)으로부터 거의 또는 전혀 발생하지 않는다. 이 실시예에서, 라이너층(118A)은 나노구조물(66) 상에서만 성장된다. 다른 실시예(후술됨)에서, 라이너층(118A)은 소스/드레인 리세스(102)에 있는 반도체 핀(62)의 모든 부분이 아닌 일부로부터 성장된다. 메인층(118B)은 라이너층(118A) 상에서 성장되고, 각각의 소스/드레인 리세스(102) 내의 메인층(118B)의 부분이 병합될 때까지 성장된다. 따라서, 메인층(118B)이 유전체 피처로부터 성장되지 않더라도, 메인층(118B)은 일부 유전체 피처(예컨대, 내부 스페이서(112) 또는 하단 스페이서(114))의 부분을 덮는다. 하단 스페이서(114)는 에피택셜 소스/드레인 영역(118) 아래에 있고 에피택셜 소스/드레인 영역(118)을 소스/드레인 리세스(102)에 있는 반도체 핀(62)의 적어도 상단 표면으로부터 분리한다. 하단 스페이서(114)는 반도체 핀(62)과 에피택셜 소스/드레인 영역(118) 사이의 전기적 결합을 감소시킨다. 반도체 핀(62)과 에피택셜 소스/드레인 영역(118) 사이의 전기적 결합을 감소시키는 것은 결과적인 디바이스의 누설 전류를 감소시키는 것을 도울 수 있다. 구체적으로, 반도체 핀(62)의 기생 채널 영역의 동작이 회피될 수 있다.
대부분의 에피택셜 성장은 나노구조물(66)로부터 발생하기 때문에 메인층(118B)의 성장은 라이너층(118A)으로부터 방사되는 방향으로 발생한다. 일부 실시예에서, 메인층(118B)은 소스/드레인 리세스(102)의 하부 부분이 채워지기 전에 소스/드레인 리세스(102)의 상부 부분에서 병합된다. 그 결과, 에피택셜 소스/드레인 영역(118) 아래에 간극(122)이 형성된다. 구체적으로, 간극(122)은 에피택셜 소스/드레인 영역(118)과 하단 스페이서(114) 사이에 있다. 간극(122)은 에피택셜 소스/드레인 영역(118)에 의해 채워지지 않은 소스/드레인 리세스(102)의 하부 부분을 포함한다. 간극(122)은 진공 상태에 있거나, 공기로 채워지거나, 불활성 기체로 채워지거나 하는 등인, 에피택셜 소스/드레인 영역(118) 아래의 공극일 수 있다. 간극(122)을 형성하는 것은 누설 전류를 차단함으로써 반도체 핀(62)과 에피택셜 소스/드레인 영역(118) 사이의 전기적 결합을 더 감소시킬 수 있다. 추가적으로, 에피택셜 소스/드레인 영역(118)은 간극(122)이 존재할 때 감소된 체적을 갖는다. 에피택셜 소스/드레인 영역(118)의 체적을 감소시키는 것은 결과적인 디바이스의 기생 커패시턴스를 감소시키는 것을 도울 수 있다.
도 16a 내지 도 16c에서, 제1 ILD(134)는 에피택셜 소스/드레인 영역(118), 게이트 스페이서(116)(존재하는 경우), 게이트 스페이서(98), 및 마스크(96)(존재하는 경우) 또는 더미 게이트(94) 위에 퇴적된다. 제1 ILD(134)는 유전체 물질로 형성될 수 있고, 예를 들어, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), FCVD 등과 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 허용 가능한 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 유전체 물질이 사용될 수 있다.
일부 실시예에서, 제1 ILD(134)와 에피택셜 소스/드레인 영역(118), 게이트 스페이서(116)(존재하는 경우), 게이트 스페이서(98), 및 마스크(96)(존재하는 경우) 또는 더미 게이트(94) 사이에 접촉 에칭 정지층(contact etch stop layer; CESL)(132)이 형성된다. CESL(132)은 예를 들어, CVD, ALD 등과 같은 임의의 적절한 방법에 의해 형성될 수 있는, 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 제1 ILD(134)의 에칭으로부터 높은 에칭 선택도를 갖는 유전체 물질로 형성될 수 있다.
도 17a 내지 17c에서, 제거 프로세스가 수행되어 제1 ILD(134)의 상단 표면을 마스크(96)(존재하는 경우) 또는 더미 게이트(94)의 상단 표면과 수평이 되게 한다. 일부 실시예에서, 예를 들어, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 또한 더미 게이트(94) 상의 마스크(96)와, 마스크(96)의 측벽을 따라 게이트 스페이서(116)(존재하는 경우)와 게이트 스페이서(98)의 일부를 제거할 수 있다. 평탄화 프로세스 후, 제1 ILD(134), CESL(132), 게이트 스페이서(98)(존재하는 경우), 게이트 스페이서(98), 및 마스크(96)(존재하는 경우) 또는 더미 게이트(94)의 상단 표면들은 (프로세스 변동 내에서) 공면이다. 따라서, 마스크(96)(존재하는 경우) 또는 더미 게이트(94)의 상단 표면은 제1 ILD(134)를 통해 노출된다. 도시된 실시예에서, 마스크(96)는 유지될 수 있으며, 평탄화 프로세스는 제1 ILD(134)의 상단 표면을 마스크(96)의 상단 표면과 수평이 되게 한다.
도 18a 내지 18c에서, 마스크(96)(존재하는 경우) 및 더미 게이트(94)는 에칭 프로세스에서 제거되어 리세스(142)가 형성된다. 일부 실시예에서, 더미 게이트(94)는 이방성 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는, 제1 ILD(134), 게이트 스페이서(116)(존재하는 경우), 또는 게이트 스페이서(98)보다 더 빠른 속도로 더미 게이트(94)를 선택적으로 에칭하는 반응 기체(들)를 사용해 수행되는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(142)는 나노구조물(66)의 채널 영역(68)의 부분을 노출 및/또는 덮는다. 채널 영역(68)은 에피택셜 소스/드레인 영역(118)의 인접 쌍들 사이에 배치된다.
그런 다음, 희생 스페이서(78)의 나머지 부분은 반도체 핀(62)과 절연 핀(82) 사이의 영역에 개구(144)를 형성하도록 제거된다. 나노구조물(64)의 나머지 부분은 또한 제거되어 나노구조물들(66) 사이의 영역에 개구(146)를 형성한다. 나노구조물(64) 및 희생 스페이서(78)의 나머지 부분은 나노구조물(66)의 물질보다 더 빠른 속도로 나노구조물(64) 및 희생 스페이서(78)의 물질(들)을 선택적으로 에칭하는 임의의 허용 가능한 에칭 프로세스에 의해 제거될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 나노구조물(64)과 희생 스페이서(78)가 실리콘 게르마늄으로 형성되고 나노구조물(66)이 실리콘으로 형성되는 경우, 에칭 프로세스는 테트라메틸암모늄 수산화물(TMAH), 암모늄 수산화물(NH4OH) 등을 에천트로서 사용하여 수행되는 습식 에칭일 수 있다. 일부 실시예에서, 나노구조물(66)의 노출된 부분의 두께를 감소시키기 위해 트림 프로세스가 수행된다. 나노구조물(66)은 제거 프로세스 후에 (도시된 바와 같이) 둥근 표면을 가질 수 있다.
도 19a 내지 19c에서, 게이트 유전체(152)와 게이트 전극(154)은 대체 게이트를 위해 형성된다. 게이트 유전체(152) 및 게이트 전극(154)의 각각의 개별 쌍은 집합적으로 "게이트 구조물"이라고 지칭될 수 있다. 각각의 게이트 구조물은 채널 영역(68) 주위를 둘러싸고, 게이트 구조물이 채널 영역(68)의 측벽, 하단 표면, 및 상단 표면을 따라 연장된다. 게이트 구조물의 일부는 또한 측벽 및/또는 반도체 핀(62)의 상단 표면을 따라 연장된다. 이와 같이, 게이트 구조물의 일부는 반도체 핀(62)과 채널 영역(68) 사이에 배치된다. 추가적으로, 게이트 구조물의 일부는 절연 핀(82)의 측벽 및/또는 상단 표면을 따라 연장된다. 그 결과, 절연 핀(82)은 게이트 구조물 아래에 있다.
게이트 유전체(152)는, 반도체 핀(62)의 측벽 및/또는 상단 표면 상에; 채널 영역(68)의 상단 표면, 측벽 및 하단 표면 상에; 에피택셜 소스/드레인 영역(118)에 인접한 내부 스페이서(112)의 측벽 상에; 게이트 스페이서(116)(존재하는 경우) 또는 게이트 스페이서(98)의 측벽 상에; 그리고 절연 핀(82)의 상단 표면 및 측벽 상에 배치된 하나 이상의 유전체층(들)을 포함한다. 게이트 유전체(152)는 예를 들어, 실리콘 산화물 또는 금속 산화물과 같은 산화물, 예를 들어, 금속 실리케이트와 같은 실리케이트, 이들의 조합, 이들의 다층 등으로 형성될 수 있다. 추가적으로 또는 대안적으로, 게이트 유전체(152)는 예를 들어, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 실리케이트와 같은 하이-k 유전체 물질(예컨대, 약 7.0보다 큰 k-값을 갖는 유전체 물질)로 형성될 수 있다. 게이트 유전체(152)의 유전체 물질(들)은 분자빔 퇴적(molecular-beam deposition; MBD), ALD, PECVD 등에 의해 형성될 수 있다. 단일층 게이트 유전체(152)가 예시되어 있지만, 게이트 유전체(152)는 임의의 수의 계면층 및 임의의 수의 메인층을 포함할 수 있다. 예를 들어, 게이트 유전체(152)는 계면층 및 상부의 하이-k 유전체층을 포함할 수 있다.
게이트 전극(154)은 게이트 유전체(152) 위에 배치된 하나 이상의 게이트 전극층(들)을 포함한다. 게이트 전극(154)은 예를 들어, 티타늄 질화물, 티타늄 산화물, 탄탈룸 질화물, 탄탈룸 탄화물, 텅스텐, 코발트, 루테늄, 알루미늄, 이들의 조합, 또는 이들의 다층 등과 같은 금속 함유 물질로 형성될 수 있다. 단일층 게이트 전극(154)이 도시되어 있지만, 게이트 전극(154)은 임의의 수의 일함수 조정층, 임의의 수의 장벽층, 임의의 수의 접착제층, 및 충전 물질을 포함할 수 있다.
게이트 구조물을 형성하기 위한 예로서, 하나 이상의 게이트 유전체층(들)이 리세스(142) 및 개구(144, 146)에 퇴적될 수 있다. 게이트 유전체층(들)은 또한, 제1 ILD(134), CESL(132), 게이트 스페이서(116)(존재하는 경우), 및 게이트 스페이서(98)의 상단 표면 상에 퇴적될 수 있다. 후속적으로, 하나 이상의 게이트 전극층(들)이 게이트 유전체층(들) 상에, 그리고 리세스(142) 및 개구(144, 146)의 나머지 부분에 퇴적될 수 있다. 그런 다음, 제1 ILD(134), CESL(132), 게이트 스페이서(116)(존재하는 경우), 및 게이트 스페이서(98)의 상단 표면 위에 있는 과잉 부분인, 게이트 유전체층(들) 및 게이트 전극층(들)의 과잉 부분을 제거하기 위해 제거 프로세스가 수행될 수 있다. 일부 실시예에서, 예를 들어, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스 후에, 게이트 스페이서(98), 게이트 스페이서(116)(존재하는 경우), CESL(132), 제1 ILD(134), 게이트 유전체(152), 및 게이트 전극(154)의 상단 표면은 (프로세스 변동 내에서) 공면이다. 제거 프로세스 후, 게이트 유전체층(들)은 리세스(142) 및 개구(144, 146)에 남겨진 부분을 갖는다(따라서 게이트 유전체(152)를 형성함). 제거 프로세스 후, 게이트 유전체층(들)은 리세스(142) 및 개구(144, 146)에 남겨진 부분을 갖는다(따라서 게이트 전극(154)을 형성함).
n형 영역(50N) 및 p형 영역(50P)에서 게이트 유전체(152)의 형성은, 각각의 영역에서 게이트 유전체층(152)이 동일한 물질(들)로 형성되도록 동시에 발생할 수 있고, 게이트 전극(154)의 형성은, 각 영역 내의 게이트 전극(154)이 동일한 물질(들)로부터 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체(152)는 별개의 프로세스에 의해 형성될 수 있어, 게이트 유전체(152)는 상이한 물질들을 포함할 수 있고 그리고/또는 상이한 수의 층을 가질 수 있고, 그리고/또는 각 영역의 게이트 전극(154)은 별개의 프로세스에 의해 형성될 수 있으므로, 게이트 전극(154)은 상이한 물질들을 포함할 수 있고 그리고/또는 상이한 수의 층을 가질 수 있다. 별개의 프로세스들을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
이전에 언급된 바와 같이, 게이트 구조물의 일부는 반도체 핀(62)의 측벽 및/또는 상단 표면을 따라 연장된다. 게이트 구조물 아래에 있는 반도체 핀(62)의 영역(68P)은 동작 동안 게이트 구조물에 의해 제어될 수 있다. 그러나, 위에서 언급한 바와 같이, 하단 스페이서(114)는 반도체 핀(62)과 에피택셜 소스/드레인 영역(118) 사이의 전기적 결합을 감소시킨다. 따라서, 하단 스페이서(114)는 반도체 핀(62)의 이들 영역(68P)이 기생 채널 영역으로서 작용할 가능성을 감소시킨다.
도 20a 내지 도 20c에서, 제2 ILD(164)는 게이트 스페이서(98), 게이트 스페이서(116)(존재한다면), CESL(132), 제1 ILD(134), 게이트 유전체(152), 및 게이트 전극(154) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(164)는 유동성(flowable) CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD(164)는 예를 들어, PSG, BSG, BPSG, USG 등과 같은, 유전체 물질로 형성되고, 예를 들어, CVD, PECVD 등과 같은, 임의의 적절한 방법에 의해 퇴적될 수 있다.
일부 실시예에서, 에칭 정지층(ESL)(162)은 제2 ILD(164)와 게이트 스페이서(98), 게이트 스페이서(116)(존재하는 경우), CESL(132), 제1 ILD(134), 게이트 유전체(152), 및 게이트 전극(154) 사이에 형성된다. ESL(162)은 예를 들어, CVD, ALD 등과 같은 임의의 적절한 방법에 의해 형성될 수 있는, 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 제2 ILD(164)의 에칭으로부터 높은 에칭 선택도를 갖는 유전체 물질로 형성될 수 있다.
도 21a 내지 도 21c에서, 게이트 전극(154) 및 에피택셜 소스/드레인 영역(118)에 각각 접촉하도록 게이트 접촉부(172) 및 소스/드레인 접촉부(174)가 형성된다. 게이트 접촉부(172)는 게이트 전극(154)에 물리적 및 전기적으로 결합된다. 소스/드레인 접촉부(174)는 에피택셜 소스/드레인 영역(118)에 물리적으로 그리고 전기적으로 결합된다.
게이트 접촉부(172) 및 소스/드레인 접촉부(174)를 형성하는 예로서, 게이트 접촉부(172)를 위한 개구는 제2 ILD(164) 및 ESL(162)을 관통해 형성되고 소스/드레인 접촉부(174)를 위한 개구는 제2 ILD(164), ESL(162), 제1 ILD(134) 및 CESL(132)을 관통해 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 개구에는 예를 들어, 확산 장벽층, 접착층 등과 같은 라이너(별도로 도시되지 않음), 및 전도성 물질이 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(164)의 표면으로부터 과잉 물질을 제거하기 위해, 예를 들어, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 잔여 라이너 및 전도성 물질은 개구에서 게이트 접촉부(172) 및 소스/드레인 접촉부(174)를 형성한다.
게이트 접촉부(172) 및 소스/드레인 접촉부(174)는 별개의 프로세스들에서 형성될 수 있거나, 동일한 프로세스에서 형성될 수 있다. 동일한 단면에서 형성되는 것으로 도시되어 있지만, 게이트 접촉부(172)와 소스/드레인 접촉부(174) 각각은 상이한 단면들에서 형성될 수 있어서 접촉부의 단락을 방지할 수 있다는 것을 이해해야 한다.
선택적으로, 금속-반도체 합금 영역(176)은 에피택셜 소스/드레인 영역(118)과 소스/드레인 접촉부(174) 사이의 계면에 형성된다. 금속-반도체 합금 영역(176)은 금속 실리사이드(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역, 금속 저마나이드(예컨대, 티타늄 저마나이드, 코발트 저마나이드, 니켈 저마나이드 등)로 형성된 저마나이드 영역, 금속 실리사이드 및 금속 저마나이드 둘 다로 형성된 실리콘-저마나이드 영역 등일 수 있다. 금속-반도체 합금 영역(176)은 소스/드레인 접촉부(174)를 위한 개구에 금속을 퇴적하고 열 어닐링 프로세스를 수행함으로써 소스/드레인 접촉부(174)의 물질(들) 전에 형성될 수 있다. 금속은 예를 들어, 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 그 합금과 같은 저 저항 금속-반도체 합금을 형성하기 위해, 에피택셜 소스/드레인 영역(118)의 반도체 물질(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄 등)과 반응할 수 있는 임의의 금속일 수 있다. 금속은 예를 들어, ALD, CVD, PVD 등과 같은 퇴적 프로세스에 의해 퇴적될 수 있다. 열적 어닐링 프로세스 후에, 예를 들어, 습식 세정과 같은 세정 프로세스가 예를 들어, 금속-반도체 합금 영역(176)의 표면으로부터와 같은, 소스/드레인 접촉부(174)를 위한 개구로부터 임의의 잔류 금속을 제거하기 위해 수행될 수 있다. 그런 다음, 소스/드레인 접촉부(174)의 물질(들)은 금속-반도체 합금 영역(176) 상에 형성될 수 있다.
디바이스들이 형성된 후, 그것들은 집적 회로를 형성하기 위해 상부 인터커넥트 구조물에서 금속화층에 의해 상호접속될 수 있다. 상부 인터커넥트 구조물은 BEOL(back end of line) 프로세스에서 형성될 수 있으며, 여기서 금속화층이 게이트 접촉부(172) 및 소스/드레인 접촉부(174)에 접속된다. 예를 들어, 수동 디바이스, 메모리(예컨대, 자기저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM), 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM), 상변화 랜덤 액세스 메모리(phase-change random access memory; PCRAM) 등) 등과 같은 추가 피처는 BEOL 프로세스 동안 인터커넥트 구조물과 통합될 수 있다.
도 21b는 실시예 디바이스의 양상을 더 잘 예시하기 위해 고스트(ghost)의 채널 영역(68) 및 반도체 핀(62)의 부분을 도시한다. 더 명확하게 알 수 있는 바와 같이, 간극(122)은 에피택셜 소스/드레인 영역(118)이 반도체 핀(62)으로부터 성장되지 않기 때문에 큰 높이를 갖는다. 보다 구체적으로, 에피택셜 소스/드레인 영역(118)의 최하부 표면은 하부의 반도체 핀(62)의 최상단 표면(예컨대, 게이트 스페이서(98) 아래의 반도체 핀(62)의 상단 표면) 위에 배치된다. 도 21c는 간극(122)의 높이(H1), 소스/드레인 리세스(102) 내의 반도체 핀(62)의 상단 표면을 따른 하단 스페이서(114)의 두께(T1), 및 소스/드레인 리세스(102) 내의 반도체 핀(62)의 측벽을 따른 하단 스페이서(114)의 두께(T2)를 도시한다. 반도체 핀(62)의 소스/드레인 리세스(102) 부분은 깊이(D1)를 갖는다. 높이(H1)는 H1 > D1 - T1으로서 표현될 수 있다. 도 22a 내지 도 22c는 도 21c로부터 영역(50R)에서 이들 파라미터에 대해 상이한 치수들을 도시한다.
도 22a의 실시예에서, 두께(T2)는 두께(T1)보다 작다. 결과적으로, 간극(122)은 작은 높이(H1)를 갖는다. 일부 실시예에서, 두께(T1)는 1 Å 내지 200 Å 범위 내이고, 두께(T2)는 1 Å 내지 200 Å 범위 내이며, 높이(H1)는 1 Å 내지 300 Å 범위 내이다.
도 22b의 실시예에서, 두께(T2)는 두께(T1)보다 작지만, 두께(T2)와 두께(T1) 사이의 차이는 도 22a의 실시예보다 작다. 결과적으로, 간극(122)은 작은 높이(H1)를 갖지만, 도 22a의 실시예보다 더 큰 높이이다. 일부 실시예에서, 두께(T1)는 1 Å 내지 200 Å 범위 내이고, 두께(T2)는 1 Å 내지 200 Å 범위 내이며, 높이(H1)는 1 Å 내지 300 Å 범위 내이다.
도 22c의 실시예에서, 두께(T2)는 두께(T1)와 동일하다. 결과적으로, 간극(122)은 큰 높이(H1)를 갖는다. 일부 실시예에서, 두께(T1)와 두께(T2)는 각각 1 Å 내지 200 Å의 범위 내이고, 높이(H1)는 1 Å 내지 300 Å의 범위 내이다.
도 23은 일부 다른 실시예에 따른 나노구조-FET의 도면이다. 이 실시예는 에피택셜 소스/드레인 영역(118)이 <111> 패싯을 갖도록 성장된다는 점을 제외하고는 도 21b의 실시예와 유사하다. 에피택셜 소스/드레인 영역(118)의 하단 표면은 에피택셜 소스/드레인 영역(118)의 <111> 패싯 표면과 각도(θ1)를 형성한다. 일부 실시예에서, 각도(θ1)는 5도 내지 85도 범위 내이다. <111> 패싯을 갖는 에피택셜 소스/드레인 영역(118)을 형성하면 간극(122)이 반도체 핀(62)의 상단 표면으로부터 그리고 절연 핀(82)의 측벽 위로 연장되는 큰 높이(H2)를 갖도록 한다. 일부 실시예에서, 높이(H2)는 약 0 Å 내지 약 300 Å 범위 내이다. 큰 높이(H2)로 간극(122)을 형성하면 이는 에피택셜 소스/드레인 영역(118)이 감소된 체적을 갖도록 하여 결과적인 디바이스의 기생 커패시턴스를 감소시키는 데 도움이 될 수 있다.
에피택셜 소스/드레인 영역(118)은 에천트-함유 전구체(도 15a 내지 15c에 대해 설명됨)를 큰 유량으로 흐르게 함으로써 <111> 패싯으로 성장될 수 있다. 이 실시예의 에피택셜 소스/드레인 영역(118)을 성장시킬 때 에천트 함유 전구체의 유량은 도 21a 내지 도 21c의 실시예의 에피택셜 소스/드레인 영역(118)을 성장시킬 때 에천트 함유 전구체의 유량보다 더 클 수 있다. 일부 실시예에서, 반도체-함유 전구체는 10 sccm 내지 10000 sccm 범위의 유량으로 흘려지고, 에천트-함유 전구체는 10 sccm 내지 10000 sccm 범위의 유량으로 흘려진다.
도 24a 내지 도 24c는 일부 다른 실시예에 따른 나노구조-FET의 도면이다. 하단 스페이서(114)가 소스/드레인 리세스(102)에 있는 반도체 핀(62)의 상단 표면만을 덮지만, 소스/드레인 리세스(102)에 있는 반도체 핀(62)의 측벽은 하단 스페이서(114)에 의해 덮이지 않은 채로 남아 있다는 것을 제외하고는, 이 실시예는 도 21a 내지 21c의 실시예와 유사하다. 또한, 내부 스페이서(112)는 모든 측벽 리세스(104)(하부 측벽 리세스(104L) 및 상부 측벽 리세스(104U)를 포함하며, 도 12a 내지 도 12c를 참조함)에 배치된다. 또한, 게이트 스페이서(116)가 형성되지 않을 수 있고, 하단 스페이서(114)는 작은 두께를 가질 수 있다(후술됨). 이 실시예는 스페이서층(106)의 패터닝 동안 다량의 에칭이 수행될 때 형성될 수 있다(도 14a 내지 도 14c에 대해 설명됨). 특히, 인접한 더미 게이트들(94)(도 14a 내지 도 14c 참조) 사이의 피치가 커서 대량의 에칭이 수행되게 한다. 예를 들어, 인접한 더미 게이트들(94) 사이의 피치는 30 nm 내지 70 nm의 범위 내일 수 있다. 이 실시예에서, 에피택셜 소스/드레인 영역(118)은 소스/드레인 리세스(102)에서 반도체 핀(62)의 측벽의 부분과 접촉하지만 하단 스페이서(114)와는 접촉하지 않는다. 이 실시예의 에피택셜 소스/드레인 영역(118)은 더 큰 체적으로 형성될 수 있으며, 이는 결과적인 디바이스의 기생 저항을 감소시키는 데 도움이 될 수 있다. 에피택셜 소스/드레인 영역(118)이 소스/드레인 리세스(102)에서 반도체 핀(62)의 측벽과 접촉하더라도, 에피택셜 소스/드레인 영역(118)과 반도체 핀(62) 사이의 접촉 면적은 작다. 또한, 간극(122)은 여전히 형성된다. 따라서, 결과적인 디바이스의 누설 전류 및/또는 기생 커패시턴스의 감소가 여전히 달성될 수 있다.
도 24b는 실시예 디바이스의 양상을 더 잘 예시하기 위해 고스트(ghost)에서 채널 영역(68) 및 반도체 핀(62)의 부분을 예시한다. 더 명확하게 알 수 있는 바와 같이, 에피택셜 소스/드레인 영역(118)의 최하부 표면은 하부의 반도체 핀(62)의 최상단 표면(예컨대, 게이트 스페이서(98) 아래의 반도체 핀(62)의 상단 표면) 아래에 배치된다. 도 24c는 간극(122)의 높이(H1), 소스/드레인 리세스(102) 내의 반도체 핀(62)의 상단 표면을 따른 하단 스페이서(114)의 두께(T1), 에피택셜 소스/드레인 영역(118)과 반도체 핀(62) 사이의 접촉 영역의 두께(T3), 및 소스/드레인 리세스(102)에서 반도체 핀(62)의 측벽의 노출된 부분의 두께(T4)를 도시한다. 반도체 핀(62)의 소스/드레인 리세스(102) 부분은 깊이(D1)를 갖는다. 두께(T3)는 두께(T4)보다 작을 수 있고, 이는 결과적인 디바이스의 누설 전류를 감소시키는 데 도움이 될 수 있다. 결과적으로, 간극(122)은 큰 높이(H1)를 갖는다. 일부 실시예에서, 두께(T1)는 1 Å 내지 200 Å 범위 내이고, 두께(T3)는 1 Å 내지 100 Å 범위 내이고, 두께(T4)는 1Å 내지 200Å의 범위 내이며, 높이(H1)는 1Å 내지 200Å의 범위 내이다.
도 25a 내지 도 25c는 일부 다른 실시예에 따른 나노구조-FET의 도면이다. 이 실시예는, 에피택셜 소스/드레인 영역(118)이 하단 스페이서(114)와도 접촉한다는 점을 제외하고는 도 24a 내지 도 24c의 실시예와 유사하다. 더 명확하게 알 수 있는 바와 같이, 간극(122)은 하단 스페이서(114)와 접촉하는 에피택셜 소스/드레인 영역(118)의 결과로서 작은 높이(H1)를 갖는다. 이 실시예는 또한 스페이서층(106)의 패터닝 동안 다량의 에칭이 수행될 때 형성될 수 있다(도 14a 내지 도 14c에 대해 설명됨). 특히, 인접한 더미 게이트들(94)(도 14a 내지 도 14c 참조) 사이의 피치가 커서 대량의 에칭이 수행되게 한다. 예를 들어, 인접한 더미 게이트들(94) 사이의 피치는 30 nm 내지 70 nm의 범위 내일 수 있다. 이 실시예에서 인접한 더미 게이트들(94) 사이의 피치는 도 24a 내지 도 24c의 실시예에서보다 클 수 있다.
도 25b는 실시예 디바이스의 양상을 더 잘 도시하기 위해 고스트 내에 채널 영역(68) 및 반도체 핀(62)의 부분을 도시한다. 더 명확하게 알 수 있는 바와 같이, 간극(122)은 에피택셜 소스/드레인 영역(118)이 반도체 핀(62)으로부터 성장되기 때문에 작은 높이를 갖는다. 보다 구체적으로, 에피택셜 소스/드레인 영역(118)의 최하부 표면은 하부의 반도체 핀(62)의 최상단 표면(예컨대, 게이트 스페이서(98) 아래의 반도체 핀(62)의 상단 표면) 아래에 배치된다. 도 25c는 간극(122)의 높이(H1), 소스/드레인 리세스(102) 내의 반도체 핀(62)의 상단 표면을 따른 하단 스페이서(114)의 두께(T1), 및 에피택셜 소스/드레인 영역(118)과 반도체 핀(62) 사이의 접촉 영역의 두께(T3)를 도시한다. 반도체 핀(62)의 소스/드레인 리세스(102) 부분은 깊이(D1)를 갖는다. 높이(H1)는 H1 ≤ D1 - T1 - T3으로서 표현될 수 있다. 도 26a 내지 도 26c는 도 25c로부터 영역(50R)에서 이들 파라미터에 대해 상이한 치수를 도시한다.
도 26a의 실시예에서, 두께(T1)는 크다. 결과적으로, 간극(122)은 작은 높이(H1)를 갖으며, 에피택셜 소스/드레인 영역(118)과 반도체 핀(62) 사이의 접촉 영역은 작은 두께(T3)를 갖는다. 일부 실시예에서, 두께(T1)는 200 Å 내지 300 Å 범위 내이고, 두께(T3)는 1 Å 내지 100 Å 범위 내이며, 높이(H1)는 1 Å 내지 100 Å 범위 내이다.
도 26b의 실시예에서, 두께(T1)는 중간 정도(moderate)인데, 예를 들어, 도 26a의 실시예보다 작다. 그 결과, 간극(122)은 중간 정도의 높이(H1), 예를 들어, 도 26a의 실시예보다 더 큰 높이를 가지며, 에피택셜 소스/드레인 영역(118)과 반도체 핀(62) 사이의 접촉 영역은 중간 정도의 두께(T3), 예를 들어, 도 26a의 실시예보다 더 큰 두께를 갖는다. 일부 실시예에서, 두께(T1)는 100 Å 내지 200 Å 범위 내이고, 두께(T3)는 1 Å 내지 200 Å 범위 내이며, 높이(H1)는 1 Å 내지 200 Å 범위 내이다.
도 26c의 실시예에서, 두께(T1)는 작은 데, 예를 들어, 도 26b의 실시예보다 작다. 그 결과, 간극(122)은 큰 높이(H1), 예를 들어, 도 26b의 실시예보다 더 큰 높이를 가지며, 에피택셜 소스/드레인 영역(118)과 반도체 핀(62) 사이의 접촉 영역은 큰 두께(T3), 예를 들어, 도 26b의 실시예보다 더 큰 두께를 갖는다. 일부 실시예에서, 두께(T1)는 1 Å 내지 99 Å 범위 내이고, 두께(T3)는 1 Å 내지 300 Å 범위 내이며, 높이(H1)는 1 Å 내지 300 Å 범위 내이다.
도 27은 일부 다른 실시예에 따른 나노구조-FET의 도면이다. 이 실시예는, 에피택셜 소스/드레인 영역(118)이 <111> 패싯을 갖도록 성장된다는 점을 제외하고는 도 25b의 실시예와 유사하다. 에피택셜 소스/드레인 영역(118)의 하단 표면은 에피택셜 소스/드레인 영역(118)의 <111> 패싯 표면과 각도(θ1)를 형성한다. 일부 실시예에서, 각도(θ1)는 5도 내지 85도 범위 내이다. 이 실시예에서의 각도(θ1)는 도 23의 실시예에서보다 클 수 있다. <111> 패싯을 갖는 에피택셜 소스/드레인 영역(118)을 형성하면 간극(122)이 반도체 핀(62)의 상단 표면으로부터 그리고 절연 핀(82)의 측벽 위로 연장되는 큰 높이(H2)를 갖도록 한다. 일부 실시예에서, 높이(H2)는 약 0 Å 내지 약 200 Å 범위 내이다. 큰 높이(H2)로 간극(122)을 형성하면 이는 에피택셜 소스/드레인 영역(118)이 감소된 체적을 갖도록 하여 결과적인 디바이스의 기생 커패시턴스를 감소시키는 데 도움이 될 수 있다. 이 실시예에서의 높이(H2)는 도 23의 실시예에서보다 작을 수 있다.
에피택셜 소스/드레인 영역(118)은 에천트-함유 전구체(도 15a 내지 15c에 대해 설명됨)를 큰 유량으로 흐르게 함으로써 <111> 패싯으로 성장될 수 있다. 이 실시예의 에피택셜 소스/드레인 영역(118)을 성장시킬 때 에천트 함유 전구체의 유량은 도 25a 내지 도 25c의 실시예의 에피택셜 소스/드레인 영역(118)을 성장시킬 때 에천트 함유 전구체의 유량보다 더 클 수 있다. 일부 실시예에서, 반도체-함유 전구체는 10 sccm 내지 10000 sccm 범위의 유량으로 흘려지고, 에천트-함유 전구체는 10 sccm 내지 10000 sccm 범위의 유량으로 흘려진다.
도 28a 내지 도 31c는 일부 다른 실시예에 따른 나노구조-FET의 제조에서 중간 단계의 도면이다. 이 실시예에서, 하단 스페이서(114)는 내부 스페이서(112) 후에 형성된다. 또한, 반도체층(182)(도 30a 내지 도 30c 참조)은 소스/드레인 리세스(102)의 하단에서 윤곽 형성을 감소시키는 것을 돕기 위해 하단 스페이서(114) 아래에 형성된다. 이와 같이, 하단 스페이서(114)는 보다 균일한 두께 및 형상을 갖도록 형성될 수 있다. 일부 실시예에서, 하단 스페이서(114)는 (프로세스 변동 내에서) 실질적으로 평평하다.
도 28a 내지 28c에서, 도 13a 내지 13c와 유사한 구조물이 형성된다. 그런 다음, 스페이서층(106)이 패터닝되어 내부 스페이서(112)를 형성한다. 스페이서층(106)은, 내부 스페이서(112)가 모든 측벽 리세스(104)(하부 측벽 리세스(104L) 및 상부 측벽 리세스(104U)를 포함함)에 배치되도록 전술한 바와 같이 패터닝될 수 있다. 이 실시예에서, 게이트 스페이서(116) 및 하단 스페이서(114)는 스페이서층(106)을 패터닝할 때 형성되지 않는다.
도 29a 내지 도 29c에서, 반도체층(182)은 소스/드레인 리세스(102)에 있는 반도체 핀(62)의 상단 표면 및 측벽 상에 형성된다. 반도체층(182)은 기판(50)의 후보 반도체 물질로부터 선택된 반도체 물질로 형성될 수 있으며, 이는 예를 들어, 기상 에피택시(VPE) 또는 분자 빔 에피택시(MBE)와 같은 프로세스에 의해 성장되거나, 예를 들어, 화학 증기 퇴적(CVD) 또는 원자 층 퇴적(ALD)과 같은 프로세스에 의해 퇴적되는 등에 의해 얻어질 수 있다. 반도체층(182)은 이후에 형성되는 소스/드레인 영역의 전도성 유형과 반대되는 전도성 유형을 갖도록 도핑될 수 있다. 반도체층(182)을 도핑하는 것은 후속적으로 형성되는 소스/드레인 영역과 반도체 핀(62) 사이의 격리를 더욱 증가시키는 것을 도울 수 있다. 일부 실시예에서, 반도체층(182)의 도핑 농도는 1015 cm-3 내지 1018 cm-3 범위 내이다.
반도체층(182)은 에피택셜 소스/드레인 영역(118)에 대해 설명된 것과 유사한 방식으로 소스/드레인 리세스(102)에 반도체 함유 전구체, 에천트 함유 전구체, 및 도펀트 함유 전구체를 흐르게 함으로써 성장될 수 있다. 반도체층(182)은 에피택셜 소스/드레인 영역(118)을 성장시키기 위해 사용된 것과 동일한 반도체-함유 전구체 및 에천트-함유 전구체를 사용하여 성장될 수 있고, 에피택셜 소스/드레인(118)을 성장시키기 위해 사용된 것과 동일한 온도 및 압력에서 성장될 수 있다. 일부 실시예에서, 에천트-함유 전구체는 반도체층(182)의 상향식 성장을 촉진할 수 있는, 에피택셜 소스/드레인 영역(118)을 성장시킬 때보다 반도체층(182)을 성장시킬 때 더 큰 유량으로 흘려진다. 이와 같이, 반도체층(182)은 반도체 핀(62) 상에 형성될 수 있지만 나노구조물들(66) 상에는 형성되지 않을 수 있다. 반도체층(182)은 반도체 핀(62) 내의 소스/드레인 리세스(102)의 부분을 부분적으로 채우거나, 완전히 채우거나, 과도하게 채울 수 있다.
이 실시예에서, 반도체층(182)은 절연 핀(82)과 접촉할 때까지 성장되어 반도체층(182)과 STI 영역(74)의 측벽 사이에 간극(124)을 형성한다. 간극(124)은 진공 상태이거나, 공기로 채워져 있거나, 불활성 기체로 채워지는 등일 수 있다. 또 다른 실시예(후술됨)에서, 반도체층(182)의 성장은 절연 핀(82)과 접촉하기 전에 중단되어 간극(124)의 형성을 방지한다.
도 30a 내지 도 30c에서, 하단 스페이서(114)는 반도체층(182) 상에 형성된다. 하단 스페이서(114)는 소스/드레인 리세스(102)에 그리고 반도체층(182) 상에 스페이서층을 퇴적하고, 후속적으로 스페이서층을 패터닝하여 하단 스페이서(114)를 형성함으로써 형성될 수 있다. 스페이서층은 스페이서층(106)의 후보 물질로부터 형성될 수 있다(도 13a 내지 도 13c에 대해 설명됨). 스페이서층은 스페이서층(106)을 패터닝하기 위한 후보 에칭 프로세스를 사용하여 패터닝될 수 있다(도 14a 내지 도 14c에 대해 설명됨). 각각의 하단 스페이서(114)는 각각의 내부 스페이서들(112) 사이에서 반도체층(182)의 상단 표면을 가로질러 연속적으로 연장된다.
이 실시예에서, 반도체층(182)은 반도체 핀(62)에서 소스/드레인 리세스(102)(도 28a 내지 28c 참조)의 부분을 과도하게 채운다. 이와 같이, 하단 스페이서(114)는 반도체 핀(62) 또는 STI 영역(74)과 접촉하지 않는다. 또 다른 실시예(후술됨)에서, 반도체층(182)은 반도체 핀(62) 내의 소스/드레인 리세스(102)의 부분을 언더필하여, 하단 스페이서(114)가 반도체 핀(62) 및 STI 영역(74)과 접촉하게 한다.
도 31a 내지 31c에서, 나노구조-FET의 형성을 완료하기 위해 전술한 바와 같은 적절한 단계가 수행된다. 간극(122)은 에피택셜 소스/드레인 영역(118) 아래에 형성된다. 에피택셜 소스/드레인 영역(118)은 이 실시예에서 하단 스페이서(114)와 접촉하지 않는다.
도 32a 내지 도 32c는 일부 다른 실시예에 따른 나노구조-FET의 도면이다. 이 실시예는, 반도체층(182)이 반도체 핀(62)에서 소스/드레인 리세스(102)(도 28a 내지 28c 참조)의 부분을 언더필한다는 점을 제외하고는 도 31a 내지 31c의 실시예와 유사하다. 본 실시예에서 반도체층(182)의 두께는 도 31a 내지 31c의 실시예보다 얇다. 그 결과, 하단 스페이서(114)는 소스/드레인 리세스(102) 내의 반도체 핀(62) 및 STI 영역(74)과 접촉한다. 반도체층(182)의 성장은 절연 핀(82)과 접촉하기 전에 중단되어 간극(124)의 형성을 방지한다. 간극(124)의 형성을 방지하고 반도체층(182)을 더 얇은 두께로 형성하면 간극(122)의 높이(H1)를 증가시키고, 이는 결과적인 디바이스의 기생 커패시턴스를 감소시키는 것을 도울 수 있다.
도 33은 일부 다른 실시예에 따른 나노구조-FET의 도면이다. 이 실시예는 에피택셜 소스/드레인 영역(118)이 하부 및 상부 <111> 패싯을 갖도록 성장된다는 점을 제외하고는 도 21b의 실시예(예컨대, 에피택셜 소스/드레인 영역(118)의 최하부 표면이 하부 반도체 핀(62)의 최상단 표면 위에 배치되는 경우)와 유사하다. 이 실시예의 에피택셜 소스/드레인 영역(118)은 또한 도 24b, 25b 및 31b의 실시예에서 형성될 수 있다. 에피택셜 소스/드레인 영역(118)의 하단 표면은 에피택셜 소스/드레인 영역(118)의 하부 <111> 패싯 표면과 각도(θ3)를 형성하고, 에피택셜 소스/드레인 영역(118)의 상부 <111> 패싯 표면과 각도(θ4)를 형성한다. 각도(θ4)는 각도(θ3)보다 크다. 일부 실시예에서, 각도(θ3)는 5도 내지 85도 범위 내이고, 각도(θ4)는 5도 내지 89도 범위 내이다. 상부 및 하부 <111> 패싯을 갖는 에피택셜 소스/드레인 영역(118)을 형성하면 간극(122)이 반도체 핀(62)의 상단 표면으로부터 그리고 절연 핀(82)의 측벽 위로 연장되는 큰 높이(H2)를 갖게 한다. 일부 실시예에서, 높이(H2)는 약 0 Å 내지 약 500 Å 범위 내이다. 이 실시예에서 높이(H2)는 도 23의 실시예에서보다 클 수 있다. 큰 높이(H2)로 간극(122)을 형성하면 이는 에피택셜 소스/드레인 영역(118)이 감소된 체적을 갖도록 하여 결과적인 디바이스의 기생 커패시턴스를 감소시키는 데 도움이 될 수 있다.
에피택셜 소스/드레인 영역(118)은 다중 사이클 성장 및 에칭 프로세스를 수행함으로써 <111> 패싯으로 성장될 수 있다. 도 15a 내지 도 15c에 대해 설명된 바와 같은 에피택셜 성장 프로세스는 에피택셜 소스/드레인 영역(118)의 일부를 성장시키기 위해 수행될 수 있다. 에피택셜 성장 프로세스가 중단되고, 에피택셜 소스/드레인 영역(118)을 원하는 형상으로 재성형하기 위한 에칭 프로세스가 수행될 수 있다. 그런 다음, 에피택셜 성장 프로세스 및 에칭 프로세스는, 에피택셜 소스/드레인 영역(118)이 원하는 형상을 가질 때까지 원하는 횟수만큼 주기적으로 반복될 수 있다.
도 34는 일부 다른 실시예에 따른 나노구조-FET의 도면이다. 이 실시예는, 에피택셜 소스/드레인 영역(118)이 절연 핀(82)으로부터 분리(예컨대, 접촉하지 않음)된다는 점을 제외하고는 도 33의 실시예와 유사하다. 이 실시예의 에피택셜 소스/드레인 영역(118)은 또한 도 24b, 25b 및 31b의 실시예에서 형성될 수 있다. 에피택셜 소스/드레인 영역(118)의 하단 표면은 에피택셜 소스/드레인 영역(118)의 하부 <111> 패싯 표면과 각도(θ3)를 형성하고, 에피택셜 소스/드레인 영역(118)의 상부 <111> 패싯 표면과 각도(θ4)를 형성한다. 각도(θ4)는 각도(θ3)보다 크다. 일부 실시예에서, 각도(θ3)는 5도 내지 85도 범위 내이고, 각도(θ4)는 5도 내지 90도 범위 내이다. 이 실시예에서의 각도(θ3 및 θ4)는 도 23의 실시예에서보다 클 수 있다.
에피택셜 소스/드레인 영역(118)은 다중 사이클 성장 및 에칭 프로세스를 수행함으로써 <111> 패싯으로 성장될 수 있다. 도 15a 내지 도 15c에 대해 설명된 바와 같은 에피택셜 성장 프로세스는 에피택셜 소스/드레인 영역(118)의 일부를 성장시키기 위해 수행될 수 있다. 에피택셜 성장 프로세스가 중단되고, 에피택셜 소스/드레인 영역(118)을 원하는 형상으로 재성형하기 위한 에칭 프로세스가 수행될 수 있다. 그런 다음, 에피택셜 성장 프로세스 및 에칭 프로세스는, 에피택셜 소스/드레인 영역(118)이 원하는 형상을 가질 때까지 원하는 횟수만큼 주기적으로 반복될 수 있다. 이 실시예에서 에피택셜 소스/드레인 영역(118)은 도 23의 실시예보다 더 많이 에칭될 수 있다.
실시예는 장점을 달성할 수 있다. 하단 스페이서(114)는 반도체 핀(62)과 에피택셜 소스/드레인 영역(118) 사이의 전기적 결합을 감소시킨다. 반도체 핀(62)과 에피택셜 소스/드레인 영역(118) 사이의 전기적 결합을 감소시키는 것은 결과적인 디바이스의 누설 전류를 감소시키는 것을 도울 수 있다. 구체적으로, 반도체 핀(62)의 기생 채널 영역(68P)의 동작이 회피될 수 있다. 간극(122)이 존재할 때, 누설 전류를 차단함으로써 반도체 핀(62)과 에피택셜 소스/드레인 영역(118) 사이의 전기적 결합을 더욱 감소시킬 수 있다. 따라서, 생성되는 디바이스의 성능이 향상될 수 있다.
도 35a 내지 35c는 일부 다른 실시예에 따른 나노구조-FET의 도면이다. 이 실시예는 반도체 핀(62)이 형성되지 않고 반도체 핀(62) 대신 절연 핀(184)이 형성된다는 점을 제외하고 도 21a 내지 도 21c의 실시예와 유사하다. 반도체 핀(62)을 절연 핀(184)으로 대체하는 것은 결과적인 디바이스의 누설 전류를 더 감소시키는 데 도움이 될 수 있다. 이 실시예의 절연 핀(184)은 또한 이전에 설명된 임의의 다른 실시예에서 사용될 수 있다.
도 36 내지 도 39는 일부 다른 실시예에 따른 나노구조-FET의 제조에서 중간 단계의 도면이다. 구체적으로, 도 33 내지 도 36은 절연 핀(184)을 형성하기 위한 프로세스를 도시하는 3차원 도면이다.
도 36에서, 기판(50)은 나노구조-FET을 형성하기 위해 제공된다. 이 실시예에서, 기판(50)은 기판(50A), 절연체층(50B), 및 반도체층(50C)을 포함하는 SOI(semiconductor-on-insulator) 기판이다. 기판(50A) 및 반도체층(50C)은 전술한 반도체 물질 중 어느 하나로 형성될 수 있다. 절연체층(50B)은 예를 들어, 기판(50A) 상에 형성된 매립된 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다.
다층 스택(52)이 기판(50) 위에 형성된다. 본 실시예에서 기판(50)의 반도체층(50C)은 제1 반도체층(54)과 동일한 물질로 형성되므로, 반도체층(50C)은 다층 스택(52)의 하단에서 제1 반도체층(54)으로서 사용될 수 있다. 다층 스택의 나머지 층은 도 2에 대해 설명한 것과 유사한 방식으로 형성될 수 있다.
도 37에서, 트렌치(60)는 절연 핀(184), 나노구조물(64), 및 나노구조물(66)을 형성하기 위해 기판(50) 및 다층 스택(52)에서 패터닝된다. 절연 핀(184)은 절연층(50B)의 나머지 부분을 포함한다. 나노구조물(64) 및 나노구조물(66)은 각각 제1 반도체층(54) 및 제2 반도체층(56)의 나머지 부분을 포함한다. 트렌치(60)는 도 3에 대해 설명된 것과 유사한 방식으로 형성될 수 있다.
도 38에서, 절연 물질(72)은 기판(50)과 나노구조물(64, 66) 위에 그리고 인접한 반도체 핀들(62) 사이의 트렌치(60)에 형성된다. 절연 물질(72)은 도 4에 대해 설명된 것과 유사한 방식으로 형성될 수 있다.
도 39에서, 절연 물질(72)은 STI 영역(74)을 형성하도록 리세싱된다. 절연 물질(72)은 도 5에 대해 설명된 것과 유사한 방식으로 리세싱될 수 있다. 그 후, 전술한 바와 같은 적절한 단계를 수행하여 나노구조-FET의 형성을 완료한다.
일 실시예에서, 디바이스는, 반도체 기판으로부터 연장되는 반도체 핀; 반도체 핀 위의 나노구조물; 나노구조물의 채널 영역에 인접한 소스/드레인 영역; 소스/드레인 영역과 반도체 핀 사이의 하단 스페이서; 및 하단 스페이서와 소스/드레인 영역 사이의 간극을 포함한다. 일부 실시예에서, 디바이스는 나노구조물의 채널 영역 주위를 둘러싸는 게이트 구조물을 더 포함하고, 게이트 구조물의 일부분은 나노구조물과 반도체 핀 사이에 배치되며, 하단 스페이서는 소스/드레인 영역과 게이트 구조물의 일부분 사이에 배치된다. 디바이스의 일부 실시예에서, 하단 스페이서는 반도체 핀의 소스/드레인 리세스 내에 배치되고, 하단 스페이서는 소스/드레인 리세스 내의 반도체 핀의 상단 표면을 따라 제1 두께를 가지며, 하단 스페이서는 소스/드레인 리세스 내의 반도체 핀의 측벽을 따라 제2 두께를 갖는다. 디바이스의 일부 실시예에서, 제1 두께는 제2 두께보다 더 크다. 디바이스의 일부 실시예에서, 제1 두께는 제2 두께와 동일하다. 일부 실시예에서, 디바이스는, 나노구조물의 채널 영역 주위를 둘러싸는 게이트 구조물 - 게이트 구조물의 일부분은 나노구조물과 반도체 핀 사이에 배치됨 -; 및 소스/드레인 영역과 게이트 구조물의 일부분 사이의 내부 스페이서를 더 포함하고, 내부 스페이서는 하단 스페이서와는 상이하다. 디바이스의 일부 실시예에서, 소스/드레인 영역은 하단 스페이서와 접촉한다. 디바이스의 일부 실시예에서, 소스/드레인 영역은 하단 스페이서와 접촉하지 않는다. 일부 실시예에서, 디바이스는 하단 스페이서와 반도체 핀 사이의 반도체층을 더 포함한다.
일 실시예에서, 디바이스는, 반도체 기판으로부터 연장되는 반도체 핀; 반도체 핀 위의 나노구조물; 제1 단면도에서 나노구조물 주위를 둘러싸는 게이트 구조물; 게이트 구조물 아래의 절연 핀; 제2 단면도에서 절연 핀에 인접한 소스/드레인 영역; 소스/드레인 영역 아래에 그리고 반도체 핀 상에 배치된 하단 스페이서; 및 하단 스페이서와 소스/드레인 영역 사이의 간극을 포함한다. 디바이스의 일부 실시예에서, 소스/드레인 영역의 하단 표면은 반도체 핀의 최상단 표면 아래에 배치된다. 디바이스의 일부 실시예에서, 소스/드레인 영역의 하단 표면은 반도체 핀의 최상단 표면 위에 배치된다.
일 실시예에서, 방법은, 제1 나노구조물, 제2 나노구조물, 및 반도체 핀 내의 소스/드레인 리세스를 에칭하는 단계; 소스/드레인 리세스 내의 제2 나노구조물의 측벽을 리세싱하여 측벽 리세스를 형성하는 단계; 측벽 리세스 내의 제2 나노구조물의 측벽 상에 내부 스페이서를 형성하는 단계; 소스/드레인 리세스 내의 반도체 핀의 상단 표면 상에 배치된 하단 스페이서를 형성하는 단계; 및 소스/드레인 리세스에서 에피택셜 소스/드레인 영역을 성장시키는 단계를 포함하고, 에피택셜 소스/드레인 영역은 제1 나노구조물로부터 성장된다. 방법의 일부 실시예에서, 에피택셜 소스/드레인 영역은 소스/드레인 리세스의 상부 부분을 채우고, 소스/드레인 리세스의 하부 부분은 소스/드레인 리세스에 의해 채워지지 않은 채로 남아 에피택셜 소스/드레인 영역과 하단 스페이서 사이에 간극을 형성한다. 방법의 일부 실시예에서, 하단 스페이서는 소스/드레인 리세스 내의 반도체 핀의 측벽 상에도 배치된다. 방법의 일부 실시예에서, 하단 스페이서는 소스/드레인 리세스 내의 반도체 핀의 측벽 상에 배치되지 않는다. 방법의 일부 실시예에서, 내부 스페이서 및 하단 스페이서를 형성하는 단계는 측벽 리세스 및 소스/드레인 리세스에 스페이서층을 퇴적하는 단계; 및 스페이서층을 패터닝하여 하단 스페이서 및 내부 스페이서를 형성하는 단계를 포함한다. 일부 실시예에서, 방법은, 제1 나노구조물 주위에 게이트 구조물을 형성하는 단계; 및 게이트 구조물의 측벽 상에 제1 게이트 스페이서를 형성하는 단계를 더 포함하고, 스페이서층을 패터닝하는 단계는 제1 게이트 스페이서의 측벽 상에 제2 게이트 스페이서를 형성한다. 방법의 일부 실시예에서, 스페이서층을 패터닝하는 단계는 에천트로서 포타슘 하이드록사이드, 테트라메틸암모늄 하이드록사이드, 또는 에틸렌디아민 피로카테콜을 사용하여 수행되는 등방성 습식 에칭으로 스페이서층을 에칭하는 단계를 포함한다. 일부 실시예에서, 방법은 내부 스페이서를 형성하는 단계 후, 소스/드레인 리세스 내의 반도체 핀의 상단 표면 상에 반도체층을 성장시키는 단계를 더 포함하고, 하단 스페이서는 반도체층을 성장시킨 후에 형성된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 약술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
1. 디바이스에 있어서,
반도체 기판으로부터 연장되는 반도체 핀(semiconductor fin);
상기 반도체 핀 위의 나노구조물;
상기 나노구조물의 채널 영역에 인접한 소스/드레인 영역;
상기 소스/드레인 영역과 상기 반도체 핀 사이의 하단 스페이서; 및
상기 하단 스페이서와 상기 소스/드레인 영역 사이의 간극
을 포함하는, 디바이스.
2. 제1항에 있어서
상기 나노구조물의 상기 채널 영역 주위를 둘러싸는 게이트 구조물
을 더 포함하고,
상기 게이트 구조물의 일부분은 상기 나노구조물과 상기 반도체 핀 사이에 배치되며,
상기 하단 스페이서는 상기 소스/드레인 영역과 상기 게이트 구조물의 상기 일부분 사이에 배치되는 것인, 디바이스.
3. 제2항에 있어서,
상기 하단 스페이서는 상기 반도체 핀의 소스/드레인 리세스 내에 배치되고, 상기 하단 스페이서는 상기 소스/드레인 리세스 내의 상기 반도체 핀의 상단 표면을 따라 제1 두께를 가지며, 상기 하단 스페이서는 상기 소스/드레인 리세스 내의 상기 반도체 핀의 측벽을 따라 제2 두께를 갖는 것인, 디바이스.
4. 제3항에 있어서,
상기 제1 두께는 상기 제2 두께보다 큰 것인, 디바이스.
5. 제3항에 있어서,
상기 제1 두께는 상기 제2 두께와 동일한 것인, 디바이스.
6. 제1항에 있어서
상기 나노구조물의 상기 채널 영역 주위를 둘러싸는 게이트 구조물 - 상기 게이트 구조물의 일부분은 상기 나노구조물과 상기 반도체 핀 사이에 배치됨 -; 및
상기 소스/드레인 영역과 상기 게이트 구조물의 상기 일부분 사이의 내부 스페이서
를 더 포함하고,
상기 내부 스페이서는 상기 하단 스페이서와는 상이한 것인, 디바이스.
7. 제1항에서,
상기 소스/드레인 영역은 상기 하단 스페이서와 접촉하는 것인, 디바이스.
8. 제1항에 있어서,
상기 소스/드레인 영역은 상기 하단 스페이서와 접촉하지 않는 것인, 디바이스.
9. 제1항에 있어서
상기 하단 스페이서와 상기 반도체 핀 사이의 반도체층
을 더 포함하는, 디바이스.
10. 디바이스에 있어서,
반도체 기판으로부터 연장되는 반도체 핀;
상기 반도체 핀 위의 나노구조물;
제1 단면도에서 상기 나노구조물 주위를 둘러싸는 게이트 구조물;
상기 게이트 구조물 아래의 절연 핀;
제2 단면도에서 상기 절연 핀에 인접한 소스/드레인 영역;
상기 소스/드레인 영역 아래에 그리고 상기 반도체 핀 상에 배치된 하단 스페이서; 및
상기 하단 스페이서와 상기 소스/드레인 영역 사이의 간극
을 포함하는, 디바이스.
11. 제10항에 있어서,
상기 소스/드레인 영역의 하단 표면은 상기 반도체 핀의 최상단 표면 아래에 배치되는 것인, 디바이스.
12. 제10항에 있어서,
상기 소스/드레인 영역의 하단 표면은 상기 반도체 핀의 최상단 표면 위에 배치되는 것인, 디바이스.
13. 방법에 있어서
제1 나노구조물, 제2 나노구조물, 및 반도체 핀에 소스/드레인 리세스를 에칭하는 단계;
상기 소스/드레인 리세스 내의 상기 제2 나노구조물의 측벽을 리세싱하여 측벽 리세스를 형성하는 단계;
상기 측벽 리세스 내의 상기 제2 나노구조물의 상기 측벽 상에 내부 스페이서를 형성하는 단계;
상기 소스/드레인 리세스 내의 상기 반도체 핀의 상단 표면 상에 배치된 하단 스페이서를 형성하는 단계; 및
상기 소스/드레인 리세스 내에 에피택셜 소스/드레인 영역을 성장시키는 단계
를 포함하고,
상기 에피택셜 소스/드레인 영역은 상기 제1 나노구조물로부터 성장되는 것인, 방법.
14. 제13항에 있어서,
상기 에피택셜 소스/드레인 영역은 상기 소스/드레인 리세스의 상부 부분을 채우고, 상기 소스/드레인 리세스의 하부 부분은 상기 소스/드레인 리세스에 의해 채워지지 않은 채로 남아 상기 에피택셜 소스/드레인 영역과 상기 하단 스페이서 사이에 간극을 형성하는 것인, 방법.
15. 제14항에 있어서,
상기 하단 스페이서는 상기 소스/드레인 리세스 내의 상기 반도체 핀의 측벽 상에 또한 배치되는 것인, 방법.
16. 제14항에 있어서,
상기 하단 스페이서는 상기 소스/드레인 리세스 내의 상기 반도체 핀의 측벽 상에 배치되지 않는 것인, 방법.
17. 제13항에 있어서,
상기 내부 스페이서 및 상기 하단 스페이서를 형성하는 단계는,
상기 측벽 리세스 및 상기 소스/드레인 리세스 내에 스페이서층을 퇴적하는 단계; 및
상기 스페이서층을 패터닝하여 상기 하단 스페이서 및 상기 내부 스페이서를 형성하는 단계
를 포함하는 것인, 방법.
18. 제17항에 있어서
상기 제1 나노구조물 주위에 게이트 구조물을 형성하는 단계; 및
상기 게이트 구조물의 측벽 상에 제1 게이트 스페이서를 형성하는 단계
를 더 포함하고,
상기 스페이서층을 패터닝하는 단계는 상기 제1 게이트 스페이서의 측벽 상에 제2 게이트 스페이서를 형성하는 것인, 방법.
19.제17항에 있어서,
상기 스페이서층을 패터닝하는 단계는 에천트로서 포타슘 하이드록사이드, 테트라메틸암모늄 하이드록사이드, 또는 에틸렌디아민 피로카테콜을 사용하여 수행되는 등방성 습식 에칭으로 상기 스페이서층을 에칭하는 단계를 포함하는 것인, 방법.
20. 제13항에 있어서
상기 내부 스페이서를 형성하는 단계 후, 상기 소스/드레인 리세스 내의 상기 반도체 핀의 상기 상단 표면 상에 반도체층을 성장시키는 단계
를 더 포함하고,
상기 하단 스페이서는 상기 반도체층을 성장시키는 단계 후에 형성되는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    반도체 기판으로부터 연장되는 반도체 핀(semiconductor fin);
    상기 반도체 핀 위의 나노구조물;
    상기 나노구조물의 채널 영역에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역과 상기 반도체 핀 사이의 하단 스페이서; 및
    상기 하단 스페이서와 상기 소스/드레인 영역 사이의 간극
    을 포함하는, 디바이스.
  2. 제1항에 있어서
    상기 나노구조물의 상기 채널 영역 주위를 둘러싸는 게이트 구조물
    을 더 포함하고,
    상기 게이트 구조물의 일부분은 상기 나노구조물과 상기 반도체 핀 사이에 배치되며,
    상기 하단 스페이서는 상기 소스/드레인 영역과 상기 게이트 구조물의 상기 일부분 사이에 배치되는 것인, 디바이스.
  3. 제2항에 있어서,
    상기 하단 스페이서는 상기 반도체 핀의 소스/드레인 리세스 내에 배치되고, 상기 하단 스페이서는 상기 소스/드레인 리세스 내의 상기 반도체 핀의 상단 표면을 따라 제1 두께를 가지며, 상기 하단 스페이서는 상기 소스/드레인 리세스 내의 상기 반도체 핀의 측벽을 따라 제2 두께를 갖는 것인, 디바이스.
  4. 제1항에 있어서
    상기 나노구조물의 상기 채널 영역 주위를 둘러싸는 게이트 구조물 - 상기 게이트 구조물의 일부분은 상기 나노구조물과 상기 반도체 핀 사이에 배치됨 -; 및
    상기 소스/드레인 영역과 상기 게이트 구조물의 상기 일부분 사이의 내부 스페이서
    를 더 포함하고,
    상기 내부 스페이서는 상기 하단 스페이서와는 상이한 것인, 디바이스.
  5. 제1항에서,
    상기 소스/드레인 영역은 상기 하단 스페이서와 접촉하는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 소스/드레인 영역은 상기 하단 스페이서와 접촉하지 않는 것인, 디바이스.
  7. 제1항에 있어서
    상기 하단 스페이서와 상기 반도체 핀 사이의 반도체층
    을 더 포함하는, 디바이스.
  8. 디바이스에 있어서,
    반도체 기판으로부터 연장되는 반도체 핀;
    상기 반도체 핀 위의 나노구조물;
    제1 단면도에서 상기 나노구조물 주위를 둘러싸는 게이트 구조물;
    상기 게이트 구조물 아래의 절연 핀;
    제2 단면도에서 상기 절연 핀에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역 아래에 그리고 상기 반도체 핀 상에 배치된 하단 스페이서; 및
    상기 하단 스페이서와 상기 소스/드레인 영역 사이의 간극
    을 포함하는, 디바이스.
  9. 방법에 있어서
    제1 나노구조물, 제2 나노구조물, 및 반도체 핀에 소스/드레인 리세스를 에칭하는 단계;
    상기 소스/드레인 리세스 내의 상기 제2 나노구조물의 측벽을 리세싱하여 측벽 리세스를 형성하는 단계;
    상기 측벽 리세스 내의 상기 제2 나노구조물의 상기 측벽 상에 내부 스페이서를 형성하는 단계;
    상기 소스/드레인 리세스 내의 상기 반도체 핀의 상단 표면 상에 배치된 하단 스페이서를 형성하는 단계; 및
    상기 소스/드레인 리세스 내에 에피택셜 소스/드레인 영역을 성장시키는 단계
    를 포함하고,
    상기 에피택셜 소스/드레인 영역은 상기 제1 나노구조물로부터 성장되는 것인, 방법.
  10. 제9항에 있어서
    상기 내부 스페이서를 형성하는 단계 후, 상기 소스/드레인 리세스 내의 상기 반도체 핀의 상기 상단 표면 상에 반도체층을 성장시키는 단계
    를 더 포함하고,
    상기 하단 스페이서는 상기 반도체층을 성장시키는 단계 후에 형성되는 것인, 방법.
KR1020220097933A 2022-02-25 2022-08-05 트랜지스터 소스/드레인 영역 및 이를 형성하는 방법 KR20230127848A (ko)

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