KR100979234B1 - 반도체소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트 형성방법을 개시한다. 개시된 발명은 실리콘기판상에 터널산화막과 게이트 및 하드마스크를 형성하는 단계; 상기 게이트 및 하드마스크의 측면에 스페이서를 형성하는 단계; 전체 구조의 상면에 코아산화막을 형성하는 단계; 상기 게이트지역을 제외한 나머지 지역에 위치하는 코아산화막부분상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 코아산화막 및 터널산화막을 선택적으로 제거하여 상기 실리콘기판을 노출시키는 콘택홀을 형성하는 단계; 상기 감광막패턴을 제거한후 상기 콘택홀을 포함한 하드마스크상에 도프트 SEG를 형성하여 갭매립시키는 단계; 및 상기 도프트 SEG부분을 선택적으로 제거하여 제어게이트를 형성하는 단계를 포함하여 구성된다.
Description
도 1a 내지 도 1f는 종래기술에 따른 반도체소자의 게이트 형성방법을 설명 하기 위한 공정단면도,
도 2는 종래기술에 따른 반도체소자의 게이트 형성방법을 통해 형성된 뿔 형상의 게이트를 보여 주는 사진,
도 3a 내지 3f는 본 발명에 따른 반도체소자의 게이트 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
41 : 실리콘기판 43 : 터널산화막
45 : 폴리실리콘층 47 : HLD산화막
49 : ONO질화막스페이서 51 : ONO산화막스페이서
55 : 코아산화막 57 : 감광막패턴
59 : 도프트 SEG 59a : 제어게이트
61 : 비등방성 식각공정
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로서, 보다 상세하게는 SEG 공정을 이용하여 기존의 공정안정성이 확보된 다마신공정으로 기존의 제어게이트측면의 뿔모양을 제거하여 후속 보조 실리사이드 형성시 보조 실리사이드의 과성장 문제를 미연에 방지할 수 있는 반도체소자의 게이트 형성방법에 관한 것이다.
기존의 MEEL 반도체소자의 게이트 형성방법에 대해 도 1a 내지 도 1f를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래기술에 따른 반도체소자의 게이트 형성방법을 설명 하기 위한 공정단면도이다.
도 2는 종래기술에 따른 반도체소자의 게이트 형성방법을 통해 형성된 뿔 형상의 게이트를 보여 주는 사진이다.
종래기술에 따른 반도체소자의 게이트 형성방법은, 도 1a에 도시된 바와같이, 실리콘기판(11)상에 산화공정을 진행하여 터널산화막(tunneling oxide)(13)을 성장시킨후 상기 터널산화막(13)상에 플로팅게이트용 폴리실리콘층(15)을 증착하고 이어 그 위에 플로팅게이트 식각시 하드마스크로 사용하기 위한 HLD산화막(17)을 증착한다.
그다음, 상기 HLD산화막(17)상에 감광막(미도시)을 도포한후 포토리소그라피공정기술에 의한 노광 및 현상공정을 거친후 이를 선택적으로 제거하여 플로팅게이트를 정의하기 위한 제1감광막패턴(19)을 형성한다.
이어서, 도 1b에 도시된 바와같이, 상기 제1감광막패턴(19)을 마스크로 비등방성 식각공정(21)에 의해 상기 HLD산화막(17)과 폴리실리콘층(15)을 순차적으로 제거하여 플로팅게이트(15a) 및 HHD산화막패턴(17a)을 형성한다. 이때, 상기 터널산화막(13)은 식각정지막으로 사용한다.
그다음, 도 1c에 도시된 바와같이, 상기 제1감광막패턴(19)을 제거한후 플로팅 차지 업을 위한 ONO 캐패시터 구현을 위해 산화막-질화막-산화(ONO) 공정을 진행하여 ONO질화막(23) 및 ONO산화막(25)을 형성한다. 이때, 플로팅 전하(floating charge)를 커플링시키기 위해 플로팅게이트용 폴리실리콘층과 접해 있는 ONO(즉, 플로팅 게이트측면의 ONO)의 캐패시턴스를 높이기 위해 플로팅게이트용 폴리실리콘층 증착시 기존의 로직공정에 적용하는 폴리실리콘층 두께보다 현저히 두껍게 예를들어 약 3500Å∼4000Å 두께로 증착한다.
이어서, 도 1d에 도시된 바와같이, 비등방성 공정(27)을 통해 상기 ONO산화막(25)과 ONO질화막(23)을 선택적으로 제거하여 상기 플로팅게이트(15a)측벽에 ONO질화막스페이서(23a)와 ONO산화막스페이서(25a)를 형성한다.
그다음, 도 1e에 도시된 바와같이, 상기 전체 구조의 상면에 콘트롤게이트 구현을 위해 콘트롤게이트용 폴리실리콘층(29)을 증착한후 그 위에 감광물질을 도포하고 이어 포토 공정 및 식각공정을 통해 상기 감광물질층을 상기 플로팅게이트상측부분에만 남도록 선택적으로 제거하여 제2감광막패턴(31)을 형성한다.
이어서, 도 1f에 도시된 바와같이, 비등방성 식각공정(33)을 통해 상기 폴리실리콘층(29)을 선택적으로 제거하여 콘트롤게이트(29a)을 형성한후 제2감광막패턴(31)을 제거하여 MEEL 반도체소자를 제조한다.
그러나, 종래의 MEEL 소자 구현에 있어 콘트롤게이트 폴리실리콘층 식각후의 형성모양은 도 2의 "A"에서와 같이 콘트롤게이트 측면에 뿔모양으로 된다. 이는 두꺼운 증착두께의 콘트롤게이트용 폴리실리콘층을 식각하면서 생기는 게이트 폴리실리콘층측면의 폴리머 생성에 의해 자기 마스킹(self-masking)이 되어 유발되게 된다.
이러한 측면의 뿔모양의 콘트롤게이트 정의는 식각공정의 튜닝(tunning)으로도 해결되지 않는 문제이며, 이로써 보조 살리사이드(co salicide) 형성시에 취약한 기하하적 모양으로 인한 보조 살리사이드 과성장이 유발될 수 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, SEG 공정을 이용하여 기존의 공정안정성이 확보된 다마신공정으로 기존의 제어게이트측면의 뿔모양을 제거하여 후속 보조 실리사이드 형성시 보조 실리사이드의 과성장 문제를 미연에 방지할 수 있는 반도체소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 게이트 형성 방법은, 실리콘기판상에 터널산화막과 게이트 및 하드마스크를 형성하는 단계;
상기 게이트 및 하드마스크의 측면에 스페이서를 형성하는 단계;
전체 구조의 상면에 코아산화막을 형성하는 단계;
상기 게이트지역을 제외한 나머지 지역에 위치하는 코아산화막부분상에 감광막패턴을 형성하는 단계;
상기 감광막패턴을 마스크로 상기 코아산화막 및 터널산화막을 선택적으로 제거하여 상기 실리콘기판을 노출시키는 콘택홀을 형성하는 단계;
상기 감광막패턴을 제거한후 상기 콘택홀을 포함한 하드마스크상에 도프트 SEG를 형성하여 갭매립시키는 단계; 및
상기 도프트 SEG부분을 선택적으로 제거하여 제어게이트를 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 게이트 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 3f는 본 발명에 따른 반도체소자의 게이트 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 게이트 형성방법에 있어, 플로팅게이트와 ONO 질화막 및 ONO산화막 스페이서 형성공정까지는 종래기술의 도 1a 내지 도 1d의 공정과 동일한 공정으로 진행하는데, 이를 간단하게 설명하면 다음과 같다.
도 3a에 도시된 바와같이, 실리콘기판(41)상에 산화공정을 진행하여 터널산화막(tunneling oxide)(43)을 성장시킨후 상기 터널산화막(43)상에 플로팅게이트용 폴리실리콘층(45)을 증착하고 이어 그 위에 플로팅게이트 식각시 하드마스크로 사용하기 위한 HLD산화막(47)을 증착한다.
그다음, 상기 HLD산화막(47)상에 감광막(미도시)을 도포한후 포토리소그라피공정기술에 의한 노광 및 현상공정을 거친후 이를 선택적으로 제거하여 플로팅게이트를 정의하기 위한 제1감광막패턴(미도시)을 형성한다.
이어서, 상기 제1감광막패턴(미도시)을 마스크로 비등방성 식각공정(미도시)에 의해 상기 HLD산화막(47)과 폴리실리콘층(45)을 순차적으로 제거하여 플로팅게이트(45) 및 HLD산화막패턴(47)을 형성한다. 이때, 상기 터널산화막(43)은 식각정지막으로 사용한다.
그다음, 상기 제1감광막패턴(미도시)을 제거한후 플로팅 차지 업을 위한 ONO 캐패시터 구현을 위해 산화막-질화막-산화(ONO) 공정을 진행하여 ONO질화막(미도시) 및 ONO산화막(미도시)을 형성한다. 이때, 플로팅 전하(floating charge)를 커플링시키기 위해 플로팅게이트용 폴리실리콘층과 접해 있는 ONO(즉, 플로팅 게이트측면의 ONO)의 캐패시턴스를 높이기 위해 플로팅게이트용 폴리실리콘층 증착시 기존의 로직공정에 적용하는 폴리실리콘층 두께보다 현저히 두껍게 예를들어 약 3500Å∼4000Å 두께로 증착한다.
이어서, 비등방성 공정(미도시)을 통해 상기 ONO산화막(미도시)과 ONO질화막(미도시)을 선택적으로 제거하여 상기 플로팅게이트(45)측벽에 ONO질화막스페이서(51)와 ONO산화막스페이서(53)를 형성한다.
그다음, 도 3b에 도시된 바와같이, 전체 구조의 상면에 코아산화막(core oxide)(55)을 증착한다. 이때, 상기 코아산화막으로는 HLD산화막, BPSG산화막, PSG산화막, HDP산화막중에서 선택하여 사용한다. 또한, 상기 코아산화막은 400∼700℃ 온도에서 2000∼5000Å 두께로 증착한다.
이어서, 후속 습식각 속도 확보를 위한 조밀화 아닐링 (densification anneal)공정을 진행하고 이어 다마신 공정이 진행될 위치, 즉 트랜지스터 부분을 개구시키는 감광막패턴(57)을 상기 코아산화막(55)상에 형성한다. 이때, 상기 조밀화 아닐링공정은 RTP 아닐링 또는 퍼니스아닐링공정에 의해 진행한다. 또한, 상기 조밀화 아닐링공정은 600∼800℃ 온도에서 진행하고, 30초∼ 60초 동안 실시한다.
그다음, 도 3c에 도시된 바와같이, 상기 코아산화막(55)을 습식각공정을 통해 선택적으로 제거하여 콘트롤게이트 형성부분을 개구시킨후 상기 감광막패턴(57)을 제거하고 이어 SEG 공정으로 상기 개구된 콘트롤게이트 형성부분내에 도프트 SEG(59)를 성장시킨다. 이때, 도프트 SEG 형성시 Si 가스로는 SiH4, Si2H4, DCS를, 도핑가스로는 PH3, AsH3, B2H6 를 사용하고, 상기 도프트 SEG 형성시의 온도는 500∼1000℃이고, 압력은 1∼1000 mtorr정도이다. 한편, 도프트 SEG 형성시의 도핑농도는 1E14∼1E20/㎤정도가 바람직하다.
이처럼 Si 가스 및 도핑 가스를 사용하여 SEG 공정을 진행하면 다마신 공정으로 노출된 반도체기판(즉, 활성영역)의 실리콘에 SEG 공정시 주입되는 Si 가스 및 도핑 가스에 의해 노출된 실리콘에 도핑트 실리콘 성장이 진행되어 결국 코아산화막(55)이 식각된 부분을 모두 채우게 된다. 또한, 도 3c에서는 SEG 진행완료시의 도프트 SEG의 과도 성장이 된 모습을 볼 수 있다.
그다음, 도 3d에 도시된 바와같이, 상기 비등방성 식각공정(61)을 통해 상기 과도 성장된 도프트 SEG(59)를 선택적으로 제거하여 도 3e에서와 같은 형태로 도프트 SEG를 형성한다. 이때, 상기 도프트 SEG는 콘트롤게이트로 사용하게 된다.
이어서, 도 3f에 도시된 바와같이, MEEL 트랜지스터 측면의 나머지 코아산화막(55)을 습식각하여 도프트 SEG로 구성된 콘트롤게이트(59a)를 형성한다. 이때, 기존의 방법에서와 같은 콘트롤게이트 측면에 나타났던 뿔모양은 찾아 볼 수 없게 된다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 게이트 형성방법에 의하면, SEG 공정을 이용하여 기존의 공정안정성이 확보된 다마신 공정으로 기존의 콘트롤 게이트 측면의 뿔모양을 제거하였다. 이로써 후속 보조 살리사이드 공정시에 특이한 기하학적 모양으로 인해 과성장된 보조 살리사이드의 문제를 미연에 방지할 수 있다.
따라서, 공정구현 마진을 확보함과 동시에 취약한 기하학적 모양의 콘트롤게이트 및 후속 보조살리사이드 브릿지 유발 가능성을 제거하므로써 양산 제조시에 수율향상을 기대할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (14)
- 실리콘기판상에 터널산화막과 게이트 및 하드마스크를 형성하는 단계;상기 게이트 및 하드마스크의 측면에 스페이서를 형성하는 단계;전체 구조의 상면에 코아산화막을 형성하는 단계;상기 게이트지역을 제외한 나머지 지역에 위치하는 코아산화막부분상에 감광막패턴을 형성하는 단계;상기 감광막패턴을 마스크로 상기 코아산화막 및 터널산화막을 선택적으로 제거하여 상기 실리콘기판을 노출시키는 콘택홀을 형성하는 단계;상기 감광막패턴을 제거한후 상기 콘택홀을 포함한 하드마스크상에 도프트 SEG를 형성하여 갭매립시키는 단계; 및상기 도프트 SEG부분을 선택적으로 제거하여 제어게이트를 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 코아산화막은 습식식각에 의해 선택적으로 제거되는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 도프트 SEG는 비등방성 식각에 의해 선택적으로 제거되는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 코아산화막으로는 HLD산화막, BPSG산화막, PSG산화막, HDP산화막중에서 선택하여 사용하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 코아산화막은 400∼700℃ 온도에서 2000∼5000Å 두께로 증착하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 코아산화막을 조밀화 아닐링공정을 진행하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제6항에 있어서, 상기 조밀화 아닐링공정은 RTP 아닐링 또는 퍼니스아닐링공정에 의해 진행하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제6항에 있어서, 상기 조밀화 아닐링공정은 600∼800℃ 온도에서 진행하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제6항에 있어서, 상기 조밀화 아닐링공정은 30초∼ 60초 동안 수행하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 도프트 SEG 형성시의 Si 가스로는 SiH4, Si2H4, DCS를 사용하는 것을 특징 으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 도프트 SEG 형성시의 도핑가스로는 PH3, AsH3, B2H6 를 사용하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 도프트 SEG 형성시의 온도는 500∼1000℃이고, 압력은 1∼1000 mtorr인 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 도프트 SEG 형성시의 도핑농도는 1E14∼1E20/㎤인 것을 특징으로하는 반도체소자의 게이트 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20020094595A (ko) * | 2001-06-12 | 2002-12-18 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 셀 게이트 라인 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050012988A (ko) | 2005-02-02 |
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