KR100649839B1 - Ｄｒａｍ 셀 트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 간 패턴 간격 미세화에 대응하여 패터닝을 용이하게하고, 비대칭 보론 이온주입을 패터닝 자기 정렬 방식으로 진행하도록 개선시킨 DRAM 셀 트랜지스터 제조 방법을 개시한다.
본 발명의 DRAM 셀 트랜지스터 제조 방법은, 반도체 기판 상에 게이트 산화막, 게이트 다결정 실리콘, 게이트 금속 및 게이트 질화막을 순차적으로 적층하는 단계와, 상기 게이트 질화막 상부에 스토리지 노드 컨택 영역을 차단하는 라인 타입의 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 이용하여 상기 게이트 질화막을 소정 영역 식각하여 돌출형 게이트 질화막 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하고, 상기 게이트 질화막 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 이용하여 상기 게이트 질화막, 게이트 금속 및 게이트 다결정 실리콘을 식각함으로써 비트라인 컨택 영역은 오픈되고 상기 스토리지 노드 컨택 영역에는 잔류물을 남기는 단계와, 상기 비트라인 컨택 영역에 보론계 이온주입을 실시하여 반도체 기판에 보론 접합층을 형성하는 단계와, 상기 스토리지 노드 컨택 영역의 잔류물을 제거하는 단계 및 소스 드레인을 형성하기 위한 이온주입을 실시하여 소스 드레인 접합 영역을 형성하는 단계를 구비한다.

Description

ＤＲＡＭ 셀 트랜지스터 제조 방법{Method for fabricating a DRAM cell Transistor}
도 1a 내지 도 1f는 종래의 DRAM 셀 트랜지스터 제조 방법을 설명하는 공정도
도 2a 내지 도 2g는 본 발명에 따른 DRAM 셀 트랜지스터 제조 방법의 바람직한 실시예를 나타내는 공정도
본 발명은 DRAM 셀 트랜지스터 제조 방법에 관한 것으로서, 보다 상세하게는 게이트 간 패턴 간격 미세화에 대응하여 패터닝을 용이하게하고, 비대칭 보론 이온주입을 패터닝 자기 정렬 방식으로 진행하도록 개선시킨 DRAM 셀 트랜지스터 제조 방법에 관한 것이다.
점차 반도체 셀이 패턴이 미세화됨에 따라서 게이트의 패터닝이 점차 어려워지고 있다.
종래의 DRAM 셀 트랜지스터 제조 방법은 도 1a 내지 도 1f와 같이 실시된다.
먼저, 반도체기판(1)은 도 1a와 같이 소자분리막(2)으로 액티브 영역이 구분되고, 반도체기판(1)의 상부에 게이트 산화막(3), 게이트 다결정 실리콘(4), 게이트 금속(5) 및 게이트 질화막(6)이 도 1b와 같이 순차적으로 적층된다.
그 후 게이트를 형성하기 위한 패턴을 갖도록 포토레지스트(7a)가 도 1c와 같이 형성되고, 포토레지스트(7a)를 이용하여 도 1d와 같이 게이트(8)가 패터닝된다.
그리고, 게이트(8)가 패터닝된 후 포토레지스트(7a)가 제거되고, 트랜지스터의 소스 및 드레인을 형성하기 위하여 인 또는 비소 이온 주입이 실시된다. 그 결과 소스 드레인 접합 영역(9)이 도 1d와 같이 형성된다.
그 후 도 1e와 같이 포토레지스트(7b)로 스토리지 노드를 마스킹하고, 보론계 이온주입을 실시하여 보론 접합층(10)이 형성된다. 보론 접합층(10)은 트랜지스터의 펀치 스루(Punch-through) 및 리프레쉬 특성을 개선시키기 위한 것이다.
그 후 도 1f와 같이 포토레지스트(7b)를 제거하면 DRAM 셀 트렌지스터가 제작된다.
그러나, 상술한 종래의 DRAM 셀 트랜지스터 제조 방법에 의하면, 게이트(8)의 패턴이 미세하여 패턴간 쇼트 또는 브리지 등의 불량이 발생될 수 있다.
본 발명의 목적은 게이트 사이의 스토리지 노드 컨택 영역을 차단하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 형성한 게이트 질화막 패턴의 측벽에 스페이서를 형성하고, 상기 스페이서를 이용하여 최종 게이트의 선폭 및 높이를 제어하여 미세화되는 게이트를 용이하게 형성함에 있다.
상기한 바와 같이 DRAM 셀 트랜지스터의 미세화되는 게이트의 소정 높이를 먼저 디파인(Define)함으로써 식각 과정에서 발생될 수 있는 게이트 간의 쇼트나 브리지와 같은 불량의 발생을 방지할 수 있다.
또한, 본 발명은 트랜지스터의 펀치스루 및 리프레쉬 특성을 개선하기 위하여 채용되는 비대칭 보론 이온주입을 위한 패터닝을 자기 정렬법으로 구현함으로써 보론 이온 주입공정을 용이하게 수행할 수 있는 DRAM 셀 트랜지스터 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 DRAM 셀 트랜지스터 제조 방법은, 반도체 기판 상에 게이트 산화막, 게이트 다결정 실리콘, 게이트 금속 및 게이트 질화막을 순차적으로 적층하는 단계와,
상기 게이트 질화막 상부에 스토리지 노드 컨택 영역을 차단하는 라인 타입의 포토레지스트 패턴을 형성하는 단계와,
상기 포토레지스트 패턴을 이용하여 상기 게이트 질화막을 소정 두께 식각하여 돌출형 게이트 질화막 패턴을 형성하는 단계와,
상기 포토레지스트 패턴을 제거하고, 상기 게이트 질화막 패턴의 측벽에 스페이서를 형성하는 단계와,
상기 스페이서를 이용하여 상기 게이트 질화막, 게이트 금속 및 게이트 다결정 실리콘을 식각하되 비트라인 컨택 영역은 오픈되고 상기 스토리지 노드 컨택 영역에는 잔류물을 남기는 단계와,
상기 비트라인 컨택 영역에 보론계 이온주입을 실시하여 반도체 기판에 보론 접합층을 형성하는 단계와,
상기 스토리지 노드 컨택 영역의 잔류물을 제거하는 단계 및
소스 드레인을 형성하기 위한 이온주입을 실시하여 소스 드레인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 스페이서의 선폭은 게이트의 선폭을 결정하며, 상기 스페이서의 선폭을 고려하여 상기 게이트 질화막의 식각 영역이 결정되는 것이 바람직하다.
그리고, 상기 스토리지 노드 컨택 영역의 잔류물을 제거하는 단계는,
상기 비트라인 예정 영역에 포토레지스트가 잔류되도록 도포하는 단계 및
에치백을 실시하여 상기 포토레지스트 패턴 및 상기 스토리지 노드 컨택 영역의 잔류물을 식각하는 단계를 더 포함하는 것이 바람직하다.
이하, 본 발명에 따른 DRAM 셀 트랜지스터 제조 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 DRAM 셀 트랜지스터 제조 방법의 바람직한 실시예를 나타내는 공정도이다.
반도체 기판(21)에 소자분리막(22)이 도 2a와 같이 형성되어 액티브 영역을 구분한다. 소자분리막(22)은 반도체 기판(21)에 트랜치를 형성하고, 트랜치 내부에 산화막을 매립하여 형성될 수 있다.
그 후 반도체 기판(21) 상에는 게이트를 형성하기 위한 다층 적층 레이어가 도 2b와 같이 형성된다. 다층 적층 레이어로 게이트 산화막(23), 게이트 다결정 실리콘(24), 게이트 금속(25) 및 게이트 질화막(26)이 순차적으로 적층된다. 여기에서 게이트 금속(25)은 텅스텐이나 실리사이드로 형성될 수 있다.
도 2c와 같이 다층 적층 레이어 상부에 포토레지스트가 코팅되고, 포토레지스트는 노광 및 현상에 의하여 스토리지 노드 컨택 예정 영역을 차단하는 라인 타입의 포토레지스트 패턴(27a)이 된다.
그리고, 포토레지스트 패턴(27a)을 이용하여 게이트 질화막(26)을 소정 두께 식각하여, 게이트 질화막(26)의 표면에 볼록형의 게이트 질화막 패턴이 형성되도록 한다. 이때, 소정 두께 식각된 게이트 질화막(26)에 의해서 후속 공정에서 형성되는 게이트의 높이가 결정되므로 이를 고려하여 식각 공정을 제어하는 것이 바람직하다.
상술한 바와 같이 게이트 질화막 패턴이 형성되면 포토레지스트 패턴(27a)이 제거되고, 그 상부에 화학기상증착에 의하여 산화막이 증착되고, 산화막에 이방성 식각 공정을 수행하여 게이트 질화막 패턴의 측벽에 스페이서(31)가 형성되도록 한다. 이때, 형성되는 스페이서(31)의 선폭은 게이트의 선폭을 결정하게 된다.
여기에서, 공정상에 포토레지스트 패턴(27a)과 스페이서(31)은 같이 존재하지 않지만, 설명의 편의성을 위하여 도 2c에 같이 도시하였다.
스페이서(31)가 형성된 후, 스페이서(31)를 마스크로하여 하부막 즉 게이트 질화막(26), 게이트 금속(25) 및 게이트 다결정 실리콘(24)을 순차적으로 식각한다. 이때 비트라인 컨택 영역 상부에 잔류하는 다층 적층 레이어 보다 스토리지 노드 컨택 영역에 잔류하는 다층 적층 레이어가 더 많으므로 비트라인 컨택 영역이 스토리지 노드 컨택 영역보다 먼저 오픈 된다. 그러므로 스토리지 노드 컨택 영역에는 잔류물이 도 2d와 같이 남게 된다. 이때 게이트는 바람직하게 최종적으로 형성될 높이의 1/2 정도로 디파인될 수 있다.
그 후 트랜지스터의 펀치 스루 특성 및 리프레쉬 특성 개선을 위하여 보론계의 이온주입이 실시되고, 그 결과 도 2d와 같이 보론 접합층(30)이 비트라인 컨택 영역에 형성된다. 이때 스토리지 노드 컨택 영역에는 잔류물이 남아있으므로 이온주입이 이루어지지 않는다.
그 후, 오픈된 영역에 대하여 포토레지스트(27b)가 도 2f와 같이 코팅되고, 에치백 공정이 실시되어 스페이서(31)와 스토리지 노드 컨택 영역의 잔류물이 식각된다. 결국 도 2g와 같이 스토리지 노드 컨택 영역이 오픈되며, 게이트(28)의 형성이 완료된다.
그 후 트랜지스터의 소스 드레인을 형성하기 위한 인 또는 비소 이온주입을 실시하며, 그 결과 소스 드레인 접합 영역(29a, 29b)이 형성된다.
본 발명에 의하면, DRAM 셀 트랜지스터의 미세화되는 게이트가 소정 높이 먼저 디파인되고 그 후 나머지 높이가 다시 식각됨으로써 게이트 간의 쇼트나 브리지와 같은 불량의 발생이 방지되는 효과가 있고, 게이트 식각에 스페이서 즉 스페이서가 이용됨에 의하여 포토공정으로 한계를 갖는 높이 이상의 게이트가 용이하게 형성되는 이점이 있다.
또한, 본 발명에 의하면 트랜지스터의 펀치스루 및 리프레쉬 특성을 개선하기 위하여 채용되는 비대칭 보론 이온주입을 위한 패터닝을 자기 정렬법으로 구현 함으로써 패터닝 상의 문제점이나 스컴에 의하여 발생될 수 있는 문제점이 해소될 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 게이트 산화막, 게이트 다결정 실리콘, 게이트 금속 및 게이트 질화막을 순차적으로 적층하는 단계;
    상기 게이트 질화막 상부에 스토리지 노드 컨택 영역을 차단하는 라인 타입의 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 게이트 질화막을 소정 두께 식각하여 돌출형 게이트 질화막 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하고, 상기 게이트 질화막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 이용하여 상기 게이트 질화막, 게이트 금속 및 게이트 다결정 실리콘을 식각하되 비트라인 컨택 영역은 오픈되고 상기 스토리지 노드 컨택 영역에는 잔류물을 남기는 단계;
    상기 비트라인 컨택 영역에 보론계 이온주입을 실시하여 반도체 기판에 보론 접합층을 형성하는 단계;
    상기 스토리지 노드 컨택 영역의 잔류물을 제거하는 단계; 및
    소스 드레인을 형성하기 위한 이온주입을 실시하여 소스 드레인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM 셀 트랜지스터 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 스토리지 노드 컨택 영역의 잔류물을 제거하는 단계는,
    상기 비트라인 컨택 영역을 포함하는 상기 오픈된 영역에 포토레지스트가 잔류되도록 도포하는 단계; 및
    에치백을 실시하여 상기 포토레지스트 패턴 및 상기 스토리지 노드 컨택 영역의 잔류물을 식각하는 단계를 더 포함하는 것을 특징으로 하는 DRAM 셀 트랜지스터 제조 방법.
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