KR20060066216A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것이다. 본 발명의 방법은, 소자분리막을 구비한 반도체 기판을 마련하는 단계; 상기 기판 내의 채널 예정 영역에 트렌치를 형성하는 단계; 상기 트렌치의 표면상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 포함한 트렌치 내에 폴리실리콘막을 매립하는 단계; 상기 트렌치 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역 상에 랜딩 플러그 폴리를 형성하는 단계; 상기 랜딩 플러그 폴리의 양측벽에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서를 포함한 랜딩 플러그 폴리 사이의 공간을 매립하도록 기판 결과물 상에 금속 실리사이드막을 증착하는 단계; 및 상기 금속 실리사이드막을 CMP하여 폴리실리콘막과 금속 실리사이드막의 적층막으로 된 게이트 및 리세스 채널을 형성함과 아울러 랜딩 플러그 폴리와 게이트를 격리시키는 단계;를 포함한다.

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 설명 *
10: 기판 11: 소자분리막
12: 웰 13: 하드마스크
14: 트렌치 15: 게이트 산화막
16: 폴리실리콘막 17: 소오스/드레인 영역
18: 랜딩 플러그 폴리 19: 절연막 스페이서
20; 텅스텐 실리사이드막 21: 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 필연적으로 게이트의 선폭 감소 및 그에 따른 채널 길이의 감소가 초래되고 있다. 그런데, 채널길이가 감소되면 문턱전압이 급격하게 줄어드는 단채널효과가 유발되고, 이로 인해, 트랜지스터 및 소자 특성의 저하가 야기된다. 따라서, 반도체 소자의 고집적화를 위해서는 단채널효과의 방지가 반드시 해결되어야 한다.
종래에는 단채널효과를 방지하기 위해 문턱전압 보상용 이온주입, 할로 이온주입 등을 실시하고 있다. 그러나, 이 방법 또한 집적도 증가에 따른 구조적인 한계에 점차 다다르고 있다.
이에, 최근에는 게이트 형성 영역을 식각함으로써 채널길이를 동일면적에서 보다 길게 하고 있다. 여기서, 리세스 채널을 갖는 트랜지스터 형성시, 채널영역을 기준으로 게이트 위치에 따라서, 아우터 게이트와 이너 게이트 구조로 분류된다. 아우터 게이트는 액티브 영역에 단차를 형성하고 그 위에 게이트를 형성하는 것이고, 이너 게이트는 액티브 영역을 식각하여 트렌치를 형성하고, 상기 트렌치 내에 게이트를 형성하는 것이다.
그러나, 아우터 게이트는 포토 및 식각공정은 용이하나, 게이트 오정렬에 의한 소오스/드레인 이온주입 오정렬로 인해 문턱전압 변동 및 채널 코너 상부의 결함 또는 손상 등에 따른 누설 등이 문제가 된다. 그리고, 이너 게이트는 소오스/드레인 이온주입 오정렬로 인한 문제점에서는 유리하지만, 채널영역보다 게이트 임계치수가 작으므로 패터닝이 어렵다는 문제가 있다.
따라서, 본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 리세스 채널을 갖는 트랜지스터 형성시의 공정 결 함 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명은, 소자분리막을 구비한 반도체 기판을 마련하는 단계; 상기 기판 내의 채널 예정 영역에 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 포함한 트렌치 내에 폴리실리콘막을 매립하는 단계; 상기 트렌치 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역 상에 랜딩 플러그 폴리를 형성하는 단계; 상기 랜딩 플러그 폴리의 양측벽에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서를 포함한 랜딩 플러그 폴리 사이의 공간을 매립하도록 기판 결과물 상에 금속 실리사이드막을 증착하는 단계; 및 상기 금속 실리사이드막을 CMP하여 폴리실리콘막과 금속 실리사이드막의 적층막으로 된 게이트 및 리세스 채널을 형성함과 아울러 랜딩 플러그 폴리와 게이트를 격리시키는 단계;를 포함한다.
여기서, 상기 절연막 스페이서는 산화막 또는 질화막으로 형성한다.
상기 기판 내의 채널 예정 영역에 트렌치를 형성하는 단계는 기판 상에 채널 예정 영역을 노출시키는 폴리 하드마스크를 형성하고, 상기 폴리 하드마스크를 이용해서 기판을 식각하여 트렌치를 형성한 후 상기 폴리 하드마스크를 제거한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 50∼500Å 두께의 패드산화막과 300∼2000Å 두께의 패드질화막을 증착한다. 그런 다음, 감광막을 도포하고, 마스크 공정을 진행하여 패드질화막과 패드산화막 및 기판을 식각하여 1000∼4000Å 두께의 트렌치를 형성한다. 이어서, 상기 트렌치를 매립하도록 산화막을 3000∼6000Å 두께로 증착하고, 이를 CMP하여 액티브 영역을 한정하는 소자분리막(11)을 형성한다. 그런다음, 패드질화막을 제거한 후, 웰 이온주입 공정을 수행하여, 기판(10) 내에 웰(12)을 형성한다.
도 1b를 참조하면, 상기 기판(10) 상에 500∼3000Å 두께로 폴리실리콘을 증착한 후, 이를 패터닝하여 채널 예정 영역을 노출시키는 폴리 하드마스크(13)를 형성한다. 그런 다음, 상기 폴리 하드마스크(13)를 식각장벽으로 이용해서 기판을 식각하여 상기 채널 예정 영역에 리세스 채널을 형성하기 위한 트렌치(14)를 200∼1000Å 깊이로 형성한다.
도 1c를 참조하면, 상기 트렌치(14)를 포함한 기판 표면 상에 20∼100Å 두께로 게이트 산화막(15)을 형성한 다음, 상기 게이트 산화막(15) 상에 트렌치(14)를 매립하도록 400∼2000Å 두께로 폴리실리콘막(16)을 증착한다. 그런다음, 상기 기판(10)이 노출되도록 폴리실리콘막(16)을 CMP한 후, 기판 결과물에 대해 불순물 이온주입을 수행하여 트렌치 양측의 기판 표면 내에 소오스/드레인 영역(17)을 형성한다.
도 1d를 참조하면, 기판 결과물 상에 폴리실리콘막을 500∼2000Å 두께로 증착한다. 그런 다음, 폴리실리콘막 상에 감광막을 도포하고, 노광 및 현상 공정을 수행하여 채널 예정 영역을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 폴리실리콘막을 식각하여 소오스/드레인 영역(17) 상에 랜딩 플러그 폴리(18)를 형성한다.
이어서, 상기 감광막 패턴을 제거한 후, 기판 전면 상에 100∼500Å의 두께로 절연막을 증착하고 이를 블랭킷 식각하여 랜딩 플러그 폴리(18)의 양측벽에 절연막 스페이서(19)를 형성한다. 이때, 절연막으로서는 산화막 또는 질화막을 사용한다.
도 1e를 참조하면, 상기 절연막 스페이서(19)를 포함한 랜딩 플러그 폴리(18) 사이의 공간을 매립하도록 기판 결과물 상에 금속 실리사이드막, 예컨대 텅스텐 실리사이드막(20)을 500∼2000Å의 두께로 증착한다.
도 1f를 참조하면, 랜딩 플러그 폴리(18)가 노출되도록 상기 텅스텐 실리사이드막(20)을 CMP하여 폴리실리콘막(16)과 텅스텐 실리사이드막(20)의 적층막으로 이루어진 게이트 및 리세스 채널을 형성함과 아울러, 랜딩 플러그 폴리(18)를 격리시킨다.
이후, 도시하지는 않았지만, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명은 자기정렬적으로 리세스 채널을 갖는 트랜지스터 를 형성함으로써, 소오스/드레인 오정렬에 의한 문턱전압 변동 및 누설전류의 발생을 방지할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (3)

  1. 소자분리막을 구비한 반도체 기판을 마련하는 단계;
    상기 기판 내의 채널 예정 영역에 트렌치를 형성하는 단계;
    상기 트렌치의 표면상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막을 포함한 트렌치 내에 폴리실리콘막을 매립하는 단계;
    상기 트렌치 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;
    상기 소오스/드레인 영역 상에 랜딩 플러그 폴리를 형성하는 단계;
    상기 랜딩 플러그 폴리의 양측벽에 절연막 스페이서를 형성하는 단계;
    상기 절연막 스페이서를 포함한 랜딩 플러그 폴리 사이의 공간을 매립하도록 기판 결과물 상에 금속 실리사이드막을 증착하는 단계; 및
    상기 금속 실리사이드막을 CMP하여 폴리실리콘막과 금속 실리사이드막의 적층막으로 된 게이트 및 리세스 채널을 형성함과 아울러 랜딩 플러그 폴리와 게이트를 격리시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 기판 내의 채널 예정 영역에 트렌치를 형성하는 단계는 기판 상에 채널 예정 영역을 노출시키는 폴리 하드마스크를 형성하는 단계; 상기 폴리 하드마스크를 이용해서 기판을 식각하여 트렌치를 형성하는 단계; 및 상기 폴리 하드마스크를 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 절연막 스페이서는 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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