KR20050101991A - Ｄｒａｍ 셀 트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 간 패턴 간격 미세화에 대응하여 패터닝을 용이하게하고, 비대칭 보론 이온주입을 패터닝 자기 정렬 방식으로 진행하도록 개선시킨 DRAM 셀 트랜지스터 제조 방법을 개시한다.
본 발명의 DRAM 셀 트랜지스터 제조 방법은, 포토레지스트 패턴을 이용하여 게이트를 형성하기 위하여 반도체 기판에 다층 적층된 레이어의 소정 높이를 식각하는 제 1 단계; 상기 포토레지스트를 제거하고, 상기 제 1 단계에서 형성된 게이트에 스페이서를 형성하는 제 2 단계; 상기 스페이서를 이용하여 식각을 진행함으로써 비트라인 컨택 영역은 오픈되고 스토리지 노드 영역에는 잔류물을 남기는 제 3 단계; 상기 스토리지 노드 영역에 보론계 이온주입을 실시하여 보론 접합층을 형성하는 제 4 단계; 상기 스토리지 노드 영역의 잔류물을 제거하는 제 5 단계; 및 소스 드레인을 형성하기 위한 이온주입을 실시하여 소스드레인 접합 영역을 형성하는 제 6 단계를 구비한다.

Description

ＤＲＡＭ 셀 트랜지스터 제조 방법{Method for fabricating a DRAM cell Transistor}
본 발명은 DRAM 셀 트랜지스터 제조 방법에 관한 것으로서, 보다 상세하게는 게이트 간 패턴 간격 미세화에 대응하여 패터닝을 용이하게하고, 비대칭 보론 이온주입을 패터닝 자기 정렬 방식으로 진행하도록 개선시킨 DRAM 셀 트랜지스터 제조 방법에 관한 것이다.
점차 반도체 셀이 패턴이 미세화됨에 따라서 게이트의 패터닝이 점차 어려워지고 있다.
종래의 DRAM 셀 트랜지스터 제조 방법은 도 1a 내지 도 1f와 같이 실시된다.
먼저, 반도체기판(1)은 도 1a와 같이 소자분리막(2)으로 액티브 영역이 구분되고, 반도체기판(1)의 상부에 게이트 산화막(3), 게이트 다결정 실리콘(4), 게이트 금속(5) 및 실리콘 질화막(6)이 도 1b와 같이 순차적으로 적층된다.
그 후 게이트를 형성하기 위한 패턴을 갖도록 포토레지스트(7a)가 도 1c와 같이 형성되고, 포토레지스트(7a)를 이용하여 도 1d와 같이 게이트(8)가 패터닝된다.
그리고, 게이트(8)가 패터닝된 후 포토레지스트(7a)가 제거되고, 트랜지스터의 소스 및 드레인을 형성하기 위하여 인 또는 비소 이온 주입이 실시된다. 그 결과 소스 드레인 접합 영역(9)이 도 1d와 같이 형성된다.
그 후 도 1e와 같이 포토레지스트(7b)로 스토리지 노드를 마스킹하고, 보론계 이온주입을 실시하여 보론 접합층(10)이 형성된다. 보론 접합층(10)은 트랜지스터의 펀치 스루(Punch-through) 및 리프레쉬 특성을 개선시키기 위한 것이다.
그 후 도 1f와 같이 포토레지스트(7b)를 제거하면 DRAM 셀 트렌지스터가 제작된다.
그러나, 상술한 종래의 DRAM 셀 트랜지스터 제조 방법에 의하면, 게이트(8)의 패턴이 미세하여 패턴간 쇼트 또는 브리지 등의 불량이 발생될 수 있다.
본 발명의 목적은 DRAM 셀 트랜지스터의 미세화되는 게이트를 소정 높이를 먼저 디파인(Define)함으로써 식각 과정에서 발생될 수 있는 게이트 간의 쇼트나 브리지와 같은 불량의 발생을 방지함에 있다.
본 발명의 다른 목적은 게이트 형성에 사이드월을 이용하여 최종 게이트의 높이를 제어하여 미세화되는 게이트를 용이하게 형성함에 있다.
본 발명의 또다른 목적은 트랜지스터의 펀치스루 및 리프레쉬 특성을 개선하기 위하여 채용되는 비대칭 보론 이온주입을 위한 패터닝을 자기 정렬법으로 구현함에 있다.
본 발명에 따른 DRAM 셀 트랜지스터 제조 방법은, 포토레지스트 패턴을 이용하여 게이트를 형성하기 위하여 반도체 기판에 다층 적층된 레이어의 소정 높이를 식각하는 제 1 단계; 상기 포토레지스트를 제거하고, 상기 제 1 단계에서 형성된 게이트에 스페이서를 형성하는 제 2 단계; 상기 스페이서를 이용하여 식각을 진행함으로써 비트라인 컨택 영역은 오픈되고 스토리지 노드 영역에는 잔류물을 남기는 제 3 단계; 상기 스토리지 노드 영역에 보론계 이온주입을 실시하여 보론 접합층을 형성하는 제 4 단계; 상기 스토리지 노드 영역의 잔류물을 제거하는 제 5 단계; 및 소스 드레인을 형성하기 위한 이온주입을 실시하여 소스드레인 접합 영역을 형성하는 제 6 단계를 구비한다.
여기에서, 상기 제 1 단계에서 다층 적층된 레이어는 게이트 산화막, 게이트 다결정 실리콘, 게이트 금속 및 실리콘 질화막의 순으로 적층형성됨이 바람직하다.
그리고, 상기 제 5 단계는 상기 비트라인 형성 영역에 포토레지스트가 잔류되도록 도포하는 제 7 단계; 및 에치백을 실시하여 상기 스페이서와 상기 스토리지 노드 영역의 잔류물을 식각한느 제 8 단계를 구비함이 바람직하다.
이하, 본 발명에 따른 DRAM 셀 트랜지스터 제조 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
반도체 기판(21)에 소자분리막(22)이 도 2a와 같이 형성되어 액티브 영역을 구분한다. 소자분리막(22)은 반도체 기판(21)에 트랜치를 형성하고, 트랜치 내부에 형성될 수 있다.
그 후 반도체 기판(21) 상에는 게이트를 형성하기 위한 다층 적층 레이어가 도 2b와 같이 형성된다. 다층 적층 레이어로 게이트 산화막(23), 게이트 다결정 실리콘(24), 게이트 금속(25) 및 게이트 질화막(26)이 순차적으로 적층된다. 여기에서 게이트 금속(25)은 텅스텐이나 실리사이드로 형성될 수 있다.
도 2c와 같이 다층 적층 레이어 상부에 포토레지스트(27)가 코팅되고, 포토레지스트(27a)는 노광 및 현상에 의하여 게이트를 형성하기 위한 패턴을 갖는다.
그리고, 포토레지스트(27a)를 이용하여 하부막이 식각된다. 이때 게이트 질화막(26)의 일부만 식각되어 게이트가 형성되도록 식각이 제어된다.
상술한 바와 같이 일부 게이트가 형성되면 포토레지스트(27a)가 제거되고, 그 상부에 화학기상증착에 의하영 산화막이 증착되고, 상기 산화막은 다시 이방성 식각에 의하여 제거됨으로써 스페이서(31)로 형성된다.
여기에서, 공정상에 포토레지스트(27a)와 스페이서(31)은 같이 존재하지 않지만, 설명의 편의성을 위하여 도 2c에 같이 도시하였다.
스페이서(31)가 형성된 후, 스페이서(31)를 마스크로하여 하부막 즉 실리콘 질화막(26), 게이트 금속(25), 게이트 다결정 실리콘(24), 및 게이트 산화막(23)을 순차적으로 식각한다. 이때 비트라인 컨택 영역은 스토리지 노드 영역보다 얇아서 먼저 오픈된다. 그러므로 스토리지 노드 영역에는 잔류물이 도 2d와 같이 남게된다. 이때 게이트는 바람직하게 최종적으로 형성될 높이의 1/2 정도로 디파인될 수 있다.
그 후 트랜지스터의 펀치 스루 특성 및 리프레쉬 특성 개선을 위하여 보론계의 이온주입이 실시되고, 그 결과 도 2d와 같이 보론 접합층(10)이 비트라인 형성 영역에 형성된다. 이때 스토리지 노드 영역에는 잔류물이 남아있으므로 이온주입이 이루어지지 않는다.
그 후, 오픈된 영역에 대하여 포토레지스트(27b)가 도 2f와 같이 코딩되고, 에치백 공정이 실시되어 스페이서(31)와 스토리지 노드의 잔류물이 식각된다. 결국 도 2g와 같이 스토리지 노드 영역이 오픈되며, 게이트(28)의 형성이 완료된다.
그 후 트랜지스터의 소스 드레인을 형성하기 위한 인 또는 비소 이온주입을 실시하며, 그 결과 소스 드레인 접합 영역(29a, 29b)이 형성된다.
본 발명에 의하면, DRAM 셀 트랜지스터의 미세화되는 게이트가 소정 높이 먼저 디파인되고 그 후 나머지 높이가 다시 식각됨으로써 게이트 간의 쇼트나 브리지와 같은 불량의 발생이 방지되는 효과가 있고, 게이트 식각에 스페이서 즉 사이드월이 이용됨에 의하여 포토공정으로 한계를 갖는 높이 이상의 게이트가 용이하게 형성되는 이점이 있다.
또한, 본 발명에 의하면 트랜지스터의 펀치스루 및 리프레쉬 특성을 개선하기 위하여 채용되는 비대칭 보론 이온주입을 위한 패터닝을 자기 정렬법으로 구현함으로써 패터닝 상의 문제점이나 스컴에 의하여 발생될 수 있는 문제점이 해소될 수 있는 효과가 있다.
도 1a 내지 도 1f는 종래의 DRAM 셀 트랜지스터 제조 방법을 설명하는 공정도
도 2a 내지 도 2h는 본 발명에 따른 DRAM 셀 트랜지스터 제조 방법의 바람직한 실시예를 나타내는 공정도

Claims (3)

  1. 포토레지스트 패턴을 이용하여 게이트를 형성하기 위하여 반도체 기판에 다층 적층된 레이어의 소정 높이를 식각하는 제 1 단계;
    상기 포토레지스트를 제거하고, 상기 제 1 단계에서 형성된 게이트에 스페이서를 형성하는 제 2 단계;
    상기 스페이서를 이용하여 식각을 진행함으로써 비트라인 컨택 영역은 오픈되고 스토리지 노드 영역에는 잔류물을 남기는 제 3 단계;
    상기 스토리지 노드 영역에 보론계 이온주입을 실시하여 보론 접합층을 형성하는 제 4 단계;
    상기 스토리지 노드 영역의 잔류물을 제거하는 제 5 단계; 및
    소스 드레인을 형성하기 위한 이온주입을 실시하여 소스드레인 접합 영역을 형성하는 제 6 단계;를 구비함을 특징으로 하는 DRAM 셀 트랜지스터 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 단계에서 다층 적층된 레이어는 게이트 산화막, 게이트 다결정 실리콘, 게이트 금속 및 실리콘 질화막의 순으로 적층형성됨을 특징으로 하는 DRAM 셀 트랜지터스 제조 방법.
  3. 제 1 항에 있어서, 상기 제 5 단계는,
    상기 비트라인 형성 영역에 포토레지스트가 잔류되도록 도포하는 제 7 단계; 및
    에치백을 실시하여 상기 스페이서와 상기 스토리지 노드 영역의 잔류물을 식각한느 제 8 단계;를 구비함을 특징으로 DRAM 셀 트랜지스터 제조 방법.
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