JPH11111949A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH11111949A JPH11111949A JP10130081A JP13008198A JPH11111949A JP H11111949 A JPH11111949 A JP H11111949A JP 10130081 A JP10130081 A JP 10130081A JP 13008198 A JP13008198 A JP 13008198A JP H11111949 A JPH11111949 A JP H11111949A
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-
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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Abstract
(57)【要約】
【課題】 セル領域のソース／ドレイン領域にはシリサ
イド膜の形成を防止し、セル領域、周辺領域のゲート電
極表面にシリサイド膜を形成する簡単な方法を提供す
る。 【解決手段】 それぞれの領域のトランジスタのゲート
電極に側壁を形成させた後、平坦化用絶縁層を形成させ
てそれをトランジスタのゲート電極表面が露出されるよ
うに平坦化させる。その後周辺領域の平坦化用絶縁膜を
除去して周辺領域のソース／ドレイン領域を形成させ、
金属層を平坦化用絶縁層の表面を含む全面に形成させ、
熱処理して全てのトランジスタのゲート電極と周辺領域
のトランジスタのソース／ドレイン領域にシリサイドを
同時に形成させる。
イド膜の形成を防止し、セル領域、周辺領域のゲート電
極表面にシリサイド膜を形成する簡単な方法を提供す
る。 【解決手段】 それぞれの領域のトランジスタのゲート
電極に側壁を形成させた後、平坦化用絶縁層を形成させ
てそれをトランジスタのゲート電極表面が露出されるよ
うに平坦化させる。その後周辺領域の平坦化用絶縁膜を
除去して周辺領域のソース／ドレイン領域を形成させ、
金属層を平坦化用絶縁層の表面を含む全面に形成させ、
熱処理して全てのトランジスタのゲート電極と周辺領域
のトランジスタのソース／ドレイン領域にシリサイドを
同時に形成させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置で
ある半導体デバイスの製造方法に係り、特にＤＲＡＭの
セル領域のトランジスタのゲート電極の面抵抗を減らす
のに適した半導体デバイスの製造方法に関する。
ある半導体デバイスの製造方法に係り、特にＤＲＡＭの
セル領域のトランジスタのゲート電極の面抵抗を減らす
のに適した半導体デバイスの製造方法に関する。
【０００２】
【従来の技術】以下、添付図面を参照して従来の半導体
デバイス製造方法について説明する。図１ないし図８は
従来の半導体デバイスの製造方法を示す工程断面図であ
る。図１に示すように、セル領域と周辺領域からなる半
導体基板１に、フォトリソグラフィ工程によってセル領
域と周辺領域との間の所定領域を所定深さにエッチング
して素子隔離領域として利用されるトレンチを形成す
る。トレンチを形成させた基板全面に第１絶縁層２を堆
積した後、エッチバック工程によってトレンチに第１絶
縁層２を埋め込む。続いて、図２に示すように、第１絶
縁層２を含んだ基板１の全面に第２絶縁層３と第１ポリ
シリコン層４を形成した後、その上にさらに第３絶縁層
５と金属層６と第４絶縁層７を順次形成する。この時、
第２絶縁層３はゲート絶縁膜として酸化膜を用い、第３
絶縁層５は窒化チタンを用いる。第４絶縁層７はキャッ
プ酸化膜である。
デバイス製造方法について説明する。図１ないし図８は
従来の半導体デバイスの製造方法を示す工程断面図であ
る。図１に示すように、セル領域と周辺領域からなる半
導体基板１に、フォトリソグラフィ工程によってセル領
域と周辺領域との間の所定領域を所定深さにエッチング
して素子隔離領域として利用されるトレンチを形成す
る。トレンチを形成させた基板全面に第１絶縁層２を堆
積した後、エッチバック工程によってトレンチに第１絶
縁層２を埋め込む。続いて、図２に示すように、第１絶
縁層２を含んだ基板１の全面に第２絶縁層３と第１ポリ
シリコン層４を形成した後、その上にさらに第３絶縁層
５と金属層６と第４絶縁層７を順次形成する。この時、
第２絶縁層３はゲート絶縁膜として酸化膜を用い、第３
絶縁層５は窒化チタンを用いる。第４絶縁層７はキャッ
プ酸化膜である。
【０００３】続いて、図３に示すように、第４絶縁膜層
７上に第１フォトレジストＰＲ１を堆積し、ゲート電極
領域を定めた後、露光及び現像工程によって選択的にパ
ターニングする。そして、パターニングされた第１フォ
トレジストＰＲ１をマスクとして第１ポリシリコン層４
と第３，第４絶縁層５，７と金属層６を選択的に除去し
て第２絶縁膜３の上に複数のゲート電極８ａ，８ｂを形
成する。続いて、図４に示すように、第１フォトレジス
トＰＲＩを除去した後、ゲート電極８ａ，８ｂをマスク
として低濃度不純物イオン注入を通じてＬＤＤ領域９を
形成する。そして、ゲート電極８ａ，８ｂを含んだ全面
に第５絶縁層を堆積してから、エッチバック工程によっ
てゲート電極８ａ，８ｂの側面に第５絶縁層からなる側
壁１０ａ，１０ｂを形成した後、第５絶縁層側壁１０
ａ，１０ｂをマスクとして第２絶縁膜３を選択的に除去
する。この時、第５絶縁層側壁１０ａ，１０ｂは後工程
におけるセルフ−アラインコンタクトのために窒化膜を
用いる。
７上に第１フォトレジストＰＲ１を堆積し、ゲート電極
領域を定めた後、露光及び現像工程によって選択的にパ
ターニングする。そして、パターニングされた第１フォ
トレジストＰＲ１をマスクとして第１ポリシリコン層４
と第３，第４絶縁層５，７と金属層６を選択的に除去し
て第２絶縁膜３の上に複数のゲート電極８ａ，８ｂを形
成する。続いて、図４に示すように、第１フォトレジス
トＰＲＩを除去した後、ゲート電極８ａ，８ｂをマスク
として低濃度不純物イオン注入を通じてＬＤＤ領域９を
形成する。そして、ゲート電極８ａ，８ｂを含んだ全面
に第５絶縁層を堆積してから、エッチバック工程によっ
てゲート電極８ａ，８ｂの側面に第５絶縁層からなる側
壁１０ａ，１０ｂを形成した後、第５絶縁層側壁１０
ａ，１０ｂをマスクとして第２絶縁膜３を選択的に除去
する。この時、第５絶縁層側壁１０ａ，１０ｂは後工程
におけるセルフ−アラインコンタクトのために窒化膜を
用いる。
【０００４】続いて、図５に示すように、第５絶縁層側
壁１０ａ，１０ｂを含んだ基板１の全面に第２フォトレ
ジストＰＲ２を堆積し、露光及び現像工程によってセル
領域にだけ残るようにパターニングした後、パターニン
グされた第２フォトレジストＰＲ２と露出したゲート電
極の側壁１０ｂをマスクとして高濃度不純物イオン注入
を通じて周辺領域のトランジスタのゲート電極の両側に
ソース／ドレイン領域１１を形成する。
壁１０ａ，１０ｂを含んだ基板１の全面に第２フォトレ
ジストＰＲ２を堆積し、露光及び現像工程によってセル
領域にだけ残るようにパターニングした後、パターニン
グされた第２フォトレジストＰＲ２と露出したゲート電
極の側壁１０ｂをマスクとして高濃度不純物イオン注入
を通じて周辺領域のトランジスタのゲート電極の両側に
ソース／ドレイン領域１１を形成する。
【０００５】続いて、図６に示すように、第２フォトレ
ジストＰＲ２を除去した後、全面に平坦化用第６絶縁層
１２を形成する。この第６絶縁層１２上に第３フォトレ
ジストＰＲ３を堆積し、露光及び現像工程によってセル
領域にだけ残るようにパターニングした後、パターニン
グされた第３フォトレジストＰＲ３をマスクとして第６
絶縁層１２を選択的に除去する。続いて、図７に示すよ
うに、第３フォトレジストＰＲ３を除去した後、全面に
第２金属層を堆積し、熱処理工程によって周辺領域のソ
ース／ドレイン領域１１にシリサイド膜１３を形成す
る。洗浄工程によって残っている第２金属層を除去し、
全面に第７絶縁層１４を形成して平坦化した後、セル領
域のＬＤＤ領域９及び周辺領域のシリサイド膜１３が露
出されるように第６，第７絶縁層１２，１４を選択的に
除去して複数のコンタクトホール１５を形成する。続い
て、図８に示すように、コンタクトホール１５を含んだ
第７絶縁層１４上に第３金属層を堆積した後、選択的に
除去して複数のビットライン１６を形成する。
ジストＰＲ２を除去した後、全面に平坦化用第６絶縁層
１２を形成する。この第６絶縁層１２上に第３フォトレ
ジストＰＲ３を堆積し、露光及び現像工程によってセル
領域にだけ残るようにパターニングした後、パターニン
グされた第３フォトレジストＰＲ３をマスクとして第６
絶縁層１２を選択的に除去する。続いて、図７に示すよ
うに、第３フォトレジストＰＲ３を除去した後、全面に
第２金属層を堆積し、熱処理工程によって周辺領域のソ
ース／ドレイン領域１１にシリサイド膜１３を形成す
る。洗浄工程によって残っている第２金属層を除去し、
全面に第７絶縁層１４を形成して平坦化した後、セル領
域のＬＤＤ領域９及び周辺領域のシリサイド膜１３が露
出されるように第６，第７絶縁層１２，１４を選択的に
除去して複数のコンタクトホール１５を形成する。続い
て、図８に示すように、コンタクトホール１５を含んだ
第７絶縁層１４上に第３金属層を堆積した後、選択的に
除去して複数のビットライン１６を形成する。
【０００６】
【発明が解決しようとする課題】上記のように周辺領域
にあるトランジスタのソース／ドレイン領域にシリサイ
ド膜を形成させるのは面抵抗を低下させるためである。
素子の高集積化に伴って個々のトランジスタのソース／
ドレイン領域も狭くなり、面抵抗が大きくなるための対
策である。同様に、トランジスタのゲート電極の面抵抗
も小さくする必要があり、そのためには同様にゲート電
極の表面にシリサイド膜を形成させればよいのはいうま
でもない。ところが、ＤＲＡＭの場合、セル領域のトラ
ンジスタのソース／ドレイン領域にシリサイド膜を形成
すると、ソース／ドレイン漏洩電流が増加するため、上
記従来技術で説明したように、ＤＲＡＭ領域のトランジ
スタシリサイド膜が形成されないように酸化膜で覆った
状態でシリサイド膜を周辺領域のトランジスタのソース
／ドレイン領域にだけ形成させていた。
にあるトランジスタのソース／ドレイン領域にシリサイ
ド膜を形成させるのは面抵抗を低下させるためである。
素子の高集積化に伴って個々のトランジスタのソース／
ドレイン領域も狭くなり、面抵抗が大きくなるための対
策である。同様に、トランジスタのゲート電極の面抵抗
も小さくする必要があり、そのためには同様にゲート電
極の表面にシリサイド膜を形成させればよいのはいうま
でもない。ところが、ＤＲＡＭの場合、セル領域のトラ
ンジスタのソース／ドレイン領域にシリサイド膜を形成
すると、ソース／ドレイン漏洩電流が増加するため、上
記従来技術で説明したように、ＤＲＡＭ領域のトランジ
スタシリサイド膜が形成されないように酸化膜で覆った
状態でシリサイド膜を周辺領域のトランジスタのソース
／ドレイン領域にだけ形成させていた。
【０００７】しかし、ＤＲＡＭ領域のトランジスタでも
そのゲート電極の表面にシリサイド膜を形成させて抵抗
を少なくすることは当然好ましい。同様に周辺部のトラ
ンジスタもソース／ドレイン領域だけでなく、ゲート電
極表面にシリサイド膜を形成させることが望ましい。そ
のためにはそれらの表面に金属層を形成させなければな
らないが、ＤＲＡＭのセル領域ではトランジスタのソー
ス／ドレイン領域に金属層が形成されないように保護層
を形成させ、一方、周辺領域ではソース／ドレイン領域
を露出して行わなければならない。そのため、工程が複
雑になるので、従来は前述したように周辺領域のトラン
ジスタのソース／ドレイン領域のみにシリサイド層を形
成させるだけであった。
そのゲート電極の表面にシリサイド膜を形成させて抵抗
を少なくすることは当然好ましい。同様に周辺部のトラ
ンジスタもソース／ドレイン領域だけでなく、ゲート電
極表面にシリサイド膜を形成させることが望ましい。そ
のためにはそれらの表面に金属層を形成させなければな
らないが、ＤＲＡＭのセル領域ではトランジスタのソー
ス／ドレイン領域に金属層が形成されないように保護層
を形成させ、一方、周辺領域ではソース／ドレイン領域
を露出して行わなければならない。そのため、工程が複
雑になるので、従来は前述したように周辺領域のトラン
ジスタのソース／ドレイン領域のみにシリサイド層を形
成させるだけであった。
【０００８】本発明はかかる従来技術を改善するために
なされたもので、セル領域のトランジスタにはソース／
ドレイン領域にシリサイド膜を形成させずに、ゲート電
極表面にのみシリサイド膜を形成させ、一方、周辺領域
のトランジスタにはソース／ドレイン領域とゲート電極
表面とにシリサイド膜を形成させることができる簡単な
製造方法を提供しようとすることを課題とするものであ
る。
なされたもので、セル領域のトランジスタにはソース／
ドレイン領域にシリサイド膜を形成させずに、ゲート電
極表面にのみシリサイド膜を形成させ、一方、周辺領域
のトランジスタにはソース／ドレイン領域とゲート電極
表面とにシリサイド膜を形成させることができる簡単な
製造方法を提供しようとすることを課題とするものであ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体デバイスの製造方法は、セル領
域と周辺領域とをトレンチで分離した後、半導体基板の
セル領域と周辺領域とにゲート電極を形成し、そのゲー
ト電極をマスクとして半導体基板に低濃度ＬＤＤ領域を
形成して各ゲート電極側面に側壁を形成する。ここまで
は従来方法と格別の差異はない。ゲート電極に側壁を形
成させた後、平坦化用絶縁層を形成させてそれをトラン
ジスタのゲート電極表面が露出されるように平坦化させ
る。その後周辺領域の平坦化用絶縁膜を除去して周辺領
域のソース／ドレイン領域を形成させ、金属層を平坦化
用絶縁層の表面を含む全面に形成させ、熱処理して全て
のトランジスタのゲート電極にシリサイド膜を形成させ
るとともに周辺領域のトランジスタのソース／ドレイン
領域にシリサイド膜を同時に形成させる。その後の工程
は従来と同じである。
に、本発明による半導体デバイスの製造方法は、セル領
域と周辺領域とをトレンチで分離した後、半導体基板の
セル領域と周辺領域とにゲート電極を形成し、そのゲー
ト電極をマスクとして半導体基板に低濃度ＬＤＤ領域を
形成して各ゲート電極側面に側壁を形成する。ここまで
は従来方法と格別の差異はない。ゲート電極に側壁を形
成させた後、平坦化用絶縁層を形成させてそれをトラン
ジスタのゲート電極表面が露出されるように平坦化させ
る。その後周辺領域の平坦化用絶縁膜を除去して周辺領
域のソース／ドレイン領域を形成させ、金属層を平坦化
用絶縁層の表面を含む全面に形成させ、熱処理して全て
のトランジスタのゲート電極にシリサイド膜を形成させ
るとともに周辺領域のトランジスタのソース／ドレイン
領域にシリサイド膜を同時に形成させる。その後の工程
は従来と同じである。
【００１０】
【発明の実施の形態】以下、添付図面を参照して本発明
による半導体デバイスの製造方法についてさらに詳しく
説明する。図９ないし図１５は本発明実施形態の半導体
デバイスの製造方法を示す工程断面図である。図９に示
すように、セル領域と周辺領域とを有する半導体基板２
０に、フォトリソグラフィ工程によってセル領域と周辺
領域との間の所定領域を所定深さにエッチングしてトレ
ンチを形成する。そして、トレンチを含んだ全面に第１
絶縁層２１を堆積した後、エッチバック工程によってト
レンチに第１絶縁層２１を埋め込んで隔離領域を形成す
る。
による半導体デバイスの製造方法についてさらに詳しく
説明する。図９ないし図１５は本発明実施形態の半導体
デバイスの製造方法を示す工程断面図である。図９に示
すように、セル領域と周辺領域とを有する半導体基板２
０に、フォトリソグラフィ工程によってセル領域と周辺
領域との間の所定領域を所定深さにエッチングしてトレ
ンチを形成する。そして、トレンチを含んだ全面に第１
絶縁層２１を堆積した後、エッチバック工程によってト
レンチに第１絶縁層２１を埋め込んで隔離領域を形成す
る。
【００１１】続いて、図１０に示すように、第１絶縁層
２１を埋め込んだトレンチを形成させた基板２０の全面
に第２絶縁層２２とポリシリコン層２３を順次形成す
る。そして、ポリシリコン層上に第１フォトレジストＰ
Ｒ１を堆積し、露光及び現像工程によって第１フォトレ
ジストＰＲ１をパターニングした後、パターニングされ
た第１フォトレジストＰＲ１をマスクとしてポリシリコ
ン層を選択的に除去して複数のゲート電極２３ａ，２３
ｂを形成する。第２絶縁層２２はゲート絶縁膜であって
酸化膜を用いる。
２１を埋め込んだトレンチを形成させた基板２０の全面
に第２絶縁層２２とポリシリコン層２３を順次形成す
る。そして、ポリシリコン層上に第１フォトレジストＰ
Ｒ１を堆積し、露光及び現像工程によって第１フォトレ
ジストＰＲ１をパターニングした後、パターニングされ
た第１フォトレジストＰＲ１をマスクとしてポリシリコ
ン層を選択的に除去して複数のゲート電極２３ａ，２３
ｂを形成する。第２絶縁層２２はゲート絶縁膜であって
酸化膜を用いる。
【００１２】続いて、図１１に示すように、第１フォト
レジストＰＲ１を除去した後、ゲート電極２３ａ，２３
ｂをマスクとして低濃度不純物イオン注入を通じてＬＤ
Ｄ領域２４を形成する。そして、ゲート電極２３ａ，２
３ｂを含んだ全面に第３絶縁層を堆積した後、エッチバ
ック工程によってゲート電極２３ａ，２３ｂの側面に第
３絶縁層からなる側壁２５ａ，２５ｂを形成し、側壁２
５ａ，２５ｂをマスクとして第２絶縁層２２を選択的に
除去する。この第３絶縁層側壁２５ａ，２５ｂは後工程
におけるセルフ−アラインコンタクトのために窒化膜を
用いる。
レジストＰＲ１を除去した後、ゲート電極２３ａ，２３
ｂをマスクとして低濃度不純物イオン注入を通じてＬＤ
Ｄ領域２４を形成する。そして、ゲート電極２３ａ，２
３ｂを含んだ全面に第３絶縁層を堆積した後、エッチバ
ック工程によってゲート電極２３ａ，２３ｂの側面に第
３絶縁層からなる側壁２５ａ，２５ｂを形成し、側壁２
５ａ，２５ｂをマスクとして第２絶縁層２２を選択的に
除去する。この第３絶縁層側壁２５ａ，２５ｂは後工程
におけるセルフ−アラインコンタクトのために窒化膜を
用いる。
【００１３】ゲート電極の両側面に側壁２５ａ、２５ｂ
を形成させた後、図１２に示すように、基板２０の全面
に平坦化用第４絶縁層２６を形成して、ＣＭＰ(Chemica
l Mechanical Polishing) 工程によってゲート電極２３
ａ，２３ｂの表面が露出されるように研磨する。この
時、前記第４絶縁層２６はＵＳＧ(Undoped Silicate Gl
ass)或いはＴＥＯＳ(Tetra Ethyl Ortho Silicate)を用
いる。ＣＭＰ工程の代わりにエッチバック工程を利用し
てもよい。
を形成させた後、図１２に示すように、基板２０の全面
に平坦化用第４絶縁層２６を形成して、ＣＭＰ(Chemica
l Mechanical Polishing) 工程によってゲート電極２３
ａ，２３ｂの表面が露出されるように研磨する。この
時、前記第４絶縁層２６はＵＳＧ(Undoped Silicate Gl
ass)或いはＴＥＯＳ(Tetra Ethyl Ortho Silicate)を用
いる。ＣＭＰ工程の代わりにエッチバック工程を利用し
てもよい。
【００１４】続いて、図１３に示すように、第４絶縁層
２６上に第２フォトレジストＰＲ２を堆積し、露光及び
現像工程によってセル領域にだけ残るように選択的にパ
ターニングした後、パターニングされた第２フォトレジ
ストＰＲ２をマスクとして第４絶縁層２６を選択的に除
去する。そして、第２フォトレジストＰＲ２を除去した
後、残っている第４絶縁層２６及び側壁２５ｂをマスク
として高濃度不純物イオン注入を通じて周辺領域にソー
ス／ドレイン領域２７を形成する。ここで、側壁２５ｂ
を窒化膜でなく酸化膜を用いる場合には、ゲート電極２
３ａ，２３ｂをマスクとして低濃度不純物イオン注入を
通じてＬＤＤ領域２４を形成した後、側壁を形成させる
前にゲート電極２３ａ，２３ｂを含んだ全面に第４絶縁
層２６を形成する。そして、セル領域にだけ残るように
第４絶縁層２６を選択的に除去した後、ゲート電極２３
ｂの側面に側壁２５ｂを形成する。その後にその側壁２
５ｂをマスクとして高濃度不純物イオン注入を通じて周
辺領域にソース／ドレイン領域２７を形成する。
２６上に第２フォトレジストＰＲ２を堆積し、露光及び
現像工程によってセル領域にだけ残るように選択的にパ
ターニングした後、パターニングされた第２フォトレジ
ストＰＲ２をマスクとして第４絶縁層２６を選択的に除
去する。そして、第２フォトレジストＰＲ２を除去した
後、残っている第４絶縁層２６及び側壁２５ｂをマスク
として高濃度不純物イオン注入を通じて周辺領域にソー
ス／ドレイン領域２７を形成する。ここで、側壁２５ｂ
を窒化膜でなく酸化膜を用いる場合には、ゲート電極２
３ａ，２３ｂをマスクとして低濃度不純物イオン注入を
通じてＬＤＤ領域２４を形成した後、側壁を形成させる
前にゲート電極２３ａ，２３ｂを含んだ全面に第４絶縁
層２６を形成する。そして、セル領域にだけ残るように
第４絶縁層２６を選択的に除去した後、ゲート電極２３
ｂの側面に側壁２５ｂを形成する。その後にその側壁２
５ｂをマスクとして高濃度不純物イオン注入を通じて周
辺領域にソース／ドレイン領域２７を形成する。
【００１５】続いて、図１４に示すように、第４絶縁層
２６を含んだ全面に第１金属層を堆積し、熱処理工程に
よってセル領域のトランジスタのゲート電極２３ａ及び
周辺領域のトランジスタのゲート電極２３ｂとソース／
ドレイン領域２７にシリサイド膜２８を形成する。この
第１金属層としては高融点金属を用いる。そして、洗浄
工程によって第１金属層を除去する。続いて、図１５に
示すように、シリサイド膜２８を含んだ全面に第５絶縁
層２９を形成し、平坦化した後、セル領域のＬＤＤ領域
２４及び周辺領域のソース／ドレイン領域２７が露出さ
れるように第４，第５絶縁層２６，２９を選択的に除去
して複数のコンタクトホールを形成する。それらのコン
タクトホールを含んだ第５絶縁層２９上に第２金属層を
堆積した後、選択的に除去して複数のビットライン３０
を形成する。
２６を含んだ全面に第１金属層を堆積し、熱処理工程に
よってセル領域のトランジスタのゲート電極２３ａ及び
周辺領域のトランジスタのゲート電極２３ｂとソース／
ドレイン領域２７にシリサイド膜２８を形成する。この
第１金属層としては高融点金属を用いる。そして、洗浄
工程によって第１金属層を除去する。続いて、図１５に
示すように、シリサイド膜２８を含んだ全面に第５絶縁
層２９を形成し、平坦化した後、セル領域のＬＤＤ領域
２４及び周辺領域のソース／ドレイン領域２７が露出さ
れるように第４，第５絶縁層２６，２９を選択的に除去
して複数のコンタクトホールを形成する。それらのコン
タクトホールを含んだ第５絶縁層２９上に第２金属層を
堆積した後、選択的に除去して複数のビットライン３０
を形成する。
【００１６】入／出力領域においてシリサイド膜が形成
されない領域でシリサイド膜が必要な場合には、セル領
域及び周辺領域にソース／ドレイン領域２７を形成した
後、同様にゲート電極２３ａ，２３ｂの表面が露出され
るように第４絶縁層２６を形成して、ゲート電極２３
ａ，２３ｂにシリサイド膜２８を形成する。
されない領域でシリサイド膜が必要な場合には、セル領
域及び周辺領域にソース／ドレイン領域２７を形成した
後、同様にゲート電極２３ａ，２３ｂの表面が露出され
るように第４絶縁層２６を形成して、ゲート電極２３
ａ，２３ｂにシリサイド膜２８を形成する。
【００１７】
【発明の効果】以上説明したように、本発明による半導
体デバイスの製造方法は、従来技術でも必要な平坦化用
絶縁層を平坦化させるときにゲートの表面が露出するよ
うに平坦化するだけで、製造法は従来と格別異なってお
らず、従って製造工程が複雑になることはない。又、そ
の製造方法によって得た半導体デバイスは、周辺領域の
トランジスタのソース／ドレイン領域にシリサイド層を
形成させるとともに、全てのトランジスタのゲート電極
の表面にシリサイド層を形成させることができるので、
それらの面抵抗を少なくすることができる。
体デバイスの製造方法は、従来技術でも必要な平坦化用
絶縁層を平坦化させるときにゲートの表面が露出するよ
うに平坦化するだけで、製造法は従来と格別異なってお
らず、従って製造工程が複雑になることはない。又、そ
の製造方法によって得た半導体デバイスは、周辺領域の
トランジスタのソース／ドレイン領域にシリサイド層を
形成させるとともに、全てのトランジスタのゲート電極
の表面にシリサイド層を形成させることができるので、
それらの面抵抗を少なくすることができる。
【図１】 従来の半導体デバイスの製造方法を示す工程
断面図。
断面図。
【図２】 従来の半導体デバイスの製造方法を示す工程
断面図。
断面図。
【図３】 従来の半導体デバイスの製造方法を示す工程
断面図。
断面図。
【図４】 従来の半導体デバイスの製造方法を示す工程
断面図。
断面図。
【図５】 従来の半導体デバイスの製造方法を示す工程
断面図。
断面図。
【図６】 従来の半導体デバイスの製造方法を示す工程
断面図。
断面図。
【図７】 従来の半導体デバイスの製造方法を示す工程
断面図。
断面図。
【図８】 従来の半導体デバイスの製造方法を示す工程
断面図。
断面図。
【図９】 本発明実施形態の半導体デバイスの製造方法
を示す工程断面図。
を示す工程断面図。
【図１０】 本発明一実施形態の半導体デバイスの製造
方法を示す工程断面図。
方法を示す工程断面図。
【図１１】 本発明一実施形態の半導体デバイスの製造
方法を示す工程断面図。
方法を示す工程断面図。
【図１２】 本発明一実施形態の半導体デバイスの製造
方法を示す工程断面図。
方法を示す工程断面図。
【図１３】 本発明一実施形態の半導体デバイスの製造
方法を示す工程断面図。
方法を示す工程断面図。
【図１４】 本発明一実施形態の半導体デバイスの製造
方法を示す工程断面図。
方法を示す工程断面図。
【図１５】 本発明一実施形態の半導体デバイスの製造
方法を示す工程断面図。
方法を示す工程断面図。
２０ 半導体基板 ２１ 第１絶縁層 ２２ 第２絶縁層 ２３ａ，２３ｂ ゲート電極 ２４ ＬＤＤ領域 ２５ａ，２５ｂ 第３絶縁層側壁 ２６ 第４絶縁層 ２７ ソース／ドレイン領域 ２８ シリサイド膜 ２９ 第５絶縁層
Claims (2)
- 【請求項１】 セル領域と周辺領域とにそれぞれトラン
ジスタを形成させる半導体デバイスの製造方法におい
て、 基板のセル領域と周辺領域との間にトレンチを形成し、
そのトレンチを絶縁材で埋め込んでセル領域と周辺領域
とを分離するステップと、 セル領域、周辺領域それぞれにゲート電極を形成するス
テップと、 各ゲート電極をマスクとして基板に低濃度ＬＤＤ領域を
形成するステップと、 各ゲート電極側面に側壁を形成するステップと、 基板上に平坦化用絶縁層を形成させ、セル領域のゲート
電極の表面が露出されるようにそれを平坦化させるステ
ップと、 周辺領域の平坦化用絶縁層を除去し、その絶縁層と側壁
をマスクとして周辺領域のトランジスタのソース／ドレ
イン領域を形成するステップと、 金属層を基板全面に形成させて熱処理して洗浄し、双方
の領域のゲート電極の表面にシリサイド膜を形成させ、
同時に周辺領域のトランジスタのソース／ドレイン領域
にシリサイド膜を形成するステップと、 基板全面に平坦化用の他の絶縁層を形成し、セル領域の
ＬＤＤ領域及び周辺領域のソース／ドレイン領域が露出
されるようにコンタクトホールを形成するステップと、 コンタクトホールを含んだ他の絶縁層上に複数のビット
ラインを形成するステップとを含んでいることを特徴と
する半導体デバイスの製造方法。 - 【請求項２】 前記側壁は窒化膜を用いることを特徴と
する請求項１記載の半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR49218/1997 | 1997-09-26 | ||
| KR1019970049218A KR100249159B1 (ko) | 1997-09-26 | 1997-09-26 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111949A true JPH11111949A (ja) | 1999-04-23 |
| JP2887788B2 JP2887788B2 (ja) | 1999-04-26 |
Family
ID=19521797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10130081A Expired - Fee Related JP2887788B2 (ja) | 1997-09-26 | 1998-05-13 | 半導体デバイスの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6242311B1 (ja) |
| JP (1) | JP2887788B2 (ja) |
| KR (1) | KR100249159B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438768B1 (ko) * | 1997-10-13 | 2004-07-16 | 삼성전자주식회사 | 선택적 실리사이드 형성방법 |
| JP3161408B2 (ja) | 1998-03-03 | 2001-04-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR100317532B1 (ko) * | 1999-04-22 | 2001-12-22 | 윤종용 | 반도체 소자 및 그 제조방법 |
| KR100558540B1 (ko) * | 1999-05-21 | 2006-03-10 | 삼성전자주식회사 | 반도체 소자 제조방법 |
| JP2001077209A (ja) * | 1999-07-08 | 2001-03-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100567050B1 (ko) * | 1999-11-19 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체메모리의 실리사이드 형성방법 |
| KR100322891B1 (ko) * | 1999-12-30 | 2002-02-08 | 박종섭 | 복합반도체 소자의 게이트 전극 제조방법 |
| US6458702B1 (en) | 2000-03-09 | 2002-10-01 | Tower Semiconductor Ltd. | Methods for making semiconductor chip having both self aligned silicide regions and non-self aligned silicide regions |
| US6686276B2 (en) | 2000-03-09 | 2004-02-03 | Tower Semiconductor Ltd. | Semiconductor chip having both polycide and salicide gates and methods for making same |
| KR100399440B1 (ko) * | 2001-06-30 | 2003-09-29 | 주식회사 하이닉스반도체 | Ｍｄｌ 반도체 소자의 제조 방법 |
| US6613623B1 (en) * | 2001-08-20 | 2003-09-02 | Taiwan Semiconductor Manufacturing Company | High fMAX deep submicron MOSFET |
| US6770521B2 (en) * | 2001-11-30 | 2004-08-03 | Texas Instruments Incorporated | Method of making multiple work function gates by implanting metals with metallic alloying additives |
| KR100443241B1 (ko) * | 2001-12-24 | 2004-08-04 | 주식회사 하이닉스반도체 | 마스크 롬 소자의 제조 방법 |
| KR100714481B1 (ko) * | 2005-07-15 | 2007-05-04 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR100843550B1 (ko) * | 2006-11-06 | 2008-07-04 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| US20080237811A1 (en) * | 2007-03-30 | 2008-10-02 | Rohit Pal | Method for preserving processing history on a wafer |
| CN102074479B (zh) * | 2009-11-24 | 2012-08-29 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5719079A (en) * | 1996-05-28 | 1998-02-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making a semiconductor device having high density 4T SRAM in logic with salicide process |
| TW408465B (en) * | 1997-01-24 | 2000-10-11 | United Microelectronics Corp | The manufacture method of anti-electrostatic discharge device |
| US5953612A (en) * | 1997-06-30 | 1999-09-14 | Vlsi Technology, Inc. | Self-aligned silicidation technique to independently form silicides of different thickness on a semiconductor device |
| US5930618A (en) * | 1997-08-04 | 1999-07-27 | United Microelectronics Corp. | Method of Making High-K Dielectrics for embedded DRAMS |
-
1997
- 1997-09-26 KR KR1019970049218A patent/KR100249159B1/ko not_active IP Right Cessation
-
1998
- 1998-05-13 JP JP10130081A patent/JP2887788B2/ja not_active Expired - Fee Related
- 1998-09-01 US US09/145,136 patent/US6242311B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| KR19990026903A (ko) | 1999-04-15 |
| KR100249159B1 (ko) | 2000-03-15 |
| JP2887788B2 (ja) | 1999-04-26 |
| US6242311B1 (en) | 2001-06-05 |
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