KR20000021000A - 반도체장치의 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 반도체장치의 콘택홀 형성방법에 관한 것으로서, 특히, 반도체장치의 셀영역과 주변회로영역에 비트라인을 형성하기 위한 접촉홀을 포토레지스트를 일회만 도포한 다음 이중노광을 이용하여 동시에 형성하므로서 공정시간을 단축하고 공정을 단순화한 반도체장치의 비트라인 형성용 콘택홀 형성방법에 관한 것이다. 본 발명은 셀영역과 주변회로영역을 갖고 셀영역과 주변회로영역에 불순물영역이 형성된 반도체소자가 형성되고 층간절연막으로 덮힌 제 1 도전형의 반도체기판 상에 감광막을 형성하는 단계와, 셀영역에 형성될 제 1 콘택부위를 정의하는 제 1 마스크를 이용한 제 1 노광을 감광막에 실시하는 단계와, 주변회로영역에 형성될 제 2 콘택부위를 정의하는 제 2 마스크를 이용한 제 2 노광을 감광막에 실시하는 단계와, 제 1 노광 및 제 2 노광이 실시된 감광막을 현상하여 감광막패턴을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 반도체장치의 콘택홀 형성방법에 관한 것으로서, 특히, 반도체장치의 셀영역과 주변회로영역에 비트라인을 형성하기 위한 접촉홀을 포토레지스트를 일회만 도포한 다음 이중노광을 이용하여 동시에 형성하므로서 공정시간을 단축하고 공정을 단순화한 반도체장치의 비트라인 형성용 콘택홀 형성방법에 관한 것이다.
종래의 비트라인을 형성하기 위한 대표적인 사진식각공정(photolithography)은 셀영역과 주변회로영역에 비트라인 콘택을 2 회의 포토레지스트패턴 형성과 2 회의 식각공정을 실시하여 각각 형성하는 방법과 하나의 마스크에 각각의 비트라인 콘택 형성부를 정의하여 각각의 마스크 선폭을 최적조건에 맞추어 마스크 선폭의 바이어스를 결정하여 적용하는 방법 등이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, 셀영역(C1) 및 주변회로영역(P1)을 갖는 N형의 반도체기판(11)의 소정 부분에 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 등의 방법에 의해 소자의 활성영역을 한정하는 필드산화막(13)을 형성한다. 상기에서 반도체기판(11) 상의 필드산화막(13)이 형성되지 않은 부분은 활성영역이 된다.
반도체기판(11) 상의 활성영역에 열산화 방법에 의해 게이트산화막(15)을 형성한다. 그리고, 필드산화막(13) 및 게이트산화막(15) 상에 불순물이 도핑된 다결정실리콘을 증착하여 게이트층(17)을 형성하고, 이 게이트층(17) 상에 질화실리콘 또는 산화실리콘을 증착하여 캡층(19)을 형성한다. 상기에서 게이트층(17) 및 캡층(19)은 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법에 의해 형성된다.
도 1b를 참조하면, 캡층(19), 게이트층(17) 및 게이트산화막(15)을 반도체기판(11)이 노출되도록 포토리쏘그래피 방법으로 패터닝한다. 이 때, 게이트층(17)의 제거되지 않고 잔류하는 부분은 게이트(18)가 된다.
캡층(19)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형 불순물을 저농도로 이온 주입하여 제 1 불순물영역(21)을 형성한다. 상기에서 제 1 불순물영역(21)은 셀영역(C1)에서 트랜지스터의 소오스 및 드레인영역으로 이용되며 주변회로영역(P1)에서 구동트랜지스터의 LDD(Lightly Doped Drain)영역으로 이용된다.
도 1c를 참조하면, 반도체기판(11) 상에 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착한 후 에치백하여 게이트(18) 및 캡층(19)의 측면에 측벽을 형성한다.
반도체기판(11) 상에 감광막(25)을 도포한 후 셀영역(C1) 상에만 잔류되도록 패터닝하여 주변회로영역(P1)을 노출시킨다. 그리고, 감광막(25) 및 캡층(19)을 마스크로 사용하여 N형의 불순물을 고농도로 이온주입하여 제 2 불순물영역(27)을 형성한다. 상기에서 제 2 불순물영역(27)은 반도체기판(11)의 주변회로영역(P1)에만 제 1 불순물영역(21)과 중첩되게 형성되는 것으로 구동트랜지스터의 소오스 및 드레인영역으로 이용된다.
도 1d를 참조하면, 감광막(25)을 제거한다. 그리고, 상술한 구조의 전 표면에 게이트(18) 및 캡층(19)을 덮는 제 1 층간절연층(29)을 형성한다. 상기에서 제 1 층간절연층(29)은 캡층(19) 및 측벽(23)과 식각선택비가 다른 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하므로써 형성된다.
셀영역(C1) 내의 제 1 층간절연층(29)을 포토리쏘그래피 방법으로 패터닝하여 제 1 불순물영역(21)을 노출시키는 제 1 접촉홀(31)을 형성한다. 상기에서 제 1 접촉홀(31)은 제 1 불순물영역(21) 중 인접하는 트랜지스터들이 공유하지 않는 영역을 노출시킨다. 이 때, 제 1 층간절연층(29)이 캡층(19) 및 측벽(23)과 식각선택비가 서로 다르므로 제 1 접촉홀(31)은 자기 정렬되게 형성된다.
제 1 접촉홀(31) 내에 제 1 불순물영역(21)과 접촉되어 전기적으로 연결되는 플러그(33)를 형성한다. 상기에서 플러그(33)는 금속 등의 도전성 물질을 제 1 층간절연층(29) 상에 제 1 접촉홀(31)을 채우도록 증착한 후 제 1 접촉홀(31) 내부에만 잔류되게 에치백하므로써 형성된다. 플러그(33)는 제 1 불순물영역(21)을 이후에 형성될 캐패시터의 스토리지전극과 전기적으로 연결시킨다.
도 1e를 참조하면, 제 1 층간절연층(29) 상에 플러그(33)를 덮는 제 2 층간절연층(35)을 형성한다. 상기에서 제 2 층간절연층(35)도 캡층(19) 및 측벽(23)과 식각선택비가 다른 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하므로써 형성된다.
셀영역(C1) 내의 제 1 및 제 2 층간절연층(29)(35)을 포토리쏘그래피 방법으로 패터닝하여 제 1 불순물영역(21) 중 인접하는 트랜지스터들이 공유하는 영역, 즉, 제 1 접촉홀(31)이 형성되지 않은 영역을 노출시키는 제 2 접촉홀(37)을 제 1 포토레지스트패턴(100)을 이용하는 제 1 사진식각공정을 실시하여 형성한다. 이 때에도, 제 1 층간절연층(29)이 캡층(19) 및 측벽(23)과 식각선택비가 서로 다르므로 제 2 접촉홀(37)은 자기 정렬되게 형성된다.
도 1f를 참조하면, 주변회로영역(P1)의 소정 게이트(18)가 노출되도록 제 1 및 제 2 층간절연층(29)(35)과 캡층(19)을 패터닝하여 제 3 접촉홀(39)을 제 2 포토레지스트패턴(도시 안함)을 이용하는 제 2 사진식각공정을 실시하여 형성한다. 상기에서 제 3 접촉홀(39)은 제 2 접촉홀(37)이 노출되지 않도록 덮는 마스크를 사용한 포토리쏘그래피 방법으로 형성한다. 상기에서 제 2 및 제 3 접촉홀(37)(39)를 순서를 바꾸어 형성할 수도 있다. 즉, 주변회로영역(P1)에 게이트(18)를 노출시키는 제 3 접촉홀(39)을 먼저 형성한 후 셀영역(C1)에 제 2 접촉홀(37)을 형성할 수도 있다.
그리고, 제 2 층간절연층(35) 상에 셀영역(C1)에서 제 2 접촉홀(37)을 통해 제 1 불순물영역(21)과 접촉되며, 주변회로영역(P1)에서 제 3 접촉홀(39)을 통해 게이트(18)와 접촉되어 전기적으로 연결되는 비트라인(41)(43)을 형성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 제조방법은 마스크층에 형성되는 접촉홀의 형상을 광학근사효과(optical proximity effect) 때문에 다양한 크기와 모양을 동시에 정의하기에 곤란하므로 유사한 공정을 반복적으로 실시하여야 하므로 제조단가가 상승하며, 첫째 공정에서 형성된 접촉홀내에 포토레지스트가 잔류하는 문제점이 있다.
또한, 하나의 마스크에 셀영역과 주변회로영역에 형성될 비트라인 콘택부위를 동시에 정의할 경우, 양 영역의 콘택홀의 디멘션이 상이하므로 마스크 선폭을 목적하는 크게에 따라 재조정하여야 하는데, 그럴 경우 전후의 다른 공정 즉, 막형성이나 식각공정의 순서가 바뀌게 되면 다시 마스크의 바이어스를 재조정하여야 하므로 포토리쏘그래피 공정을 최적화하는데 시간과 노력이 필요한 문제점이 있다.
따라서, 본 발명의 목적은 반도체장치의 셀영역과 주변회로영역에 비트라인을 형성하기 위한 접촉홀을 포토레지스트를 일회만 도포한 다음 이중노광을 이용하여 동시에 형성하므로서 공정시간을 단축하고 공정을 단순화한 반도체장치의 비트라인 형성용 콘택홀 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 셀영역과 주변회로영역을 갖고 셀영역과 주변회로영역에 불순물영역이 형성된 반도체소자가 형성되고 층간절연막으로 덮힌 제 1 도전형의 반도체기판 상에 감광막을 형성하는 단계와, 셀영역에 형성될 제 1 콘택부위를 정의하는 제 1 마스크를 이용한 제 1 노광을 감광막에 실시하는 단계와, 주변회로영역에 형성될 제 2 콘택부위를 정의하는 제 2 마스크를 이용한 제 2 노광을 감광막에 실시하는 단계와, 제 1 노광 및 제 2 노광이 실시된 감광막을 현상하여 감광막패턴을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정단면도
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도
본 발명은 연속적인 포토리쏘그래피와 식각공정을 반복적으로 실시하는 대신에 이중노광(double exposure)방식으로 포토레지스트패턴을 일회 형성하여 콘택홀을 패터닝한다. 일반적으로 메모리 집적소자의 셀영역과 주변회로영역은 서로 격리되어 상대적으로 멀리 이격되어 있으므로 이중노광시 상호간섭이 거의 없으므로 2 개의 마스크를 각각 사용하여 하나의 포토레지스트패턴을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, 셀영역(C2) 및 주변회로영역(P2)을 갖는 N형의 반도체기판(110)의 소정 부분에 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 등의 방법에 의해 소자의 활성영역을 한정하는 필드산화막(130)을 형성한다. 상기에서 반도체기판(110) 상의 필드산화막(130)이 형성되지 않은 부분은 활성영역이 된다.
반도체기판(110) 상의 활성영역에 열산화 방법에 의해 게이트산화막(150)을 형성한다. 그리고, 필드산화막(130) 및 게이트산화막(150) 상에 불순물이 도핑된 다결정실리콘을 증착하여 게이트층(170)을 형성하고, 이 게이트층(170) 상에 질화실리콘 또는 산화실리콘을 증착하여 캡층(190)을 형성한다. 상기에서 게이트층(170) 및 캡층(190)은 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법에 의해 형성된다.
도 2b를 참조하면, 캡층(190), 게이트층(170) 및 게이트산화막(150)을 반도체기판(110)이 노출되도록 포토리쏘그래피 방법으로 패터닝한다. 이 때, 게이트층(170)의 제거되지 않고 잔류하는 부분은 게이트(180)가 된다.
캡층(190)을 마스크로 사용하여 반도체기판(110)의 노출된 부분에 N형 불순물을 저농도로 이온 주입하여 제 1 불순물영역(210)을 형성한다. 상기에서 제 1 불순물영역(210)은 셀영역(C2)에서 트랜지스터의 소오스 및 드레인영역으로 이용되며 주변회로영역(P2)에서 구동트랜지스터의 LDD(Lightly Doped Drain)영역으로 이용된다.
도 2c를 참조하면, 반도체기판(110) 상에 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착한 후 에치백하여 게이트(180) 및 캡층(190)의 측면에 측벽을 형성한다.
반도체기판(110) 상에 감광막(250)을 도포한 후 셀영역(C2) 상에만 잔류되도록 패터닝하여 주변회로영역(P2)을 노출시킨다. 그리고, 감광막(250) 및 캡층(190)을 마스크로 사용하여 N형의 불순물을 고농도로 이온주입하여 제 2 불순물영역(270)을 형성한다. 상기에서 제 2 불순물영역(270)은 반도체기판(110)의 주변회로영역(P2)에만 제 1 불순물영역(210)과 중첩되게 형성되는 것으로 구동트랜지스터의 소오스 및 드레인영역으로 이용된다.
도 2d를 참조하면, 감광막(250)을 제거한다. 그리고, 상술한 구조의 전 표면에 게이트(180) 및 캡층(190)을 덮는 제 1 층간절연층(290)을 형성한다. 상기에서 제 1 층간절연층(290)은 캡층(190) 및 측벽(230)과 식각선택비가 다른 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하므로써 형성된다.
셀영역(C2) 내의 제 1 층간절연층(290)을 포토리쏘그래피 방법으로 패터닝하여 제 1 불순물영역(210)을 노출시키는 제 1 접촉홀(310)을 형성한다. 상기에서 제 1 접촉홀(310)은 제 1 불순물영역(210) 중 인접하는 트랜지스터들이 공유하지 않는 영역을 노출시킨다. 이 때, 제 1 층간절연층(290)이 캡층(190) 및 측벽(230)과 식각선택비가 서로 다르므로 제 1 접촉홀(310)은 자기 정렬되게 형성된다.
제 1 접촉홀(310) 내에 제 1 불순물영역(210)과 접촉되어 전기적으로 연결되는 플러그(330)를 형성한다. 상기에서 플러그(330)는 금속 등의 도전성 물질을 제 1 층간절연층(290) 상에 제 1 접촉홀(310)을 채우도록 증착한 후 제 1 접촉홀(310) 내부에만 잔류되게 에치백하므로써 형성된다. 플러그(330)는 제 1 불순물영역(210)을 이후에 형성될 캐패시터의 스토리지전극과 전기적으로 연결시킨다.
도 2e를 참조하면, 제 1 층간절연층(290) 상에 플러그(330)를 덮는 제 2 층간절연층(350)을 형성한다. 상기에서 제 2 층간절연층(350)도 캡층(190) 및 측벽(230)과 식각선택비가 다른 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하므로써 형성된다.
셀영역(C2) 내의 제 1 및 제 2 층간절연층(290)(350)을 포토리쏘그래피 방법으로 패터닝하여 제 1 불순물영역(210) 중 인접하는 트랜지스터들이 공유하는 영역, 즉, 제 1 접촉홀(310)이 형성되지 않은 영역을 노출시키는 제 2 접촉홀(311)과 주변회로영역(P2)의 소정 게이트(180)가 노출되도록 제 1 및 제 2 층간절연층(290)(350)과 캡층(190)을 패터닝하여 제 3 접촉홀(312)을 제 1 포토레지스트패턴(300)을 이용하는 제 1 사진식각공정을 실시하여 동시에 형성한다. 이 때에도, 제 1 층간절연층(290)이 캡층(190) 및 측벽(230)과 식각선택비가 서로 다르므로 제 2 접촉홀(311)은 자기 정렬되게 형성된다. 그리고, 제 1 포토레지스트패턴(300)을 제거한다.
이때, 제 1 포토레지스트패턴(300) 형성방법은 다음과 같다.
먼저, 포토레지스트층(300)을 제 2 층간절연층(350) 위에 도포하여 형성한 다음 셀영역(C2)에 제 2 콘택홀(311) 형성부위를 정의하는 제 1 마스크를 이용하여 포토레지스트층(300)을 노광시킨다. 이때, 주변회로영역(P2)은 노광으로 부터 보호되도록한다. 그리고, 제 1 마스크를 제거한 후, 이어서 주변회로영역(P2)에 형성될 제 3 콘택홀(312) 형성부위를 정의하는 제 2 마스크를 이용하여 포토레지스트층(300)을 다시 노광시킨다. 이때에도, 셀영역(C2)은 노광으로 부터 보호되어야 한다. 이후, 두번 노광된 포토레지스트층(300)을 현상하여 제 1 포토레지스트패턴(300)을 형성한다.
상기에서 제 2 및 제 3 접촉홀(311)(312)를 개방하기 위한 노광의 순서를 바꾸어 형성할 수도 있다. 즉, 주변회로영역(P2)에 게이트(180)를 노출시키는 제 3 접촉홀(312) 형성부위를 먼저 정의한 후 셀영역(C2)에 제 2 접촉홀(311) 형성부위를 정의할 수도 있다.
그리고, 제 2 층간절연층(350) 상에 셀영역(C2)에서 제 2 접촉홀(311)을 통해 제 1 불순물영역(210)과 접촉되며, 주변회로영역(P2)에서 제 3 접촉홀(312)을 통해 게이트(180)와 접촉되어 전기적으로 연결되는 비트라인(410)(430)을 형성한다.
따라서, 본 발명은 비트라인 콘택홀을 동시에 정의하크로서 공정의 단순화를 이루며, 콘택홀내에 포토레지스트 잔류물이 남을 우려가 없으며, 또한 별도의 마스크를 사용하므로 적정 노광조건을 설정하기가 용이한 장점이 있다.
Claims (3)
- 셀영역과 주변회로영역을 갖고 상기 셀영역과 상기 주변회로영역에 불순물영역이 형성된 반도체소자가 형성되고 층간절연막으로 덮힌 제 1 도전형의 반도체기판 상에 감광막을 형성하는 단계와,상기 셀영역에 형성될 제 1 콘택부위를 정의하는 제 1 마스크를 이용한 제 1 노광을 상기 감광막에 실시하는 단계와,상기 주변회로영역에 형성될 제 2 콘택부위를 정의하는 제 2 마스크를 이용한 제 2 노광을 상기 감광막에 실시하는 단계와,상기 제 1 노광 및 상기 제 2 노광이 실시된 상기 감광막을 현상하여 감광막패턴을 형성하는 단계로 이루어진 반도체장치의 콘택홀 형성방법.
- 청구항 1에 있어서, 상기 현상단계 이후,상기 감광막패턴을 이용한 식각을 실시하여 상기 불순물 영역과 상기 반도체소자의 소정부분을 노출시키는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 콘택홀 형성방법.
- 청구항 1에 있어서, 상기 제 1 노광단계와 상기 제 2 노광단계를 순서를 바꾸어 실시하는 것이 특징인 반도체장치의 콘택홀 형성방법.
Priority Applications (1)
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| KR1019980039891A KR20000021000A (ko) | 1998-09-25 | 1998-09-25 | 반도체장치의 콘택홀 형성방법 |
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ID=19551910
Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000021000A (ko) |
-
1998
- 1998-09-25 KR KR1019980039891A patent/KR20000021000A/ko not_active Application Discontinuation
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