JP5608363B2 - マスクの製造方法、及び半導体装置の製造方法 - Google Patents

Description

本発明は、マスクの製造方法、及び半導体装置の製造方法に関する。

従来から、半導体装置の分野において、微細な開孔パターンを有するマスクを用いたホールの形成方法が検討されている。

特許文献１（特開２００９−２３８９９８号公報）には、基材上に膜、金属膜、レジストマスクを形成した後、レジストマスクを用いて金属膜をドライエッチングするとともに、ドライエッチングによるレジストマスクの後退量を制御して、開口側面が膜に対して第１の傾斜角度と、第２の傾斜角度を有する孔を形成する方法が開示されている。

特許文献２（特開２００８−１９８９９１号公報）には、第１パターンを形成する段階と、第１パターンの側壁にスペーサを形成する段階と、スペーサ間を絶縁膜で埋め込んで第２パターンを形成する段階と、コンタクトホール領域のスペーサを除去する段階と、第１，第２パターン及びスペーサを用いたエッチング工程でコンタクトホールを形成する方法が開示されている。

特許文献３（特開２００７−３３５６２８号公報）には、絶縁膜上に第１のレジスト膜、第２のレジスト膜を形成し、第１のフォトリソグラフィーにより第２のレジスト膜に第１の開口部を形成し、第２のフォトリソグラフィーにより第１のレジスト膜に第２の開口部を形成して第２のレジスト膜にオーバーハング部を形成し、反応性イオンエッチングによって絶縁膜を選択的に除去して、すり鉢状のコンタクトホールを形成する方法が開示されている。

特開２００９−２３８９９８号公報 特開２００８−１９８９９１号公報 特開２００７−３３５６２８号公報

上記特許文献１〜３に開示されたような従来のマスクでは、微細化を進めると、リソグラフィー技術によって開孔パターンを形成する際に開孔径のバラツキが大きくなるという問題があった。このようなマスクを用いて、コンタクトホール等を形成すると、マスク内の開孔径のバラツキがコンタクトホール等の径のバラツキに反映されるという問題があった。以下に、図面を用いてこの問題点を詳細に説明する。

図１Ａ〜Ｃは、従来のリソグラフィー技術を用いて、フォトレジストマスク内に開孔パターンを形成した例を示したものである。図１Ａは開孔パターンの上面図、図１Ｂは図１ＡのＡ−Ｂ断面における断面図を表す。また、図１Ｃは、図１Ａの開孔パターンを撮影した電子顕微鏡写真を表す。図１Ａ及びＢに示すように、シリコン基板１、層間絶縁膜２、アモルファスカーボン３、シリコン酸窒化膜４、フォトレジスト５をこの順に形成した後、リソグラフィー技術により、フォトレジスト５内に開孔パターンを形成する。

この際、図２に示すように、フォトレジスト５内に形成した開孔には、開孔径のバラツキが生じる。図２Ａは開孔径の累積平均直径、図２Ｂは開孔径のバラツキ（３σ）を表す。図２Ａ及びＢより、累積平均直径が約４７ｎｍ、及びバラツキ（３σ）が約８．０となっており、開孔径のバラツキが生じることが分かる。

図１Ａ及びＢでは、上記のような開孔径のバラツキが生じる例として、フォトレジスト５内に直径Ｒ１の開孔ＣＨ１と、直径Ｒ２の開孔ＣＨ２の２種類の開孔径を有する開孔パターンが形成される場合を示す。

次に、図１のフォトレジスト５をマスクに用いたシリコン酸窒化膜４のエッチング、シリコン酸窒化膜４をマスクに用いたアモルファスカーボン３のエッチング、及びアモルファスカーボン３をマスクに用いた層間絶縁膜２のエッチングを順次、進める。図３Ａはこの状態を表す断面図、図３Ｂは、図３Ａを上面から見た場合の電子顕微鏡写真を表す。図３Ａに示すように、大きい開孔径を有する開孔ＣＨ２の下部では、層間絶縁膜２を貫通してシリコン基板１に到達するホールを形成することができる。しかし、小さい開孔径を有する開孔ＣＨ１の下部では、層間絶縁膜１に到達するまでにホールが閉塞してしまい、層間絶縁膜２を貫通するホールを形成することが困難であった。

このように従来の方法でホールを形成する際、リソグラフィー工程においてフォトレジスト５内に設けた開孔の径にバラツキが生じるため、微細化した半導体装置に適用することは困難であるという問題があった。このようなフォトレジスト５内に設けた開孔の径のバラツキを小さくする方法としては、露光装置の露光を短波長化及び高ＮＡ化する等の方法が有効であるが、これらの方法は、技術的困難性や製造コスト上昇などの問題点があった。

一実施形態は、
第１の膜上に順に、第２のマスク層、第１のマスク層を形成する工程と、
前記第１及び第２のマスク層をパターニングすることによって、前記第１及び第２のマスク層内に開孔を設ける工程と、
前記第１のマスク層内の開孔の径よりも前記第２のマスク層内の開孔の径を大きくする広径化工程と、
前記第２のマスク層内の開孔内に空洞部が形成されるように、前記開孔内にマスク材料を堆積させる工程と、
エッチバックを行うことにより前記第１のマスク層を除去するとともに前記第２のマスク層を残留させて、前記第２のマスク層内の前記空洞部を露出させる工程と、
前記第１の膜が露出するまで前記空洞部の底面をマスク材料の厚み方向に除去することにより、前記第１の膜上に、前記第２のマスク層及びマスク材料から構成され前記空洞部からなる開孔を有するマスクを形成する工程と、
を有するマスクの製造方法に関する。

他の実施形態は、
第１の膜上に順に、開孔を有する第２のマスク層及び第１のマスク層を形成する工程と、
前記第２のマスク層に等方性エッチングを行うことによって、前記第１のマスク層内の開孔の径よりも前記第２のマスク層内の開孔の径を大きくする広径化工程と、
前記第１のマスク層を除去するとともに前記第２のマスク層を残留させ、かつ前記第２のマスク層内の開孔内に空洞部が生じるように前記第２のマスク層内の開孔の側壁上にマスク材料を設けることによって、前記第２のマスク層及びマスク材料から構成され前記空洞部からなる開孔を有するマスクを形成する工程と、
を有するマスクの製造方法に関する。

開孔径が均一、開孔径の制御が容易で、微細化に適した開孔パターンを有するマスクを製造することができる。

従来のホール形成方法を表す図である。 従来のホール形成方法を表す図である。 従来の開孔パターンの電子顕微鏡写真である。 従来の方法によって形成した開孔の累積平均直径を表す図である。 従来の方法によって形成した開孔の寸法バラツキを表す図である。 従来のホール形成方法を表す図である。 従来の開孔パターンの電子顕微鏡写真である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第２実施例の半導体装置を表す図である。

マスクの製造方法では、第１及び第２のマスク層内に開孔を設ける。この際、この開孔には径のバラツキが生じる。この後、第１のマスク層内の開孔の径よりも第２のマスク層内の開孔の径を、Ｘの量だけ大きくする（広径化工程）。この後、第２のマスク層内の開孔内にマスク材料を形成する。この際、第１のマスク層内の開孔がマスク材料によって閉塞されるまで、第２のマスク層内の開孔内にマスク材料が形成される。

ここで、第１のマスク層内の開孔がマスク材料によって閉塞されるのは、第１のマスク層内の開孔径に相当する量のマスク材料が、第１のマスク層内の開孔内壁上に形成された場合となる。このため、同様にして、第２のマスク層内の開孔内壁上にも、第１のマスク層内の開孔径に相当する厚さのマスク材料が形成される。

広径化工程によって、第２のマスク層内の開孔の径は、第１のマスク層内の開孔の径よりもＸの量だけ大きくなっている。従って、開孔内へのマスク材料の形成が修了した時点で、第２のマスク層内の開孔はマスク材料によって完全に閉塞されず、Ｘの径の空洞部が形成される。このように、広径化工程よりも前及び後に、第１及び第２のマスク層内の開孔径にバラツキがあったとしても、第２のマスク層内の開孔内にマスク材料を形成した後に生じる空洞部の径は、広径化工程におけるエッチング量Ｘと同一となり、均一となる。この空洞部を開孔として有する第２のマスク層及びマスク材料を、マスクに用いることによって、開孔が均一で開孔径の制御が容易な、微細化に適した開孔パターンを有するマスクを製造することができる。

以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。

(第１実施例)
シリコン基板１０上に、ＣＶＤ法により層間絶縁膜１１を形成した。この後、層間絶縁膜１１上に、ＣＶＤ法により２００ｎｍのアモルファスカーボン１２（第２の膜に相当する）、３０ｎｍのシリコン酸窒化膜１３（第１の膜に相当する）を形成した。シリコン酸窒化膜１３上に、スピン塗布法により、２００ｎｍの有機反射防止膜１４（第２のマスク層に相当する）、及び３０ｎｍのシリコン含有有機膜１５（第１のマスク層に相当する）を形成した。シリコン含有有機膜１５上にフォトレジスト１６を形成した後、リソグラフィー技術を用いることにより、シリコン基板１０に設けた素子に対応する位置に開孔を有する開孔パターンを形成した。

図４Ａは開孔パターンの上面図、図４Ｂは図４ＡのＡ−Ｂ断面における断面図を表す。なお、図４以降の図面では、シリコン基板１０に設けた素子は省略する。以下の図面においても、Ｂで表される図面は上面図、Ａで表される図面は該上面図のＡ−Ｂ断面における断面図を表す。また、図面によっては、シリコン基板１０、層間絶縁膜１１は省略する。

図４Ａに示すように、フォトレジスト１６内の開孔径のバラツキが生じ、直径Ｒ１の開孔ＣＨ１と、直径Ｒ２の開孔ＣＨ２の２種類の開孔径を有する開孔が形成された。例えば、ＡｒＦを光源とした液浸露光装置を用いた場合、開孔径は±８ｎｍ程度となり、開孔径Ｒ１、Ｒ２の差は最大１６ｎｍ程度となる。

図５Ａ及びＢに示すように、フォトレジスト１６をマスク、ＣＦ₄ガスをエッチングガスとして用いたドライエッチングにより、シリコン含有有機膜１５内に開孔パターンを転写した。この際、シリコン含有有機膜１５内には、フォトレジスト１６内の開孔径とほぼ同様の開孔径を有する開孔パターンが形成された。

図６Ａ及びＢに示すように、フォトレジスト１６を除去した後、シリコン含有有機膜１５をマスクに用いたドライエッチングを行うことにより、有機反射防止膜１４内に開孔パターンを転写した。この際、有機反射防止膜１４内には、シリコン含有有機膜１５内の開孔径とほぼ同様の開孔径を有する開孔パターンが形成された。

図７Ａ及びＢに示すように、酸素ガスをエッチングガスに用いて有機反射防止膜１４のドライエッチングを行った（広径化工程）。この際、有機反射防止膜１４と酸素ラジカルは反応性が高いため、有機反射防止膜１４は等方的にエッチングされ、一定量Ｘのサイドエッチングが生じた。この結果、開孔径Ｒ１の開孔ＣＨ１は開孔径Ｒ１＋Ｘの開孔ＣＨ１ａ、開孔径Ｒ２の開孔ＣＨ２は開孔径Ｒ２＋Ｘの開孔ＣＨ２ａとなった。

図８Ａ及びＢに示すように、ＡＬＤ−ＣＶＤ法を用いて全面にシリコン酸化膜１７（マスク材料に相当する）を堆積させ、各開孔ＣＨ１ａ，ＣＨ２ａ内にシリコン酸化膜を堆積させた。この際、シリコン含有有機膜１５内の開孔がシリコン酸化膜によって閉塞されるまで、有機反射防止膜１４内の開孔内壁上にシリコン酸化膜が堆積される。ここで、シリコン含有有機膜１５内の開孔がシリコン酸化膜によって閉塞されるのは、シリコン含有有機膜１５内の開孔径に相当する量のシリコン酸化膜が、シリコン含有有機膜１５内の開孔内壁上に形成された場合となる。

このため、シリコン含有有機膜１５内の開孔と同様にして、有機反射防止膜１４内の開孔内壁上にも、シリコン含有有機膜１５内の開孔径に相当する厚さのシリコン酸化膜が形成される。ここで、広径化工程によって、有機反射防止膜１４内の開孔の径は、シリコン含有有機膜１５内の開孔の径よりも、サイドエッチングＸの量だけ大きくなっている。従って、開孔ＣＨ１ａ，ＣＨ２ａの内壁上には、それぞれ膜厚Ｒ１／２、Ｒ２／２のシリコン酸化膜１７が堆積される。また、有機反射防止膜１４内の開孔はシリコン酸化膜によって完全に閉塞されず、Ｘの径の空洞部が形成される。

このように、広径化工程よりも前及び後に、シリコン含有有機膜１５及び有機反射防止膜１４内の開孔径にＲ１、Ｒ２等のバラツキがあったとしても、有機反射防止膜１４内の開孔内にシリコン酸化膜を堆積させた後に生じる空洞部の径は、シリコン含有有機膜１５及び有機反射防止膜１４の開孔径の差であるサイドエッチング量Ｘとなり、均一となる。

図９Ａ及びＢに示すように、ドライエッチング法によりシリコン酸化膜１７をエッチバックすると共に、シリコン含有有機膜１５を除去して、開孔１８ａを形成した。この際、開孔ＣＨ１ａ，ＣＨ２ａ由来の何れの開孔１８ａも、開孔径は空洞の直径Ｘとなった。

図１０Ａ及びＢに示すように、ドライエッチング法によりシリコン酸化膜１７をエッチバックすることによってシリコン含有有機膜１５を除去すると共に、直径Ｘの開孔１８ｂを有する開孔パターンを形成した。図１１Ｂは、この開孔パターンを撮影した電子顕微鏡写真を表す。また、図１１Ａは、開孔径のバラツキ（３σ）を表す図である。図１１に示すように、バラツキ（３σ）は２であり、バラツキが少ないことが分かる。

図１２Ａ及びＢに示すように、ドライエッチング法によりシリコン酸窒化膜１３をエッチング量Ｙ／２だけ、エッチングすることで径がＸ＋Ｙで均一な、第１のホール１８ｃを形成した。

図１３Ａ及びＢに示すように、シリコン酸化膜１７及び有機反射防止膜１４を除去した後、シリコン酸窒化膜１３をマスクに用いたドライエッチングにより、アモルファスカーボン１２内に第２のホールを形成した。この際、シリコン酸窒化膜１３内に形成された第１のホールの径が一定であるため、アモルファスカーボン１２内には径が一定で、層間絶縁膜１１まで到達する第２のホールを形成することができた。

図１４Ａ及びＢに示すように、シリコン酸窒化膜１３を除去した後、アモルファスカーボン１２をマスクに用いて、層間絶縁膜１１内にホールを形成した。この際、アモルファスカーボン１２内に形成されたコンタクトホールの径が一定であるため、層間絶縁膜１１内には径が一定で、シリコン基板１０まで到達するコンタクトホールを形成することができた。

(第２実施例)
本実施例はＤＲＡＭを例とする半導体装置の製造方法に関するものであり、図１５に示した断面模式図を用いて説明する。図の左半分はメモリセル領域Ａ、右半分は周辺回路領域Ｂを各々、示している。

ｐ型シリコン基板１０１に活性領域を特定するための素子分離領域１０２を形成した後、シリコン基板表面に熱酸化法によりゲート絶縁膜１０３を形成した。次に、周知のＣＶＤ法やスパッタ法を用いて全面に導体を形成し、周知のリソグラフィー技術とドライエッチング法によりワード線となるゲート電極１０４を形成した。

次に、ゲート電極１０４をマスクとしてイオン注入法によりシリコン基板１０１表面に、リン、ヒ素あるいはボロンなどの不純物を注入し熱処理を施してソース／ドレインとなる拡散層１０５、１０６、１０７、１０８および１０９を形成した。

これにより、メモリセル領域Ａには拡散層１０６を共通とするトランジスタ１１０および１１１が形成され、周辺回路領域Ｂにはトランジスタ１１２が形成された。

次に、周知のＣＶＤ法もしくは回転塗布法を用い、各々のトランジスタを被覆するように全面に第１の層間絶縁膜１１３を形成した。この後、周知のＣＭＰ法により表面を平坦化した。続いて、本発明の方法を用いてコンタクトホール１１４および１１５を形成した。メモリセル領域Ａに形成されるコンタクトホール１１４はシリコン基板に形成された拡散層１０５、１０６、１０７の上面の一部を露出するように形成された。また、周辺回路領域Ｂに形成されるコンタクトホール１１５は拡散層１０８、１０９の上面の一部を露出するように形成された。

次に、コンタクトホール１１４、１１５を埋め込むように、全面に導体を形成し、ＣＭＰ法により第１の層間絶縁膜１１３の上面に形成された導体を除去することによりコンタクトプラグ１１６、１１７を形成した。

次に、ＣＶＤ法やスパッタ法を用いて全面に第１配線層を形成し、リソグラフィー技術とドライエッチング法により配線を形成した。これにより、メモリセル領域Ａにはビット線１１８が形成され、周辺回路領域Ｂには第１配線１１９が形成された。

コンタクトホール１１４および１１５は、拡散層１０６、１０８、１０９からなる下層導電層と、ビット線１１８および第１配線１１９からなる上層導電層を接続するコンタクトプラグ１１６および１１７を形成するためのホールとして、シリコン基板１０１とシリコン基板の上方に形成されるビット線１１８および第１配線１１９の間に位置する第１の層間絶縁膜１１３内に形成された。

次に、ＣＶＤ法もしくは回転塗布法を用い、ビット線１１８および第１配線１１９を覆うように全面に第２の層間絶縁膜１２０を形成した。この後、ＣＭＰ法により表面を平坦化した。続いて、本発明の方法を用いて、メモリセル領域Ａにコンタクトホール１２１を形成した。コンタクトホール１２１は第１の層間絶縁膜１１３に形成されたコンタクトプラグ１１６の上面の一部を露出するように形成された。

次に、コンタクトホール１２１を埋め込むように、全面に導体を形成し、ＣＭＰ法により第２の層間絶縁膜１２０の上面に形成された導体を除去することにより容量コンタクトプラグ１２２を形成した。

次に、ＣＶＤ法を用いて全面に第３層間絶縁膜１２３を形成した。下部電極の面積増大によりキャパシタの容量を確保するために、第３層間絶縁膜１２３の膜厚は２〜３μｍの範囲で設定した。第３層間絶縁膜１２３は、第１層間絶縁膜１１３および第２層間絶縁膜１２０に比べて４倍以上厚い膜厚とした。第３層間絶縁膜１２３を形成した後、本発明の方法を用いて、メモリセル領域Ａにキャパシタとなるシリンダホール１２４を形成した。シリンダホール１２４は第２の層間絶縁膜１２０に形成された容量コンタクトプラグ１２２の上面を露出するように形成した。

次に、シリンダホール１２４の内面を覆うように下部電極１２５を形成し、さらに下部電極１２５を覆うように全面に容量絶縁膜１２６を形成した。続いて、シリンダホール内に残存する空隙を埋め込むように全面に上部電極１２７を形成し、リソグラフィー技術とドライエッチング法により上部電極１２７および容量絶縁膜１２６をパターニングした。上部電極１２７の一部は周辺回路領域Ｂに引き出され、引き出し配線１２９を形成した。

コンタクトホール１２１は、コンタクトプラグ１１６からなる下層導電層とキャパシタの下部電極１２５からなる上層導電層を接続する容量コンタクトプラグ１２２を形成するためのホールとして、コンタクトプラグ１１６とコンタクトプラグ１１６の上方に形成されるキャパシタの下部電極１２５の間に位置する第２の層間絶縁膜１２０内に形成した。また、シリンダホール１２４は、キャパシタを立体的に形成するためのホールとして層間絶縁膜１２３内に形成した。

次に、ＣＶＤ法を用いて上部電極１２７および１２９を覆うように全面に第４の層間絶縁膜１２８を形成し、表面を平坦化した。続いて、本発明の方法を用いて、周辺回路領域Ｂにコンタクトホール１３２を形成した。コンタクトホール１３２は第１配線１１９の上面の一部を露出するように、第４層間絶縁膜、第３層間絶縁膜および第２層間絶縁膜を貫通して形成した。この時、同時に引き出し電極１２９を露出させるコンタクトホール１３０を形成しても良い。コンタクトホール１３０は深さが浅いので本発明の方法を用いなくても形成することが可能である。

続いて、ＣＶＤ法を用いてコンタクトホール１３２および１３０を埋め込むように全面に導体を形成し、ＣＭＰ法により第４層間絶縁膜上に形成された導体を除去することによりコンタクトプラグ１３３および１３１を形成した。次に、スパッタ法により全面に第２の配線層を形成し、リソグラフィー技術とドライエッチング法により第２の配線１３４および１３５を形成した。

コンタクトホール１３２は、第１の配線１１９からなる下層導電層と第１の配線１１９の上方に形成された第２の配線１３５からなる上層導電層とを接続するコンタクトプラグ１３３を形成するためのホールとして、第１の配線１１９と第２の配線１３５の間に位置する第４層間絶縁膜、第３層間絶縁膜および第２層間絶縁膜の複数の層間絶縁膜を貫通して形成した。

以上説明したように、半導体装置の製造においては、上下層の導電層を接続するためのコンタクトプラグが必要であり、コンタクトプラグの信頼性を向上させるために開口径のばらつきが小さいコンタクトホールを高精度に形成する必要がある。

また、キャパシタを用いるＤＲＡＭでは高アスペクト比（開口径が狭く、深さが深いほど比が大きくなる）のシリンダホールの形成工程やシリンダホールよりもさらに深さが深い周辺回路領域用のコンタクトホールの形成工程が必要である。半導体装置の微細化に対応するために、フォトリソグラフィー技術では波長の短いフッ化アルゴン（ＡｒＦ）レーザーを光源とする液浸露光装置を用いる検討が進められ、現在では最小加工寸法が６０ｎｍ以下の微細パターンを形成することが可能となっている。

しかし、超精密部品で構成される露光装置では形成するレジストパターン寸法に対して潜在的に一定のバラツキを有しており、微細化されるほど相対的にバラツキの占める割合が増加する。本願で問題としているホール径のバラツキも最小加工寸法が５０ｎｍより小さくなると顕在化してくることを本願発明者は実験的に確認している。

本実施例では、露光によってフォトレジスト内に形成される開孔パターンの開口径がばらついても自己整合的にバラツキを減少させて開孔径の均一化を図り、被加工物内に均一な径のホールを形成することができる。このため、ホール底部で非開孔となる問題や過剰エッチングによる不具合を回避できる効果がある。また、本実施例は、ホールの平均径が２５〜５０ｎｍの範囲にあるホールの形成に適用して大きな効果を得ることができるものである。２５ｎｍ未満では、フォトレジストパターンの加工転写を高精度に行なうことが困難な場合があり、５０ｎｍを超えるとホール径のばらつきが問題となる可能性が小さいことによる。

１、１０ シリコン基板
２、１１ 層間絶縁膜
３、１２ アモルファスカーボン
４、１３ シリコン酸窒化膜
５、１６ フォトレジスト
１４ 反射防止膜
１５ 有機膜
１７ シリコン酸化膜
１８ａ、１８ｂ 開孔
１８ｃ 第１のホール
１０１ ｐ型シリコン基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５、１０６、１０７、１０８、１０９ 拡散層
１１０、１１１、１１２ トランジスタ
１１３ 第１の層間絶縁膜
１１４、１１５、１２１、１３０、１３２ コンタクトホール
１１６、１１７、１３１、１３３ コンタクトプラグ
１１８ ビット線
１１９ 第１配線
１２０ 第２の層間絶縁膜
１２２ 容量コンタクトプラグ
１２３ 第３の層間絶縁膜
１２４ シリンダホール
１２５ 下部電極
１２６ 容量絶縁膜
１２７ 上部電極
１２８ 第４の層間絶縁膜
１２９ 引き出し配線
１３４、１３５ 第２の配線
Ａ メモリセル領域
Ｂ 周辺回路領域
ＣＨ１、ＣＨ１ａ、ＣＨ２、ＣＨ２ａ、 開孔
Ｒ１、Ｒ２ 直径
Ｘ 空洞部の径

Claims (15)

1. 第１の膜上に順に、第２のマスク層、第１のマスク層を形成する工程と、
   前記第１及び第２のマスク層をパターニングすることによって、前記第１及び第２のマスク層内に開孔を設ける工程と、
   前記第１のマスク層内の開孔の径よりも前記第２のマスク層内の開孔の径を大きくする広径化工程と、
   ＡＬＤ−ＣＶＤ法を用いて、前記第１のマスク層内の開孔が閉塞され前記第２のマスク層内の開孔内に空洞部が形成されるように、前記開孔内にマスク材料を堆積させる工程と、
   エッチバックを行うことにより前記第１のマスク層を除去するとともに前記第２のマスク層を残留させて、前記第２のマスク層内の前記空洞部を露出させる工程と、
   前記第１の膜が露出するまで前記空洞部の底面をマスク材料の厚み方向に除去することにより、前記第１の膜上に、前記第２のマスク層及びマスク材料から構成され前記空洞部からなる開孔を有するマスクを形成する工程と、
   を有するマスクの製造方法。
2. 第１の膜上に順に、開孔を有する第２のマスク層及び第１のマスク層を形成する工程と、
   前記第２のマスク層に等方性エッチングを行うことによって、前記第１のマスク層内の開孔の径よりも前記第２のマスク層内の開孔の径を大きくする広径化工程と、
   ＡＬＤ−ＣＶＤ法を用いて、前記第１のマスク層内の開孔が閉塞され前記第２のマスク層内の開孔内に空洞部が形成されるように、前記開孔内にマスク材料を堆積させる工程と、
   エッチバックを行うことにより前記第１のマスク層を除去するとともに前記第２のマスク層を残留させて、前記第２のマスク層内の前記空洞部を露出させる工程と、
   前記第１の膜が露出するまで前記空洞部の底面をマスク材料の厚み方向に除去することによって、前記第１の膜上に、前記第２のマスク層及びマスク材料から構成され前記空洞部からなる開孔を有するマスクを形成する工程と、
   を有するマスクの製造方法。
3. 前記空洞部の径は２５〜５０ｎｍである、請求項１又は２に記載のマスクの製造方法。
4. 前記第１のマスク層は、シリコン含有有機膜である、請求項１〜３の何れか１項に記載のマスクの製造方法。
5. 前記第２のマスク層は、有機反射防止膜である、請求項１〜４の何れか１項に記載のマスクの製造方法。
6. 前記広径化工程において、
   酸素ガスをエッチングガスに用いて、前記第２のマスク層のドライエッチングを行う、請求項１〜５の何れか１項に記載のマスクの製造方法。
7. 下層導電層を形成する工程と、
   前記下層導電層上に、層間絶縁膜を形成する工程と、
   請求項１〜６の何れか１項に記載のマスクの製造方法によって、前記層間絶縁膜の上方に、前記下層導電層に対応する位置に開孔を有するマスクを形成する工程と、
   前記開孔の下方の層間絶縁膜内にコンタクトホールを形成する工程と、
   前記コンタクトホール内に導電材料を充填することによって、コンタクトプラグを形成する工程と、
   前記コンタクトプラグに電気的に接続されるように、上層導電層を形成する工程と、
   を有する半導体装置の製造方法。
8. 前記下層導電層を形成する工程において、
   前記下層導電層としてソース・ドレイン領域を有する、ＭＯＳトランジスタを形成する、請求項７に記載の半導体装置の製造方法。
9. 前記下層導電層を形成する工程において、
   前記下層導電層として下層配線層を形成する、請求項７に記載の半導体装置の製造方法。
10. 前記上層導電層を形成する工程において、
    前記上層導電層として上層配線層を形成する、請求項７〜９の何れか１項に記載の半導体装置の製造方法。
11. 前記層間絶縁膜を形成する工程において、
    １以上の絶縁膜を形成する、請求項７〜１０の何れか１項に記載の半導体装置の製造方法。
12. 前記層間絶縁膜を形成する工程と、前記マスクを形成する工程の間に、前記層間絶縁膜上に順に、第２の膜、及び第１の膜を形成する工程を有し、
    前記マスクを形成する工程において、前記第１の膜上に前記マスクを形成し、
    前記コンタクトホールを形成する工程は、
    前記マスクを用いて前記第１の膜をエッチングすることにより、前記第１の膜内に第１のホールを設ける工程と、
    前記マスクを除去する工程と、
    前記第１の膜をマスクに用いて前記第２の膜をエッチングすることにより、前記第２の膜内に第２のホールを設ける工程と、
    前記第１の膜を除去する工程と、
    前記第２の膜をマスクに用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜内にコンタクトホールを形成する工程と、
    を有する、請求項７〜１１の何れか１項に記載の半導体装置の製造方法。
13. 前記第１の膜はシリコン酸窒化膜である、請求項１２に記載の半導体装置の製造方法。
14. 前記第２の膜はアモルファスカーボン膜である、請求項１２又は１３に記載の半導体装置の製造方法。
15. 請求項１〜６の何れか１項に記載のマスクの製造方法によって、第１の膜上にマスクを形成する工程と、
    前記マスクを用いて、前記第１の膜内にシリンダホールを形成する工程と、 前記シリンダホールの内壁上に順に、下部電極、容量絶縁膜、上部電極を形成することによりキャパシタを得る工程と、
    を有する半導体装置の製造方法。