KR20040008641A - 매립형 비트라인의 제조 방법 - Google Patents

매립형 비트라인의 제조 방법 Download PDF

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Abstract

본 발명은 비트라인간 층간절연막 증착시 보이드가 발생되는 것을 억제하는데 적합한 비트라인의 제조 방법을 제공하기 위한 것으로, 반도체기판상에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막을 관통하여 상기 반도체기판에 연결되는 플러그를 형성하는 단계, 상기 제1 층간절연막상에 제2 층간절연막을 형성하는 단계, 상기 제2 층간절연막상에 비트라인콘택을 정의하는 라인형 마스크를 형성하는 단계, 상기 라인형 마스크를 식각마스크로 상기 제2 층간절연막을 식각하여 상기 플러그를 노출시키는 라인형 비트라인콘택홀을 형성하는 단계, 상기 라인형 비트라인콘택홀의 측벽에 스페이서를 형성하는 단계, 및 상기 라인형 비트라인콘택홀에 비트라인을 매립시키는 단계를 포함한다.

Description

매립형 비트라인의 제조 방법{Method for fabricating buried type bitline}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 비트라인의 제조 방법에 관한 것이다.
DRAM 장치는 다수의 메모리 셀이 X, Y 방향으로 규칙적으로 배열되는 셀어레이 영역과 셀어레이 영역의 주변에 형성되어 메모리 셀들을 제어하기 위한 주변 회로 영역으로 구성된다. 각각의 메모리 셀은 워드라인으로 불리는 행 방향 신호선과 비트라인으로 불리는 열 방향 신호선의 쌍방을 선택함으로써 선택할 수 있다. 이러한 DRAM 장치가 고집적화됨에 따라 단위 메모리 셀의 면적 축소가 필연적으로 수반되며, 이에 따라 캐패시터의 용량을 확보하는 것이 매우 중요한 문제가 되고 있다.
캐패시터의 용량을 확보하기 위해서는 유전체층의 두께를 줄이거나, 유전율이 높은 물질을 유전막으로 사용하거나, 스토리지 전극의 면적을 늘리는 방법 등 여러 가지가 있다. 특히, 캐패시터의 용량을 증대시키기 위하여 초기의 평면 셀 캐패시터 구조에서 스택(stack) 또는 트렌치(trench) 캐패시터 구조로 변화되고 있으며, 스택 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(fin)형 캐패시터와 같이 스토리지 전극의 유효 면적을 증대시키기 위한 구조로 기술 변화가 이루어져오고 있다.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 비트라인 형성 이전에캐패시터가 형성되는 CUB(Capacitor Under Bitline) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bitline) 구조로 변경되었다.
COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정의 마진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 캐패시터의 용량을 증대시키는데 우수한 장점을 갖는다. 즉, COB구조는 캐패시터가 비트라인의 상부에 형성되므로, 스토리지 전극의 크기(size)를 리소그라피 공정의 한계까지 최대화시킬 수 있으므로 큰 용량의 캐패시턴스를 확보할 수 있다.
도 1은 종래기술에 따른 반도체소자의 레이아웃도이다.
도 1을 참조하면, 워드라인(WL)이 일방향으로 다수개 배열되고, 워드라인(WL) 사이에 비트라인 및 스토리지노드와 콘택될 폴리실리콘플러그(PP)가 다수 형성되며, 폴리실리콘플러그(PP) 중에서 비트라인과 콘택될 폴리실리콘플러그(PP)를 노출시키는 홀형 비트라인콘택홀(HBLC)을 통해 연결된 비트라인(BL)이 타방향으로 배열된다. 도시되지 않았지만, 워드라인(WL)의 양측벽에 스페이서가 형성될 수 있다.
도 2a는 도 1의 A-A'선에 따른 단면도이고, 도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 2a를 참조하면, 반도체기판(11)상에 게이트산화막(12), 게이트전극(13) 및 하드마스크(14)의 순서로 적층된 워드라인이 형성되고, 워드라인의 양측벽에 스페이서(15)가 형성되며, 워드라인 사이의 반도체기판(11)에 폴리실리콘플러그(16)가 연결되며, 폴리실리콘플러그(16)가 형성되지 않은 워드라인들 사이는 제1 층간절연막(ILD, 17)이 채워져 있다. 여기서, 폴리실리콘플러그(16)와 제1 층간절연막(17)은 워드라인 표면을 노출시키면서 평탄화되어 있다.
그리고, 제1 층간절연막(17)과 폴리실리콘플러그(16)를 포함한 전면에 제2 층간절연막(18)이 형성되고, 제2 층간절연막(18)을 관통하는 홀형 비트라인콘택홀(19)을 통해 비트라인이 폴리실리콘플러그(16)에 연결된다. 여기서, 비트라인은 비트라인배선막(20)과 캡핑막(21)의 적층구조물이며, 워드라인과 교차하는 방향으로 형성된다.
그리고, 비트라인을 포함한 전면에 제3 층간절연막(22)이 형성된다.
도 2b를 참조하면, 반도체기판(11)상에 폴리실리콘플러그(16)가 형성되고, 폴리실리콘플러그(16)를 제1 층간절연막(17)이 평탄화된 표면을 갖고 절연시키고 있으며, 제1 층간절연막(17)상에 평탄화된 표면을 갖고 제2 층간절연막(18)이 형성된다.
그리고, 제2 층간절연막(18)을 관통하는 홀형 비트라인콘택홀(19)을 통해 하나의 비트라인이 폴리실리콘플러그(16)에 연결되며, 폴리실리콘플러그(16)에 연결되지 않은 이웃한 다른 하나의 비트라인도 제2 층간절연막(18)상에 형성된다. 여기서, 비트라인은 비트라인배선막(20)과 비트라인배선막(20)을 보호하는 캡핑막(21)의 적층구조물이다.
그리고, 두 비트라인 사이를 채우는 제3 층간절연막(22)이 제2 층간절연막(22)상에 형성된다.
전술한 종래기술에서는 하부의 폴리실리콘플러그(16)와 비트라인을 연결하기 위해 홀형 비트라인콘택홀(19)을 형성하고 있으며, 비트라인 형성시 비트라인배선막(20)을 보호하기 위한 캡핑막(21)을 도입하고 있다.
따라서, 캡핑막(21)의 두께는 이후 스토리지노드콘택 식각과정에서의 마진을 고려해 충분한 두께를 확보하여야 한다.
그러나, 소자의 집적도가 증가함에 따라 비트라인간 공간이 감소하게 되고, 이에 따라 비트라인 사이에 증착되는 제3 층간절연막(22)의 종횡비(aspect ratio)를 증가시켜 보이드(void; v)를 발생시키는 문제가 있다.
또한, 비트라인의 식각과정을 용이하게 진행하기 위해서는 캡핑막의 두께 조절이 요구되는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 비트라인간 층간절연막 증착시 보이드가 발생되는 것을 억제하는데 적합한 비트라인의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 레이아웃도,
도 2a는 도 1의 A-A'선에 따른 단면도,
도 2b는 도 1의 B-B'선에 따른 단면도,
도 3은 본 발명의 실시예에 따른 반도체소자의 레이아웃도,
도 4a 내지 도 4e는 도 3의 Ⅰ-Ⅰ'선에 따른 공정 단면도,
도 5a 내지 도 5d는 도 3의 Ⅰ-Ⅰ'선에 따른 레이아웃 공정도,
도 6은 도 3의 Π-Π'선에 따른 단면도,
*도면의 주요 부분에 대한 부호의 설명
WL : 워드라인
BL : 비트라인
NSS : 질화막스페이서
WLS : 워드라인스페이서
LBLC : 라인형 비트라인콘택홀
PP : 폴리실리콘플러그
상기 목적을 달성하기 위한 본 발명의 비트라인의 제조 방법은 반도체기판상에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막을 관통하여 상기 반도체기판에 연결되는 플러그를 형성하는 단계, 상기 제1 층간절연막상에 제2 층간절연막을 형성하는 단계, 상기 제2 층간절연막상에 비트라인콘택을 정의하는 라인형 마스크를 형성하는 단계, 상기 라인형 마스크를 식각마스크로 상기 제2 층간절연막을 식각하여 상기 플러그를 노출시키는 라인형 비트라인콘택홀을 형성하는 단계, 상기 라인형 비트라인콘택홀의 측벽에 스페이서를 형성하는 단계, 및 상기 라인형 비트라인콘택홀에 비트라인을 매립시키는 단계를 포함함을 특징으로 하며, 상기 비트라인을 매립시키는 단계는 상기 라인형 비트라인콘택홀을 포함한 전면에 비트라인배선막을 증착하는 단계, 및 에치백 또는 화학적기계적연마를 통해 상기 라인형 비트라인콘택홀내에 상기 비트라인배선막으로 된 비트라인을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체소자의 레이아웃도이다.
도 3에 도시된 바와 같이, 워드라인(WL)이 일방향으로 다수개 배열되고, 워드라인(WL) 사이에 비트라인 및 스토리지노드와 콘택될 폴리실리콘플러그(PP)가 다수 형성되며, 폴리실리콘플러그(PP) 중에서 비트라인(BL)과 콘택될 폴리실리콘플러그(PP)를 노출시키는 라인형 비트라인콘택홀(LBLC)이 형성되고, 라인형 비트라인콘택홀(LBLC)의 측벽에 질화막스페이서(nitride sidewall spacer; NSS)가 형성되며, 질화막스페이서(NSS)가 형성된 라인형 비트라인콘택홀(LBLC)에 비트라인(BL)이 매립된다.
그리고, 워드라인(WL)도 측벽에 워드라인스페이서(WLS)가 형성된다.
도 4a 내지 도 4e는 도 3의 Ⅰ-Ⅰ'선에 따른 공정 단면도이고, 도 5a 내지 도 5d는 도 3의 Ⅰ-Ⅰ'선에 따른 레이아웃도이다.
도 4a 및 도 5a에 도시된 바와 같이, 반도체기판(31)상에 게이트산화막(32), 게이트전극(33) 및 하드마스크(34)의 순서로 적층된 워드라인(WL)을 형성한다.
여기서, 워드라인(WL)을 형성하는 방법은, 먼저 게이트산화막(32), 게이트전극(33)용 도전막 및 하드마스크(34)를 차례로 증착한 후, 하드마스크(34)상에 포토레지스트를 도포하고 노광 및 현상을 통해 게이트라인을 정의하는 마스크를 형성한다. 다음으로, 마스크를 식각마스크로 하여 하드마스크(34)를 먼저 식각한 후 마스크를 제거하고, 식각처리된 하드마스크(34)를 식각마스크로 게이트전극(33)용 도전막과 게이트산화막(32)을 식각하여 워드라인을 형성한다.
한편, 하드마스크(34)는 질화막을 이용한다.
다음으로, 워드라인의 양측벽에 접하는 스페이서(35)를 형성한 후, 스페이서(35)를 포함한 전면에 제1 층간절연막(ILD, 36)을 형성한다.
다음에, 반도체기판(31)에 연결되는 폴리실리콘 플러그(37)를 형성한다. 도면에 도시되지 않았지만, 폴리실리콘플러그(37)를 형성하는 방법은, 먼저 제1 층간절연막(36)상에 콘택플러그를 정의하는 콘택마스크를 형성한 후, 이 콘택마스크를 식각마스크로 하여 제1 층간절연막(36)을 식각하므로써 워드라인 사이의 반도체기판(31)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택마스크를 제거한 후, 콘택홀을 포함한 전면에 폴리실리콘막을 증착한다. 그리고, 하드마스크(34)의 표면이 드러날때까지 화학적기계적연마(CMP)를 이용한 평탄화 공정을 수행하여 폴리실리콘 플러그(37)를 형성한다. 여기서, 폴리실리콘 플러그(37)는 후속 비트라인이 콘택될 콘택플러그 및 스토리지노드콘택이 콘택될 콘택플러그로서, 도 5a에서 알수 있듯이, 비트라인이 콘택될 폴리실리콘플러그가 스토리지노드가 콘택될 폴리실리콘플러그보다 면적이 넓다.
도 4b 및 도 5b에 도시된 바와 같이, 폴리실리콘 플러그(37)가 형성된 반도체기판(31)의 전면에 제2 층간절연막(38)을 형성한 후, 제2 층간절연막(38)상에 비트라인콘택을 정의하는 콘택마스크(39)를 형성한다.
그리고, 콘택마스크(39)를 식각마스크로 하여 제2 층간절연막(38)을 식각하여 비트라인이 콘택될 폴리실리콘 플러그(37)를 노출시키는 비트라인콘택홀(40)을 형성한다.
이때, 비트라인콘택홀(40)은 도 5b에 도시된 바와 같이, 라인형 패턴이다.
도 4c 및 도 5c에 도시된 바와 같이, 비트라인콘택을 정의하는 콘택마스크(39)를 제거하고, 노출된 폴리실리콘 플러그(37)를 포함한 전면에 질화막을 증착한 후, 에치백하여 비트라인콘택홀(40)의 측벽에 질화막스페이서(41)를 형성한다.
여기서, 질화막스페이서(41)는 비트라인간 절연을 이루기 위한 것이며, 아울러 후속 스토리지노드콘택을 형성하기 위한 식각시 비트라인이 드러나는 것을 방지하기 위한 배리어막 역할도 수행한다.
도 4d 및 도 5d에 도시된 바와 같이, 질화막스페이서(41)가 형성된 비트라인콘택홀(40)을 포함한 전면에 비트라인을 이루는 배선막, 비트라인배선막을 증착한다. 그리고, 에치백 또는 화학적기계적연하여 비트라인콘택홀(40)내에만 비트라인(BL, 42)을 형성한다.
후속 공정으로, 도 4e에 도시된 바와 같이, 비트라인(42)을 포함한 전면에 제3 층간절연막(43)을 증착한다.
도 6은 도 3의 Π-Π'선에 따른 단면도이다.
도 6에 도시된 바와 같이, 반도체기판(31)상에 폴리실리콘플러그(37)가 형성되고, 폴리실리콘플러그(37)를 제1 층간절연막(36)이 평탄화된 표면을 갖고 절연시키고 있으며, 제1 층간절연막(36)상에 평탄화된 표면을 갖고 제2 층간절연막(38)이 형성된다.
그리고, 제2 층간절연막(38)을 관통하는 라인형 비트라인콘택홀(40)에 비트라인(42)이 매립되어 있고, 폴리실리콘플러그(37)에 연결되지 않은 이웃한 다른 비트라인(42)도 제2 층간절연막(38)을 관통하는 라인형 비트라인콘택홀(40)에 매립되어 있다.
그리고, 비트라인콘택홀(40)의 측벽에는 질화막스페이서(41)가 형성되어 있고, 비트라인 사이를 채우는 제3 층간절연막(43)이 제2 층간절연막(38)상에 형성된다.
전술한 실시예에 의하면, 비트라인(42) 형성시 제2 층간절연막(38)을 라인형 패턴으로 식각하여 라인형 비트라인콘택홀(40)을 형성한 후, 이 라인형 비트라인콘택홀(40)에 비트라인(42)을 매립시켜 평탄화시키므로써 고집적화되더라도 후속 제3 층간절연막(43) 증착시 보이드가 발생되는 것을 원천적으로 방지한다.
그리고, 화학적기계적연마 또는 에치백을 통해 매립형(buried type) 비트라인을 형성하므로 포토리소그래피 공정을 생략하고, 이에 따라 캡핑막을 도입할 필요가 없다. 결국, 캡핑막의 두께 조절도 필요없다.
한편, 전술한 실시예에서는 비트라인에 연결되는 플러그 물질로 폴리실리콘을 이용하였으나, 텅스텐과 같은 금속막을 이용할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 비트라인을 매립시켜 형성하므로써 층간절연막 형성시 공간 감소에 의한 보이드 발생을 억제할 수 있는 효과가 있다.
또한, 화학적기계적연마 또는 에치백을 통해 비트라인을 형성하므로써 포토리소그래피 공정을 생략함과 동시에 캡핑막을 도입할 필요가 없어 제조 공정을 단순화시킬 수 있는 효과가 있다.

Claims (3)

  1. 반도체기판상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 관통하여 상기 반도체기판에 연결되는 플러그를 형성하는 단계;
    상기 제1 층간절연막상에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막상에 비트라인콘택을 정의하는 라인형 마스크를 형성하는 단계;
    상기 라인형 마스크를 식각마스크로 상기 제2 층간절연막을 식각하여 상기 플러그를 노출시키는 라인형 비트라인콘택홀을 형성하는 단계;
    상기 라인형 비트라인콘택홀의 측벽에 스페이서를 형성하는 단계; 및
    상기 라인형 비트라인콘택홀에 비트라인을 매립시키는 단계
    를 포함함을 특징으로 하는 비트라인의 제조 방법.
  2. 제1항에 있어서,
    제1항에 있어서,
    상기 비트라인을 매립시키는 단계는,
    상기 라인형 비트라인콘택홀을 포함한 전면에 비트라인배선막을 증착하는 단계; 및
    에치백 또는 화학적기계적연마를 통해 상기 라인형 비트라인콘택홀내에 상기 비트라인배선막으로 된 비트라인을 형성하는 단계
    를 포함함을 특징으로 하는 비트라인의 제조 방법.
  3. 제1항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 라인형 비트라인콘택홀을 포함한 전면에 질화막을 증착하는 단계;
    에치백을 통해 상기 라인형 비트라인콘택홀의 측벽에 상기 질화막으로 된 스페이서를 형성하는 단계
    를 포함함을 특징으로 하는 비트라인의 제조 방법.
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