KR100605505B1 - 버퍼막 패턴을 갖는 반도체 장치들 및 그들의 형성방법들 - Google Patents
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Abstract
버퍼막 패턴을 갖는 반도체 장치들 및 그들의 형성방법들을 제공한다. 이 장치들 및 그의 형성방법들은 반도체 기판의 상부에 비트라인 패턴 및 콘택홀이 차례로 배치된 경우 콘택홀이 비트라인 패턴을 노출시키는 동안 미스 얼라인에 대한 공정 마진을 확보할 수 있는 방안을 제시해준다. 이를 위해서, 매립 층간절연막을 갖는 반도체 기판의 상부에 적어도 두 개의 비트라인 패턴들이 배치된다. 상기 비트라인 패턴들의 각각은 차례로 적층된 비트라인 및 비트라인 캐핑막 패턴으로 구비된다. 상기 비트라인 패턴들 중 하나를 버퍼막 패턴으로 컨포멀하게 덮고, 그 나머지의 측벽들을 비트라인 스페이서들로 각각 덮는다. 상기 버퍼막 패턴 및 비트라인 스페이서들을 갖는 반도체 기판 상에 평탄화 층간절연막이 배치된다. 그리고, 상기 평탄화 층간절연막 및 버퍼막 패턴과 함께 비트라인 캐핑막 패턴을 차례로 지나서 비트라인 상에 비트라인 콘택홀이 배치된다. 이를 통해서, 상기 반도체 장치는 버퍼막 패턴을 사용하여 미스 얼라인 발생때문에 콘택홀을 통한 비트라인 패턴 및 인접 패턴의 전기적 쇼트를 방지해서 그 장치의 전기적 특성을 향상시킬 수 있다.
버퍼막 패턴, 비트라인, 층간절연막, 콘택홀, 전기적 쇼트.
Description
도 1 은 본 발명에 따른 반도체 장치를 보여주는 배치도.
도 2 및 도 3 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 일 실시예 및 다른 실시예에 따른 반도체 장치들을 보여주는 단면도들.
도 4 내지 도 9 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명해주는 단면도들.
도 10 내지 도 12 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 다른 실시예에 따른 반도체 장치의 형성방법을 설명해주는 단면도들.
본 발명은 반도체 장치들 및 그들의 형성방법들에 관한 것으로서, 상세하게는 버퍼막 패턴을 갖는 반도체 장치들 및 그들의 형성방법들에 관한 것이다.
최근에, 반도체 장치는 고집적화 및 고속화를 추구하기 위해서 설계 도면에 대한 반도체 제조 공정의 패턴 충실도를 높이는 공정 기술들이 적용되고 있다. 이는 고집적화 및 고속화를 선호하기 이전과 다르게 패턴 충실도를 증가시켜서 반도 체 장치의 시장을 조기에 선점할 수 있다는 의미로 해석될 수 있다. 이를 위해서, 상기 반도체 장치는 다수 개의 배선들을 갖는 어레이 블럭(Array Block) 및 그 블럭 밖의 다른 배선들을 사용해서 제조되어질 수 있다.
그러나, 상기 어레이 블럭 내 배선들 및 어레이 블럭 밖의 다른 배선들은 각각이 콘택홀들을 통해서 또 다른 배선들에 연결된다. 상기 콘택홀들은 하나 이상의 층간절연막들에 포토 및 식각 공정들을 수행해서 어레이 블럭 내 배선들 및 어레이 블럭 밖의 다른 배선들 상에 동시에 배치될 수 있다. 이때에, 상기 콘택홀들의 일부는 포토 공정의 미스 얼라인(Mis-alignment) 발생으로 배선들로부터 이탈될 수 있다. 더불어서, 상기 식각 공정은 포토 공정의 미스 얼라인을 바탕으로 반도체 장치의 전기적 특성을 열악하게 한다. 또한, 상기 포토 공정은 반도체 장치의 디자인 룰이 축소되어짐에 따라서 미스 얼라인을 정교하게 컨트롤하지 못하여 반도체 제조 공정의 걸림돌이 될수 있다. 따라서, 상기 콘택홀들은 포토 공정의 미스 얼라인을 치유할 수 있는 반도체 제조 공정의 공정적인 대안이 적용되어서 배선들 상에 형성하는 것이 필요하다.
한편, " 디램을 위한 콘택 개구부들을 형성하는 방법(Method of Fabricating Contact Openings For Dynamic Random-Access Memory)" 이 미국특허공보 제 6,121,085 호(U.S PATENT No. US 6,121,085)에 치아 웬 리앙(Chia-Wen Liang) 등에의해 개시된 바 있다.
상기 미국특허공보 제 6,121,085 호에 따르면, 상기 방법은 반도체 기판 상에 트랜지스터들, 제 1 산화막 및 비트라인들을 차례로 형성하는 것을 포함한다. 상기 제 1 산화막은 트랜지스터들 및 비트라인들을 절연한다. 상기 비트라인들을 덮는 제 2 산화막을 형성하고, 상기 제 2 산화막 상에 초기 개구부들을 갖는 실딩 막(Shielding Layer)을 형성한다. 상기 초기 개구부(Initial Opening)들은 트랜지스터들 사이 및 비트라인들 사이에 동시에 위치하도록 형성한다. 상기 초기 개구부들의 측벽에 측벽 스페이서(Sidewall Spacer)들을 각각 형성하고, 상기 측벽 스페이서들 및 상기 실딩 막을 식각 마스크로 사용해서 제 2 및 제 1 산화막에 식각 공정을 수행하여 콘택 개구부(Contact Opening)들을 형성한다. 상기 콘택 개구부들의 각각은 직경이 초기 개구부보다 작아서 비트라인들 및 트랜지스터들을 노출시키지 않는다.
상기 방법에 따르면, 상기 비트라인들 및 트랜지스터들을 노출시키지 않는 것은 초기 개구부의 직경, 비트라인들 사이에 초기 개구부의 얼라인 정도에 의존한다. 따라서, 상기 방법은 반도체 제조 공정의 공정 상황이 변화하면 반도체 기판의 일부 영역의 콘택 개구부를 통해서 비트라인 및 트랜지스터를 노출시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 비트라인 배선에 위치하는 비트라인 콘택홀의 미스 얼라인에 대한 공정 마진을 확보하는데 적합한 버퍼막 패턴을 갖는 반도체 장치들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 비트라인 콘택홀을 비트라인 배선에 위치시키는 동안 비트라인 콘택홀의 미스 얼라인에 대한 공정 마진을 확보할 수 있는 버퍼막 패턴을 갖는 반도체 장치들의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 해결하기 위해서, 본 발명은 버퍼막 패턴을 갖는 반도체 장치들 및 그들의 형성방법들을 제공한다.
이 장치들의 일 실시예는 매립 층간절연막을 갖는 반도체 기판의 상부에 배치된 적어도 두 개의 비트라인 패턴들을 포함한다. 상기 비트라인 패턴들의 각각은 차례로 적층된 비트라인 및 비트라인 캐핑막 패턴으로 구비된다. 상기 비트라인 패턴들 중 하나를 버퍼막 패턴으로 컨포멀하게 덮고, 그 나머지의 측벽들을 비트라인 스페이서들로 각각 덮는다. 그리고, 상기 버퍼막 패턴 및 비트라인 스페이서들을 갖는 반도체 기판 상에 평탄화 층간절연막이 배치된다. 상기 평탄화 층간절연막 및 버퍼막 패턴과 함께 비트라인 캐핑막 패턴을 차례로 지나서 비트라인 상에 비트라인 콘택홀이 배치된다.
상기 장치들의 다른 실시예는 매립 층간절연막을 갖는 반도체 기판의 상부에 적어도 두 개의 비트라인 패턴들을 포함한다. 상기 비트라인 패턴들의 각각은 차례로 적층된 비트라인 및 비트라인 캐핑막 패턴으로 구비된다. 상기 비트라인 패턴들 중 하나를 버퍼막 패턴으로 컨포멀하게 덮고, 그 나머지의 측벽들을 비트라인 스페이서들로 각각 덮는다. 상기 버퍼막 패턴 및 상기 비트라인 스페이서들을 갖는 반도체 기판 상에 평탄화 층간절연막이 배치된다. 상기 평탄화 층간절연막 및 버퍼막 패턴과 함께 비트라인 캐핑막 패턴을 차례로 지나서 비트라인 상에 비트라인 콘택홀이 배치된다. 상기 비트라인 콘택홀을 채우는 스터드 랜딩 패드 및 상기 평탄화 층간절연막 상에 스터드 랜딩 패드와 접촉하는 스터드 패드가 배치된다. 상기 스터 드 패드를 덮고 동시에 평탄화 층간절연막 상에 위치하는 보호 층간절연막이 배치된다. 상기 보호 층간절연막을 지나서 스터드 패드를 노출시키는 스터드 콘택홀이 배치된다.
이 장치들의 형성방법들의 일 실시예는 반도체 기판의 상부에 매립 층간절연막을 형성하는 것을 포함한다. 상기 매립 층간절연막 상에 적어도 두 개의 비트라인 패턴들을 형성하는데, 상기 비트라인 패턴들의 각각은 차례로 적층된 비트라인 및 비트라인 캐핑막 패턴을 사용해서 형성한다. 그리고, 상기 비트라인 패턴들 중 하나를 컨포멀하게 덮는 버퍼막 패턴과 그 나머지의 측벽들을 각각 덮는 비트라인 스페이서들을 동시에 형성한다. 상기 비트라인 패턴들 및 매립 층간절연막을 덮는 평탄화 층간절연막을 형성한다. 상기 평탄화 층간절연막 및 버퍼막 패턴과 함께 비트라인 캐핑막 패턴을 차례로 관통해서 비트라인을 노출시키는 비트라인 콘택홀을 형성한다.
이 장치들의 형성방법들의 다른 실시예는 반도체 기판의 상부에 매립 층간절연막을 형성하는 것을 포함한다. 상기 매립 층간절연막 상에 적어도 두 개의 비트라인 패턴들을 형성하는데, 상기 비트라인 패턴들의 각각은 차례로 적층된 비트라인 및 비트라인 캐핑막 패턴을 사용해서 형성한다. 상기 비트라인 패턴들 중 하나를 컨포멀하게 덮는 버퍼막 패턴과 그 나머지의 측벽들을 각각 덮는 비트라인 스페이서들을 동시에 형성한다. 상기 비트라인 패턴들 및 매립 층간절연막을 덮는 평탄화 층간절연막을 형성한다. 그리고, 상기 평탄화 층간절연막 및 버퍼막 패턴과 함께 비트라인 캐핑막 패턴을 차례로 관통해서 비트라인을 노출시키는 비트라인 콘택 홀을 형성한다. 계속해서, 상기 비트라인 콘택홀을 채우는 스터드 랜딩 패드를 형성한다. 상기 평탄화 층간절연막 상에 배치되어서 스터드 랜딩 패드와 접촉하는 스터드 패드를 형성한다. 상기 스터드 패드 및 평탄화 층간절연막을 덮는 보호 층간절연막을 형성한다. 상기 보호 층간절연막을 관통해서 스터드 패드를 노출시키는 스터드 콘택홀을 형성한다.
본 발명에 따른 버퍼막 패턴을 갖는 반도체 장치는 도 1 내지 도 3 을 참조해서 상세하게 설명하기로 한다. 도 1 내지 도 3 은 동일 부재에 대해서 동일한 참조 부호를 갖는다.
도 1 은 본 발명에 따른 반도체 장치를 보여주는 배치도이고, 도 2 및 도 3 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 일 실시예 및 다른 실시예에 따른 반도체 장치들을 보여주는 단면도들이다.
도 1 내지 도 3 을 참조하면, 반도체 기판(10)에 트랜치 절연막(20)을 배치해서 활성 영역(25)들을 고립시킨다. 상기 활성 영역(25)을 가로질러서 달리는 적어도 두 개의 게이트 패턴(40)들이 각각 배치되는데, 상기 게이트 패턴(40)들의 각각은 차례로 적층된 게이트(34) 및 게이트 캐핑막 패턴(38)으로 구비될 수 있다. 상기 게이트 캐핑막 패턴(38)은 트랜치 절연막(20)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 게이트 캐핑막 패턴(38)은 질화막(Si3N4)일 수 있다. 상기 게이트(34)는 N+ 형으로 도핑된 폴리실리콘막이거나 N+ 형으로 도핑된 폴리실리콘막 및 텅스텐 실리사이드막(WSi)이 차례로 적층되어서 구비될 수 있다. 상기 게이 트 패턴(40)들의 측벽에 게이트 스페이서들이 각각 배치될 수도 있다.
상기 게이트 패턴(40)들 사이를 충분히 채워서 반도체 기판(10) 상을 덮는 매립 층간절연막(50)이 배치된다. 상기 매립 층간절연막(50) 상에 게이트 패턴(40)과 동일 개수의 비트라인 패턴(70)들이 배치되는데, 상기 비트라인 패턴(70)들은 각각이 게이트 패턴(40)들의 상부에 위치하도록 배치된다. 상기 비트라인 패턴(70)들의 각각은 차례로 적층된 비트라인(64) 및 비트라인 캐핑막 패턴(68)으로 구비될 수 있다. 상기 비트라인 캐핑막 패턴(68)은 매립 층간절연막(50)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 비트라인 캐핑막 패턴(68)은 질화막(Si3N4)일 수 있다. 상기 비트라인(64)은 N+ 형으로 도핑된 폴리실리콘막이거나 N+ 형으로 도핑된 폴리실리콘막 및 텅스텐 실리사이드막(WSi)이 차례로 적층되어서 구비될 수 있다. 또한, 상기 비트라인(64)은 텅스텐 막(W)일 수도 있다. 상기 매립 층간절연막(50)은 트랜치 절연막(20)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 매립 층간절연막(50)은 BPSG 막일 수 있다.
상기 비트라인 패턴(70)들 중 하나를 버퍼막 패턴(84)으로 컨포멀하게 덮고, 나머지의 비트라인 패턴(70)의 측벽들에 비트라인 스페이서(86)들이 각각 배치된다. 상기 버퍼막 패턴(84)은 도 1 과 같이 비트라인 패턴(70)들 중 하나의 상면 및 측벽들을 감싸도록 형성된다. 상기 매립 층간절연막(50)은 버퍼막 패턴(84)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 버퍼막 패턴(84) 및 비트라인 스페이서(86)들을 갖는 반도체 기판 상에 평탄화 층간절연막(110)이 덮인다. 상기 평탄화 층간절연막(110)은 매립 층간절연막(50)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 평탄화 층간절연막(110)은 BPSG 막일 수 있고 또는 HDP(High Density Plasma) 막일 수도 있다. 상기 비트라인 스페이서(86)들 및 버퍼막 패턴(84)은 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 비트라인 스페이서(86)들 및 버퍼막 패턴(84)은 질화막(Si3N4)일 수 있다.
상기 버퍼막 패턴(64)으로 덮인 비트라인 패턴(70)에 비트라인 콘택홀(115)이 배치되는데, 상기 비트라인 콘택홀(115)은 평탄화 층간절연막(110) 및 버퍼막 패턴(84)과 함께 비트라인 캐핑막 패턴(68)을 차례로 지나서 비트라인(64)을 노출시킨다. 상기 비트라인 콘택홀(115)을 채우는 랜딩 패드(120)가 배치되고, 상기 평탄화 층간절연막(110) 상에 비트라인 패턴(70)들과 동일 개수의 배선막 패턴(150)들이 배치된다. 상기 배선막 패턴(150)들은 각각이 비트라인 패턴(70)들의 상부에 위치하고, 상기 배선막 패턴(150)들 중 하나는 랜딩 패드(120)와 접촉해서 버퍼막 패턴(84)으로 덮인 비트라인(64)과 전기적으로 접속한다. 상기 랜딩 패드(120)는 하나 이상의 금속막들을 포함할 수 있고, 상기 배선막 패턴(150)들은 알루미늄(Al) 막을 포함할 수 있다.
상기 배선막 패턴(150) 및 비트라인 패턴(70) 사이의 크기가 평탄화 층간절연막(110)의 두께보다 큰 경우, 본 발명에 따른 반도체 장치는 도 3 의 다른 실시예를 통해서 구현될 수 있다. 상기 다른 실시예는 도 2 와 동일하게 적어도 두 개의 게이트 패턴(40)들, 비트라인 패턴(70)들, 버퍼막 패턴(84), 비트라인 스페이서(86)들을 포함한다. 상기 게이트 패턴(40)들 및 비트라인 패턴(70)들은 매 립 층간절연막(50)으로 서로 절연된다. 상기 비트라인 패턴(70)들은 게이트 패턴(40)들과 동일 개수로 매립 층간절연막(50) 상에 배치된다. 상기 버퍼막 패턴(84)은 비트라인 패턴(70)들 중 하나를 덮고, 나머지의 비트라인 패턴(70)의 측벽들은 비트라인 스페이서(86)들로 덮인다. 상기 비트라인 스페이서(86)들은 상기 버퍼막 패턴(84)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 비트라인 스페이서(86)들 및 버퍼막 패턴(84)은 질화막일 수 있다. 상기 비트라인 스페이서(86)들 및 버퍼막 패턴(84)을 갖는 반도체 기판 상에 평탄화 층간절연막(110)이 덮인다. 상기 평탄화 층간절연막(110)은 매립 층간절연막(50)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 매립 층간절연막(50)은 버퍼막 패턴(84)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 매립 층간절연막(50)은 BPSG 막일 수 있다. 상기 비트라인 패턴(70)들의 각각은 차례로 적층된 비트라인(64) 및 비트라인 캐핑막 패턴(68)으로 구비되고, 상기 게이트 패턴(40)들의 각각은 차례로 적층된 게이트(34) 및 게이트 캐핑막 패턴(38)으로 구비되는 것이 바람직하다.
다음으로, 상기 평탄화 층간절연막(110) 및 버퍼막 패턴(84)과 함께 비트라인 캐핑막 패턴(68)을 차례로 지나는 비트라인 콘택홀(115)이 비트라인(64) 상에 배치된다. 상기 비트라인 콘택홀(115)에 스터드 랜딩 패드(122)를 채우고, 상기 스터드 랜딩 패드(122)와 접촉하는 스터드 패드(125)가 평탄화 층간절연막(110) 상에 배치된다. 상기 스터드 패드(125) 및 스터드 랜딩 패드(122)는 N+ 형으로 도핑된 폴리실리콘막일 수 있다.
계속해서, 상기 스터드 패드(125)를 덮는 보호 층간절연막(130)이 평탄화 층간 절연막(110) 상에 배치되고, 상기 보호 층간절연막(130)을 지나서 스터드 패드(125)를 노출시키는 스터드 콘택홀(135)이 스터드 패드(125) 상에 배치된다. 상기 보호 층간절연막(130)은 평탄화 층간절연막(110)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 보호 층간절연막(130)은 BPSG 막일 수 있다.
그리고, 상기 스터드 콘택홀(135)을 채우는 스터드 콘택홀 패드(140)가 배치된다. 상기 보호 층간절연막(130) 상에 배선막 패턴(150)들이 배치되는데, 상기 배선막 패턴(150)들은 각각이 비트라인 패턴(70)들의 상부에 위치된다. 또한, 상기 배선막 패턴(150)들 중 하나는 스터드 콘택홀 패드(140)와 접촉해서 버퍼막 패턴(84)으로 덮인 비트라인(68)과 전기적으로 접속한다. 상기 스터드 콘택홀 패드(140)는 하나 이상의 금속막들을 포함할 수 있고, 상기 배선막 패턴(150)들은 알루미늄(Al) 막을 포함할 수 있다.
이제, 본 발명에 따른 버퍼막 패턴을 갖는 반도체 장치들의 형성방법들을 설명하기로 한다.
도 4 내지 도 9 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 1, 도 4 및 도 5 를 참조하면, 반도체 기판(10)에 트랜치 절연막(20)을 형성해서 활성영역(25)들을 고립시킨다. 상기 활성영역(25)들을 가로질러서 달리는 적어도 두 개의 게이트 패턴(40)들을 각각 형성한다. 상기 게이트 패턴(40)들의 각각은 차례로 적층된 게이트(34) 및 게이트 캐핑막 패턴(38)을 사용해서 형성할 수 있다. 상기 게이트 캐핑막 패턴(38)은 트랜치 절연막(20)과 다른 식각률을 갖는 절연막을 사용해서 형성하는것이 바람직하다. 상기 게이트 캐핑막 패턴(38)은 질화막(Si3N4)을 사용해서 형성할 수 있다. 상기 게이트(34)는 N+ 형으로 도핑된 폴리실리콘막을 사용해서 형성하거나 차례로 적층된 N+ 형으로 도핑된 폴리실리콘막 및 텅스텐 실리사이드막(WSi)을 사용해서 형성할 수 있다. 상기 게이트 패턴(40)들의 측벽에 게이트 스페이서들이 형성될 수도 있다.
상기 게이트 패턴(40)들을 덮는 매립 층간절연막(50)을 반도체 기판(10) 상에 형성한다. 그리고, 상기 게이트 패턴(40)들과 동일 개수의 비트라인 패턴(70)들을 매립 층간절연막(50) 상에 형성한다. 상기 비트라인 패턴(70)들은 각각이 게이트 패턴(40)들의 상부에 위치하도록 형성한다. 상기 비트라인 패턴(70)들의 각각은 차례로 적층된 비트라인(64) 및 비트라인 캐핑막 패턴(68)을 사용해서 형성할 수 있다. 상기 비트라인 캐핑막 패턴(68)은 매립 층간절연막(50)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 비트라인 캐핑막 패턴(68)은 질화막(Si3N4)을 사용해서 형성할 수 있다. 상기 비트라인(64)은 N+ 형으로 도핑된 폴리실리콘막이거나 차례로 적층된 N+ 형으로 도핑된 폴리실리콘막 및 텅스텐 실리사이드막(WSi)을 사용해서 형성할 수 있다. 또한, 상기 비트라인(64)은 텅스텐 막(W)을 사용해서 형성할 수도 있다. 상기 매립 층간절연막(50)은 트랜치 절연막(20)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 매립 층간절연막(50)은 BPSG 막을 사용해서 형성할 수 있다.
도 1, 도 6 및 도 7 을 사용하면, 상기 비트라인 패턴(70)들을 갖는 반도체 기판 상에 버퍼막(80)을 형성하고, 상기 비트라인 패턴(70)들 중 하나를 덮는 포토레지스트 패턴(90)을 형성한다. 그리고, 상기 포토레지스트 패턴(90)을 식각 마스크로 사용해서 버퍼막(80)에 식각 공정(100)을 수행한다. 상기 버퍼막(80)은 매립 층간절연막(50)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 버퍼막(80)은 질화막을 사용해서 형성할 수 있다.
상기 식각 공정(100)은 매립 층간절연막(50) 상에 버퍼막(80)을 사용해서 버퍼막 패턴(84) 및 비트라인 스페이서(86)들을 형성한다. 이때에, 상기 버퍼막 패턴(84)은 비트라인 패턴(70)들 중 하나를 덮고, 상기 비트라인 스페이서(86)들은 나머지의 비트라인 패턴(70)의 측벽들에 각각 형성된다. 상기 버퍼막 패턴(84)은 도 1 과 같이 비트라인 패턴(70)들 중 하나의 상면 및 측벽들을 감싸도록 형성될 수 있다. 상기 버퍼막 패턴(84) 및 비트라인 스페이서(86)들을 덮는 평탄화 층간절연막(110)을 형성한다. 상기 평탄화 층간절연막(110)은 매립 층간절연막(50)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 평탄화 층간절연막(110)은 BPSG 막을 사용해서 형성하거나 또는 HDP 막을 사용해서 형성할 수 있다.
도 1, 도 8 및 도 9 를 참조하면, 상기 평탄화 층간절연막(110) 및 버퍼막 패턴(84)과 함께 비트라인 캐핑막 패턴(68)을 차례로 관통해서 비트라인(64)을 노출시키는 비트라인 콘택홀(115)을 형성한다. 이때에, 상기 비트라인 콘택홀(115)은 포토 및 식각 공정들을 통해서 형성된다. 상기 비트라인 콘택홀(115)은 포토 공정 동안 비트라인 패턴(70)에 미스 얼라인되어서 비트라인 패턴(70)으로부터 조금 이탈하여도 식각 공정을 통해서 게이트 패턴(40)을 노출시키기가 어렵다. 상기 비트라인 콘택홀(115)이 비트라인 패턴(70)으로부터 조금 이탈하는 것은 비트라인 콘택홀(115) 내 비트라인 패턴(70)의 측벽에 배치한 버퍼막 패턴(84)이 드러날 때까지를 포함할 수 있다. 왜냐하면, 상기 식각 공정은 비트라인 캐핑막 패턴(68) 및 버퍼막 패턴(84)이 질화막인 경우 공정 가스들 및 질화막을 반응시켜서 평탄화 층간절연막(110)을 지나는 비트라인 콘택홀(115)의 하부에 폴리머(Polymer)를 생성할 수 있기 때문이다. 이를 통해서, 상기 비트라인 콘택홀(115)은 평탄화 층간절연막(110)에 수직한 측벽을 가지고 동시에 버퍼막 패턴(84) 및 비트라인 캐핑막 패턴(68)에 그 콘택홀(115)의 중심을 향하는 경사진 측벽을 가질 수 있다. 따라서, 상기 비트라인 콘택홀(115)은 버퍼막 패턴(84)이 없는 경우보다 비트라인 패턴(70)의 측벽에 배치한 버퍼막 패턴(84)의 두께만큼 미스 얼라인에 대한 공정 마진을 더 가질수 있다.
상기 비트라인 콘택홀(115)을 채우는 랜딩 패드(120)를 형성하고, 상기 평탄화 층간절연막(110) 상에 배선막 패턴(150)들을 형성한다. 상기 배선막 패턴(150)들은 각각이 비트라인 패턴(70)들의 상부에 위치하도록 형성한다. 이때에, 상기 배선막 패턴(150)들은 비트라인 패턴(70)들과 동일 개수로 형성하고, 상기 배선막 패턴(150)들 중 하나는 랜딩 패드(120)와 접촉해서 버퍼막 패턴(84)으로 덮인 비트라인(64)과 전기적으로 접속하도록 형성한다. 상기 랜딩 패드(120)는 하나 이상의 금속막들을 포함해서 형성할 수 있고, 상기 배선막 패턴(150)들은 알루미늄(Al) 막을 포함해서 형성할 수 있다.
마지막으로, 상기 배선막 패턴(150) 및 비트라인 패턴(70) 사이의 크기가 평 탄화 층간절연막(110)의 두께보다 큰 경우, 본 발명에 따른 반도체 장치의 형성방법은 도 10 내지 도 12 를 통해서 구현할 수 있다. 도 10 내지 도 12 는 동일 부재에 대해서 도 4 내지 도 9 와 동일한 참조 부호를 갖는다.
도 10 내지 도 12 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 다른 실시예에 따른 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 1, 도 10 및 도 11 을 참조하면, 상기 평탄화 층간절연막(110)을 갖는 반도체 기판을 도 7 과 같이 준비하고, 상기 평탄화 층간절연막(110) 및 버퍼막 패턴(84)과 함께 비트라인 캐핑막 패턴(68)을 차례로 관통해서 비트라인(64)을 노출시키는 비트라인 콘택홀(115)을 형성한다. 그리고, 상기 비트라인 콘택홀(115)을 채우는 스터드 랜딩 패드(122)를 형성한다. 상기 스터드 랜딩 패드(122)는 N+ 형으로 도핑된 폴리실리콘막을 사용해서 형성할 수 있다. 이때에, 상기 비트라인 콘택홀(115)은 포토 및 식각 공정들을 통해서 형성된다. 상기 비트라인 콘택홀(115)은 포토 공정 동안 비트라인 패턴(70)에 미스 얼라인되어서 비트라인 패턴(70)으로부터 조금 이탈하여도 식각 공정을 통해서 게이트 패턴(40)을 노출시키기가 어렵다. 상기 비트라인 콘택홀(115)이 비트라인 패턴(70)으로부터 조금 이탈하는 것은 비트라인 콘택홀(115) 내 비트라인 패턴(70)의 측벽에 배치한 버퍼막 패턴(84)이 드러날 때까지를 포함할 수 있다. 왜냐하면, 상기 식각 공정은 비트라인 캐핑막 패턴(68) 및 버퍼막 패턴(84)이 질화막인 경우 공정 가스들 및 질화막을 반응시켜서 평탄화 층간절연막(110)을 지나는 비트라인 콘택홀(115)의 하부에 폴리머(Polymer)를 생성할 수 있기 때문이다. 이를 통해서, 상기 비트라인 콘택홀(115)은 평탄화 층간절연막(110)에 수직한 측벽을 가지고 동시에 버퍼막 패턴(84) 및 비트라인 캐핑막 패턴(68)에 그 콘택홀(115)의 중심을 향하는 경사진 측벽을 가질 수 있다. 따라서, 상기 비트라인 콘택홀(115)은 버퍼막 패턴(84)이 없는 경우보다 비트라인 패턴(70)의 측벽에 배치한 버퍼막 패턴(84)의 두께만큼 미스 얼라인에 대한 공정 마진을 더 가질수 있다.
계속해서, 상기 스터드 랜딩 패드(122)와 접촉하도록 평탄화 층간절연막(110) 상에 스터드 패드(125)를 형성하고, 상기 스터드 패드(125) 및 평탄화 층간절연막(110)을 덮는 보호 층간절연막(130) 형성한다. 상기 스터드 패드(125)는 스터드 랜딩 패드(122)와 동일하게 N+ 형으로 도핑된 폴리실리콘막을 사용해서 형성할 수 있다. 그리고, 상기 보호 층간절연막(130)은 평탄화 층간절연막(110)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 비람직하다. 상기 보호 층간절연막(110)은 BPSG 막을 사용해서 형성할 수 있다.
도 1 및 도 12 를 참조하면, 상기 보호 층간절연막(130)을 관통해서 스터드 패드(125)를 노출시키는 스터드 콘택홀(135)을 형성한다. 상기 스터드 콘택홀(135)은 스터드 콘택홀 패드(140)로 채워진다. 상기 보호 층간절연막(130) 상에 비트라인 패턴(70)들과 동일 개수의 배선막 패턴(150)들을 형성한다. 상기 배선막 패턴(150)들은 각각이 비트라인 패턴(70)들의 상부에 위치하고, 상기 배선막 패턴(150)들 중 하나는 스터드 콘택홀 패드(140)와 접촉한다. 상기 스터드 콘택홀 패드(140)는 하나 이상의 금속막들을 포함해서 형성할 수 있고, 상기 배선막 패턴(150)들은 알루미늄(Al) 막을 포함해서 형성할 수 있다. 따라서, 상기 배선막 패턴(150) 및 비트라인 패턴(70) 사이의 크기가 평탄화 층간절연막(110)의 두께보다 큰 경우, 상기 배선막 패턴(150)은 스터드 콘택홀 패드(140) 및 스터드 패드(125)와 함께 스터드 랜딩 패드(122)를 통해서 비트라인(64)과 전기적으로 접속할 수 있다.
상술한 바와 같이, 본 발명은 비트라인 패턴에 비트라인 콘택홀이 위치하는 경우 비트라인 패턴을 버퍼막 패턴으로 덮어서 비트라인 콘택홀 및 비트라인 패턴 사이의 미스 얼라인에 대한 공정 마진을 버퍼막 패턴의 두께만큼 더 확보해준다. 이를 통해서, 상기 버퍼막 패턴을 갖는 반도체 장치는 비트라인 콘택홀이 비트라인 패턴 하부의 게이트 패턴을 노출시키는 것을 방지해서 전기적 특성이 향상될 수 있다.
Claims (34)
- 반도체 기판 상에 배치된 매립 층간절연막;상기 매립 층간절연막 상에 적어도 두 개가 배치되되, 그것들의 각각은 차례로 적층된 비트라인 및 비트라인 캐핑막 패턴으로 구비된 비트라인 패턴;상기 비트라인 패턴들 중 하나 및 그 하나 주변의 상기 반도체 기판 상에 배치된 버퍼막 패턴;상기 비트라인 패턴들 중 나머지의 측벽들에 각각 배치된 비트라인 스페이서들;상기 비트라인 스페이서들을 갖는 반도체 기판 상에 배치된 평탄화 층간절연막;상기 평탄화 층간절연막 및 상기 버퍼막 패턴과 함께 상기 비트라인 캐핑막 패턴을 차례로 지나서 상기 비트라인 상에 배치된 랜딩 패드를 포함하되,상기 비트라인 캐핑막 패턴 및 상기 버퍼막 패턴은 동일한 식각률을 갖는 절연막이고, 상기 평탄화 층간절연막 및 상기 매립 층간절연막은 동일한 식각률을 갖는 절연막이고, 상기 매립 층간절연막 및 상기 버퍼막 패턴은 각각이 서로 다른 식각률을 갖는 절연막들이고, 그리고 상기 버퍼막 패턴은 상기 비트라인 패턴들 중 상기 하나의 상면 및 측벽들을 감싸는 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 버퍼막 패턴 및 상기 비트라인 스페이서들은 동일한 식각률을 갖는 절연막을 포함하는 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 비트라인 패턴들 아래에 각각 위치된 게이트 패턴들을 더 포함하되,상기 게이트 패턴들은 상기 매립 층간절연막으로 덮이고, 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 및 게이트 캐핑막 패턴으로 구비되는 것이 특징인 반도체 장치.
- 제 1 항에 있어서,상기 평탄화 층간절연막 상에 배치된 상기 비트라인 패턴들과 동일 개수의 배선막 패턴들을 더 포함하되,상기 배선막 패턴들은 각각이 상기 비트라인 패턴들의 상부에 위치하고, 상기 배선막 패턴들 중 하나는 상기 랜딩 패드와 접촉해서 상기 버퍼막 패턴으로 덮인 상기 비트라인과 전기적으로 접속하는 것이 특징인 반도체 장치.
- 제 4 항에 있어서,상기 랜딩 패드는 하나 이상의 금속막들을 포함하는 것이 특징인 반도체 장치.
- 제 4 항에 있어서,상기 배선막 패턴들은 알루미늄(Al) 막을 포함하는 것이 특징인 반도체 장치.
- 매립 층간절연막을 갖는 반도체 기판의 상부에 적어도 두 개가 배치되되, 그들은 차례로 적층된 비트라인 및 비트라인 캐핑막 패턴으로 구비된 비트라인 패턴들;상기 비트라인 패턴들 중 하나를 컨포멀하게 덮는 버퍼막 패턴 및 그 나머지의 측벽들에 각각 배치된 비트라인 스페이서들;상기 버퍼막 패턴 및 상기 비트라인 스페이서들을 갖는 반도체 기판 상에 배치된 평탄화 층간절연막;상기 평탄화 층간절연막 및 상기 버퍼막 패턴과 함께 상기 비트라인 캐핑막 패턴을 차례로 지나서 상기 비트라인 상에 배치된 비트라인 콘택홀;상기 비트라인 콘택홀을 채우는 스터드 랜딩 패드 및 상기 스터드 랜딩 패드와 접촉해서 상기 평탄화 층간절연막 상에 배치된 스터드 패드;상기 스터드 패드를 덮어서 상기 평탄화 층간절연막 상에 배치된 보호 층간절연막;상기 보호 층간절연막을 지나서 상기 스터드 패드를 노출시키는 스터드 콘택홀을 포함하는 것이 특징인 반도체 장치.
- 제 7 항에 있어서,상기 보호 층간절연막, 상기 평탄화 층간절연막 및 상기 매립 층간절연막은 동일한 식각률을 갖는 절연막을 포함하는 것이 특징인 반도체 장치.
- 제 7 항에 있어서,상기 스터드 패드 및 상기 스터드 랜딩 패드는 N+ 형으로 도핑된 폴리실리콘막을 포함하는 것이 특징인 반도체 장치.
- 제 7 항에 있어서,상기 버퍼막 패턴 및 상기 비트라인 스페이서들은 동일한 식각률을 갖는 절연막을 포함하는 것이 특징인 반도체 장치.
- 제 7 항에 있어서,상기 매립 층간절연막은 상기 버퍼막 패턴과 다른 식각률을 갖는 절연막을 포함하는 것이 특징인 반도체 장치.
- 제 7 항에 있어서,상기 비트라인 패턴들 아래에 각각 위치된 게이트 패턴들을 더 포함하되,상기 게이트 패턴들은 상기 매립 층간절연막으로 덮이고, 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 및 게이트 캐핑막 패턴으로 구비되는 것이 특징인 반도체 장치.
- 제 7 항에 있어서,상기 스터드 콘택홀을 채우는 스터드 콘택홀 패드;상기 보호 층간절연막 상에 배치된 상기 비트라인 패턴들과 동일 개수의 배선막 패턴들을 더 포함하되,상기 배선막 패턴들은 각각이 상기 비트라인 패턴들의 상부에 위치하고, 상기 배선막 패턴들 중 하나는 상기 스터드 콘택홀 패드와 각각 접촉해서 상기 버퍼막 패턴으로 덮인 상기 비트라인과 전기적으로 접속하는 것이 특징인 반도체 장치.
- 제 13 항에 있어서,상기 스터드 콘택홀 패드는 하나 이상의 금속막들을 포함하는 것이 특징인 반도체 장치.
- 제 13 항에 있어서,상기 배선막 패턴들은 알루미늄(Al) 막을 포함하는 것이 특징인 반도체 장치.
- 반도체 기판의 상부에 매립 층간절연막을 형성하고,상기 매립 층간절연막 상에 적어도 두 개의 비트라인 패턴들을 형성하되, 상기 비트라인 패턴들의 각각은 차례로 적층된 비트라인 및 비트라인 캐핑막 패턴을 사용해서 형성하고,상기 비트라인 패턴들 중 하나를 컨포멀하게 덮는 버퍼막 패턴 및 나머지의 비트라인 패턴의 측벽들을 각각 덮는 비트라인 스페이서들을 동시에 형성하고,상기 비트라인 패턴들 및 상기 매립 층간절연막을 덮는 평탄화 층간절연막을 형성하고,상기 평탄화 층간절연막 및 상기 버퍼막 패턴과 함께 상기 비트라인 캐핑막 패턴을 차례로 관통해서 상기 비트라인을 노출시키는 비트라인 콘택홀을 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
- 제 16 항에 있어서,상기 버퍼막 패턴 및 상기 비트라인 스페이서들은 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
- 제 16 항에 있어서,상기 평탄화 층간절연막 및 상기 매립 층간절연막은 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
- 제 16 항에 있어서,상기 매립 층간절연막은 상기 버퍼막 패턴과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
- 제 16 항에 있어서,상기 비트라인 패턴들 아래에 각각 위치되도록 게이트 패턴들을 형성하는 것을 더 포함하되,상기 게이트 패턴들의 각각은 차례로 적층된 게이트 및 게이트 캐핑막 패턴을 사용해서 형성하고, 상기 매립 층간절연막은 상기 게이트 패턴들을 덮는 것이 특징인 반도체 장치의 형성방법.
- 제 16 항에 있어서,상기 비트라인 콘택홀을 채우는 랜딩 패드를 형성하고,상기 평탄화 층간절연막 상에 상기 비트라인 패턴들과 동일 개수의 배선막 패턴들을 형성하는 것을 더 포함하되,상기 배선막 패턴들은 각각이 상기 비트라인 패턴들의 상부에 형성하고, 상기 배선막 패턴들 중 하나는 상기 랜딩 패드와 접촉해서 상기 버퍼막 패턴으로 덮인 상기 비트라인과 전기적으로 접속하도록 형성하는 것이 특징인 반도체 장치의 형성방법.
- 제 21 항에 있어서,상기 랜딩 패드는 하나 이상의 금속막들을 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
- 제 21 항에 있어서,상기 배선막 패턴들은 알루미늄(Al) 막을 포함해서 형성하는 것이 특징인 반도체 장치의 형성방법.
- 반도체 기판의 상부에 매립 층간절연막을 형성하고,상기 매립 층간절연막 상에 적어도 두 개의 비트라인 패턴들을 형성하되, 상기 비트라인 패턴들의 각각은 차례로 적층된 비트라인 및 비트라인 캐핑막 패턴을 사용해서 형성하고,상기 비트라인 패턴들 중 하나를 컨포멀하게 덮는 버퍼막 패턴과 그 나머지의 측벽들을 각각 덮는 비트라인 스페이서들을 동시에 형성하고,상기 비트라인 패턴들 및 상기 매립 층간절연막을 덮는 평탄화 층간절연막을 형성하고,상기 평탄화 층간절연막 및 상기 버퍼막 패턴과 함께 상기 비트라인 캐핑막 패턴을 차례로 관통해서 상기 비트라인을 노출시키는 비트라인 콘택홀을 형성하고,상기 비트라인 콘택홀을 채우는 스터드 랜딩 패드를 형성하고,상기 평탄화 층간절연막 상에 배치되어서 상기 스터드 랜딩 패드와 접촉하는 스터드 패드를 형성하고,상기 스터드 패드 및 상기 평탄화 층간절연막을 덮는 보호 층간절연막을 형성하고,상기 보호 층간절연막을 관통해서 상기 스터드 패드를 노출시키는 스터드 콘택홀을 형성하는 것을 포함하는 것이 특징인 반도체 장치.
- 제 24 항에 있어서,상기 보호 층간절연막, 상기 평탄화 층간절연막 및 상기 매립 층간절연막은 동일한 식각률을 갖는 절연막을 포함하는 것이 특징인 반도체 장치.
- 제 24 항에 있어서,상기 스터드 패드 및 상기 스터드 랜딩 패드는 N+ 형으로 도핑된 폴리실리콘막을 포함하는 것이 특징인 반도체 장치.
- 제 24 항에 있어서,상기 버퍼막 패턴 및 상기 비트라인 스페이서들은 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
- 제 24 항에 있어서,상기 매립 층간절연막은 상기 버퍼막 패턴과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
- 제 24 항에 있어서,상기 비트라인 패턴들 아래에 각각 위치되도록 게이트 패턴들을 형성하는 것을 더 포함하되,상기 게이트 패턴들의 각각은 차례로 적층된 게이트 및 게이트 캐핑막 패턴을 사용해서 형성하고, 상기 매립 층간절연막은 상기 게이트 패턴들을 덮는 것이 특징인 반도체 장치의 형성방법.
- 제 24 항에 있어서,상기 스터드 콘택홀을 채우는 스터드 콘택홀 패드를 형성하고,상기 보호 층간절연막 상에 상기 비트라인 패턴들과 동일 개수의 배선막 패턴들을 형성하는 것을 더 포함하되,상기 배선막 패턴들은 각각이 상기 비트라인 패턴들의 상부에 형성하고, 상기 배선막 패턴들 중 하나는 상기 스터드 콘택홀 패드와 접촉해서 상기 버퍼막 패턴으로 덮인 상기 비트라인과 전기적으로 접속하도록 형성하는 것이 특징인 반도체 장치의 형성방법.
- 제 30 항에 있어서,상기 스터드 콘택홀 패드는 하나 이상의 금속막들을 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
- 제 30 항에 있어서,상기 배선막 패턴들은 알루미늄(Al) 막을 포함해서 형성하는 것이 특징인 반도체 장치의 형성방법.
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