JPWO2007066400A1 - 半導体装置 - Google Patents

Abstract

プローブ針の接触に対する強度を増加したパッドを備えた半導体装置を提供する。半導体装置は、半導体基板と、半導体基板に形成された半導体素子と、半導体素子を覆って、半導体基板上方に形成された絶縁膜と、絶縁膜中に形成された多層配線構造と、多層配線構造に接続され、絶縁膜上に形成されたパッド電極構造であって、導電性密着膜と、導電性密着膜上方に形成された導電性パッド電極と、導電性パッド電極上方に形成された導電性水素バリア膜とを含むパッド電極構造と、を有する。

Description

本発明は、半導体装置に関し、特に外部回路との接続や検査のためのパッドを有する半導体装置に関する。

半導体集積回路装置は、最上配線層と同層又はその上に、検査のためのプローブ針を当接したり、外部回路との接続のためのワイヤをボンディングするパッドを有する。パッドは、配線の他のパターンと比べて比較的大きな寸法を有し、パッド上面は露出して、プローブ針を当接したり、接続ワイヤをボンディングできるようにされている。半導体集積回路装置を完成するまでには、複数回の検査を行い、最終的に良品と判定されたもののみをパッケージする。

検査においてプローブ針をパッドに当てると、パッドに亀裂が生じることがある。亀裂を生じてもパッドにワイヤをボンディングすることはでき、製品化することはできる。しかし、ワイヤボンディング後もパッド表面は露出された状態であり、亀裂から水分や水素が浸入しやすくなる。浸入した水分や水素が配線や酸化物に達すると、化学反応を生じ、半導体装置の性能に影響を与える。

近年、強誘電体キャパシタを用い、強誘電体の分極反転を利用して情報を記憶する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を断っても記憶された情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性、および低消費電力の実現が期待できる。

強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜をキャパシタ誘電体膜として一対の電極間に挟んだ強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても分極を維持する。印加電圧の極性を反転すると、分極の極性も反転する。この分極を検出すれば、情報を読み出すことができる。強誘電体膜の材料としては、残留分極量が大きな、例えば１０μＣ／ｃｍ^２〜３０μＣ／ｃｍ^２程度の、ＰＺＴ（Ｐｂ（Ｚｒ_１−ｘＴｉ_ｘ）Ｏ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等のペロブスカイト結晶構造を有する酸化物強誘電体が主として用いられている。特性の優れた酸化物強誘電体膜を形成するためには酸化性雰囲気中での成膜、ないしは熱処理が必要であり、下部電極（必要に応じて上部電極も）は酸化しにくい貴金属や、酸化しても導電性である貴金属ないし貴金属酸化物で形成するものが多い。

強誘電体キャパシタ作成前にシリコン基板にはトランジスタが形成される。トランジスタに接続するＷなどの導電性プラグを形成した後に、強誘電体キャパシタを形成する場合は、強誘電体膜成膜時の酸化性雰囲気が下部構造に悪影響を与えないようにする必要がある。

半導体集積回路装置の層間絶縁膜は酸化シリコンで形成される場合が多い。酸化シリコンは水分との親和性が高い。外部から水分が浸入すると、水分は層間絶縁膜を通って配線、キャパシタ、トランジスタなどに達することができる。キャパシタ、特に強誘電体キャパシタに水分が達すると、誘電体膜、特に強誘電体膜の特性が劣化する。強誘電体膜が浸入した水分に由来する水素によって還元され、酸素欠陥が生じると結晶性が低下してしまう。残留分極量や誘電率が低下するなどの特性劣化が生じる。長期間の使用によっても同様の現象が生じる。水素が侵入すれば、水分より直接的に特性劣化を生じさせる。シリコン膜や酸化シリコン膜を成膜する際、シリコンソースとして使用されるシランは水素化シリコンであり、分解すると水素を発生する。この様な水素も強誘電体膜劣化の原因となる。

作製された半導体集積回路装置において、外部より侵入する水分、水素の影響を最も受けやすい場所は、パッドとその周辺部と考えられる。例えば、パッドを含む最上配線を覆って酸化シリコン膜などの層間絶縁膜、窒化シリコン膜、ポリイミド膜を形成するが、パッドへの電気的接触を可能とするためパッド上のポリイミド膜、窒化シリコン膜、酸化シリコン膜は除去される。窒化シリコン膜は水分、水素に対する遮蔽能を有するが、パッド上では除去されているので水分、水素はパッド電極に直接接することができる。

特開２００３−１７４１４６号公報（出願人：富士通）は、２種類の酸化貴金属膜の積層で上部電極を形成することを提案する。強誘電体膜成膜時の酸化性雰囲気が悪影響を与えないように半導体基板に形成したトランジスタは、窒化シリコン膜や酸化窒化シリコン膜等の酸素遮蔽能を有する絶縁性バリア膜で覆われる。還元性雰囲気中での熱処理により強誘電体キャパシタの特性が劣化しないように、強誘電体キャパシタはアルミナなどの水素遮蔽能を有する絶縁性バリア膜で被覆される。

特開２００５−３９２９９号公報（出願人：松下電器産業）は、層間絶縁膜上に形成された下部電極を強誘電体膜が覆い、その上に上部電極が形成された強誘電体キャパシタの上部電極を覆って層間絶縁膜上に張り出す張り出し部分を有する導電性水素バリア膜を形成することを提案する。強誘電体キャパシタを覆う上層層間絶縁膜を形成した後、導電性水素バリア膜の張り出し部分に達するビア孔を形成し、ビア孔内に導電性プラグを形成する。導電性水素バリア膜としては、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、又はこれらを含む合金膜を用いることが好ましいと教示されている。

特開２００３−８６５８９号公報（出願人：富士通）は、パッドの構造を提案し、パッド電極はＡｌ合金膜の上下にＴｉＮバリアメタル膜を配置した構成とし、上側のＴｉＮバリアメタル膜は中央部を除去してＡｌ合金膜が露出した接触部を形成することを開示している。このような構成によれば、ＴｉＮバリアメタル膜が水分、水素に対して遮蔽能を示す。

本発明の目的は、検査を行っても水素、水分に対する耐性を維持することのできる半導体装置を提供することである。

本発明の他の目的は、プローブ針の接触に対する強度を増加したパッドを備えた半導体装置を提供することである。

本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を覆って、前記半導体基板上方に形成された絶縁膜と、
前記絶縁膜中に形成された多層配線構造と、
前記多層配線構造に接続され、前記絶縁膜上に形成されたパッド電極構造であって、導電性密着膜と、前記導電性密着膜上方に形成された導電性パッド電極と、前記導電性パッド電極上方に形成された導電性水素バリア膜とを含むパッド電極構造と、
を有する半導体装置
が提供される。

パッド電極構造の硬度が増加するので、プローブ針を接触させても亀裂が生じにくい。

パッド電極構造に亀裂が生じにくいので、水素、水分が浸入しにくい。

／ ／ ／ 図１Ａ−１Ｌは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 図２は、種々の導電性材料の硬度を示す表である。 図３は、第１の実施例による半導体装置の歩留まり測定検査時の状態を示す断面図である。 図４Ａ，４Ｂは、第１の実施例の変形例を示す断面図である。 図５Ａ−５Ｅは、第２の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 図６Ａ−６Ｆは、第３の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 図７は、他の変形例を示す断面図である。 図８Ａ−８Ｄは、更に他の変形例を示す断面図である。図中の参照記号の説明：１１ 半導体基板（シリコンウエハ）、ＳＴＩ シャロートレンチアイソレーション、１３ ｐ型ウェル、１４ ゲート絶縁膜、１５ ゲート電極、１６ キャップ膜（窒化シリコン膜）、１７ ＬＤＤ領域，ＳＷ サイドウォールスペーサ、Ｓ／Ｄ ソース／ドレイン領域、１８ 層間絶縁膜（ＩＬ）、１８ａ 保護膜、１８ｂ 酸化シリコン膜、１８ｃ 窒化シリコン膜、１８ｄ ＴＥＯＳ酸化シリコン膜、２１ Ｔｉ密着膜、２２ Ｐｔ膜、ＢＥＬ 下部電極層、２３ 誘電体膜、ＦＥＲ 強誘電体膜、２４ ＩｒＯ２膜、ＴＥＬ 上部電極層、２６ 層間絶縁膜、 ＶＨ ビア孔、Ｔ トランジスタ、Ｃ キャパシタ、２８ グルー膜、２９ Ｗ膜、ＰＬ プラグ、３０ 配線層、３０ａ Ｔｉ膜（バリア膜）、３０ｂ ＴｉＮ膜（バリア膜）、３０ｃ Ａｌ−Ｃｕ合金膜、３０ｄ Ｔｉ膜（バリア膜）、３０ｅ ＴｉＮ膜（バリア膜）、ＢＡＲＣ 底面反射防止膜、ＲＰ レジストパターン、３１ 層間絶縁膜、３１ａ 絶縁性バリア膜（アルミナ膜）、３１ｂ ＴＥＯＳ酸化シリコン膜、３２ プラグ（ＰＬ）、３４ 配線層、３５ 層間絶縁膜（ＩＬ），３６ プラグ（ＰＬ），４１ 導電性密着膜、４１ａ Ｔｉ膜、４１ｂ ＴｉＡｌＮ膜、４２ 配線膜、４３ 導電性水素バリア（ＴｉＡｌＮ）膜、４４ ハードマスク膜、４５ 層間絶縁（ＴＥＯＳ酸化シリコン）膜、４６ 上部保護（窒化シリコン）膜、４７ ポリイミド膜（ＰＩ）、５１ 導電性密着膜、５２ 主パッド配線膜（高硬度配線膜）、５３ 導電性水素バリア膜、５４ 第５層間絶縁膜、５５ 導電性密着膜、５６ 高硬度導電膜、５７ 導電性水素バリア膜、ＣＰ 導電性保護膜、５８ 絶縁膜、５９ 上部保護膜、６０，６１，６２，６３ 絶縁性バリア膜

図１Ａ−１Ｌを参照して、第１の実施例による半導体装置の製造方法を説明する。

図１Ａに示すように、ｎ型またはｐ型シリコンウエハである半導体基板１１に活性領域を画定する素子分離領域としてシャロートレンチアイソレーションＳＴＩを形成する。例えば、窒化シリコン膜などのＣＭＰストッパを介して半導体基板１１に深さ３００ｎｍ程度のシャロートレンチをエッチングし、必要に応じた酸化シリコン膜、窒化シリコン膜などのライナを介して、高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）によりアンドープトシリケートガラス（ＵＳＧ）膜を堆積し、堆積膜の不要部をＣＭＰストッパを利用した化学機械研磨（ＣＭＰ）により除去し、ＣＭＰストッパをエッチングにより除去する。ｎチャネルトランジスタ領域の活性領域にはｐ型不純物、例えばＢを、ドーズ量３×１０^１３ｃｍ^−２（以下３Ｅ１３のように表記する）、加速エネルギ３００ｋｅＶでイオン注入し、ｐ型ウェル１３を形成する。ｐチャネルトランジスタ領域にはｎ型不純物をイオン注入し、ｎ型ウェルを形成する。以下、ｎチャネルトランジスタ領域を例に取って説明するが、ｐチャネルトランジスタ領域においては導電型を反転させた処理を行う。

活性領域表面を熱酸化し，例えば厚さ約３ｎｍの酸化シリコン膜からなるゲート絶縁膜１４を形成する。ゲート絶縁膜を薄くする場合は、酸化シリコン膜形成後、窒素を導入してもよい。ゲート絶縁膜１４上に例えば厚さ１８０ｎｍ程度の多結晶シリコン膜からなるゲート電極膜１５をＣＶＤで堆積する。ゲート電極膜１５の上に、例えば厚さ２９ｎｍ程度の窒化シリコン膜からなるキャップ膜１６をＣＶＤで堆積する。ゲート電極形状のレジストパターンを形成し、キャップ膜１６、ゲート電極膜１５、ゲート絶縁膜１４をエッチングし、絶縁ゲート電極構造を形成する。キャップ膜１６をマスクとして、ｎ型不純物、例えばＡｓをドーズ量５Ｅ１４、加速エネルギ１０ｋｅＶでイオン注入し、ＬＤＤ（lightly doped drain）（又はエクステンション）領域１７を形成する。

２つのトランジスタのゲート電極が並んで形成された構成を示したが、これらのトランジスタは中間のソース／ドレイン領域（以下、必要に応じてソース領域とする）を共通ビット線に接続し、両側のソース／ドレイン領域（以下、必要に応じてドレイン領域とする）にメモリキャパシタを接続して用いる。左右対称の構成となるので、キャパシタは右側の構成のみを示す。

図１Ｂに示すように、ゲート電極構造を覆って半導体基板全面上に例えば酸化シリコン膜をＣＶＤで堆積し、エッチバックすることによりゲート電極構造側面上にのみサイドウォールスペーサＳＷを残す。キャップ層１６、サイドウォールスペーサＳＷを介して活性領域にｎ型不純物、例えばＰをドーズ量５Ｅ１４，加速エネルギ１３ｋｅＶで４回イオン注入し、ＬＤＤ領域１７と重畳する、ＬＤＤ領域より高濃度のソース／ドレイン領域Ｓ／Ｄを形成する。

図１Ｃに示すような絶縁積層を堆積し、第１層間絶縁膜１８を形成する。まず、膜厚２０ｎｍ程度の酸化シリコン膜１８ａをＣＶＤで堆積し、その上に膜厚２０ｎｍ程度の酸化シリコン膜１８ｂ、膜厚８０ｎｍ程度の窒化シリコン膜１８ｃ、膜厚１０００ｎｍ程度のＴＥＯＳ〔テトラエトキシシラン〕を原料とした酸化シリコン膜１８ｄをプラズマ促進（ＰＥ）ＣＶＤで堆積する。最下層の酸化シリコン膜１８ａを熱ＣＶＤで形成することにより活性領域をプラズマから保護する。窒化シリコン膜１８ｃは、水分、水素の浸入に対するバリア膜として機能する。その後、ＣＭＰによりＴＥＯＳ酸化シリコン膜１８ｄを研磨して表面を平坦化し、全体の厚さを７００ｎｍ程度にする。

図１Ｄに示すように、平坦化した第１層間絶縁膜１８の上に強誘電体キャパシタを形成する。例えば、膜厚２０ｎｍ程度のＴｉ膜で形成された導電性密着膜２１をスパッタリングで堆積し、その上に厚さ１５０ｎｍ程度のＰｔ膜で形成された主下部電極膜２２をスパッタリングで堆積する。このようにして下部電極積層が形成される。なお、主下部電極膜はＰｔ膜に限らない。Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ_３からなる群から選択された少なくとも１種の材料の膜やこれらの積層を用いることが好ましい。

下部電極層の上に、例えばＰＺＴからなる強誘電体膜２３を膜厚２００ｎｍ程度ＲＦスパッタリングで堆積する。強誘電体膜堆積後、ラピッドサーマルアニール（ＲＴＡ）処理を行い、強誘電体膜２３を結晶化する。その後、強誘電体膜２３の上に、たとえば厚さ２００ｎｍ程度のＩｒＯ２膜で形成された上部電極層２４を反応性スパッタリングにより堆積する。なお、強誘電体膜はＰＺＴに限らない。一般式ＡＢＯ_３で表記される酸化物強誘電体膜を用いることができる。ＰＺＴ，Ｌａ，Ｓｒ，Ｃａ等の添加物を微量にドープしたＰＺＴ，ＢＬＴ（Ｂｉ_４−ｘＬａ_ｘＴｉＯ_３），ＳＢＴ，Ｂｉ系層状化合物の強誘電体を用いることが好ましい。上部電極層もＩｒＯ_２に限らない。Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ_３からなる群から選択された少なくとも１種の材料の膜やこれらの積層を用いることが好ましい。

強誘電体キャパシタを形成した後、第２の層間絶縁膜２６を形成する。例えば、厚さ１４００ｎｍ程度のＴＥＯＳ酸化シリコン膜をＰＥ−ＣＶＤで堆積し、ＣＭＰにより厚さ１０００ｎｍ程度になるまで研磨する。ＣＭＰの後第２の層間絶縁膜の脱水のため、例えばＮ_２Ｏのプラズマ中でアニール処理を施す。

図１Ｅに示すように、層間絶縁膜を貫通する導電性プラグＰＬを形成する。まず、レジストマスクを用いたドライエッチングで、第２の層間絶縁膜を貫通し、強誘電体キャパシタの下部電極ＢＥＬ（２１，２２）、上部電極ＴＥＬ（２４）に達するビア孔ＶＨＣを形成する。ビア孔の径は例えば０．５μｍ程度とする。上部電極ＴＥＬ，下部電極ＢＥＬは、酸化シリコン膜のエッチングにおけるエッチストッパとして機能する。上部電極ＴＥＬ，下部電極ＢＥＬのレベルが異なってもビア孔の形成に問題は生じない。次に、強誘電体キャパシタ構造の受けたダメージを回復するアニールを、例えば酸素雰囲気中、５００℃で６０分間行う。

トランジスタのソース／ドレインに対するビア孔ＶＨＴを形成する。例えば、レジストマスクを用いたドライエッチングで、ソース／ドレイン領域のシリコン表面をエッチストッパとして第２の層間絶縁膜２６、第１の層間絶縁膜１８をエッチングする。ビア孔ＶＨＴの径は例えば０．３μｍ程度とする。

ビア孔ＶＨＣ，ＶＨＴを形成した後、シリコン表面に形成されている可能性のある酸化膜を除去するため、ＲＦ前処理を酸化シリコン膜エッチング換算で例えば１０ｎｍ程度行い、続いて例えば厚さ７５ｎｍ程度のＴｉＮ下地グルー膜２８をスパッタリングにより堆積し、ビア孔の内面を覆う。次にＣＶＤにより、Ｗ膜２９を堆積し、ビア孔を埋め戻す。その後、第２の層間絶縁膜をＣＭＰストッパとして利用し、第２の層間絶縁膜上のＷ膜２９、ＴｉＮ膜２８をＣＭＰにより除去する。このようにして導電性プラグＰＬを形成する。

図１Ｆに示すように、導電性プラグを形成した第２の層間絶縁膜２６の上に第１の配線３０を形成する。まず、スパッタリング等により基板全面に下部バリアメタル膜、配線膜、上部バリアメタル膜を堆積する。下部バリアメタル膜としては、例えば厚さ６０ｎｍ程度のＴｉ膜３０ａ、及び厚さ３０ｎｍ程度のＴｉＮ膜３０ｂを成膜する。配線膜としては、例えば厚さ３６０ｎｍ程度のＡｌ合金（例えばＡｌ−Ｃｕ）膜３０ｃを成膜する。上部バリアメタル膜としては、例えば厚さ５ｎｍ程度のＴｉ膜３０ｄ、及び厚さ７０ｎｍ程度のＴｉＮ膜３０ｅを成膜する。この配線構造は、同一ルールのロジック回路と同じであり、高い信頼性が保証できる。

図１Ｇに示すように、第１の配線膜構造の上に、底面反射防止膜としてＳｉＯＮ膜、又はレジストと類似組成の有機反射防止膜ＢＡＲＣを成膜し、その上にレジストパターンＲＰを形成する。レジストパタ−ンＲＰをエッチングマスクとして、底面反射防止膜ＢＡＲＣ，配線膜３０をエッチングし、第１の配線パターンを形成する。その後、レジストパターンＲＰ，底面反射防止膜ＢＡＲＣは、例えばアッシングで除去する。なお，第１の配線をＣｕないしはＣｕ合金を用いたダマシン配線で形成することもできる。

図１Ｈに示すように、第１の配線３０を覆って、水素遮蔽能を有する絶縁性バリア膜３１ａを成膜する。絶縁性バリア膜３１ａは、強誘電体キャパシタがその後の工程で受け得るダメージを抑制するためのものであり、水素遮蔽能を有する金属酸化膜、例えば厚さ２０ｎｍ程度のアルミナ膜をスパッタリングで形成する。続いて、絶縁性バリア膜３１ａ上に、厚さ７００ｎｍ程度の酸化シリコン膜を成膜し、さらにＴＥＯＳ酸化シリコン膜３１ｂをＰＥ−ＣＶＤで成膜して全体の厚さを１１００ｎｍ程度とした後、ＣＭＰで表面を研磨し、膜厚７５０ｎｍ程度の酸化シリコン絶縁膜３１ｂを形成する。なお、便宜上絶縁性バリア膜３１ａと酸化シリコン膜３１ｂを併せて第３の層間絶縁膜３１と呼ぶことがある。

図１Ｉに示すように、第３の層間絶縁膜３１を貫通し、第１の配線を引き出す導電性プラグ３２を形成する。まず、第１の配線の接続部に対応する開口を有するレジストパターンを形成し、第３の層間絶縁膜３１を貫通し、第１の配線３０に達する、径０．２５μｍ程度のビア孔を形成する。導電性プラグの製造プロセスは、図１Ｅに示した導電性プラグＰＬの製造プロセスと同様である。

さらに、導電性プラグ３２を形成した第３の層間絶縁膜３１上に第２の配線３４を形成する。第２の配線の製造プロセスは、図１Ｆ，１Ｇを参照して説明した第１の配線の製造プロセスと同様である。第２の配線３４を覆って、第４の層間絶縁膜３５を形成する。第４の層間絶縁膜３５は、第３の層間絶縁膜３１と同様に形成できる。ただし、絶縁性バリア膜は省略してもよい。導電性プラグ３２同様のプロセスで、第４の層間絶縁膜３５を貫通して第２の配線３４に達する導電性プラグ３６を形成する。多層配線の層数は、任意に選択できる。

導電性プラグ３５を形成した第４の層間絶縁膜３５の全面上に、導電性密着膜４１、高硬度配線膜４２、導電性水素バリア膜４３を形成する。例えば、スパッタリングにより厚さ３０ｎｍ程度のＴｉ膜４１ａ、厚さ５０ｎｍ程度のＴｉＡｌＮ膜４１ｂを成膜して、導電性密着膜４１を形成する。導電性密着膜は、その下の層間絶縁膜とその上の配線膜との密着性を向上する膜であり、ＴｉＡｌＮ／Ｔｉ積層に限らない。Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ_ｘ膜、Ｐｔ膜、Ｒｕ膜、ＲｕＯ_ｘ膜、Ｏｓ膜、Ｔａ膜からなる群から選択された少なくとも１つを含む単層膜ないし多層膜で導電性密着膜を形成できる。

高硬度配線膜４２として、たとえば厚さ２００ｎｍのＩｒ膜を成膜する。Ｉｒは、Ａｌ−Ｃｕより低抵抗率であり、厚さ１００−２００ｎｍ程度で、厚さ３５０ｎｍ程度のＡｌ−Ｃｕと同様の導電性の配線を形成できる。成膜法によるが、ＩｒをＩｒＯとしてもほぼ同程度の導電性を得ることができる。高硬度配線膜は、パッドにプローブ針を当てても、亀裂が生じにくい硬度を有する膜であり、Ｉｒ膜、ＩｒＯ膜に限らない。高硬度配線膜は、硬度が高い貴金属（Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ）、これらの合金、およびこれらの酸化物からなる群から選択された少なくとも１種の材料を含む単層膜ないし多層膜で形成できる。

導電性水素バリア膜４３として、例えば厚さ１００ｎｍのＴｉＡｌＮ膜をスパッタリングで形成する。ＴｉＮと比較したとき、ＴｉＡｌＮは酸化しにくく、酸素に対してバリア性を有し、剥離しにくく、ＴｉＮより高硬度であり、水素に対してもＴｉＮと同程度のバリア性を有する。従来の厚さ５０ｎｍ程度のＴｉＮ膜の代わりに、厚さ２０−１００ｎｍ程度のＴｉＡｌＮ膜を用いることができる。バリア性を向上した硬い導電膜を形成できる。２０ｎｍ未満では十分なバリア性が得にくく、１００ｎｍを越えた厚さにすると、コストが増加する。導電性水素バリア膜は、導電性と水素バリア性を有する膜であり、ＴｉＡｌＮに限らない。導電性水素バリア膜は、Ｔｉ，ＴｉＡｌ，Ｔａ，ＴａＡｌのいずれかの窒化物、又は酸化窒化物、又はこれらの混合物のいずれか１種の層、またはそれらの積層で形成できる。

例えば、Ｉｒ，ＩｒＯ_ｘ，Ｒｕ，ＲｕＯ_ｘ，Ｏｓは、導電性密着膜としても、高硬度配線膜としても用いることができる。このような場合、導電性密着膜と高硬度配線膜とを一体化した構成としてもよい。パッド電極構造全体の強度やバリア性は、各構成層によって決まる。例えば、導電性密着膜と導電性バリア膜とが同一材料で形成されている場合は、合算した厚さの膜としてバリア性、強度等を考えることもできる。この様に、強度、バリア性は積層構造全体の性能として考えることができる。

導電性水素バリア膜４３の上に、パッド電極構造のエッチングにおいて、ハードマスクとしても機能する、例えば厚さ８００ｎｍの酸化シリコン膜４４を堆積する。酸化シリコン膜４４の上にレジストパターンＲＰを形成し、レジストパターンをエッチングマスクとして酸化シリコン膜４４をエッチングして、ハードマスクを形成する。このハードマスクを用いて、導電性水素バリア膜４３、高硬度配線膜４２、導電性密着膜４１を、エッチングガスとしてＡｒ＋Ｃｌ_２を用いて、エッチングする。なお、ハードマスクを用いず、厚いレジストパターンをエッチングマスクとしてエッチングすることも可能である。その後、レジストパターンＲＰ，酸化シリコン膜４４は除去する。このようにして、パッド電極構造を含む第３の配線が形成される。

図１Ｊに示すように、第３の配線を覆うように第５の層間絶縁膜及び上部保護膜を形成する。例えば、第３の配線を埋め込むように、ＴＥＯＳ酸化シリコン膜４５ａをＣＶＤにより堆積し、第３の配線をストッパとしたＣＭＰを行い、表面を平坦化する。この段階では第３の配線が露出するので、更に絶縁膜、例えばＴＥＯＳ酸化シリコン膜４５ｂをＣＶＤにより堆積し、第３の配線上で厚さ１００ｎｍを有する第５の層間絶縁膜４５を形成する。第５の層間絶縁膜上に、水分、水素遮蔽能を有する上部保護膜４６、例えば厚さ３５０ｎｍの窒化シリコン膜を堆積する。上部保護膜４６の上に、パッド電極構造の接触部を開口するためのレジストパターンＲＰを形成する。レジストパターンＲＰの開口は、平面視でパッド電極に内包される形状にし、パッド電極の側面上の絶縁膜はエッチしないようにする。レジストパターンＲＰをエッチングマスクとして、上部保護膜４６、第５の層間絶縁膜４５をドライエッチングする。その後、レジストパターンＲＰはアッシング等で除去する。

図１Ｋに示すように、パッド電極の周辺部は第５の層間絶縁膜、上部保護膜で覆って、パッド電極主要部を露出したパッド電極構造が形成される。

図１Ｌに示すように、例えば厚さ３３００ｎｍ程度のポリイミド膜４７を塗布し，パッド電極用開口を囲む形にパターニングする。感光性ポリイミドを用いる場合は露光、現像でパターニングできる。この様にして、強誘電体メモリを有する半導体装置を作製できる。

本実施例においては、導電性密着膜は層間絶縁膜と最上配線膜との密着性を向上するほか、水分、水素に対して優れたバリア性を有し、キャパシタの劣化を効果的に低減できる。

図２は、種々の材料の硬度を示す表である。高硬度配線膜４２に用いられるＩｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓは、例えばパッド配線材料としてよく用いられるＡｌ、Ａｌ−Ｃｕと比較して、格段に高い硬度を有している。導電性水素バリア膜として利用できるＴｉＮ，ＴｉＡｌＮ，ＴａＮもＡｌやＣｕと比べると高い硬度を有している。表に含まれていないが、ＴａＡｌＮも高い硬度を有する。導電性密着膜として用いられるＴｉ，ＴｉＮ、ＴｉＡｌＮ，Ｉｒ，Ｒｕ、Ｏｓ、Ｔａも高い硬度を有する。

図３は、第１の実施例による半導体装置の歩留まり測定検査時の様子を示す。第１、第２、第３、第４、第５層間絶縁膜はＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４、ＩＬ５と表記した。絶縁性バリア膜はＢＬと表記し、上部保護膜はＰＳと表記した。パッド配線を除く金属配線層はＭ１，Ｍ２と表記した。導電性プラグはＰＬと表記した。ポリイミド膜はＰＩと表記した。パッド電極構造ＰＤは、導電性密着膜ＡＭ，主パッド配線膜ＭＭ，導電性水素バリア膜ＭＢの積層で構成されている。パッドに針が当てられ、上方から応力が印加される。この状態で高温、高湿状態で加速試験が行われる。

パッド電極構造の硬度を向上できるため、検査時にパッドに針を当てても、亀裂が生じにくい。また、水分、水素に対する遮蔽能も得られるため、水分、水素の内部侵入を効果的に防止でき、強誘電体キャパシタの特性を維持することが容易になる。なお、導電性密着膜、導電性水素バリア膜で十分な硬度、水分、水素遮蔽能が得られれば、パッド配線膜を貴金属及びそれらの酸化物以外の材料で形成することも可能である。

図４Ａは、第１の実施例の変形例を示す。最上配線層であるメタル配線膜Ｍ２で下層パッドを形成し、パッド電極の所にのみ、複数の導電性プラグＰＬを介してその上方に導電性密着膜ＡＭ，主パッド電極膜ＭＭ，導電性水素バリア膜ＭＢの積層からなるパッド電極構造を形成する。積層構造、その他の構成は第１の実施例と同様である。

図４Ｂは、他の変形例を示す。パッド電極構造を、第１の実施例同様の導電性密着膜５１、Ａｌ−Ｃｕ主パッド配線膜５２、第１の実施例同様の導電性水素バリア膜５３で形成する。主パッド配線膜５２が従来技術同様のＡｌ合金で形成されるが、導電性水素バリア膜５３（及び導電性密着膜５１）で硬度を向上しているので、亀裂が生じにくい。また、外部からの水分、水素の浸入に対する遮蔽能が向上する。

図５Ａ−５Ｅは、第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。図５Ａは、図４Ｂに示す変形例によるパッド電極構造を形成した状態を示す。パッド電極構造ＰＤは、導電性密着膜５１、Ａｌ−Ｃｕ主パッド電極膜５２、導電性水素バリア膜５３の積層で形成される。下地５０は特に限定されないが、例えば、第１の実施例による第４の層間絶縁膜から下の半導体装置構造である。

図５Ｂに示すように、パッド電極構造を第５層間絶縁膜５４で覆い、表面を平坦化する。平坦化した第５の層間絶縁膜５４上に、導電性密着膜５５、高硬度導電膜５６、導電性水素バリア膜５７を積層して導電性保護層ＣＰを形成する。導電性密着膜は、その下の層間絶縁膜とその上の導電膜との密着性を向上する膜であり、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ_ｘ膜、Ｒｕ膜、ＲｕＯ_ｘ膜、Ｏｓ膜、Ｔａ膜からなる群から選択された少なくとも１つを含む、厚さ２０−１００ｎｍの単層膜ないし多層膜で形成される。

高硬度導電膜は、高硬度を有し、水分、水素に対して遮蔽能を有する膜であり、硬度が高い貴金属（Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ）、これらの合金、およびこれらの酸化物からなる群から選択された少なくとも１種の材料を含む厚さ２０−２００ｎｍの単層膜ないし多層膜で形成される。

導電性水素バリア膜は、導電性と水素バリア性を有する膜であり、Ｔｉ，ＴｉＡｌ，Ｔａ，ＴａＡｌのいずれかの窒化物、又は酸化窒化物、又はこれらの混合物のいずれか１種で形成される厚さ２０−１００ｎｍの単層、またはそれらの積層で形成できる。

例えば、Ｉｒ，ＩｒＯ_ｘ，Ｒｕ，ＲｕＯ_ｘ，Ｏｓは、導電性密着膜としても高硬度導電膜としても用いることができる。このような場合、導電性密着膜と高硬度導電膜とを一体化した構成としてもよい。上記構成は導電性材料を用いて形成されているが、導電性は特に必要ではない。高硬度導電膜や導電性水素バリア膜の代わりに、ＴｉＯやＡｌＯを用いることもできる。

パッド電極構造上方の導電性保護層ＣＰを除去するため、導電性保護層ＣＰの上にレジストパターンＲＰを形成し、導電性保護層ＣＰをエッチングする。

図５Ｃに示すように、パッド電極構造ＰＤを内包する領域で導電性保護層ＣＰを除去し、レジストパターンＲＰはアッシング等で除去する。導電性保護層ＣＰの内縁は、パッド電極構造ＰＤ外縁から所定距離離れている。パッド電極構造は第５層間絶縁膜５４で覆われたままである。

図５Ｄに示すように、パターニングした導電性保護層ＣＰを覆って絶縁膜５８、上部保護膜５９を堆積する。絶縁膜５８は、例えば厚さ１００ｎｍ程度の酸化シリコン膜で形成する。上部保護膜５９は、例えば厚さ３５０ｎｍ程度の窒化シリコン膜で形成する。導電性保護膜の段差を反映して、絶縁膜５８、上部保護膜５９はパッド電極構造上方で凹部を形成する。上部保護膜５９上にレジストパターンＲＰを形成する。レジストパターンＲＰは凹部に内包される領域に開口を有する。段差部での上部保護膜５９はレジストパターンＲＰに覆われる。レジストパターンＲＰをエッチングマスクとして上部保護膜５９、絶縁膜５８をドライエッチングする。

図５Ｅに示すように、パッド電極構造の主要部を露出する開口が形成される。レジストパターンＲＰはアッシングなどによって除去する。段差部で窒化シリコンの上部保護膜５９が段差側面に張り出すように残されるので、水分、水素に対する遮蔽能が向上する。上部保護膜５９の上にポリイミド膜ＰＩを形成する。

パッド外の領域もほぼ全面積が導電性保護膜ＣＰで覆われるので半導体チップのほぼ全面積において応力に対する耐性、及び水分、水素の外部侵入に対する耐性の高い構造が得られる。

図６Ａ−６Ｆは第３の実施例による半導体装置の製造方法の主要工程を示す断面図である。第３の実施例は、第２の実施例の多層配線の中間レベルに水分、水素遮蔽能を有する絶縁性バリア膜を配置した構成である。

図６Ａに示すように、下地構造５０の上に導電性密着膜、Ａｌ−Ｃｕ主パッド電極膜、導電性水素バリア膜の積層で構成されたパッド電極構造ＰＤを形成し、酸化シリコンなどの絶縁膜５４ａで覆い、パッド電極構造ＰＤをＣＭＰストッパとしてＣＭＰを行い、表面を平坦化する。さらに、酸化シリコン膜に対するドライエッチングを行い、絶縁膜５４ａをエッチバックして、パッド電極構造ＰＤの中間レベルまで絶縁膜５４ａの表面を引き下げる。

図６Ｂに示すように、水分、水素に対する遮蔽能を有する絶縁性バリア膜６０、例えばアルミナ膜、またはＴｉＯ_ｘ膜、又はこれらの積層を厚さ２０ｎｍ程度スパッタリングで堆積する。絶縁性バリア膜６０の上に、絶縁膜５４ｂ、例えばＴＥＯＳ酸化シリコン膜をＣＶＤで堆積し、パッド電極構造ＰＤを埋め込む。パッド電極構造をストッパとしたＣＭＰを行い、表面を平坦化する。

図６Ｃに示すように、更に絶縁膜５４ｃ、例えば例えばＴＥＯＳ酸化シリコン膜をＣＶＤで堆積する。以後、図５Ｂ−５Ｅに対応する工程を行う。

図６Ｄに示すように、平坦化した絶縁膜５４ｃ上に、導電性密着膜５５、高硬度導電膜５６、導電性水素バリア膜５７を積層して導電性保護層ＣＰを形成する。

パッド電極構造上方の導電性保護層ＣＰを除去するため、導電性保護層ＣＰの上にレジストパターンＲＰを形成し、導電性保護層ＣＰをエッチングする。パッド外の領域もほぼ全面積が導電性保護膜ＣＰで覆われるので半導体チップのほぼ全面積において応力に対する耐性、及び水分、水素の外部侵入に対する耐性の高い構造が得られる。

図６Ｅに示すように、パッド電極構造を内包する領域で導電性保護層ＣＰを除去し、レジストパターンＲＰはアッシング等で除去する。パッド電極構造は絶縁膜５４ｃで覆われた状態である。

パターニングした導電性保護層ＣＰを覆って絶縁膜５８、上部保護膜５９を堆積する。絶縁膜５８は、例えば厚さ１００ｎｍ程度の酸化シリコン膜で形成する。上部保護膜５９は、例えば厚さ３５０ｎｍ程度の窒化シリコン膜で形成する。導電性保護膜の段差を反映して、絶縁膜５８、上部保護膜５９はパッド電極構造上方で凹部を形成する。上部保護膜５９上にレジストパターンＲＰを形成する。レジストパターンＲＰは凹部に内包される領域に開口を有する。段差部での上部保護膜５９はレジストパターンＲＰに覆われる。レジストパターンＲＰをエッチングマスクとして上部保護膜５９、絶縁膜５８をドライエッチングする。

図６Ｆに示すように、パッド電極構造の主要部を露出する開口が形成される。レジストパターンＲＰはアッシングなどによって除去する。段差部で窒化シリコンの上部保護膜５９が段差側面に張り出すように残されるので、水分、水素に対する遮蔽能が向上する。上部保護膜５９の上にポリイミド膜ＰＩを形成する。

本実施例によれば、多層配線の中間レベルに水分、水素の遮蔽能を有する絶縁性バリア膜が形成される。絶縁性バリア膜と交差する配線パターンとが共同して基板全面を覆う構造を形成する。下地構造に対する水分、水素の浸入がより完全に防止される。なお、絶縁性バリア膜は配線パターンと交差する代わりに導電性プラグと交差させてもよい。

図７は、第１の実施例に導電性プラグと交差する絶縁性バリア膜を取り入れた変形例を示す。強誘電体キャパシタの下部電極ＢＥＬ，強誘電体膜ＦＥＲ，上部電極ＴＥＬ，導電性プラグＰＬ１，ＰＬ２，ＰＬ３，層間絶縁膜ＩＬ２、ＩＬ３，ＩＬ４，ＩＬ５、メタル配線Ｍ１，Ｍ２，パッド電極構造ＰＤ，絶縁性バリア膜ＢＬ，上部保護膜ＰＳ，ポリイミド膜ＰＩは、第１の実施例同様である。導電性プラグＰＬ２と交差するレベル、及び導電性プラグＰＬ３と交差するレベルに水分、水素遮蔽能を有する、ＴｉＯ，ＡｌＯないしその混合物又はこれらの積層による絶縁性バリア膜６１，６２が形成されている。

図８Ａ−８Ｄは更なる変形例を示す。これらの図において、ＩＬ（ＩＬ４，ＩＬ５）は（第４、第５）層間絶縁膜、Ｍ２は第２メタル配線、ＰＤは第１の実施例同様の、導電性密着膜、パッド主配線膜、導電性水素バリア膜の積層からなるパッド電極構造、ＰＳは窒化シリコンからなる上部保護膜、ＰＩはポリイミド膜、ＰＬは導電性プラグを示す。

図８Ａにおいては、第１実施例のパッド電極構造ＰＤと同時に、第２実施例類似の導電性保護膜ＣＰが同一積層構造で形成され、溝によって電気的に分離されている。工程数を増加することなく、導電性保護膜を形成することができる。

図８Ｂにおいては、第２メタル配線Ｍ２と交差するレベルに、絶縁性バリア膜６０が形成されている。

図８Ｃにおいては第２メタル配線とパッド電極構造とを接続する導電性プラグＰＬと交差するレベルに絶縁性バリア膜６２が形成されている。

図８Ｄにおいては、図８Ａに示すパッド電極構造ＰＤと導電性保護膜ＣＰとの上面に接するレベルに絶縁性バリア膜６３が形成されている。この構造では、上部から浸入する水分、水素は、絶縁性バリア膜６３又はパッド電極構造ＰＤ、導電性保護膜ＣＰのいずれかを透過しない限り、下部構造に入ることができない。なお、パッド電極、導電性保護膜と交差するレベルに絶縁性バリア膜を配置することにより同様の効果を得ることができる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。

【書類名】 明細書
【発明の名称】 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に外部回路との接続や検査のためのパッドを有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置は、最上配線層と同層又はその上に、検査のためのプローブ針を当接したり、外部回路との接続のためのワイヤをボンディングするパッドを有する。パッドは、配線の他のパターンと比べて比較的大きな寸法を有し、パッド上面は露出して、プローブ針を当接したり、接続ワイヤをボンディングできるようにされている。半導体集積回路装置を完成するまでには、複数回の検査を行い、最終的に良品と判定されたもののみをパッケージする。
【０００３】
検査においてプローブ針をパッドに当てると、パッドに亀裂が生じることがある。亀裂を生じてもパッドにワイヤをボンディングすることはでき、製品化することはできる。しかし、ワイヤボンディング後もパッド表面は露出された状態であり、亀裂から水分や水素が浸入しやすくなる。浸入した水分や水素が配線や酸化物に達すると、化学反応を生じ、半導体装置の性能に影響を与える。
【０００４】
近年、強誘電体キャパシタを用い、強誘電体の分極反転を利用して情報を記憶する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を断っても記憶された情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性、および低消費電力の実現が期待できる。
【０００５】
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜をキャパシタ誘電体膜として一対の電極間に挟んだ強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても分極を維持する。印加電圧の極性を反転すると、分極の極性も反転する。この分極を検出すれば、情報を読み出すことができる。強誘電体膜の材料としては、残留分極量が大きな、例えば１０μＣ／ｃｍ^２〜３０μＣ／ｃｍ^２程度の、ＰＺＴ（Ｐｂ（Ｚｒ_１−ｘＴｉ_ｘ）Ｏ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等のペロブスカイト結晶構造を有する酸化物強誘電体が主として用いられている。特性の優れた酸化物強誘電体膜を形成するためには酸化性雰囲気中での成膜、ないしは熱処理が必要であり、下部電極（必要に応じて上部電極も）は酸化しにくい貴金属や、酸化しても導電性である貴金属ないし貴金属酸化物で形成するものが多い。
【０００６】
強誘電体キャパシタ作成前にシリコン基板にはトランジスタが形成される。トランジスタに接続するＷなどの導電性プラグを形成した後に、強誘電体キャパシタを形成する場合は、強誘電体膜成膜時の酸化性雰囲気が下部構造に悪影響を与えないようにする必要がある。
【０００７】
半導体集積回路装置の層間絶縁膜は酸化シリコンで形成される場合が多い。酸化シリコンは水分との親和性が高い。外部から水分が浸入すると、水分は層間絶縁膜を通って配線、キャパシタ、トランジスタなどに達することができる。キャパシタ、特に強誘電体キャパシタに水分が達すると、誘電体膜、特に強誘電体膜の特性が劣化する。強誘電体膜が浸入した水分に由来する水素によって還元され、酸素欠陥が生じると結晶性が低下してしまう。残留分極量や誘電率が低下するなどの特性劣化が生じる。長期間の使用によっても同様の現象が生じる。水素が侵入すれば、水分より直接的に特性劣化を生じさせる。シリコン膜や酸化シリコン膜を成膜する際、シリコンソースとして使用されるシランは水素化シリコンであり、分解すると水素を発生する。この様な水素も強誘電体膜劣化の原因となる。
【０００８】
作製された半導体集積回路装置において、外部より侵入する水分、水素の影響を最も受けやすい場所は、パッドとその周辺部と考えられる。例えば、パッドを含む最上配線を覆って酸化シリコン膜などの層間絶縁膜、窒化シリコン膜、ポリイミド膜を形成するが、パッドへの電気的接触を可能とするためパッド上のポリイミド膜、窒化シリコン膜、酸化シリコン膜は除去される。窒化シリコン膜は水分、水素に対する遮蔽能を有するが、パッド上では除去されているので水分、水素はパッド電極に直接接することができる。
【０００９】
特開２００３−１７４１４６号公報（出願人：富士通）は、２種類の酸化貴金属膜の積層で上部電極を形成することを提案する。強誘電体膜成膜時の酸化性雰囲気が悪影響を与えないように半導体基板に形成したトランジスタは、窒化シリコン膜や酸化窒化シリコン膜等の酸素遮蔽能を有する絶縁性バリア膜で覆われる。還元性雰囲気中での熱処理により強誘電体キャパシタの特性が劣化しないように、強誘電体キャパシタはアルミナなどの水素遮蔽能を有する絶縁性バリア膜で被覆される。
【００１０】
特開２００５−３９２９９号公報（出願人：松下電器産業）は、層間絶縁膜上に形成された下部電極を強誘電体膜が覆い、その上に上部電極が形成された強誘電体キャパシタの上部電極を覆って層間絶縁膜上に張り出す張り出し部分を有する導電性水素バリア膜を形成することを提案する。強誘電体キャパシタを覆う上層層間絶縁膜を形成した後、導電性水素バリア膜の張り出し部分に達するビア孔を形成し、ビア孔内に導電性プラグを形成する。導電性水素バリア膜としては、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、又はこれらを含む合金膜を用いることが好ましいと教示されている。
【００１１】
特開２００３−８６５８９号公報（出願人：富士通）は、パッドの構造を提案し、パッド電極はＡｌ合金膜の上下にＴｉＮバリアメタル膜を配置した構成とし、上側のＴｉＮバリアメタル膜は中央部を除去してＡｌ合金膜が露出した接触部を形成することを開示している。このような構成によれば、ＴｉＮバリアメタル膜が水分、水素に対して遮蔽能を示す。
【特許文献１】
特開２００３−１７４１４６号公報
【特許文献２】
特開２００５−３９２９９号公報
【特許文献３】
特開２００３−８６５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、検査を行っても水素、水分に対する耐性を維持することのできる半導体装置を提供することである。
【００１３】
本発明の他の目的は、プローブ針の接触に対する強度を増加したパッドを備えた半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を覆って、前記半導体基板上方に形成された絶縁膜と、
前記絶縁膜中に形成された多層配線構造と、
前記多層配線構造に接続され、前記絶縁膜上に形成されたパッド電極構造であって、導電性密着膜と、前記導電性密着膜上方に形成された導電性パッド電極と、前記導電性パッド電極上方に形成された導電性水素バリア膜とを含むパッド電極構造と、
を有する半導体装置
が提供される。
【発明の効果】
【００１５】
パッド電極構造の硬度が増加するので、プローブ針を接触させても亀裂が生じにくい。
【００１６】
パッド電極構造に亀裂が生じにくいので、水素、水分が浸入しにくい。
【発明を実施するための最良の形態】
【００１８】
図１Ａ−１Ｌを参照して、第１の実施例による半導体装置の製造方法を説明する。
【００１９】
図１Ａに示すように、ｎ型またはｐ型シリコンウエハである半導体基板１１に活性領域を画定する素子分離領域としてシャロートレンチアイソレーションＳＴＩを形成する。例えば、窒化シリコン膜などのＣＭＰストッパを介して半導体基板１１に深さ３００ｎｍ程度のシャロートレンチをエッチングし、必要に応じた酸化シリコン膜、窒化シリコン膜などのライナを介して、高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）によりアンドープトシリケートガラス（ＵＳＧ）膜を堆積し、堆積膜の不要部をＣＭＰストッパを利用した化学機械研磨（ＣＭＰ）により除去し、ＣＭＰストッパをエッチングにより除去する。ｎチャネルトランジスタ領域の活性領域にはｐ型不純物、例えばＢを、ドーズ量３×１０^１３ｃｍ^−２（以下３Ｅ１３のように表記する）、加速エネルギ３００ｋｅＶでイオン注入し、ｐ型ウェル１３を形成する。ｐチャネルトランジスタ領域にはｎ型不純物をイオン注入し、ｎ型ウェルを形成する。以下、ｎチャネルトランジスタ領域を例に取って説明するが、ｐチャネルトランジスタ領域においては導電型を反転させた処理を行う。
【００２０】
活性領域表面を熱酸化し，例えば厚さ約３ｎｍの酸化シリコン膜からなるゲート絶縁膜１４を形成する。ゲート絶縁膜を薄くする場合は、酸化シリコン膜形成後、窒素を導入してもよい。ゲート絶縁膜１４上に例えば厚さ１８０ｎｍ程度の多結晶シリコン膜からなるゲート電極膜１５をＣＶＤで堆積する。ゲート電極膜１５の上に、例えば厚さ２９ｎｍ程度の窒化シリコン膜からなるキャップ膜１６をＣＶＤで堆積する。ゲート電極形状のレジストパターンを形成し、キャップ膜１６、ゲート電極膜１５、ゲート絶縁膜１４をエッチングし、絶縁ゲート電極構造を形成する。キャップ膜１６をマスクとして、ｎ型不純物、例えばＡｓをドーズ量５Ｅ１４、加速エネルギ１０ｋｅＶでイオン注入し、ＬＤＤ（lightly doped drain）（又はエクステンション）領域１７を形成する。
【００２１】
２つのトランジスタのゲート電極が並んで形成された構成を示したが、これらのトランジスタは中間のソース／ドレイン領域（以下、必要に応じてソース領域とする）を共通ビット線に接続し、両側のソース／ドレイン領域（以下、必要に応じてドレイン領域とする）にメモリキャパシタを接続して用いる。左右対称の構成となるので、キャパシタは右側の構成のみを示す。
【００２２】
図１Ｂに示すように、ゲート電極構造を覆って半導体基板全面上に例えば酸化シリコン膜をＣＶＤで堆積し、エッチバックすることによりゲート電極構造側面上にのみサイドウォールスペーサＳＷを残す。キャップ層１６、サイドウォールスペーサＳＷを介して活性領域にｎ型不純物、例えばＰをドーズ量５Ｅ１４，加速エネルギ１３ｋｅＶで４回イオン注入し、ＬＤＤ領域１７と重畳する、ＬＤＤ領域より高濃度のソース／ドレイン領域Ｓ／Ｄを形成する。
【００２３】
図１Ｃに示すような絶縁積層を堆積し、第１層間絶縁膜１８を形成する。まず、膜厚２０ｎｍ程度の酸化シリコン膜１８ａをＣＶＤで堆積し、その上に膜厚２０ｎｍ程度の酸化シリコン膜１８ｂ、膜厚８０ｎｍ程度の窒化シリコン膜１８ｃ、膜厚１０００ｎｍ程度のＴＥＯＳ〔テトラエトキシシラン〕を原料とした酸化シリコン膜１８ｄをプラズマ促進（ＰＥ）ＣＶＤで堆積する。最下層の酸化シリコン膜１８ａを熱ＣＶＤで形成することにより活性領域をプラズマから保護する。窒化シリコン膜１８ｃは、水分、水素の浸入に対するバリア膜として機能する。その後、ＣＭＰによりＴＥＯＳ酸化シリコン膜１８ｄを研磨して表面を平坦化し、全体の厚さを７００ｎｍ程度にする。
【００２４】
図１Ｄに示すように、平坦化した第１層間絶縁膜１８の上に強誘電体キャパシタを形成する。例えば、膜厚２０ｎｍ程度のＴｉ膜で形成された導電性密着膜２１をスパッタリングで堆積し、その上に厚さ１５０ｎｍ程度のＰｔ膜で形成された主下部電極膜２２をスパッタリングで堆積する。このようにして下部電極積層が形成される。なお、主下部電極膜はＰｔ膜に限らない。Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ_３からなる群から選択された少なくとも１種の材料の膜やこれらの積層を用いることが好ましい。
【００２５】
下部電極層の上に、例えばＰＺＴからなる強誘電体膜２３を膜厚２００ｎｍ程度ＲＦスパッタリングで堆積する。強誘電体膜堆積後、ラピッドサーマルアニール（ＲＴＡ）処理を行い、強誘電体膜２３を結晶化する。その後、強誘電体膜２３の上に、たとえば厚さ２００ｎｍ程度のＩｒＯ２膜で形成された上部電極層２４を反応性スパッタリングにより堆積する。なお、強誘電体膜はＰＺＴに限らない。一般式ＡＢＯ_３で表記される酸化物強誘電体膜を用いることができる。ＰＺＴ，Ｌａ，Ｓｒ，Ｃａ等の添加物を微量にドープしたＰＺＴ，ＢＬＴ（Ｂｉ_４−ｘＬａ_ｘＴｉＯ_３），ＳＢＴ，Ｂｉ系層状化合物の強誘電体を用いることが好ましい。上部電極層もＩｒＯ_２に限らない。Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ_３からなる群から選択された少なくとも１種の材料の膜やこれらの積層を用いることが好ましい。
【００２６】
強誘電体キャパシタを形成した後、第２の層間絶縁膜２６を形成する。例えば、厚さ１４００ｎｍ程度のＴＥＯＳ酸化シリコン膜をＰＥ−ＣＶＤで堆積し、ＣＭＰにより厚さ１０００ｎｍ程度になるまで研磨する。ＣＭＰの後第２の層間絶縁膜の脱水のため、例えばＮ_２Ｏのプラズマ中でアニール処理を施す。
【００２７】
図１Ｅに示すように、層間絶縁膜を貫通する導電性プラグＰＬを形成する。まず、レジストマスクを用いたドライエッチングで、第２の層間絶縁膜を貫通し、強誘電体キャパシタの下部電極ＢＥＬ（２１，２２）、上部電極ＴＥＬ（２４）に達するビア孔ＶＨＣを形成する。ビア孔の径は例えば０．５μｍ程度とする。上部電極ＴＥＬ，下部電極ＢＥＬは、酸化シリコン膜のエッチングにおけるエッチストッパとして機能する。上部電極ＴＥＬ，下部電極ＢＥＬのレベルが異なってもビア孔の形成に問題は生じない。次に、強誘電体キャパシタ構造の受けたダメージを回復するアニールを、例えば酸素雰囲気中、５００℃で６０分間行う。
【００２８】
トランジスタのソース／ドレインに対するビア孔ＶＨＴを形成する。例えば、レジストマスクを用いたドライエッチングで、ソース／ドレイン領域のシリコン表面をエッチストッパとして第２の層間絶縁膜２６、第１の層間絶縁膜１８をエッチングする。ビア孔ＶＨＴの径は例えば０．３μｍ程度とする。
【００２９】
ビア孔ＶＨＣ，ＶＨＴを形成した後、シリコン表面に形成されている可能性のある酸化膜を除去するため、ＲＦ前処理を酸化シリコン膜エッチング換算で例えば１０ｎｍ程度行い、続いて例えば厚さ７５ｎｍ程度のＴｉＮ下地グルー膜２８をスパッタリングにより堆積し、ビア孔の内面を覆う。次にＣＶＤにより、Ｗ膜２９を堆積し、ビア孔を埋め戻す。その後、第２の層間絶縁膜をＣＭＰストッパとして利用し、第２の層間絶縁膜上のＷ膜２９、ＴｉＮ膜２８をＣＭＰにより除去する。このようにして導電性プラグＰＬを形成する。
【００３０】
図１Ｆに示すように、導電性プラグを形成した第２の層間絶縁膜２６の上に第１の配線３０を形成する。まず、スパッタリング等により基板全面に下部バリアメタル膜、配線膜、上部バリアメタル膜を堆積する。下部バリアメタル膜としては、例えば厚さ６０ｎｍ程度のＴｉ膜３０ａ、及び厚さ３０ｎｍ程度のＴｉＮ膜３０ｂを成膜する。配線膜としては、例えば厚さ３６０ｎｍ程度のＡｌ合金（例えばＡｌ−Ｃｕ）膜３０ｃを成膜する。上部バリアメタル膜としては、例えば厚さ５ｎｍ程度のＴｉ膜３０ｄ、及び厚さ７０ｎｍ程度のＴｉＮ膜３０ｅを成膜する。この配線構造は、同一ルールのロジック回路と同じであり、高い信頼性が保証できる。
【００３１】
図１Ｇに示すように、第１の配線膜構造の上に、底面反射防止膜としてＳｉＯＮ膜、又はレジストと類似組成の有機反射防止膜ＢＡＲＣを成膜し、その上にレジストパターンＲＰを形成する。レジストパタ−ンＲＰをエッチングマスクとして、底面反射防止膜ＢＡＲＣ，配線膜３０をエッチングし、第１の配線パターンを形成する。その後、レジストパターンＲＰ，底面反射防止膜ＢＡＲＣは、例えばアッシングで除去する。なお，第１の配線をＣｕないしはＣｕ合金を用いたダマシン配線で形成することもできる。
【００３２】
図１Ｈに示すように、第１の配線３０を覆って、水素遮蔽能を有する絶縁性バリア膜３１ａを成膜する。絶縁性バリア膜３１ａは、強誘電体キャパシタがその後の工程で受け得るダメージを抑制するためのものであり、水素遮蔽能を有する金属酸化膜、例えば厚さ２０ｎｍ程度のアルミナ膜をスパッタリングで形成する。続いて、絶縁性バリア膜３１ａ上に、厚さ７００ｎｍ程度の酸化シリコン膜を成膜し、さらにＴＥＯＳ酸化シリコン膜３１ｂをＰＥ−ＣＶＤで成膜して全体の厚さを１１００ｎｍ程度とした後、ＣＭＰで表面を研磨し、膜厚７５０ｎｍ程度の酸化シリコン絶縁膜３１ｂを形成する。なお、便宜上絶縁性バリア膜３１ａと酸化シリコン膜３１ｂを併せて第３の層間絶縁膜３１と呼ぶことがある。
【００３３】
図１Ｉに示すように、第３の層間絶縁膜３１を貫通し、第１の配線を引き出す導電性プラグ３２を形成する。まず、第１の配線の接続部に対応する開口を有するレジストパターンを形成し、第３の層間絶縁膜３１を貫通し、第１の配線３０に達する、径０．２５μｍ程度のビア孔を形成する。導電性プラグの製造プロセスは、図１Ｅに示した導電性プラグＰＬの製造プロセスと同様である。
【００３４】
さらに、導電性プラグ３２を形成した第３の層間絶縁膜３１上に第２の配線３４を形成する。第２の配線の製造プロセスは、図１Ｆ，１Ｇを参照して説明した第１の配線の製造プロセスと同様である。第２の配線３４を覆って、第４の層間絶縁膜３５を形成する。第４の層間絶縁膜３５は、第３の層間絶縁膜３１と同様に形成できる。ただし、絶縁性バリア膜は省略してもよい。導電性プラグ３２同様のプロセスで、第４の層間絶縁膜３５を貫通して第２の配線３４に達する導電性プラグ３６を形成する。多層配線の層数は、任意に選択できる。
【００３５】
導電性プラグ３５を形成した第４の層間絶縁膜３５の全面上に、導電性密着膜４１、高硬度配線膜４２、導電性水素バリア膜４３を形成する。例えば、スパッタリングにより厚さ３０ｎｍ程度のＴｉ膜４１ａ、厚さ５０ｎｍ程度のＴｉＡｌＮ膜４１ｂを成膜して、導電性密着膜４１を形成する。導電性密着膜は、その下の層間絶縁膜とその上の配線膜との密着性を向上する膜であり、ＴｉＡｌＮ／Ｔｉ積層に限らない。Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ_ｘ膜、Ｐｔ膜、Ｒｕ膜、ＲｕＯ_ｘ膜、Ｏｓ膜、Ｔａ膜からなる群から選択された少なくとも１つを含む単層膜ないし多層膜で導電性密着膜を形成できる。
【００３６】
高硬度配線膜４２として、たとえば厚さ２００ｎｍのＩｒ膜を成膜する。Ｉｒは、Ａｌ−Ｃｕより低抵抗率であり、厚さ１００−２００ｎｍ程度で、厚さ３５０ｎｍ程度のＡｌ−Ｃｕと同様の導電性の配線を形成できる。成膜法によるが、ＩｒをＩｒＯとしてもほぼ同程度の導電性を得ることができる。高硬度配線膜は、パッドにプローブ針を当てても、亀裂が生じにくい硬度を有する膜であり、Ｉｒ膜、ＩｒＯ膜に限らない。高硬度配線膜は、硬度が高い貴金属（Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ）、これらの合金、およびこれらの酸化物からなる群から選択された少なくとも１種の材料を含む単層膜ないし多層膜で形成できる。
【００３７】
導電性水素バリア膜４３として、例えば厚さ１００ｎｍのＴｉＡｌＮ膜をスパッタリングで形成する。ＴｉＮと比較したとき、ＴｉＡｌＮは酸化しにくく、酸素に対してバリア性を有し、剥離しにくく、ＴｉＮより高硬度であり、水素に対してもＴｉＮと同程度のバリア性を有する。従来の厚さ５０ｎｍ程度のＴｉＮ膜の代わりに、厚さ２０−１００ｎｍ程度のＴｉＡｌＮ膜を用いることができる。バリア性を向上した硬い導電膜を形成できる。２０ｎｍ未満では十分なバリア性が得にくく、１００ｎｍを越えた厚さにすると、コストが増加する。導電性水素バリア膜は、導電性と水素バリア性を有する膜であり、ＴｉＡｌＮに限らない。導電性水素バリア膜は、Ｔｉ，ＴｉＡｌ，Ｔａ，ＴａＡｌのいずれかの窒化物、又は酸化窒化物、又はこれらの混合物のいずれか１種の層、またはそれらの積層で形成できる。
【００３８】
例えば、Ｉｒ，ＩｒＯ_ｘ，Ｒｕ，ＲｕＯ_ｘ，Ｏｓは、導電性密着膜としても、高硬度配線膜としても用いることができる。このような場合、導電性密着膜と高硬度配線膜とを一体化した構成としてもよい。パッド電極構造全体の強度やバリア性は、各構成層によって決まる。例えば、導電性密着膜と導電性バリア膜とが同一材料で形成されている場合は、合算した厚さの膜としてバリア性、強度等を考えることもできる。この様に、強度、バリア性は積層構造全体の性能として考えることができる。
【００３９】
導電性水素バリア膜４３の上に、パッド電極構造のエッチングにおいて、ハードマスクとしても機能する、例えば厚さ８００ｎｍの酸化シリコン膜４４を堆積する。酸化シリコン膜４４の上にレジストパターンＲＰを形成し、レジストパターンをエッチングマスクとして酸化シリコン膜４４をエッチングして、ハードマスクを形成する。このハードマスクを用いて、導電性水素バリア膜４３、高硬度配線膜４２、導電性密着膜４１を、エッチングガスとしてＡｒ＋Ｃｌ_２を用いて、エッチングする。なお、ハードマスクを用いず、厚いレジストパターンをエッチングマスクとしてエッチングすることも可能である。その後、レジストパターンＲＰ，酸化シリコン膜４４は除去する。このようにして、パッド電極構造を含む第３の配線が形成される。
【００４０】
図１Ｊに示すように、第３の配線を覆うように第５の層間絶縁膜及び上部保護膜を形成する。例えば、第３の配線を埋め込むように、ＴＥＯＳ酸化シリコン膜４５ａをＣＶＤにより堆積し、第３の配線をストッパとしたＣＭＰを行い、表面を平坦化する。この段階では第３の配線が露出するので、更に絶縁膜、例えばＴＥＯＳ酸化シリコン膜４５ｂをＣＶＤにより堆積し、第３の配線上で厚さ１００ｎｍを有する第５の層間絶縁膜４５を形成する。第５の層間絶縁膜上に、水分、水素遮蔽能を有する上部保護膜４６、例えば厚さ３５０ｎｍの窒化シリコン膜を堆積する。上部保護膜４６の上に、パッド電極構造の接触部を開口するためのレジストパターンＲＰを形成する。レジストパターンＲＰの開口は、平面視でパッド電極に内包される形状にし、パッド電極の側面上の絶縁膜はエッチしないようにする。レジストパターンＲＰをエッチングマスクとして、上部保護膜４６、第５の層間絶縁膜４５をドライエッチングする。その後、レジストパターンＲＰはアッシング等で除去する。
【００４１】
図１Ｋに示すように、パッド電極の周辺部は第５の層間絶縁膜、上部保護膜で覆って、パッド電極主要部を露出したパッド電極構造が形成される。
【００４２】
図１Ｌに示すように、例えば厚さ３３００ｎｍ程度のポリイミド膜４７を塗布し，パッド電極用開口を囲む形にパターニングする。感光性ポリイミドを用いる場合は露光、現像でパターニングできる。この様にして、強誘電体メモリを有する半導体装置を作製できる。
【００４３】
本実施例においては、導電性密着膜は層間絶縁膜と最上配線膜との密着性を向上するほか、水分、水素に対して優れたバリア性を有し、キャパシタの劣化を効果的に低減できる。
【００４４】
図２は、種々の材料の硬度を示す表である。高硬度配線膜４２に用いられるＩｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓは、例えばパッド配線材料としてよく用いられるＡｌ、Ａｌ−Ｃｕと比較して、格段に高い硬度を有している。導電性水素バリア膜として利用できるＴｉＮ，ＴｉＡｌＮ，ＴａＮもＡｌやＣｕと比べると高い硬度を有している。表に含まれていないが、ＴａＡｌＮも高い硬度を有する。導電性密着膜として用いられるＴｉ，ＴｉＮ、ＴｉＡｌＮ，Ｉｒ，Ｒｕ、Ｏｓ、Ｔａも高い硬度を有する。
【００４５】
図３は、第１の実施例による半導体装置の歩留まり測定検査時の様子を示す。第１、第２、第３、第４、第５層間絶縁膜はＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４、ＩＬ５と表記した。絶縁性バリア膜はＢＬと表記し、上部保護膜はＰＳと表記した。パッド配線を除く金属配線層はＭ１，Ｍ２と表記した。導電性プラグはＰＬと表記した。ポリイミド膜はＰＩと表記した。パッド電極構造ＰＤは、導電性密着膜ＡＭ，主パッド配線膜ＭＭ，導電性水素バリア膜ＭＢの積層で構成されている。パッドに針が当てられ、上方から応力が印加される。この状態で高温、高湿状態で加速試験が行われる。
【００４６】
パッド電極構造の硬度を向上できるため、検査時にパッドに針を当てても、亀裂が生じにくい。また、水分、水素に対する遮蔽能も得られるため、水分、水素の内部侵入を効果的に防止でき、強誘電体キャパシタの特性を維持することが容易になる。なお、導電性密着膜、導電性水素バリア膜で十分な硬度、水分、水素遮蔽能が得られれば、パッド配線膜を貴金属及びそれらの酸化物以外の材料で形成することも可能である。
【００４７】
図４Ａは、第１の実施例の変形例を示す。最上配線層であるメタル配線膜Ｍ２で下層パッドを形成し、パッド電極の所にのみ、複数の導電性プラグＰＬを介してその上方に導電性密着膜ＡＭ，主パッド電極膜ＭＭ，導電性水素バリア膜ＭＢの積層からなるパッド電極構造を形成する。積層構造、その他の構成は第１の実施例と同様である。
【００４８】
図４Ｂは、他の変形例を示す。パッド電極構造を、第１の実施例同様の導電性密着膜５１、Ａｌ−Ｃｕ主パッド配線膜５２、第１の実施例同様の導電性水素バリア膜５３で形成する。主パッド配線膜５２が従来技術同様のＡｌ合金で形成されるが、導電性水素バリア膜５３（及び導電性密着膜５１）で硬度を向上しているので、亀裂が生じにくい。また、外部からの水分、水素の浸入に対する遮蔽能が向上する。
【００４９】
図５Ａ−５Ｅは、第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。図５Ａは、図４Ｂに示す変形例によるパッド電極構造を形成した状態を示す。パッド電極構造ＰＤは、導電性密着膜５１、Ａｌ−Ｃｕ主パッド電極膜５２、導電性水素バリア膜５３の積層で形成される。下地５０は特に限定されないが、例えば、第１の実施例による第４の層間絶縁膜から下の半導体装置構造である。
【００５０】
図５Ｂに示すように、パッド電極構造を第５層間絶縁膜５４で覆い、表面を平坦化する。平坦化した第５の層間絶縁膜５４上に、導電性密着膜５５、高硬度導電膜５６、導電性水素バリア膜５７を積層して導電性保護層ＣＰを形成する。導電性密着膜は、その下の層間絶縁膜とその上の導電膜との密着性を向上する膜であり、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ_ｘ膜、Ｒｕ膜、ＲｕＯ_ｘ膜、Ｏｓ膜、Ｔａ膜からなる群から選択された少なくとも１つを含む、厚さ２０−１００ｎｍの単層膜ないし多層膜で形成される。
【００５１】
高硬度導電膜は、高硬度を有し、水分、水素に対して遮蔽能を有する膜であり、硬度が高い貴金属（Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ）、これらの合金、およびこれらの酸化物からなる群から選択された少なくとも１種の材料を含む厚さ２０−２００ｎｍの単層膜ないし多層膜で形成される。
【００５２】
導電性水素バリア膜は、導電性と水素バリア性を有する膜であり、Ｔｉ，ＴｉＡｌ，Ｔａ，ＴａＡｌのいずれかの窒化物、又は酸化窒化物、又はこれらの混合物のいずれか１種で形成される厚さ２０−１００ｎｍの単層、またはそれらの積層で形成できる。
【００５３】
例えば、Ｉｒ，ＩｒＯ_ｘ，Ｒｕ，ＲｕＯ_ｘ，Ｏｓは、導電性密着膜としても高硬度導電膜としても用いることができる。このような場合、導電性密着膜と高硬度導電膜とを一体化した構成としてもよい。上記構成は導電性材料を用いて形成されているが、導電性は特に必要ではない。高硬度導電膜や導電性水素バリア膜の代わりに、ＴｉＯやＡｌＯを用いることもできる。
【００５４】
パッド電極構造上方の導電性保護層ＣＰを除去するため、導電性保護層ＣＰの上にレジストパターンＲＰを形成し、導電性保護層ＣＰをエッチングする。
【００５５】
図５Ｃに示すように、パッド電極構造ＰＤを内包する領域で導電性保護層ＣＰを除去し、レジストパターンＲＰはアッシング等で除去する。導電性保護層ＣＰの内縁は、パッド電極構造ＰＤ外縁から所定距離離れている。パッド電極構造は第５層間絶縁膜５４で覆われたままである。
【００５６】
図５Ｄに示すように、パターニングした導電性保護層ＣＰを覆って絶縁膜５８、上部保護膜５９を堆積する。絶縁膜５８は、例えば厚さ１００ｎｍ程度の酸化シリコン膜で形成する。上部保護膜５９は、例えば厚さ３５０ｎｍ程度の窒化シリコン膜で形成する。導電性保護膜の段差を反映して、絶縁膜５８、上部保護膜５９はパッド電極構造上方で凹部を形成する。上部保護膜５９上にレジストパターンＲＰを形成する。レジストパターンＲＰは凹部に内包される領域に開口を有する。段差部での上部保護膜５９はレジストパターンＲＰに覆われる。レジストパターンＲＰをエッチングマスクとして上部保護膜５９、絶縁膜５８をドライエッチングする。
【００５７】
図５Ｅに示すように、パッド電極構造の主要部を露出する開口が形成される。レジストパターンＲＰはアッシングなどによって除去する。段差部で窒化シリコンの上部保護膜５９が段差側面に張り出すように残されるので、水分、水素に対する遮蔽能が向上する。上部保護膜５９の上にポリイミド膜ＰＩを形成する。
【００５８】
パッド外の領域もほぼ全面積が導電性保護膜ＣＰで覆われるので半導体チップのほぼ全面積において応力に対する耐性、及び水分、水素の外部侵入に対する耐性の高い構造が得られる。
【００５９】
図６Ａ−６Ｆは第３の実施例による半導体装置の製造方法の主要工程を示す断面図である。第３の実施例は、第２の実施例の多層配線の中間レベルに水分、水素遮蔽能を有する絶縁性バリア膜を配置した構成である。
【００６０】
図６Ａに示すように、下地構造５０の上に導電性密着膜、Ａｌ−Ｃｕ主パッド電極膜、導電性水素バリア膜の積層で構成されたパッド電極構造ＰＤを形成し、酸化シリコンなどの絶縁膜５４ａで覆い、パッド電極構造ＰＤをＣＭＰストッパとしてＣＭＰを行い、表面を平坦化する。さらに、酸化シリコン膜に対するドライエッチングを行い、絶縁膜５４ａをエッチバックして、パッド電極構造ＰＤの中間レベルまで絶縁膜５４ａの表面を引き下げる。
【００６１】
図６Ｂに示すように、水分、水素に対する遮蔽能を有する絶縁性バリア膜６０、例えばアルミナ膜、またはＴｉＯ_ｘ膜、又はこれらの積層を厚さ２０ｎｍ程度スパッタリングで堆積する。絶縁性バリア膜６０の上に、絶縁膜５４ｂ、例えばＴＥＯＳ酸化シリコン膜をＣＶＤで堆積し、パッド電極構造ＰＤを埋め込む。パッド電極構造をストッパとしたＣＭＰを行い、表面を平坦化する。
【００６２】
図６Ｃに示すように、更に絶縁膜５４ｃ、例えば例えばＴＥＯＳ酸化シリコン膜をＣＶＤで堆積する。以後、図５Ｂ−５Ｅに対応する工程を行う。
【００６３】
図６Ｄに示すように、平坦化した絶縁膜５４ｃ上に、導電性密着膜５５、高硬度導電膜５６、導電性水素バリア膜５７を積層して導電性保護層ＣＰを形成する。
【００６４】
パッド電極構造上方の導電性保護層ＣＰを除去するため、導電性保護層ＣＰの上にレジストパターンＲＰを形成し、導電性保護層ＣＰをエッチングする。パッド外の領域もほぼ全面積が導電性保護膜ＣＰで覆われるので半導体チップのほぼ全面積において応力に対する耐性、及び水分、水素の外部侵入に対する耐性の高い構造が得られる。
【００６５】
図６Ｅに示すように、パッド電極構造を内包する領域で導電性保護層ＣＰを除去し、レジストパターンＲＰはアッシング等で除去する。パッド電極構造は絶縁膜５４ｃで覆われた状態である。
【００６６】
パターニングした導電性保護層ＣＰを覆って絶縁膜５８、上部保護膜５９を堆積する。絶縁膜５８は、例えば厚さ１００ｎｍ程度の酸化シリコン膜で形成する。上部保護膜５９は、例えば厚さ３５０ｎｍ程度の窒化シリコン膜で形成する。導電性保護膜の段差を反映して、絶縁膜５８、上部保護膜５９はパッド電極構造上方で凹部を形成する。上部保護膜５９上にレジストパターンＲＰを形成する。レジストパターンＲＰは凹部に内包される領域に開口を有する。段差部での上部保護膜５９はレジストパターンＲＰに覆われる。レジストパターンＲＰをエッチングマスクとして上部保護膜５９、絶縁膜５８をドライエッチングする。
【００６７】
図６Ｆに示すように、パッド電極構造の主要部を露出する開口が形成される。レジストパターンＲＰはアッシングなどによって除去する。段差部で窒化シリコンの上部保護膜５９が段差側面に張り出すように残されるので、水分、水素に対する遮蔽能が向上する。上部保護膜５９の上にポリイミド膜ＰＩを形成する。
【００６８】
本実施例によれば、多層配線の中間レベルに水分、水素の遮蔽能を有する絶縁性バリア膜が形成される。絶縁性バリア膜と交差する配線パターンとが共同して基板全面を覆う構造を形成する。下地構造に対する水分、水素の浸入がより完全に防止される。なお、絶縁性バリア膜は配線パターンと交差する代わりに導電性プラグと交差させてもよい。
【００６９】
図７は、第１の実施例に導電性プラグと交差する絶縁性バリア膜を取り入れた変形例を示す。強誘電体キャパシタの下部電極ＢＥＬ，強誘電体膜ＦＥＲ，上部電極ＴＥＬ，導電性プラグＰＬ１，ＰＬ２，ＰＬ３，層間絶縁膜ＩＬ２、ＩＬ３，ＩＬ４，ＩＬ５、メタル配線Ｍ１，Ｍ２，パッド電極構造ＰＤ，絶縁性バリア膜ＢＬ，上部保護膜ＰＳ，ポリイミド膜ＰＩは、第１の実施例同様である。導電性プラグＰＬ２と交差するレベル、及び導電性プラグＰＬ３と交差するレベルに水分、水素遮蔽能を有する、ＴｉＯ，ＡｌＯないしその混合物又はこれらの積層による絶縁性バリア膜６１，６２が形成されている。
【００７０】
図８Ａ−８Ｄは更なる変形例を示す。これらの図において、ＩＬ（ＩＬ４，ＩＬ５）は（第４、第５）層間絶縁膜、Ｍ２は第２メタル配線、ＰＤは第１の実施例同様の、導電性密着膜、パッド主配線膜、導電性水素バリア膜の積層からなるパッド電極構造、ＰＳは窒化シリコンからなる上部保護膜、ＰＩはポリイミド膜、ＰＬは導電性プラグを示す。
【００７１】
図８Ａにおいては、第１実施例のパッド電極構造ＰＤと同時に、第２実施例類似の導電性保護膜ＣＰが同一積層構造で形成され、溝によって電気的に分離されている。工程数を増加することなく、導電性保護膜を形成することができる。
【００７２】
図８Ｂにおいては、第２メタル配線Ｍ２と交差するレベルに、絶縁性バリア膜６０が形成されている。
【００７３】
図８Ｃにおいては第２メタル配線とパッド電極構造とを接続する導電性プラグＰＬと交差するレベルに絶縁性バリア膜６２が形成されている。
【００７４】
図８Ｄにおいては、図８Ａに示すパッド電極構造ＰＤと導電性保護膜ＣＰとの上面に接するレベルに絶縁性バリア膜６３が形成されている。この構造では、上部から浸入する水分、水素は、絶縁性バリア膜６３又はパッド電極構造ＰＤ、導電性保護膜ＣＰのいずれかを透過しない限り、下部構造に入ることができない。なお、パッド電極、導電性保護膜と交差するレベルに絶縁性バリア膜を配置することにより同様の効果を得ることができる。
【００７５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を覆って、前記半導体基板上方に形成された絶縁膜と、
前記絶縁膜中に形成された多層配線構造と、
前記多層配線構造に接続され、前記絶縁膜上に形成されたパッド電極構造であって、導電性密着膜と、前記導電性密着膜上方に形成された導電性パッド電極と、前記導電性パッド電極上方に形成された導電性水素バリア膜とを含むパッド電極構造と、
を有する半導体装置。
（付記２）
前記導電性パッド電極は、Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ、およびこれらの酸化物からなる群から選択された少なくとも１種の材料で形成された層を含む付記１記載の半導体装置。
（付記３）
前記導電性パッド電極は、Ａｌ，Ｃｕ，Ｗ、およびこれらの合金からなる群から選択された少なくとも１種の材料で形成された層を含む付記１記載の半導体装置。
（付記４）
前記半導体基板上方に形成され、下部電極と、酸化物誘電体膜と、上部電極とを含むキャパシタを更に有し、前記多層配線構造は前記キャパシタ上方に配置されている付記１〜３のいずれか１項記載の半導体装置。
（付記５）
前記酸化物誘電体膜は、一般式ＡＢＯ_３で表記される強誘電体の膜である付記３記載の半導体装置。
（付記６）
前記強誘電体は、ＰＺＴ，添加物を微量ドープしたＰＺＴ，ＢＬＴ，ＳＢＴ，Ｂｉ系層状化合物のいずれかである付記５記載の半導体装置。
（付記７）
前記下部電極は、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ．Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ_３からなる群から選択された少なくとも１種の材料の膜を含む付記４〜６のいずれか１項記載の半導体装置。
（付記８）
前記上部電極は、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ．Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ_３からなる群から選択された少なくとも１種の材料の膜を含む付記４〜７のいずれか１項記載の半導体装置。
（付記９）
前記導電性水素バリア膜は、Ｔｉ，ＴｉＡｌ，Ｔａ，ＴａＡｌのいずれかの窒化物、又は酸化窒化物、又はこれらの混合物のいずれか１種の層、またはそれらの積層を含む付記１〜８のいずれか１項記載の半導体装置。
（付記１０）
前記導電性密着膜は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ_ｘ膜、Ｐｔ膜、Ｒｕ膜、ＲｕＯ_ｘ膜、Ｏｓ膜、Ｔａ膜からなる群から選択された少なくとも１つを含む付記１〜９のいずれか１項記載の半導体装置。
（付記１１）
前記導電性密着膜は、前記導電性パッド電極と一体化した、Ｉｒ膜、ＩｒＯ_ｘ膜、Ｒｕ膜、ＲｕＯ_ｘ膜、Ｏｓ膜のいずれか１つである付記２記載の半導体装置。
（付記１２）
前記パッド電極構造と電気的に絶縁され、前記パッド電極構造を取り囲むように配置された導電性保護膜、を更に有する付記１〜１１のいずれか１項記載の半導体装置。
（付記１３）
前記導電性保護膜が、Ｉｒ,Ｒｕ,Ｒｈ,Ｒｅ,Ｏｓ, これらの酸化物、Ｔｉ，ＴｉＡｌ，Ｔａ，ＴａＡｌのいずれかの窒化物、又は酸化窒化物、又はこれらの混合物のいずれか１種の層、またはそれらの積層を含む付記１２記載の半導体装置。
（付記１４）
前記導電性保護膜が、前記パッド電極構造と同一の層構造を有する付記１２記載の半導体装置。
（付記１５）
前記導電性保護膜が、前記パッド電極構造形成位置を除く、前記半導体基板上方の全面を覆うように形成されている付記１２〜１４のいずれか１項記載の半導体装置。
（付記１６）
前記絶縁膜中又は絶縁膜上方に配置され、酸化アルミニウム、酸化チタニウムの少なくとも一方で形成された膜を含む絶縁性バリア膜を更に有する付記１〜１５のいずれか１項記載の半導体装置。
（付記１７）
前記絶縁性バリア膜が前記多層配線と交差する高さに配置され、前記多層配線と合わせて、前記半導体基板の全面を覆う付記１６記載の半導体装置。
（付記１８）
前記多層配線がビア導電体と配線パターンとを含み、前記絶縁性バリア膜が前記配線パターンと交差する高さに配置されている付記１７記載の半導体装置。
（付記１９）
前記多層配線がビア導電体と配線パターンとを含み、前記絶縁性バリア膜が前記ビア導電体と交差する高さに配置されている付記１７記載の半導体装置。
（付記２０）
前記絶縁性バリア膜が、前記パッド電極構造に接して配置されている付記１６記載の半導体装置。
【図面の簡単な説明】
【図１−１】 、
【図１−２】 、
【図１−３】 、および
【図１−４】 図１Ａ−１Ｌは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図２】 図２は、種々の導電性材料の硬度を示す表である。
【図３】 図３は、第１の実施例による半導体装置の歩留まり測定検査時の状態を示す断面図である。
【図４】 図４Ａ，４Ｂは、第１の実施例の変形例を示す断面図である。
【図５】 図５Ａ−５Ｅは、第２の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図６】 図６Ａ−６Ｆは、第３の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図７】 図７は、他の変形例を示す断面図である。
【図８】 図８Ａ−８Ｄは、更に他の変形例を示す断面図である。
【符号の説明】
１１ 半導体基板（シリコンウエハ）、ＳＴＩ シャロートレンチアイソレーション、１３ ｐ型ウェル、１４ ゲート絶縁膜、１５ ゲート電極、１６ キャップ膜（窒化シリコン膜）、１７ ＬＤＤ領域，ＳＷ サイドウォールスペーサ、Ｓ／Ｄ ソース／ドレイン領域、１８ 層間絶縁膜（ＩＬ）、１８ａ 保護膜、１８ｂ 酸化シリコン膜、１８ｃ 窒化シリコン膜、１８ｄ ＴＥＯＳ酸化シリコン膜、２１ Ｔｉ密着膜、２２ Ｐｔ膜、ＢＥＬ 下部電極層、２３ 誘電体膜、ＦＥＲ 強誘電体膜、２４ ＩｒＯ２膜、ＴＥＬ 上部電極層、２６ 層間絶縁膜、 ＶＨ ビア孔、Ｔ トランジスタ、Ｃ キャパシタ、２８ グルー膜、２９ Ｗ膜、ＰＬ プラグ、３０ 配線層、３０ａ Ｔｉ膜（バリア膜）、３０ｂ ＴｉＮ膜（バリア膜）、３０ｃ Ａｌ−Ｃｕ合金膜、３０ｄ Ｔｉ膜（バリア膜）、３０ｅ ＴｉＮ膜（バリア膜）、ＢＡＲＣ 底面反射防止膜、ＲＰ レジストパターン、３１ 層間絶縁膜、３１ａ 絶縁性バリア膜（アルミナ膜）、３１ｂ ＴＥＯＳ酸化シリコン膜、３２ プラグ（ＰＬ）、３４ 配線層、３５ 層間絶縁膜（ＩＬ），３６ プラグ（ＰＬ），４１ 導電性密着膜、４１ａ Ｔｉ膜、４１ｂ ＴｉＡｌＮ膜、４２ 配線膜、４３ 導電性水素バリア（ＴｉＡｌＮ）膜、４４ ハードマスク膜、４５ 層間絶縁（ＴＥＯＳ酸化シリコン）膜、４６ 上部保護（窒化シリコン）膜、４７ ポリイミド膜（ＰＩ）、５１ 導電性密着膜、５２ 主パッド配線膜（高硬度配線膜）、５３ 導電性水素バリア膜、５４ 第５層間絶縁膜、５５ 導電性密着膜、５６ 高硬度導電膜、５７ 導電性水素バリア膜、ＣＰ 導電性保護膜、５８ 絶縁膜、５９ 上部保護膜、６０，６１，６２，６３ 絶縁性バリア膜

Claims (20)

1. 半導体基板と、
   前記半導体基板に形成された半導体素子と、
   前記半導体素子を覆って、前記半導体基板上方に形成された絶縁膜と、
   前記絶縁膜中に形成された多層配線構造と、
   前記多層配線構造に接続され、前記絶縁膜上に形成されたパッド電極構造であって、導電性密着膜と、前記導電性密着膜上方に形成された導電性パッド電極と、前記導電性パッド電極上方に形成された導電性水素バリア膜とを含むパッド電極構造と、
   を有する半導体装置。
2. 前記導電性パッド電極は、Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ、およびこれらの酸化物からなる群から選択された少なくとも１種の材料で形成された層を含む請求項１記載の半導体装置。
3. 前記導電性パッド電極は、Ａｌ，Ｃｕ，Ｗ、およびこれらの合金からなる群から選択された少なくとも１種の材料で形成された層を含む請求項１記載の半導体装置。
4. 前記半導体基板上方に形成され、下部電極と、酸化物誘電体膜と、上部電極とを含むキャパシタを更に有し、前記多層配線構造は前記キャパシタ上方に配置されている請求項１〜３のいずれか１項記載の半導体装置。
5. 前記酸化物誘電体膜は、一般式ＡＢＯ_３で表記される強誘電体の膜である請求項３記載の半導体装置。
6. 前記強誘電体は、ＰＺＴ，添加物を微量ドープしたＰＺＴ，ＢＬＴ，ＳＢＴ，Ｂｉ系層状化合物のいずれかである請求項５記載の半導体装置。
7. 前記下部電極は、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ．Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ_３からなる群から選択された少なくとも１種の材料の膜を含む請求項４〜６のいずれか１項記載の半導体装置。
8. 前記上部電極は、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ．Ｏｓ，Ｐｄ、これらの酸化物、ＳｒＲｕＯ_３からなる群から選択された少なくとも１種の材料の膜を含む請求項４〜７のいずれか１項記載の半導体装置。
9. 前記導電性水素バリア膜は、Ｔｉ，ＴｉＡｌ，Ｔａ，ＴａＡｌのいずれかの窒化物、又は酸化窒化物、又はこれらの混合物のいずれか１種の層、またはそれらの積層を含む請求項１〜８のいずれか１項記載の半導体装置。
10. 前記導電性密着膜は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ_ｘ膜、Ｐｔ膜、Ｒｕ膜、ＲｕＯ_ｘ膜、Ｏｓ膜、Ｔａ膜からなる群から選択された少なくとも１つを含む請求項１〜９のいずれか１項記載の半導体装置。
11. 前記導電性密着膜は、前記導電性パッド電極と一体化した、Ｉｒ膜、ＩｒＯ_ｘ膜、Ｒｕ膜、ＲｕＯ_ｘ膜、Ｏｓ膜のいずれか１つである請求項２記載の半導体装置。
12. 前記パッド電極構造と電気的に絶縁され、前記パッド電極構造を取り囲むように配置された導電性保護膜、を更に有する請求項１〜１１のいずれか１項記載の半導体装置。
13. 前記導電性保護膜が、Ｉｒ,Ｒｕ,Ｒｈ,Ｒｅ,Ｏｓ, これらの酸化物、Ｔｉ，ＴｉＡｌ，Ｔａ，ＴａＡｌのいずれかの窒化物、又は酸化窒化物、又はこれらの混合物のいずれか１種の層、またはそれらの積層を含む請求項１２記載の半導体装置。
14. 前記導電性保護膜が、前記パッド電極構造と同一の層構造を有する請求項１２記載の半導体装置。
15. 前記導電性保護膜が、前記パッド電極構造形成位置を除く、前記半導体基板上方の全面を覆うように形成されている請求項１２〜１４のいずれか１項記載の半導体装置。
16. 前記絶縁膜中又は絶縁膜上方に配置され、酸化アルミニウム、酸化チタニウムの少なくとも一方で形成された膜を含む絶縁性バリア膜を更に有する請求項１〜１５のいずれか１項記載の半導体装置。
17. 前記絶縁性バリア膜が前記多層配線と交差する高さに配置され、前記多層配線と合わせて、前記半導体基板の全面を覆う請求項１６記載の半導体装置。
18. 前記多層配線がビア導電体と配線パターンとを含み、前記絶縁性バリア膜が前記配線パターンと交差する高さに配置されている請求項１７記載の半導体装置。
19. 前記多層配線がビア導電体と配線パターンとを含み、前記絶縁性バリア膜が前記ビア導電体と交差する高さに配置されている請求項１７記載の半導体装置。
20. 前記絶縁性バリア膜が、前記パッド電極構造に接して配置されている請求項１６記載の半導体装置。
    

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