KR20080007382A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판(10)의 위쪽에, 강유전체 커패시터를 형성한 후에, 강유전체 커패시터를 덮는 층간 절연막(48, 50, 52)을 형성한다. 다음으로, 층간 절연막(48, 50, 52)에, 상부 전극(40)까지 도달하는 컨택트 홀(53)을 형성한다. 이어서, 층간 절연막(48, 50, 52) 위에, 컨택트 홀(53)을 거쳐 상부 전극(40)에 전기적으로 접속되는 배선(58)을 형성한다. 상부 전극(40)을 형성함에 있어서, 도전성 산화물막(40a, 40b)을 형성한 후에, 도전성 산화물막(40a, 40b) 위에 Pt보다도 촉매 작용이 작은 귀금속으로 이루어지고, 두께가 150nm 이하인 캡막(40c)을 형성한다.
반도체 기억 장치, 강유전체 커패시터, 도전성 산화물막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 강유전체 커패시터를 구비한 불휘발성 메모리로 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
근래, 디지털 기술의 진전에 수반하여, 대용량의 데이터를 고속으로 처리 또는 보존하는 경향이 높아지고 있다. 이 때문에, 전자 기기에 사용되는 반도체 장치의 고집적화 및 고성능화가 요구되고 있다.
그래서, 반도체 기억 장치(DRAM)의 고집적화를 실현하기 위해서, DRAM을 구성하는 용량 소자의 용량 절연막으로서, 규소산화물 또는 규소질화물 대신에, 강유전체 재료 또는 고유전율 재료를 사용하는 기술에 대하여, 널리 연구 및 개발이 행해져 있다.
또한, 저전압으로 또한 고속으로의 기입 동작 및 판독 동작이 가능한 불휘발성 RAM을 실현하기 위해서, 용량 절연막으로서, 자발 분극 특성을 갖는 강유전체막을 사용한 강유전체 메모리(FeRAM)에 대하여도, 활발하게 연구 및 개발이 행해져 있다.
강유전체 메모리는 강유전체의 히스테리시스(hysteresis) 특성을 이용하여 정보를 기억한다. 강유전체 메모리에는 1쌍의 전극간의 커패시터 유전체막으로서 강유전체막을 갖는 강유전체 커패시터가 메모리 셀마다 마련되어 있다. 강유전체에서는, 전극간의 인가 전압에 따라 분극이 생겨, 인가 전압이 제거되어도, 자발 분극이 남는다. 또한, 인가 전압의 극성이 반전되면, 자발 분극의 극성도 반전한다. 따라서, 자발 분극을 검출하면 정보를 판독할 수 있다. 그리고, 강유전체 메모리에는, 동작이 고속이며, 소비 전력이 낮고, 기입/판독의 내구성이 뛰어나다는 등의 특징이 있다.
종래, 강유전체 커패시터의 상부 전극으로서는 도전성 산화물막이 사용되었고, 이에 접속되는 배선으로서, 배리어 메탈막 및 Al막으로 구성된 것이 공지되어 있다. 이 배선으로는, 배리어 메탈막에 100nm 이상의 두께가 요구되어, 두께가 150nm인 티탄 질화막이 사용되는 경우가 있다. 한편, 로직 회로부로는, 두께가 60nm인 티탄막과 두께가 30nm인 티탄 질화막의 적층체가 배리어 메탈막으로서 사용되는 경우가 있다. 이와 같이, 강유전체 메모리부와 로직 회로부 사이에서는, 배리어 메탈막의 구성이 상이하다.
또한, 강유전체 메모리에 대하여도 미세화의 요청이 있다. 그러나, Al막을 포함하는 배선을 사용하여 이 요청에 응하기는 곤란하다.
그래서, 이들 문제를 해소하고자, 텅스텐을 함유하는 플러그를 사용함이 검토되었다.
그러나, 이와 같은 플러그를 형성하기 위해서는, 글루(glue)막으로서 티탄막 또는 티탄 질화막을 형성한 후에, 고온의 환원 분위기 중에서 텅스텐막을 형성함이 필요하며, 이 때에 수소가 발생한다. 이 수소의 대부분은 티탄 질화막에 의해 블로킹되지만, 수소가 대량으로 발생한 경우에는, 상부 전극까지 도달하는 경우가 있다. 그리고, 상부 전극을 구성하는 도전성 산화물막, 예를 들면 이리듐 산화막을 환원해버린다. 이 결과, 도 6에 나타내는 바와 같이, 체적 수축에 수반하여 상부 전극과 플러그 사이에 공극이 발생하여, 컨택트 저항이 불안정해진다.
또한, 티탄막 또는 티탄 질화막이 도전성 산화물막 중의 산소에 의해 산화되어, 컨택트 저항이 상승하는 경우도 있다.
이들 과제를 해결하려는 각종 상부 전극의 구조가 제안되어 있다(특허 문헌 1∼5). 그러나, 이들 구조에 의해서도, 컨택트 저항의 상승을 충분히 억제하여 안정한 것으로 하기는 곤란하다.
특허 문헌 1 : 일본 특개2003-349246호 공보
특허 문헌 2 : 일본 특개2000-349253호 공보
특허 문헌 3 : 일본 특개평9-251983호 공보
특허 문헌 4 : 일본 특개2000-133633호 공보
특허 문헌 5 : 일본 특개2004-87978호 공보
[발명의 개시]
본 발명의 목적은 강유전체 커패시터와 배선 사이의 컨택트 저항을 안정시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본원 발명자는 상기 과제를 해결하고자 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 태양에 상도했다.
본원 발명에 따른 반도체 장치에는, 반도체 기판의 위쪽에 형성되고, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 커패시터와, 상기 강유전체 커패시터를 덮고, 상기 상부 전극까지 도달하는 컨택트 홀이 형성된 층간 절연막과, 상기 층간 절연막 위에 형성되고, 상기 컨택트 홀을 거쳐 상기 상부 전극에 전기적으로 접속된 배선이 마련되어 있다. 그리고, 상기 상부 전극에는, 도전성 산화물막과, 상기 도전성 산화물막 위에 형성되고, Pt보다도 촉매 작용이 작은 귀금속으로 이루어지고, 두께가 150nm 이하인 캡막이 마련되어 있다.
본원 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 위쪽에, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 커패시터를 형성한 후에, 상기 강유전체 커패시터를 덮는 층간 절연막을 형성한다. 다음으로, 상기 층간 절연막에, 상기 상부 전극까지 도달하는 컨택트 홀을 형성한다. 이어서, 상기 층간 절연막 위에, 상기 컨택트 홀을 거쳐 상기 상부 전극에 전기적으로 접속되는 배선을 형성한다. 그리고, 상기 강유전체 커패시터를 형성할 때에, 상기 상부 전극을 형성함에 있어서, 도전성 산화물막을 형성한 후에, 상기 도전성 산화물막 위에 Pt보다도 촉매 작용이 작은 귀금속으로 이루어지고, 두께가 150nm 이하인 캡막을 형성한다.
도 1은 본 발명의 실시 형태에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.
도 2A는 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 공 정순으로 나타내는 단면도이다.
도 2B는, 도 2A에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2C는, 도 2B에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2D는, 도 2C에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2E는, 도 2D에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2F는, 도 2E에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2G는, 도 2F에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2H는, 도 2G에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2I는, 도 2H에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2J는, 도 2I에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2K는, 도 2J에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타 내는 단면도이다.
도 2L은, 도 2K에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2M은, 도 2L에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 3은 Ir막의 두께와 텅스텐 플러그의 이상(異常) 산화의 관계를 나타내는 그래프이다.
도 4는 본 발명의 제2 실시 형태에 따른 강유전체 메모리를 나타내는 단면도이다.
도 5A는 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 5B는, 도 5A에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 5C는, 도 5B에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 5D는, 도 5C에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 5E는, 도 5D에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 5F는, 도 5E에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타 내는 단면도이다.
도 6은 상부 전극과 플러그 사이의 공극을 나타내는 전자 현미경 사진이다.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시 형태에 대하여, 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시 형태에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.
이 메모리 셀 어레이에는, 일방향으로 뻗은 복수개의 비트선(3), 및 비트선(3)이 뻗은 방향에 대하여 수직인 방향으로 뻗은 복수개의 워드선(4) 및 플레이트선(5)이 마련되어 있다. 또한, 이들 비트선(3), 워드선(4) 및 플레이트선(5)이 구성하는 격자와 정합하도록 하여, 강유전체 메모리의 복수개의 메모리 셀이 어레이상으로 배치되어 있다. 각 메모리 셀에는, 강유전체 커패시터(기억부)(1) 및 MOS 트랜지스터(스위칭부)(2)가 마련되어 있다.
MOS 트랜지스터(2)의 게이트는 워드선(4)에 접속되어 있다. 또한, MOS 트랜지스터(2) 한쪽의 소스·드레인은 비트선(3)에 접속되고, 다른 쪽의 소스·드레인은 강유전체 커패시터(1) 한쪽의 전극에 접속되어 있다. 그리고, 강유전체 커패시터(1)의 다른 쪽의 전극이 플레이트선(5)에 접속되어 있다. 또, 각 워드선(4) 및 플레이트선(5)은 그들이 뻗은 방향과 동일한 방향으로 늘어선 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 마찬가지로, 각 비트선(3)은 그것이 뻗은 방향과 동일한 방향으로 늘어선 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 워드선(4) 및 플레이트선(5)이 뻗은 방향, 비트선(3)이 뻗은 방향은, 각각 행방향, 열 방향이라 불리기도 한다. 단, 비트선(3), 워드선(4) 및 플레이트선(5)의 배치는 상술한 것에 한정되지 않는다.
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(1)에 마련된 강유전체막의 분극 상태에 따라, 데이터가 기억된다.
(제1 실시 형태)
다음으로, 본 발명의 제1 실시 형태에 대하여 설명한다. 단, 여기서는, 편의상, 반도체 장치의 단면 구조에 대하여는, 그 제조 방법과 함께 설명한다. 도 2A∼도 2L은 본 발명의 제1 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
우선, 도 2A에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(10)에, 예를 들면 LOCOS(Local Oxidation of Silicon)법에 의해, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다. 이어서, 이온 주입법에 의해, 도펀트 불순물을 도입함으로써, 웰(14)을 형성한다. 이어서, 소자 영역에, 게이트 절연막(16), 게이트 전극(게이트 배선)(18), 절연막(19), 사이드웰 절연막(20) 및 소스/드레인 확산층(22)을 구비한 트랜지스터(24)를 형성한다. 이 트랜지스터(24)가 도 1 중의 MOS 트랜지스터(2)에 상당한다.
이어서, 전면(全面)에, 예를 들면 플라즈마 CVD(Chemical Vapor Deposition)법에 의해, 예를 들면 막두께가 200nm인 SiON막(실리콘 산화 질화막)을 더 형성한다. 전면에 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 600nm인 실리콘 산화막을 더 형성한다. 이들 SiON막 및 실리콘 산화막으로 층간 절연막(26)이 구성된 다. 다음으로, 예를 들면 CMP법에 의해, 층간 절연막(26)의 표면을 평탄화한다.
이어서, 도 2B에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여 층간 절연막(26)에, 소스/드레인 확산층(22)에 달하는 컨택트 홀(32)과, 게이트 전극(게이트 배선)(18)에 달하는 컨택트 홀(도시않음)을 형성한다. 다음으로, 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 20nm∼60nm인 Ti막을 형성한다. 그 후, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 30nm∼50nm인 TiN막을 형성한다. Ti막 및 TiN막으로 배리어 메탈막(도시않음)이 구성된다.
다음으로, 전면에, 예를 들면 CVD법에 의해, 막두께가 500nm인 텅스텐막(도시않음)을 형성한다. CMP법에 의해, 층간 절연막(26)의 표면이 노출할 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이 결과, 컨택트 홀(32) 등 내에 매립되고, 텅스텐을 함유하는 도체 플러그(34)가 형성된다.
이어서, 도 2C에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 CVD법에 의해, 막두께가 100nm인 산화 방지막(28)을 형성한다. 산화 방지막(28)으로서는, 예를 들면 SiON막 또는 실리콘 질화막을 형성한다. 다음으로, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 130nm인 실리콘 산화막(30)을 형성한다. 계속해서, 질소(N2) 분위기 중에서 열처리를 행한다. 예를 들면, 열처리 온도는 650℃로 하고, 열처리 시간은 30분간∼60분간으로 한다.
다음으로, 도 2D에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm∼100nm(예를 들면 20nm)인 티탄막(36a)을 Pt막 밀착 층으로서 형성한다. 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 100nm∼300nm(예를 들면 175nm)인 Pt막(36b)을 하부 전극막으로서 더 형성한다. 티탄막(36a) 및 Pt막(36b)으로 강유전체 커패시터의 하부 전극막(36)이 구성된다.
이어서, 마찬가지로 도 2D에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법에 의해, 강유전체막(38)을 형성한다. 강유전체막(38)으로서는, 예를 들면 막두께가 100nm∼250nm(예를 들면 200nm)인 PZT막을 형성한다. 또, 강유전체막(38)의 형성 방법은 스퍼터링법에 한정되는 것은 아니다. 예를 들면, 졸·겔법, MOD(Metal Organic Deposition)법, MOCVD법 등에 의해 강유전체막(38)을 형성해도 좋다.
이어서, 예를 들면 RTA(Rapid Thermal Annealing)법에 의해, 산소 분위기 중에서 열처리를 행한다. 예를 들면, 열처리 온도를 650℃∼800℃(예를 들면 750℃)로 하고, 열처리 시간을 30초간∼120초간(예를 들면 60초간)으로 한다.
이어서, 마찬가지로 도 2D에 나타내는 바와 같이, 예를 들면 스퍼터링법 또는 MOCVD법에 의해, 예를 들면 막두께가 10nm∼100nm(예를 들면 50nm)인 IrOX막(40a) 및 막두께가 100nm∼300nm인 IrOY막(40b)을 연속하여 형성한다. 이 때, 공정 열화를 억제하기 위해서, IrOY막(40b)의 산소 조성비 Y가, IrOX막(40a)의 산소 조성비 X보다 높아지도록 한다.
또한, 마찬가지로 도 2D에 나타내는 바와 같이, 예를 들면 스퍼터링법 또는 MOCVD법에 의해, 막두께가 5nm∼150nm(예를 들면 30nm)인 귀금속 캡막(40c)을 형성 한다. 귀금속 캡막(40c)으로서는, 촉매 작용이 Pt보다도 작은 귀금속으로 이루어지는 막, 예를 들면 이리듐(Ir)막, 루테늄(Ru)막, 로듐(Rh)막 또는 팔라듐(Pd)막을 형성하는 것이 바람직하다. 귀금속 캡막(40c)으로서 Ir막을 형성할 경우의 성막 온도는, 예를 들면 430℃로 한다. Ru막을 형성할 경우의 성막 온도는, 예를 들면 400℃로 한다. IrOX막(40a), IrOY막(40b) 및 귀금속 캡막(40c)으로 강유전체 커패시터의 상부 전극막(40)이 구성된다.
또, IrOY막(40b) 위에 Pt막을 형성한 경우에는, Pt의 촉매 작용에 의해, 후에 플라즈마 TEOSCVD법 등의 CVD법으로 층간 절연막을 형성할 때에, 원료 중의 물로부터 수소가 발생하여, 강유전체막(38)의 특성이 열화해버린다. 또한, 후에, 상부 전극막(40)을 에칭한 후에 회복 어닐링을 행하는데, 이 때에 Pt막의 표면에 돌기(힐록(hillock))가 발생하는 경우도 있다.
이어서, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(도시않음)을 형성하고, 포토리소그래피에 의해, 포토 레지스트막을 강유전체 커패시터의 상부 전극의 평면 형상으로 패터닝한다. 계속해서, 도 2E에 나타내는 바와 같이, 상부 전극막(40)을 에칭한다. 에칭 가스로서는, 예를 들면 Ar 가스 및 Cl2 가스를 사용한다. 그 후, 포토 레지스트막을 제거한다. 또, 티탄 질화막으로 이루어지는 하드 마스크를 사용하여 상부 전극막(40)의 에칭을 행하여도 좋다. 이어서, 예를 들면 산소 분위기에서, 400℃∼700℃(예를 들면 650℃), 30분간∼120분간(예를 들면 60분간)의 열처리(회복 어닐링)를 행한다. 이 열처리는 강유전체막(38)의 막질 을 향상하기 위한 것이다. 귀금속 캡막(40c)이 얇으므로, 산소를 강유전체막(38)까지 충분히 도달시킬 수 있으며, 상부 전극의 크기에 구애되지 않고, 강유전체막(38)을 충분히 회복시킬 수 있다. 또한, 귀금속 캡막(40c)의 표면에 힐록이 발생하는 경우도 없다.
이어서, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(도시않음)을 형성하고, 포토리소그래피에 의해, 포토 레지스트막을 용량 절연막의 평면 형상으로 패터닝한다. 계속해서, 강유전체막을 에칭한다. 그 후, 포토 레지스트막을 제거한다. 이어서, 산소 분위기에서, 300℃∼400℃(예를 들면 350℃), 30분간∼120분간(예를 들면 60분간)의 열처리를 행한다.
이어서, 마찬가지로 도 2E에 나타내는 바와 같이, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(44)을 형성한다. 배리어막(44)으로서는, 예를 들면 막두께가 20nm∼150nm인 산화알루미늄막을 형성한다. 산화알루미늄막을 형성하는 방법은 스퍼터링법 또는 CVD법에 한정되지 않지만, 강유전체막(38)에의 데미지를 고려하면, MOCVD법 이외의 방법을 채용함이 바람직하다. 이어서, 산소 분위기에서, 예를 들면 400℃∼600℃, 30분간∼120분간의 열처리를 행한다.
이어서, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(도시않음)을 형성하고, 포토리소그래피에 의해, 포토 레지스트막을 강유전체 커패시터의 하부 전극의 평면 형상으로 패터닝한다. 계속해서, 배리어막(44) 및 하부 전극막(36)을 에칭한다. 이 결과, 하부 전극이 형성된다. 패터닝된 상부 전극막(40), 강유전체막(38) 및 하부 전극막(36)으로 강유전체 커패시터(42)가 구성되고, 이 강 유전체 커패시터(42)가 도 1 중의 강유전체 커패시터(1)에 상당한다. 또한, 배리어막(44)은 상부 전극막(40) 및 강유전체막(38)을 덮도록 잔존한다. 그 후, 포토 레지스트막을 제거한다. 이어서, 산소 분위기에서, 예를 들면 350℃∼600℃(예를 들면 350℃), 30분간∼60분간의 열처리를 행한다.
이어서, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(46)을 형성한다. 배리어막(46)으로서는, 예를 들면 막두께가 20nm∼50nm인 산화알루미늄막을 형성한다. 배리어막(46)에 의해 강유전체 커패시터(42)의 전체가 덮혀진다.
배리어막(46)의 형성후에는, 산소 분위기에서, 예를 들면 500℃∼700℃, 30분간∼120분간의 열처리를 행한다. 이 결과, 강유전체막(38)에 산소가 공급되어, 강유전체 커패시터(42)의 전기적 특성이 회복된다.
이어서, 도 2F에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1500nm인 실리콘 산화물로 구성되는 층간 절연막(48)을 형성한다. 층간 절연막(48)으로서 실리콘 산화막을 형성할 경우에는, 원료 가스로서, 예를 들면, TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다. 또, 층간 절연막(48)으로서, 예를 들면, 절연성을 갖는 무기막 등을 형성해도 좋다. 층간 절연막(48)의 형성후, 예를 들면 CMP법에 의해, 층간 절연막(48)의 표면을 평탄화한다.
이어서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 층간 절연막(48) 중의 수분이 제거됨과 동시 에, 층간 절연막(48)의 막질이 변화하여, 층간 절연막(48) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다. 또, 열처리를 행한 후에, N2O 가스 등을 사용하여 발생시킨 플라즈마 분위기에 층간 절연막(48)을 폭로해도 좋다. 열처리에 의해, 층간 절연막(48) 중에 존재하는 수분이 제거된다. 그리고, N2O 가스 등을 사용하여 발생시킨 플라즈마 분위기에 층간 절연막(48)을 폭로하면, 층간 절연막(48)의 막질이 변화하여, 층간 절연막(48) 중에 수분이 들어가기 어려워진다.
다음으로, 도 2G에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(50)을 형성한다. 배리어막(50)으로서는, 예를 들면, 막두께가 20nm∼100nm인 산화알루미늄막을 형성한다. 평탄화된 층간 절연막(48) 위에 배리어막(50)이 형성되기 때문에, 배리어막(50)은 평탄해진다.
다음으로, 도 2H에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 층간 절연막(52)을 형성한다. 층간 절연막(52)으로서는, 예를 들면 막두께가 100nm∼300nm인 실리콘 산화막을 형성한다. 또, 층간 절연막(52)으로서, SiON막 또는 실리콘 질화막 등을 형성해도 좋다. 다음으로, 예를 들면 CMP법에 의해, 층간 절연막(52)의 표면을 평탄화한다.
이어서, 도 2I에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 층간 절연막(52), 배리어막(50) 및 층간 절연막(48)에, 강유전체 커패시터(42)의 상부 전극(40)까지 달하는 컨택트 홀(53)과, 강유전체 커패시터(42)의 하부 전극(36)까지 달하는 컨택트 홀(도시않음)을 형성한다.
이어서, 산소 분위기에서, 400℃∼600℃, 30분간∼120분간(예를 들면 60분간)의 열처리를 행한다. 기판 온도는, 예를 들면 500℃∼600℃로 한다. 이 결과, 강유전체막(38)에 산소가 공급되어, 강유전체 커패시터(42)의 전기적 특성이 회복된다. 또, 이 열처리를, 산소 분위기 중이 아니고, 오존 분위기 중에서 행하여도 좋다. 오존 분위기 중에서 열처리가 행해진 경우에도, 강유전체막(38)에 산소가 공급되어, 강유전체 커패시터(42)의 전기적 특성이 회복된다.
그 후, 도 2J에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 층간 절연막(52), 배리어막(50), 층간 절연막(48), 배리어막(46), 실리콘 산화막(30) 및 산화 방지막(28)에, 도체 플러그(34)까지 달하는 컨택트 홀(54)을 형성한다. 계속해서, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 도체 플러그(34)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 10nm 제거되는 조건으로 한다. 단, 후술하는 바와 같이, 플라즈마 세정을 생략해도 좋다.
다음으로, 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 20nm∼100nm인 TiN막(56a)을 글루막으로서 형성한다. 또, 글루막을 형성함에 있어서는, 스퍼터링법에 의해 Ti막을 형성한 후에, MOCVD법에 의해 TiN막을 형성해도 좋다. 또, MOCVD법에 의해 TiN막을 형성한 후에는, 탈탄소 제거 처리로서, 400℃ 이상에서 N2 및 H2의 플라즈마를 사용한 어닐링 처리를 행할 필요가 있다. 단, 본 실시 형태에서는 내수소 방지막으로서 기능하는 귀금속 캡막(40c)이 형성되고, 그 표면의 이상 요철의 정도가 극히 작기 때문에, Ti막의 이상 산화 및 상부 전극의 환원이라는 문제는 생기지 않는다.
이어서, 전면에, 예를 들면 CVD법에 의해, 막두께가 300nm∼600nm인 텅스텐막(56b)을 형성한다. 텅스텐막(56b)을 형성함에 있어서는, 예를 들면 초기보다도 후기에 수소의 공급량을 많게 한다. 그 후, 예를 들면 CMP법에 의해, 층간 절연막(52)의 표면이 노출할 때까지, 텅스텐막(56b) 및 TiN막(56a)을 연마한다. 이 결과, 도 2K에 나타내는 바와 같이, 컨택트 홀(53, 54) 등 내에 매립되고, 텅스텐을 함유하는 도체 플러그(56)가 형성된다.
이어서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 텅스텐막(56b) 등의 연마시에 층간 절연막(52 및 50) 중에 들어간 수분이 제거됨과 동시에, 층간 절연막(52)의 막질이 변화하여, 층간 절연막(52) 중에 수분이 들어가기 어려워진다. 또한, 이 열처리에 의해, 층간 절연막(52)의 표면이 질화되어, 층간 절연막(52)의 표면에 SiON막(도시않음)이 형성된다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한 다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다. 계속해서, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 도체 플러그(56)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 10nm 제거되는 조건으로 한다.
다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 60nm인 Ti막, 막두께가 30nm인 TiN막, 막두께가 360nm인 AlCu 합금막, 막두께가 5nm인 Ti막, 및, 막두께가 70nm인 TiN막(모두 도시않음)을 순차 형성한다. 이 결과, Ti막, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막이 형성된다. 다음으로, 포토리소그래피 기술을 이용하여, 적층막을 패터닝한다. 이 결과, 도 2M에 나타내는 바와 같이, 적층막으로 이루어지는 배선(제1 금속 배선층)(58)이 형성된다.
다음으로, 예를 들면 고밀도 플라즈마 CVD(High Density Plasma enhanced Chemical Vapor Deposition)법에 의해, 막두께가 750nm인 실리콘 산화막(60)을 형성한다. 이어서, 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1100nm인 실리콘 산화막(62)을 형성한다. 원료 가스로서는, 예를 들면, TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다. 또, 실리콘 산화막(60 및 62)의 형성 방법은 상술한 것에 한정되는 것은 아니다. 예를 들면, 실리콘 산화막(60 및 62)의 양쪽을, 플라즈마 TEOSCVD법에 의해 형성해도 좋다.
다음으로, 예를 들면 CMP법에 의해, 실리콘 산화막(62)의 표면을 평탄화한 다. 계속해서, N2O 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 실리콘 산화막(62 및 60) 중의 수분이 제거됨과 동시에, 실리콘 산화막(62 및 60)의 막질이 변화하여, 실리콘 산화막(62 및 60) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다.
이어서, 포토리소그래피 기술을 이용하여, 실리콘 산화막(62 및 60)에, 배선(58)까지 달하는 컨택트 홀(63)을 형성한다. 그 후, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 배선(58)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 25nm 제거되는 조건으로 한다.
다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 10nm인 Ti막(도시않음)을 형성한다. 예를 들면 MOCVD법에 의해, 막두께가 3.5㎛∼7㎛인 TiN막(도시않음)을 더 형성한다. Ti막 및 TiN막으로 배리어 메탈막이 구성된다. 이어서, 예를 들면 CVD법에 의해, 막두께가 300nm∼600nm인 텅스텐막(도시않음)을 형성한다.
계속해서, 예를 들면 CMP법에 의해, 실리콘 산화막(62)의 표면이 노출할 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이 결과, 컨택트 홀(63) 내에 매립되고, 텅스텐을 함유하는 도체 플러그(64)가 형성된다.
다음으로, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 텅스텐막 등의 연마시에 실리콘 산화막(62 및 60) 중에 들어간 수분이 제거됨과 동시에, 실리콘 산화막(62 및 60)의 막질이 변화하여, 실리콘 산화막(62 및 60) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다.
다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 60nm인 Ti막, 막두께가 30nm인 TiN막, 막두께가 360nm인 AlCu 합금막, 막두께가 5nm인 Ti막, 및, 막두께가 70nm인 TiN막(모두 도시않음)을 순차 형성한다. 이 결과, Ti막, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막이 형성된다. 다음으로, 포토리소그래피 기술을 이용하여, 적층막을 패터닝한다. 이 결과, 적층막으로 이루어지는 배선(제2 금속 배선층)(66)이 형성된다.
다음으로, 예를 들면 고밀도 플라즈마 CVD법에 의해, 막두께가 750nm인 실리콘 산화막(68)을 형성한다. 이어서, 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1100nm인 실리콘 산화막(70)을 형성한다. 또, 실리콘 산화막(68 및 70)의 형성 방법은 상술한 것에 한정되는 것은 아니다. 예를 들면, 실리콘 산화막(68 및 70)의 양쪽을, 플라즈마 TEOSCVD법에 의해 형성해도 좋다.
다음으로, 예를 들면 CMP법에 의해, 실리콘 산화막(70)의 표면을 평탄화한다. 계속해서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 실리콘 산화막(68 및 70) 중의 수분이 제거됨 과 동시에, 실리콘 산화막(68 및 70)의 막질이 변화하여, 실리콘 산화막(68 및 70) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다.
이어서, 포토리소그래피 기술을 이용하여, 실리콘 산화막(68 및 70)에, 배선(66)까지 달하는 컨택트 홀(72)을 형성한다. 그 후, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 배선(66)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 25nm 제거되는 조건으로 한다.
다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 10nm인 Ti막(도시않음)을 형성한다. 예를 들면 MOCVD법에 의해, 막두께가 3.5㎛∼7㎛인 TiN막(도시않음)을 더 형성한다. Ti막 및 TiN막으로 배리어 메탈막이 구성된다. 이어서, 예를 들면 CVD법에 의해, 막두께가 300nm∼600nm인 텅스텐막(도시않음)을 형성한다.
계속해서, 예를 들면 CMP법에 의해, 실리콘 산화막(70)의 표면이 노출할 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이 결과, 컨택트 홀(72) 내에 매립되고, 텅스텐을 함유하는 도체 플러그(74)가 형성된다.
다음으로, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기 에서, 열처리를 행한다. 열처리 결과, 텅스텐막 등의 연마시에 실리콘 산화막(70 및 68) 중에 들어간 수분이 제거됨과 동시에, 실리콘 산화막(70 및 68)의 막질이 변화하여, 실리콘 산화막(70 및 68) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다.
다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 60nm인 Ti막, 막두께가 30nm인 TiN막, 막두께가 360nm인 AlCu 합금막, 막두께가 5nm인 Ti막, 및, 막두께가 70nm인 TiN막(모두 도시않음)을 순차 형성한다. 이 결과, Ti막, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막이 형성된다. 다음으로, 포토리소그래피 기술을 이용하여, 적층막을 패터닝한다. 이 결과, 적층막으로 이루어지는 배선(제3 금속 배선층)(76)이 형성된다.
다음으로, 예를 들면 고밀도 플라즈마 CVD법에 의해, 막두께가 700nm인 실리콘 산화막(78)을 형성한다. 또, 실리콘 산화막(78)의 형성 방법은 상술한 것에 한정되는 것은 아니다. 예를 들면, 실리콘 산화막(78)을, 플라즈마 TEOSCVD법에 의해 형성해도 좋다.
다음으로, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 실리콘 산화막(78) 중의 수분이 제거됨과 동시에, 실리콘 산화막(78)의 막질이 변화하여, 실리콘 산화막(78) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다.
다음으로, 예를 들면 CVD법에 의해, 막두께가 500nm인 실리콘 질화막(80)을 실리콘 산화막(78) 위에 형성한다. 실리콘 질화막(80)에 의해, 수분의 침입이 차단되어, 수분에 의해 배선(76, 66 및 58) 등이 부식하는 폐해가 방지된다.
다음으로, 포토리소그래피 기술을 이용하여, 실리콘 질화막(80) 및 실리콘 산화막(78)에, 전극 패드에 달하는 개구부(도시않음)를 형성한다. 그 후, 예를 들면 스핀 코팅법에 의해, 예를 들면 막두께가 2㎛∼10㎛인 폴리이미드막(82)을 형성한다. 다음으로, 포토리소그래피 기술을 이용하여, 폴리이미드막(82)에, 전극 패드에 달하는 개구부(도시않음)를 형성한다. 이와 같이 하여, 본 실시 형태에 따른 반도체 장치를 완성시킨다.
이와 같이 제조된 반도체 장치에서는, 촉매 작용이 Pt보다도 낮은 귀금속으로 이루어지는 귀금속 캡막(40c)이 상부 전극의 최상부에 존재하고 있다. 이 때문에, 텅스텐막(56b)을 형성할 때에 수소가 발생해도, 이 수소는 IrOY막(40b) 및 IrOX막(40a)까지 도달하는 것은 아니다. 이 때문에, 상부 전극의 환원이 억제되어, 상부 전극의 컨택트 저항을 안정시킬 수 있다.
또한, 본 실시 형태에서는, 배리어막(50) 위에 층간 절연막(52)이 형성되고, 층간 절연막(52) 위에 배선(58)이 형성되어 있다. 따라서, 배리어막(50)의 열화가 층간 절연막(52)에 의해 억제되어, 배리어막(50)의 기능을 충분히 발휘할 수 있다. 또한, 배리어막(50) 위에 층간 절연막(52)이 형성되어 있기 때문에, 배선(58)을 형성하기 위한 패터닝시에, 배리어막(50)까지도 에칭되는 사태를 방지할 수 있다. 또한, 배선(58)에 대하여도 높은 신뢰성을 얻을 수 있다.
또한, 본 실시 형태에서는, 도체 플러그(56)가, 소스/드레인 확산층(14)에 직접 접속되어 있지 않고, 도체 플러그(34)를 거쳐 소스/드레인 확산층(14)에 접속되어 있다.
만약, 도체 플러그(56)를 소스/드레인 확산층(14)에 직접 접속하고자 할 경우에는, 층간 절연막(52 및 48) 등뿐만 아니라, 배리어막(50)도 에칭하여, 소스/드레인 확산층(14)까지 달하는 컨택트 홀을 형성할 필요가 있다. 그러나, 산화알루미늄막 등의 배리어막(50)의 에칭 특성은 층간 절연막(52 및 48) 등과 크게 상이하기 때문에, 소스/드레인 확산층(14)에 데미지를 주지 않고, 이러한 컨택트 홀을 형성하기는 극히 곤란하다.
이에 대하여, 본 실시 형태에서는, 도체 플러그(34)를 거쳐 있기 때문에, 소스/드레인 확산층(14)에 데미지를 주지 않고, 배선(58)과 소스/드레인 확산층(14)을 전기적으로 접속할 수 있다. 따라서, 본 실시 형태에 의하면, 신뢰성이 높은 반도체 장치를 높은 수율로 제조할 수 있다.
또한, 본 실시 형태에서는, 층간 절연막(26) 위에 산화 방지막(28)이 형성되어 있다. 이 때문에, 실리콘 산화막(30) 등의 형성시에, 도체 플러그(34)의 표면 산화를 방지할 수 있어, 도체 플러그(56)와 도체 플러그(34) 사이의 컨택트 저항을 낮게 억제할 수 있다.
또, 본 실시 형태에서는, 하부 전극막(36)의 표면이 Pt막(36b)이기 때문에, 자연 산화막은 생기기 어려워, 컨택트 홀(54)을 형성한 후에 플라즈마 세정을 행하지 않아도, 이 부분에서는 컨택트 저항이 상승하기 어렵다. 또한, 상부 전극막(40)의 표면이 귀금속 캡막(40c)이기 때문에, 이 부분에서도 자연 산화막은 생기기 어려워, 컨택트 저항이 상승하기 어렵다. 따라서, 컨택트 홀(54)을 형성한 후의 플라즈마 세정을 생략해도 좋다. 플라즈마 세정을 생략할 경우에는, 귀금속 캡막(40c)의 막두께가 감소하지 않기 때문에, 이 감소를 고려하여 귀금속 캡막(40c)을 두껍게 형성해 둘 필요는 없다. 따라서, 귀금속 캡막(40c)의 가공이 쉬워진다. 또, 귀금속 캡막(40c)이 형성되어 있지 않고, IrOY막(40b)이 노출하고 있을 경우에는, 플라즈마 세정을 행하지 않으면, 상부 전극의 컨택트 저항이 약 3배까지 상승해버린다.
여기서, 귀금속 캡막(40c)의 두께에 대하여 설명한다. 귀금속 캡막(40c)에는 일정한 산소 투과성이 필요하게 된다. 이는, 상부 전극 형성시 등에 강유전체막(38)에 생긴 데미지를 회복시키기 위해서, 예를 들면 600℃∼800℃의 산소 분위기 중에서 30분간∼60분간의 어닐링 처리를 행하기 때문이다. 이 어닐링 처리로는, 강유전체 메모리의 메모리 셀을 구성하는 작은 강유전체 커패시터에서는, 위쪽 및 옆쪽으로부터 산소가 강유전체막(38) 중에 침투한다. 한편, 평활 커패시터 등의 큰 강유전체 커패시터에서는, 옆쪽으로부터의 침투는 불충분하기 때문에, 위쪽으로부터의 침투가 중요하다. 이 때문에, 이와 같은 큰 강유전체 커패시터에의 본 발명의 적용을 고려하면, 귀금속 캡막(40c)에 일정한 산소 투과성이 필요하게 되는 것이다. 또한, 귀금속 캡층 Ir막(42c)이 너무 두꺼우면, 그 에칭에 의한 가공이 곤란해지는 경우도 있다.
그래서, 본원 발명자는 Ir막의 두께와 산소 투과성의 관계에 대하여 시험을 행했다.
이 시험에서는, 웨이퍼 위에 텅스텐 플러그를 형성하고, 그 위에 두께가 20nm∼190nm인 Ir막을 형성했다. 다음으로, 웨이퍼에 대하여 400℃∼700℃의 산소 분위기에서의 어닐링 처리를 30분간 행했다. 그리고, 텅스텐 플러그의 이상 산화(돌기 상태)의 유무를 관찰했다. 이 결과를 도 3에 나타낸다. 도 3의 횡축은 Ir막의 두께를 나타내고 있다. 또한, 종축은 텅스텐 플러그에 이상 산화가 생기지 않는 상한의 온도(Ir이 산소를 배리어하는 온도)를 나타내고 있다.
도 3에 나타내는 바와 같이, 두께가 20nm인 경우, 430℃ 이하에서는 텅스텐 플러그는 산화하지 않았지만, 430℃를 초과하면 산화했다. 한편, 두께가 190nm인 경우, 650℃에서도 텅스텐 플러그는 산화하지 않았다. 또한, 650℃에서는, Ir막의 두께가 약 150nm 이상에서는, 텅스텐 플러그가 산화하지 않았다. 이 때문에, Ir막의 두께는 150nm 이하로 함이 바람직하다.
예를 들면, 한 변의 길이가 50㎛인 강유전체 커패시터에서는, 귀금속 캡막(40c)의 두께가 200nm인 경우의 스위칭 전하량은, 귀금속 캡막(40c)의 두께가 75nm 이하의 경우의 20% 정도이다. 이 경우는, 두께가 200nm인 경우에는 강유전체막(38)이 20%밖에 회복하고 있지 않음을 의미한다. 한편, 귀금속 캡막(40c)이 75nm 이하의 경우는, 강유전체 커패시터의 사이즈에 구애되지 않고, 그 스위칭 전하량은 귀금속 캡막(40c)이 없을 경우와 동일 정도로 되어, 충분한 회복이 행해져 있다고 할 수 있다. 따라서, 산소를 충분히 투과시키기 위해서는, 귀금속 캡막(40c)의 두께는 75nm 이하인 것이 보다 바람직하다. 이와 같은 경향은, 다른 원소로 이루어지는 귀금속 캡막(40c)에서도 동일하다.
한편, 귀금속 캡막(40c)이 너무 얇으면, 종래와 같이, 컨택트 저항이 상승하거나, 불안정해지는 경우가 있다. 이 때문에, 귀금속 캡막(40c)의 두께는 5nm 이상인 것이 바람직하다. 특히, 컨택트 홀 형성시의 오버 에칭을 고려하면, 15nm 이상인 것이 보다 바람직하다. 즉, 귀금속 캡막(40c)의 두께는 15nm∼75nm인 것이 가장 바람직하다.
또한, 귀금속 캡막(40c)의 성막 온도는 내부 응력이 생기기 어려운 것으로 함이 바람직하다. 예를 들면, 성막 온도가 400℃ 이하이면, 압축 방향의 응력이 작용하기 쉬워진다. 또한, 성막 온도가 500℃ 이상이면, 인장 방향의 응력이 작용하기 쉬워진다. 따라서, 성막 온도는 400℃∼500℃로 함이 바람직하다.
또, Al막을 포함하는 배선 대신에, 예를 들면 대머신법(damascene process)을 채용하여 Cu 배선을 형성해도 좋다.
또한, Pt막 밀착층으로서 티탄막(36a) 대신에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm∼100nm(예를 들면 20nm)인 산화알루미늄막을 형성해도 좋다.
또한, 강유전체막(38)을 형성한 후의 열처리를, 아르곤과 산소의 혼합 가스 의 분위기 중에서 행하여도 좋다. 이 경우, 예를 들면, 열처리 온도를 550℃∼650℃(예를 들면 550℃)로 하고, 열처리 시간을 30초간∼120초간(예를 들면 90초간)으로 한다.
또한, IrOX막(40a)을 형성한 후에 IrOY막(40b)을 형성하기 전에, RTA법에 의해, 아르곤과 산소의 혼합 가스의 분위기 중에서 열처리를 행하여도 좋다. 이 경우, 예를 들면, 열처리 온도를 650℃∼800℃로 하고, 열처리 시간을 10초간∼120초간으로 한다. 이 열처리에 의해, IrOX막(40a)이 완전히 결정화함과 동시에, IrOX막(40a)과 강유전체막(38)의 계면이 보다 양호하게 된다.
(제2 실시 형태)
다음으로, 본 발명의 제2 실시 형태에 대하여 설명한다. 도 4는 본 발명의 제2 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
제2 실시 형태에서는, 배선(제1 금속 배선층)(58)과 배선(제2 금속 배선층)(66) 사이에 배리어막(84)이 형성되고, 배선(제2 금속 배선층)(66)과 배선(제3 금속 배선층)(76) 사이에 배리어막(86)이 형성되어 있다. 즉, 평탄화된 실리콘 산화막(62) 위에 배리어막(84) 및 실리콘 산화막(65)이 순차 형성되고, 그 위에 배선(66)이 형성되어 있다. 또한, 평탄화된 실리콘 산화막(70) 위에 배리어막(86) 및 실리콘 산화막(71)이 순차 형성되고, 그 위에 배선(76)이 형성되어 있다. 배리어막(84 및 86)은, 예를 들면 막두께가 50nm인 산화알루미늄막이다. 또한, 실리콘 산화막(65 및 71)의 막두께는, 예를 들면 100nm이다.
제2 실시 형태에 따른 반도체 장치를 제조함에 있어서는, 제1 실시 형태와 마찬가지로 실리콘 산화막(62)의 평탄화까지의 일련의 처리를 행한 후, 배리어막(84) 및 실리콘 산화막(65)을 순차 형성한다. 그 후, 제1 실시 형태와 마찬가지로, 배선(66) 형성에서 실리콘 산화막(70)의 평탄화까지의 일련의 처리를 행한다. 이어서, 배리어막(86) 및 실리콘 산화막(71)을 순차 형성한다.
그 후, 제1 실시 형태와 마찬가지로, 배선(76)의 형성에서, 패드 개구부 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다.
이와 같은 제2 실시 형태에 의하면, 보다 다수의 배리어막이 형성되어 있기 때문에, 보다 높은 수소 배리어성을 얻을 수 있다. 따라서, 수율을 보다 향상시킬 수 있다.
따라서, 특히 가속 수명 시험의 하나인 PTHS(Pressure Temperature Humidity Stress) 시험 (JEDEC 규격 등)에서도, 양호한 시험 결과를 얻을 수 있다.
(제3 실시 형태)
다음으로, 본 발명의 제3 실시 형태에 대하여 설명한다. 제1 및 제2 실시 형태에서는, 강유전체 커패시터(42)의 구조가 플래너형으로 되어 있지만, 제3 실시 형태에는, 구조가 스택형인 강유전체 커패시터가 마련되어 있다. 이하, 제3 실시 형태에 대하여 상세히 설명하지만, 편의상, 그 단면 구조에 대하여는, 그 제조 방법과 함께 설명한다. 도 5A∼도 5F는 본 발명의 제3 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
본 실시 형태에서는, 우선, 도 5A에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(311)의 표면에 웰(312)을 형성한다. 이어서, 반도체 기판(311)의 표면에, 예를 들면 STI(shallow trench isolation)에 의해 소자 분리 영역(313)을 형성한다. 계속해서, 게이트 절연막(314), 게이트 전극(315), 캡막(316), 사이드웰(317), 소스/드레인 확산층(318) 및 실리사이드층(319)을 웰(312)의 표면에 형성함으로써, 스위칭 소자로서 MOS 트랜지스터(320)를 형성한다. 이 MOS 트랜지스터(320)가 도 1에서의 MOS 트랜지스터(2)에 상당한다. 또, 각 MOS 트랜지스터(320)에는, 소스 및 드레인용으로 2개의 소스/드레인 확산층(318)을 형성하는데, 그 한쪽은 2개의 MOS 트랜지스터(320) 사이에 공유시킨다.
다음으로, 전면에 실리콘 산질화막(321)(두께 : 200nm)을, MOS 트랜지스터(320)를 덮도록 형성하고, 또한 전면에 층간 절연막으로서 실리콘 산화막(322)(두께 : 1000nm)을 더 형성하고, CMP(화학 기계적 연마) 등에 의해 실리콘 산화막(322)을 평탄화한다. 실리콘 산질화막(321)은 실리콘 산화막(322)을 형성할 때의 게이트 절연막(314) 등의 수소 열화를 방지하기 위해서 형성되어 있다. 그 후, 각 실리사이드층(319)까지 도달하는 컨택트 홀을 실리콘 산화막(322) 및 실리콘 산질화막(321)에 형성함으로써, 플러그 컨택트부를 개구한다. 그리고, 컨택트 홀 내에 글루막(323)을 형성한 후, 예를 들면 CVD법에 의해 W막을 매립하고, CMP를 행하여 평탄화함으로써, 도체 플러그(324)를 형성한다.
계속해서, 도 5B에 나타내는 바와 같이, 실리콘 산화막(322) 위에, 이리듐막(325)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면 기판 온도를 500℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm 으로 하고, 챔버 내의 압력을 0.35Pa로 하고, 성막 시간을 176초간으로 한다. 이 결과, 두께가 250nm 정도의 이리듐막(325)이 얻어진다.
다음으로, 이리듐막(325) 위에 산화이리듐막(326)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 50℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 60sccm으로 하고, O2 가스의 유량을 60sccm으로 하고, 챔버 내의 압력을 0.37Pa로 하고, 성막 시간을 10초간으로 한다. 이 결과, 두께가 28nm 정도의 산화이리듐막(326)이 얻어진다.
이어서, 산화이리듐막(326) 위에 백금막(327)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 350℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm으로 하고, 챔버 내의 압력을 0.38Pa로 하고, 성막 시간을 8초간으로 한다. 이 결과, 두께가 15nm 정도의 백금막(327)이 얻어진다.
그 후, 백금막(327) 위에 백금 산화물막(328)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 350℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 36sccm으로 하고, O2 가스의 유량을 144sccm으로 하고, 챔버 내의 압력을 6.2Pa로 하고, 성막 시간을 22초간으로 한다. 이 결과, 두께가 25nm 정도의 백금 산화물막(328)이 형성된다. 그리고, 백금 산화물막(328) 위에 백금막(329)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면 기판 온도를 100℃로 하고, 성막 파워를 1kW로 하고, Ar 가스 의 유량을 100sccm으로 하고, 챔버 내의 압력을 0.4Pa로 하고, 성막 시간을 32초간으로 한다. 이 결과, 두께가 50nm 정도의 백금막(329)이 형성된다.
이들 이리듐막(325), 산화이리듐막(326), 백금막(327), 백금 산화물막(328) 및 백금막(329)으로 배리어 메탈막 및 하부 전극막이 구성된다. 배리어 메탈막 및 하부 전극막으로서, 다음과 같은 적층체를 사용해도 좋다. 예를 들면, (a) Ti막 위에 Ir막이 형성된 적층체, (b) TiAlN막 위에, Ti막 및 Ir막이 순차 형성된 적층체, (c) Ti막 위에 Pt막이 형성된 적층체, (d) IrO2막 위에 Pt막이 형성된 적층체, (e) RuO2막 위에 Pt막이 형성된 적층체, (f) LSCO(La0.5Sr0.5CoO3)막 위에 Pt막이 형성된 적층체, (g) TiAlN막 위에, Ti막 및 Pt막이 순차 형성된 적층체 등을 사용해도 좋다. 즉, Pt, Ir, Ru, Rh, Re, Os, Pd, SrRuO3 및 TiAlN으로 이루어지는 군에서 선택된, 적어도 1종을 함유하는 금속 또는 금속 산화물의 단막 및 적층 도전성막을 사용할 수 있다.
상기의 적층체를 형성한 후, 예를 들면 750℃에서, Ar 분위기 중의 급속 가열 처리(RTA)를 60초간 실시함으로써, 백금막(329)을 결정화시킨다. 이어서, 도 5C에 나타내는 바와 같이, 백금막(329) 위에 강유전체막, 예를 들면 PLZT((Pb,La)(Zr,Ti)O3)막(330)을, 예를 들면 스퍼터링법으로 형성하고, 그 결정화 어닐링을 행한다. PLZT막(330)은, 예를 들면 MOCVD법에 의해 형성할 수도 있지만, MOCVD법을 사용할 경우에는, 하부 전극막의 구성을 다른 것으로 변경함이 바람직하다.
결정화 어닐링 후, PLZT막(330) 위에 상부 전극막(331)을 스퍼터링에 의해 형성한다. 상부 전극막(331)은, 예를 들면 서로 조성이 다른 2층의 산화이리듐막과 귀금속 캡막으로 구성한다. 1층째의 산화이리듐막(331a)의 형성에서는, 예를 들면 기판 온도를 실온으로 하고, 성막 파워를 2kW로 하고, Ar 가스의 유량을 100sccm으로 하고, O2 가스의 유량을 59sccm으로 한다. 그리고, 산화이리듐막(331a)은, 예를 들면 50nm 정도로 한다. 산화이리듐막(331a)을 형성한 후에는, 어닐링을 행하고, 그 후, 2층째의 산화이리듐막(331b)을 형성한다. 산화이리듐막(331b)은, 예를 들면 75∼125nm 정도로 한다. 계속해서, 예를 들면 스퍼터링법에 의해, 귀금속 캡막(331c)을 산화이리듐막(331b) 위에 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 425℃ 이상으로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm으로 하고, 성막 시간을 21초간으로 한다. 이 결과, 두께가 30nm 정도의 귀금속 캡막(331c)이 형성된다. 계속해서, 반도체 기판(웨이퍼)(311)의 배면(뒷면)의 세정을 행한다.
그리고, 상부 전극막(331), PLZT막(330), 백금막(329), 백금 산화물막(328), 백금막(327), 산화이리듐막(326) 및 이리듐막(325)을 패터닝할 때에 하드 마스크로서 사용하는 질화티탄막(도시않음) 및 TEOS를 사용한 실리콘 산화막(도시않음)을 순차 형성한다. 질화티탄막은, 예를 들면 200℃에서 형성하고, 그 두께는 200nm 정도이다. 또한, 실리콘 산화막은, 예를 들면 390℃에서 형성하고, 그 두께는 390nm 정도이다.
다음으로, 실리콘 산화막 및 질화티탄막을 패터닝함으로써, 스택형의 강유전체 커패시터를 형성하는 예정 영역에만 하드 마스크를 형성한다. 이어서, 실리콘 산화막 및 질화티탄막을 하드 마스크로서 사용한 패터닝 및 에칭 기술을 이용하여, 상부 전극막(331), PLZT막(330), 백금막(329), 백금 산화물막(328), 백금막(327), 산화이리듐막(326) 및 이리듐막(325)을 일괄하여 가공함으로써, 도 5D에 나타내는 바와 같이, 스택 구조의 강유전체 커패시터를 형성한다. 이 강유전체 커패시터가 도 1에서의 강유전체 커패시터(1)에 상당한다. 그 후, 하드 마스크(실리콘 산화막 및 질화티탄막)를 제거한다. 계속해서, 산소 분위기에서, 예를 들면 300℃∼500℃, 30분간∼120분간의 열처리를 행한다.
이어서, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(335)을 형성한다. 배리어막(335)으로서는, 예를 들면 스퍼터링법 또는 CVD법에 의해 막두께가 50nm인 산화알루미늄막을 형성한다. 계속해서, 성막이나 에칭 프로세스 등에 의한 PLZT막(330)에의 데미지를 회복하기 위해서, 회복 어닐링을 실시한다. 예를 들면 산소 분위기에서, 500℃∼700℃, 30분간∼120분간의 열처리를 행한다.
다음으로, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1500nm인 실리콘 산화물로 구성되는 층간 절연막(336)을 형성한다. 층간 절연막(336)으로서 실리콘 산화막을 형성할 경우에는, 원료 가스로서, 예를 들면, TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다. 또, 층간 절연막(336)으로서, 예를 들면, 절연성을 갖는 무기막 등을 형성해도 좋다. 층간 절연막(336)의 형성후, 예를 들면 CMP법에 의해, 층간 절연막(336)의 표면을 평탄화한다.
계속해서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 층간 절연막(336) 중의 수분이 제거됨과 동시에, 층간 절연막(336)의 막질이 변화하여, 층간 절연막(336) 중에 수분이 들어가기 어려워진다.
그 후, 도 5E에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(338)을 형성한다. 배리어막(338)으로서는, 예를 들면, 막두께가 50nm∼100nm인 산화알루미늄막을 형성한다. 평탄화된 층간 절연막(336) 위에 배리어막(338)이 형성되기 때문에, 배리어막(338)은 평탄해진다.
다음으로, 도 5F에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 층간 절연막(339)을 형성한다. 층간 절연막(339)으로서는, 예를 들면 막두께가 800nm∼1000nm인 실리콘 산화막을 형성한다. 또, 층간 절연막(339)으로서, SiON막 또는 실리콘 질화막 등을 형성해도 좋다. 다음으로, 예를 들면 CMP법에 의해, 층간 절연막(339)의 표면을 평탄화한다.
그 후, 패터닝 및 에칭 기술을 이용하여 도체 플러그(324)까지 도달하는 컨택트 홀을 층간 절연막(339), 배리어막(338), 층간 절연막(336) 및 배리어막(335)에 형성한다.
그 후, 제1 실시 형태에서의 도체 플러그(56)의 형성과 마찬가지로, 도체 플러그(56) 및 배선(58)을 형성한다. 계속해서, 제2 실시 형태와 마찬가지로, 실리콘 산화막(60)의 형성에서, 패드 개구부 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다. 또, 강유전체 커패시터에 접속되는 배선(56)은 플레이트선에 접속되고, 도체 플러그(56)를 거쳐 MOS 트랜지스터(320)에 접속되는 배선은 비트선에 접속된다.
이와 같은 스택형의 강유전체 커패시터에 응용한 실시 형태에서도, 제1 실시 형태 등과 마찬가지로, 컨택트 저항을 안정시킬 수 있음과 동시에, 강유전체막(330)의 데미지를 충분히 회복시킬 수 있다. 따라서, 수율이 향상됨과 동시에, 보다 엄격한 조건 하에서의 수명이 향상된다.
또, 본 발명에서, 배리어막은, 산화알루미늄막 및 산화티탄막에 한정되지 않고, 금속 산화막 또는 금속 질화막 등의, 적어도 수소 또는 물의 확산을 방지할 수 있는 막이면 좋다. 예를 들면, Al 질화막, Al 산질화막, Ta 산화막, Ta 질화막 및 Zr 산화막, Si 산질화막 등을 사용할 수 있다. 단, 금속 산화막은 치밀하기 때문에, 비교적 얇은 경우라도, 수소의 확산을 확실히 방지함이 가능하다. 따라서, 미세화의 관점에서는 배리어막으로서 금속 산화물을 사용함이 바람직하다.
또한, 강유전체막을 구성하는 물질의 결정 구조는, 페로브스카이트(perovskite)형 구조에 한정되는 것이 아니고, 예를 들면 Bi 층상 구조라도 좋다. 또한, 강유전체막을 구성하는 물질의 조성도 특별히 한정되는 것은 아니다. 예를 들면, 액셉터 원소로서, Pb(납), Sr(스트론튬), Ca(칼슘), Bi(비스무트), Ba(바륨), Li(리튬) 및/또는 Y(이트륨)이 함유되어 있어도 좋고, 도너 원소로서, Ti(티탄), Zr(지르코늄), Hf(하프늄), V(바나듐), Ta(탄탈), W(텅스텐), Mn(망간), Al(알루미늄), Bi(비스무트) 및/또는 Sr(스트론튬)이 함유되어 있어도 좋다.
강유전체막을 구성하는 물질의 화학식으로서는, 예를 들면, Pb(Zr,Ti)O3, (Pb,Ca)(Zr,Ti)O3, (Pb,Ca)(Zr,Ti,Ta)O3, (Pb,Ca)(Zr,Ti,W)O3, (Pb,Sr)(Zr,Ti)O3, (Pb,Sr)(Zr,Ti,W)O3, (Pb,Sr)(Zr,Ti,Ta)O3, (Pb,Ca,Sr)(Zr,Ti)O3, (Pb,Ca,Sr)(Zr,Ti,W)O3, (Pb,Ca,Sr)(Zr,Ti,Ta)O3, SrBi2(TaxNb1 -x)2O9, SrBi2Ta2O9, Bi4Ti2O12, Bi4Ti3O9, 및 BaBi2Ta2O9를 들 수 있지만, 이들에 한정되지 않는다. 또한, 이들에 Si가 첨가되어 있어도 좋다.
또한, 본 발명은 강유전체 메모리에의 적용에 한정되는 것이 아니고, 예를 들면, DRAM 등에 적용되어도 좋다. DRAM에 적용될 경우에는, 강유전체막 대신에, 예를 들면, (BaSr)TiO3막(BST막), SrTiO3막(STO막), Ta2O5막 등의 고유전체막을 사용하면 좋다. 또, 고유전체막이라 함은, 비유전율이 이산화실리콘보다 높은 유전체막이다.
또한, 상부 전극 및 하부 전극의 조성도 특별히 한정되지 않는다. 하부 전극은, 예를 들면, Pt(플라티나), Ir(이리듐), Ru(루테늄), Rh(로듐), Re(레늄), Os(오스뮴) 및/또는 Pd(팔라듐)으로 구성되어 있어도 좋고, 이들의 산화물로 구성되어 있어도 좋다. 상부 전극의 귀금속 캡막보다 아래층은, 예를 들면, Pt, Ir, Ru, Rh, Re, Os 및/또는 Pd의 산화물로 구성되어 있어도 좋다. 또한, 상부 전극은 복수의 막이 적층되어 구성되어 있어도 좋다.
또한, 강유전체 메모리 셀의 구조는, 1T1C형에 한정되지 않고, 2T2C형이라도 좋다. 또한, 강유전체 메모리에서는, 강유전체 커패시터 자체가 기억부 및 스위칭부를 겸용하는 구성으로 되어 있어도 좋다. 이 경우, MOS 트랜지스터의 게이트 전극 대신에 강유전체 커패시터가 형성된 구조가 된다. 즉, 반도체 기판 위에 게이트 절연막을 거쳐 강유전체 커패시터가 형성된다.
또한, 강유전체막의 형성 방법은 특별히 한정되지 않는다. 예를 들면, 졸·겔법, 유기 금속 분해(MOD)법, CSD(Chemical Solution Deposition)법, 화학 기상 증착(CVD)법, 에피택셜(epitaxial) 성장법, 스퍼터링법, MOCVD(Metal Organic Chemical Vapor Deposition)법 등을 채용할 수 있다.
이상 상술한 바와 같이, 본 발명에 의하면, 강유전체 커패시터의 특성을 저하시키지 않고, 강유전체 커패시터와 배선 사이의 컨택트 저항을 안정시킬 수 있다.

Claims (20)

  1. 반도체 기판의 위쪽에 형성되고, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 커패시터와,
    상기 강유전체 커패시터를 덮고, 상기 상부 전극까지 도달하는 컨택트 홀이 형성된 층간 절연막과,
    상기 층간 절연막 위에 형성되고, 상기 컨택트 홀을 거쳐 상기 상부 전극에 전기적으로 접속된 배선을 갖고,
    상기 상부 전극은,
    도전성 산화물막과,
    상기 도전성 산화물막 위에 형성되고, Pt보다도 촉매 작용이 작은 귀금속으로 이루어지고, 두께가 150nm 이하인 캡막을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 캡막은 이리듐막, 루테늄막, 로듐막 및 팔라듐막으로 이루어지는 군에서 선택된 1종인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 컨택트 홀 내에 형성되고, 텅스텐을 함유하는 도체 플러그를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 도체 플러그는 상기 컨택트 홀의 내면을 따라 형성되고, 티탄 또는 탄탈을 함유하는 글루(glue)막을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 캡막의 두께는 75nm 이하인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 캡막의 두께는 5nm 이상인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 캡막의 두께는 15nm 이상인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 배선은 복수의 배선층에 걸쳐 형성되고,
    상기 배선층간의 1 또는 2이상의 높이 위치에 형성되어, 수소 또는 물의 확산을 방지하는 배리어막을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 강유전체 커패시터의 구조는 스택형인 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판의 위쪽에, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 커패시터를 형성하는 공정과,
    상기 강유전체 커패시터를 덮는 층간 절연막을 형성하는 공정과,
    상기 층간 절연막에, 상기 상부 전극까지 도달하는 컨택트 홀을 형성하는 공정과,
    상기 층간 절연막 위에, 상기 컨택트 홀을 거쳐 상기 상부 전극에 전기적으로 접속되는 배선을 형성하는 공정을 갖고,
    상기 강유전체 커패시터를 형성하는 공정은,
    상기 상부 전극을 형성함에 있어서, 도전성 산화물막을 형성한 후에, 상기 도전성 산화물막 위에 Pt보다도 촉매 작용이 작은 귀금속으로 이루어지고, 두께가 150nm 이하인 캡막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 캡막으로서, 이리듐막, 루테늄막, 로듐막 및 팔라듐막으로 이루어지는 군에서 선택된 1종의 막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 컨택트 홀 내에, 텅스텐을 함유하는 도체 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 도체 플러그를 형성하는 공정은, 상기 컨택트 홀의 내면을 따라, 티탄 또는 탄탈을 함유하는 글루막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 캡막의 두께를 75nm 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 캡막의 두께를 5nm 이상으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 캡막의 두께를 15nm 이상으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 배선을 복수의 배선층에 걸쳐 형성하고,
    상기 배선층간의 1 또는 2이상의 높이 위치에, 수소 또는 물의 확산을 방지하는 배리어막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제11항에 있어서,
    상기 캡막을 형성할 때에 상기 반도체 기판의 온도를 400℃∼500℃로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제10항에 있어서,
    상기 강유전체 커패시터를 형성하는 공정은,
    상기 상부 전극을 형성함에 있어서, 상기 도전성 산화물막으로서, 조성이 다른 2종류의 막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 강유전체 커패시터를 형성하는 공정은,
    상기 2종류의 막을 형성함에 있어서, 한쪽의 막을 형성한 후에 다른 쪽의 막을 형성하기 전에, 산소를 함유하는 분위기 중에서 상기 한쪽의 막 및 상기 강유전체막의 어닐링 처리를 행하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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