KR101420531B1 - 반도체 장치와 그 제조 방법 - Google Patents

반도체 장치와 그 제조 방법 Download PDF

Info

Publication number
KR101420531B1
KR101420531B1 KR1020120145157A KR20120145157A KR101420531B1 KR 101420531 B1 KR101420531 B1 KR 101420531B1 KR 1020120145157 A KR1020120145157 A KR 1020120145157A KR 20120145157 A KR20120145157 A KR 20120145157A KR 101420531 B1 KR101420531 B1 KR 101420531B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
semiconductor device
upper electrode
capacitor
Prior art date
Application number
KR1020120145157A
Other languages
English (en)
Other versions
KR20130076711A (ko
Inventor
나오야 사시다
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 세미컨덕터 가부시키가이샤 filed Critical 후지쯔 세미컨덕터 가부시키가이샤
Publication of KR20130076711A publication Critical patent/KR20130076711A/ko
Application granted granted Critical
Publication of KR101420531B1 publication Critical patent/KR101420531B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)

Abstract

캐패시터를 구비한 반도체 장치의 제조 방법에 있어서, 그 반도체 장치의 방사선 내성을 높이는 것이다. 반도체 기판(1)과, 반도체 기판(1) 위에 형성된 제1 절연막(12)과, 제1 절연막(12) 위에 형성되고 하부 전극(20), 캐패시터 유전체막(21a) 및 상부 전극(22a)을 순서대로 적층하여 이루어지는 캐패시터 Q와, 캐패시터 Q 위에 형성되고 평면에서 보아 상부 전극(22a)의 전체 영역을 포함하는 홀(29a)을 구비한 제2 절연막(29)과, 홀(29a) 내에 형성된 텅스텐을 포함하는 도체 플러그(33)를 갖는 반도체 장치에 따른다.

Description

반도체 장치와 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME}
본 발명은 반도체 장치와 그 제조 방법에 관한 것이다.
전원을 꺼도 데이터가 소실되지 않는 반도체 장치에는 EEPROM(Electrically Erasable Programmable Read-Only Memory)이나 FeRAM(Ferroelectric Random Access Memory) 등의 여러가지 타입의 것이 있다.
이 중 EEPROM은 플로팅 게이트에 전하를 축적함으로써 데이터를 기억하는 것이며, 플래시 메모리의 형태로 보급되어 있지만, 방사선이 조사되면 플로팅 게이트 내의 전하가 외부로 유출되기 쉬워 방사선 내성이 약하다.
한편, FeRAM은 강유전체막의 분극의 방향을 「0」, 「1」에 대응시켜 데이터를 대응시키는 것이며, 축적된 전하를 이용하여 데이터를 기억하는 것은 아니므로, 전술한 EEPROM과 비교하여 방사선에 강하다고 하는 성질이 있다.
의료 분야에 있어서는 의료 기구의 멸균을 위하여 고에너지의 감마선이 사용된다. 또한, 원자력 발전소나 우주 공간에서 사용되는 기기도 전자선이나 중성자선 등의 고에너지의 방사선에 노출된다.
FeRAM의 방사선 내성을 더 높임으로써, 이들 고에너지의 방사선하에서의 사용에도 견딜 수 있는 제품을 제공할 수 있고, 나아가 FeRAM의 새로운 시장을 개척할 수 있다.
일본 특허 공개 평5-343617호 공보
캐패시터를 구비한 반도체 장치의 제조 방법에 있어서, 그 반도체 장치의 방사선 내성을 높이는 것을 목적으로 한다.
이하의 개시의 일 관점에 따르면, 반도체 기판과, 상기 반도체 기판 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성되고 하부 전극, 캐패시터 유전체막 및 상부 전극을 순서대로 적층하여 이루어지는 캐패시터와, 상기 캐패시터 위에 형성되고 평면에서 보아 상기 상부 전극의 전체 영역을 포함하는 홀을 구비한 제2 절연막과, 상기 홀 내에 형성된 텅스텐을 포함하는 도체 플러그를 갖는 반도체 장치가 제공된다.
이하의 개시에 따르면, 평면에서 보아 상부 전극의 전체 영역을 포함하도록 홀을 형성하므로, 캐패시터 유전체막에 입사하고자 하는 방사선의 대부분을 그 홀 내에 형성된 도체 플러그에 의해 차폐할 수 있어, 반도체 장치의 방사선 내성을 높이는 것이 가능하게 된다.
도 1은 제1 실시 형태에 관한 반도체 장치가 형성되는 실리콘 기판의 확대 평면도이다.
도 2a, 2b는 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 1)이다.
도 3a, 3b는 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 2)이다.
도 4a, 4b는 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 3)이다.
도 5a, 5b는 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 4)이다.
도 6a, 6b는 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 5)이다.
도 7a, 7b는 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 6)이다.
도 8은 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 7)이다.
도 9는 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 8)이다.
도 10은 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 9)이다.
도 11은 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 10)이다.
도 12는 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 11)이다.
도 13은 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 12)이다.
도 14는 제1 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 13)이다.
도 15는 제1 실시 형태에 관한 반도체 장치의 제조 도중의 셀 영역의 확대 평면도(그 1)이다.
도 16은 제1 실시 형태에 관한 반도체 장치의 제조 도중의 셀 영역의 확대 평면도(그 2)이다.
도 17은 제1 실시 형태에 관한 반도체 장치의 제조 도중의 셀 영역의 확대 평면도(그 3)이다.
도 18은 제1 실시 형태에 관한 반도체 장치의 제조 도중의 셀 영역의 확대 평면도(그 4)이다.
도 19는 도 18보다도 넓은 영역의 확대 평면도이다.
도 20은 제1 실시 형태에 관한 반도체 장치의 제조 도중에서의 칩 영역의 확대 평면도이다.
도 21은 제1 실시 형태에 있어서 하부 전극의 연장 방향을 따른 반도체 장치의 단면도이다.
도 22a, 22b는 제1 실시 형태에 관한 반도체 장치와 감마선의 기하학적 관계를 나타내는 도면이다.
도 23은 제1 실시 형태에 있어서 하부 전극의 연장 방향에 직교하는 방향을 따른 반도체 장치의 단면도이다.
도 24는 제1 실시 형태에 있어서 차폐체를 설치한 경우의 반도체 장치의 확대 평면도이다.
도 25는 도 24의 XXV-XXV선을 따르는 단면도이다.
도 26은 비교예에 관한 강유전체 캐패시터와 그 주위의 확대 단면도이다.
도 27은 제2 실시 형태에 관한 강유전체 캐패시터와 그 주위의 확대 단면도이다.
도 28a, 28b는 제2 실시 형태에서의 제1 도체 플러그의 적합한 위치에 대하여 설명하기 위한 단면도이다.
도 29a 내지 29d는 제2 실시 형태에 있어서 제1 홀과 상부 전극의 각각의 무게 중심끼리를 일치시킨 경우의 평면도이다.
도 30a, 30b는 제2 실시 형태에 있어서 제1 홀과 상부 전극의 각각의 무게 중심끼리를 일치시킴과 함께, 상부 전극과 제1 홀의 각각의 평면 형상을 상사형으로 한 경우의 평면도이다.
도 31a, 31b는 제2 실시 형태에 있어서 제1 도체 플러그의 다른 예에 대하여 도시하는 단면도이다.
도 32a, 32b는 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 1)이다.
도 33은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 2)이다.
도 34는 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 3)이다.
도 35는 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 4)이다.
도 36은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 5)이다.
도 37은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 6)이다.
도 38은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 7)이다.
도 39는 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 8)이다.
도 40은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 9)이다.
도 41은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 10)이다.
도 42는 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 11)이다.
도 43은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 12)이다.
도 44는 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 13)이다.
도 45는 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 14)이다.
도 46은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 15)이다.
도 47은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 16)이다.
도 48은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 17)이다.
도 49는 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 18)이다.
도 50은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 19)이다.
도 51은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 20)이다.
도 52는 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 21)이다.
도 53은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 22)이다.
도 54는 제3 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 23)이다.
도 55는 제3 실시 형태에 관한 반도체 장치의 제조 도중의 평면도(그 1)이다.
도 56은 제3 실시 형태에 관한 반도체 장치의 제조 도중의 평면도(그 2)이다.
도 57은 제4 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 1)이다.
도 58은 제4 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 2)이다.
도 59는 제4 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 3)이다.
도 60은 제4 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 4)이다.
도 61은 제4 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 5)이다.
도 62는 제4 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 6)이다.
도 63은 제4 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 7)이다.
도 64는 제4 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 8)이다.
도 65는 제4 실시 형태에 관한 반도체 장치의 제조 도중의 단면도(그 9)이다.
(제1 실시 형태)
전술한 바와 같이 의료 분야, 원자력 발전소 및 우주 공간에서 사용되는 반도체 장치는 고에너지의 감마선에 노출된다. 반도체 장치의 사용 상황하에도 따르지만, 100kGr 정도의 매우 높은 에너지의 감마선에 견딜 수 있으면, 감마선을 다루는 대부분의 분야에 있어서 반도체 장치를 사용할 수 있다고 생각된다.
따라서, 이하에, 이와 같이 높은 방사선에 대한 내성이 높여진 반도체 장치에 대하여 그 제조 공정을 쫓으면서 설명한다.
도 1은 본 실시 형태에 관한 반도체 장치가 형성되는 실리콘 기판(1)의 확대 평면도이다.
이 반도체 장치는 플래너형의 FeRAM이며, 실리콘 기판(1)에는 다이싱시의 개편화의 단위가 되는 칩 영역 C가 획정된다. 또한, 그 칩 영역 C의 내측에는 FeRAM의 각 강유전체 캐패시터가 형성되는 셀 영역 I가 형성된다.
그리고, 셀 영역 I의 외측의 칩 영역 C에는, 셀 영역 I 내의 각 강유전체 캐패시터에의 데이터의 입출력을 제어하기 위한 로직 회로가 형성되는 로직 영역 IV가 형성된다.
이하에, 그 셀 영역 I, 당해 셀 영역 I의 주연부인 셀 주연부 II 및 칩 영역 C의 주연부인 칩 주연부 III의 각각의 단면도를 참조하면서, 이 반도체 장치의 제조 방법에 대하여 설명한다. 또한, 셀 주연부 II에 대해서는 A-A선을 따르는 단면도를 참조하고, 칩 주연부 III에 대해서는 B-B선을 따르는 단면도를 참조하여 설명한다.
도 2 내지 도 14는 본 실시 형태에 관한 반도체 장치의 제조 도중의 단면도이다.
처음에, 도 2a에 도시하는 단면 구조를 형성할 때까지의 공정을 설명한다.
우선, p형의 실리콘 기판(1)의 표면에 소자 분리용의 홈을 형성하고, 그 홈 내에 소자 분리 절연막(2)으로서 산화실리콘막을 매립한다. 이러한 소자 분리 구조는 STI(Shallow Trench Isolation)라고 불린다. 또한, 소자 분리 구조는 STI에 한정되지 않고, LOCOS(Local Oxidation of Silicon)법에 의해 소자 분리를 행하여도 된다.
또한, 실리콘 기판(1)은 반도체 기판의 일례이며, 그 도전형은 n형이어도 된다.
계속해서, 실리콘 기판(1)의 활성 영역에 불순물을 도입함으로써 p웰(3)을 형성한 후, 그 활성 영역의 표면을 열산화하여 게이트 절연막(4)이 되는 열산화막을 형성한다.
계속해서, 실리콘 기판(1)의 상측 전체면에 비정질 또는 다결정의 실리콘막을 형성하고, 이들 막을 포토리소그래피법에 의해 패터닝함으로써 p웰(3) 위에 2개의 게이트 전극(5)을 형성한다.
2개의 게이트 전극(5)은 각각 워드선의 일부를 형성하는 것이며, 서로 간격을 두고 평행하게 배치된다.
계속해서, 게이트 전극(5)을 마스크로 사용하여 게이트 전극(5)의 양측의 p웰(3)에 n형 불순물을 이온 주입함으로써, 제1 내지 제3 n형 익스텐션 영역(7a 내지 7c)을 형성한다.
그 후에, 실리콘 기판(1)과 게이트 전극(5) 위에 절연막을 형성하고, 그 절연막을 에칭 백함으로써 게이트 전극(5)의 측면에 절연성 사이드 월(9)로서 남긴다. 그 절연막으로서, 예를 들어 CVD법에 의해 산화실리콘막을 형성한다.
계속해서, 절연성 사이드 월(9)과 게이트 전극(5)을 마스크로 하여 p웰(3) 내에 n형 불순물을 이온 주입한다. 이에 의해, 게이트 전극(5)의 양측에 제1 내지 제3 n형 익스텐션 영역(7a 내지 7c)의 각각에 겹치는 제1 내지 제3 n형 불순물 확산 영역(8a 내지 8c)으로서 n형 소스 드레인 영역이 형성된다.
여기까지의 공정에 의해, 제1 NMOS 트랜지스터 T1과 제2 NMOS 트랜지스터 T2의 기본 구조가 완성된다. 이 중, 제1 NMOS 트랜지스터 T1은 제1 및 제2 n형 불순물 확산 영역(8a, 8b)과 게이트 전극(5)을 갖고 있으며, 제2 NMOS 트랜지스터 T2는 제2 및 제3 n형 불순물 확산 영역(8b, 8c)과 게이트 전극(5)을 갖는다.
계속해서, 실리콘 기판(1)의 상측 전체면에 스퍼터법에 의해 코발트막 등의 금속막을 형성한 후, 이 금속막을 가열하여 실리콘과 반응시켜, 게이트 전극(5)의 표면과 제1 내지 제3 n형 불순물 확산 영역(8a 내지 8c) 표면에 실리사이드층(10)을 형성한다. 그 후, 소자 분리 절연막(2) 등 위에 잔존하고 있는 금속막을 습식 에칭에 의해 제거한다.
계속해서, 도 2b에 도시한 바와 같이, 제1 및 제2 NMOS 트랜지스터(T1, T2)를 덮는 커버 절연막(11)으로서, 예를 들어 산질화실리콘(SiON)막을 플라즈마 CVD법에 의해 약 200nm의 두께로 형성한다.
또한, 커버 절연막(11) 위에 제1 절연막(12)을 형성한다. 제1 절연막(12)으로서, 예를 들어 테트라에톡시실란(TEOS) 가스를 사용하는 플라즈마 CVD법에 의해 산화실리콘막을 두께 약 1㎛로 형성한다.
그 후, 제1 절연막(12)의 상면을 화학 기계 연마(CMP)법에 의해 연마하여 그 상면을 평탄화한다. 이에 의해, 제1 절연막(12)의 두께는 실리콘 기판(1)의 평탄면 위에서 약 700nm가 된다.
이어서, 포토리소그래피에 의해 커버 절연막(11) 및 제1 절연막(12)을 패터닝한다.
이에 의해, 셀 영역 I에 있어서는, 제1 내지 제3 n형 불순물 확산 영역(8a 내지 8c)의 각각의 위에 직경이 약 0.25㎛인 제1 내지 제3 콘택트 홀(12a 내지 12c)이 형성된다.
또한, 셀 영역 I의 소자 분리 절연막(2) 위에는 개구(12e)가 형성되고, 셀 주연부 II와 칩 주연부 III의 각각에는 제4 콘택트 홀(12d)이 형성된다.
그 개구(12e)의 폭 W1은, 후술하는 강유전체 캐패시터의 하부 전극의 폭보다도 넓게 하는 것이 바람직하며, 본 실시 형태에서는 폭 W1을 약 1.7㎛ 정도로 한다.
이어서, 도 3a에 도시하는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 제1 내지 제4 콘택트 홀(12a 내지 12d)과 개구(12e)의 각각의 내면에 밀착막(13a)으로서 두께 30nm의 Ti막과 두께 20nm의 TiN막을 순서대로 형성한다. 계속해서, 밀착막(13a) 위에 텅스텐막(13b)을 CVD법에 의해 형성하고, 그 텅스텐막(13b)에 의해 제1 내지 제4 콘택트 홀(12a 내지 12d)과 개구(12e)를 매립한다.
그 후에, 제1 절연막(12)의 상면의 불필요한 텅스텐막(13b)과 밀착막(13a)을 CMP법에 의해 제거한다.
이에 의해, 제1 내지 제3 콘택트 홀(12a 내지 12c)의 각각의 안에 남겨진 텅스텐막(13b)과 밀착막(13a)을 n형 불순물 확산 영역(8a 내지 8c)의 각각에 전기적으로 접속된 제1 내지 제3 콘택트 플러그(14a 내지 14c)로 한다.
또한, 셀 영역 I의 개구(12e) 안에 남겨진 텅스텐막(13b)과 밀착막(13a)은 도체(15)로 된다. 그리고, 셀 주연부 II와 칩 주연부 III의 각각의 제4 콘택트 홀(12d) 안에 남겨진 텅스텐막(13b)과 밀착막(13a)은 하단 링(16)으로 된다.
도 15는 본 공정을 종료한 후의 셀 영역 I의 확대 평면도이며, 전술한 도 3a는 도 15의 ⅢA-ⅢA선을 따르는 단면도에 상당한다.
또한, 도 15에서는 게이트 전극(5)과 제1 내지 제3 콘택트 플러그(14a 내지 14c)를 생략하고 있다. 이에 대해서는, 후술하는 도 16 내지 도 18에 대해서도 마찬가지이다.
도 15에 도시한 바와 같이, 도체(15)와 그 윤곽을 획정하는 개구(12e)는 평면에서 보면 스트라이프 형상이다.
계속해서, 도 3b에 도시한 바와 같이, 제1 내지 제3 콘택트 플러그(14a 내지 14c), 도체(15), 하단 링(16) 및 제1 절연막(12) 위에 제1 산화 방지 절연막(17)으로서 산질화실리콘막을 플라즈마 CVD법으로 약 100nm의 두께로 형성한다.
제1 산화 방지 절연막(17)은, 그 막 중에 포함되는 산질화실리콘이 산소의 투과 방지 능력이 우수하여, 도체(15)의 텅스텐막(13b)이 산소에 의해 산화하는 것을 방지하는 역할을 한다.
또한, 제1 산화 방지 절연막(17) 위에 산화실리콘막을 형성하고, 그 산화실리콘막을 제1 층간 절연막(18)으로 한다. 제1 층간 절연막(18)의 성막 조건은 특별히 한정되지 않는다. 본 실시 형태에서는 TEOS 가스를 사용하는 플라즈마 CVD법에 의해 제1 층간 절연막(18)을 약 130nm의 막 두께로 형성한다.
그 후에, 제1 층간 절연막(18) 위에 제2 산화 방지 절연막(19)으로서 스퍼터법으로 알루미나막을 형성한다. 그 스퍼터법에서는 스퍼터 가스로서 아르곤 가스를 사용하고, 스퍼터 분위기의 압력은 1Pa, 기판 온도는 25℃ 내지 35℃로 된다.
또한, 제2 산화 방지 절연막(19)의 성막 후에, 후술하는 캐패시터의 하부 전극의 배향을 높이기 위하여, 제2 산화 방지 절연막(19)에 대하여 어닐링을 행하여도 된다. 그 어닐링은, 예를 들어 산소 함유 분위기 중에서 처리 시간을 1분, 기판 온도를 642℃로 하는 조건에서 행해진다.
이어서, 도 4a에 도시하는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 제2 산화 방지 절연막(19) 위에 제1 도전막(20)으로서 스퍼터법에 의해 플라티나막을 약 100nm의 두께로 형성한다.
제1 도전막(20)의 성막 조건은 특별히 한정되지 않는다. 본 실시 형태에서는 스퍼터 가스로서 아르곤 가스를 사용하고, 스퍼터 분위기의 압력을 1Pa, 기판 온도를 350℃, 스퍼터 파워를 0.4kW로 하는 조건에서 제1 도전막(20)을 형성한다.
또한, 제1 도전막(20)으로서 이리듐막, 루테늄막, 산화루테늄막 혹은 SRO막의 단층막, 또는 이들의 적층막을 형성하여도 된다.
계속해서, 제1 도전막(20)의 결정성을 향상시키기 위하여 아르곤 가스 등의 불활성 가스 분위기 중에서 기판 온도를 650℃ 내지 750℃, 처리 시간을 60초로 하는 조건에서 고속 어닐링(RTA: Rapid Thermal Anneal)을 행한다. 이 어닐링에 의해 제1 도전막(20)의 플라티나의 결정성이 향상됨과 함께, 제2 산화 방지 절연막(19)과의 밀착성을 높일 수 있다.
이어서, 제1 도전막(20) 위에 강유전체막(21)으로서 PZT막을 형성한다. 그 PZT막은 2스텝으로 2층으로 나누어 형성된다.
처음의 제1 스텝에서는, 제1 도전막(20) 위에 비정질의 1층째의 PZT막을 RF 스퍼터법에 의해 약 90nm의 두께로 형성한 후, 그 PZT막을 산소 함유 분위기 중에서 기판 온도 600℃, 처리 시간 90초의 조건에서 RTA에 의해 결정화한다. 이렇게 결정화를 목적으로 한 어닐링은 결정화 어닐링이라고 불린다.
또한, PZT막의 성막 방법에는 졸겔법이나 MOCVD법도 있다. MOCVD법을 채용하는 경우에는 결정화 어닐링은 불필요하다.
또한, 이 1층째의 PZT막 위에 RF 스퍼터법으로 2층째의 PZT막을 10nm 내지 30nm의 두께로 형성한다.
1층째와 2층째의 각 PZT막에 칼슘(Ca), 스트론튬(Sr), 란탄(La), 니오븀(Nb), 탄탈(Ta), 이리듐(Ir), 텅스텐(W) 중 어느 하나를 첨가하여도 된다. 또한, PZT 대신에 SrBi2Ta2O9, SrBi4Ti4O15, (Bi,La)4Ti3O12, BiFeO3 등의 비스무트 층상 구조 화합물을 강유전체막(21)의 재료로서 채용하여도 된다.
이어서, 강유전체막(21) 위에 2층 구조의 산화이리듐막을 형성하고, 그 산화이리듐막을 제2 도전막(22)으로 한다. 산화이리듐은 수소의 확산 방지 능력이 우수하기 때문에, 외부 분위기 중의 수소가 원인으로 강유전체막(21)이 환원되어 열화하는 것을 방지할 수 있어, 제2 도전막(22)의 재료로서 적합하다.
그 2층 구조의 산화이리듐 중 1층째의 산화이리듐막은, 스퍼터 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하면서 이리듐 타깃을 사용하는 스퍼터법에 의해 25nm 정도의 두께로 형성된다. 그 산화이리듐막의 성막 조건으로서는, 예를 들어 압력 2Pa, 기판 온도 300℃, 스퍼터 파워 1kW 내지 2kW가 채용된다. 이 경우, 아르곤 가스와 산소 가스의 유량을 예를 들어 100:56의 비율로 한다. 이 조건에 따르면, 1층째의 산화이리듐막은 성막의 시점에서 결정화한다.
그리고, 이렇게 형성된 1층째의 산화이리듐막에 대하여 산소 함유 분위기 중에서 RTA를 행함으로써, 강유전체막(21) 중의 PZT를 결정화함과 함께 그 PZT의 산소 결손을 보상한다.
이 RTA의 조건은 특별히 한정되지 않는다. 본 실시 형태에서는 아르곤 가스와 산소 가스의 유량을 100:1로 하고 이들 혼합 가스를 어닐링 분위기에 공급함과 함께, 기판 온도를 725℃, 어닐링 시간을 60초로 하여 이 어닐링을 행한다.
또한, 이 어닐링에는 1층째의 산화이리듐막이 받은 플라즈마 데미지를 회복시키는 효과도 있다.
이어서, 1층째의 산화이리듐막 위에 스퍼터법으로 2층째의 산화이리듐막을 50nm 내지 150nm의 두께로 형성한다. 2층째의 산화이리듐막의 조건으로서는, 예를 들어 압력 0.8Pa, 스퍼터 파워 1.0kW 및 성막 시간 45초를 채용할 수 있다.
또한, 스퍼터 가스로서는 유량비가 각각 100:1인 아르곤 가스와 산소 가스를 채용할 수 있다.
또한, 2층째의 산화이리듐이 이상 성장하는 것을 억제하기 위하여, 그 성막시의 기판 온도를 100℃ 이하로 설정하는 것이 바람직하다.
그 후에, 실리콘 기판(1)의 이면에 부착된 PZT를 세정하여 제거한다.
계속해서, 도 4b에 도시한 바와 같이, 제2 도전막(22) 위에 마스크 재료 막(23)으로서 질화티타늄막을 스퍼터법에 의해 20nm 내지 50nm 정도의 두께로 형성한다.
그리고, 마스크 재료막(23) 위에 포토레지스트를 도포하고, 이것을 노광, 현상함으로써 상부 전극용의 제1 레지스트 패턴(24)을 형성한다.
계속해서, 도 5a에 도시한 바와 같이, 제1 레지스트 패턴(24)에 덮어져 있지 않은 부분의 마스크 재료막(23)을 건식 에칭하고, 에칭되지 않고 잔존하는 마스크 재료층(23)을 하드 마스크(23a)로 한다.
그 건식 에칭에서 사용하는 에칭 가스로서, 염소 가스와 아르곤 가스의 혼합 가스를 각각 유량 80sccm, 80sccm으로 에칭 분위기에 도입한다. 또한, 건식 에칭시에는 에칭 분위기의 압력을 0.7Pa로 하고, 그 에칭 분위기에 소스 파워가 800W이고 주파수가 13.56MHz인 고주파 전력과, 바이어스 파워가 100W이고 주파수가 450kHz인 저주파 전력을 인가한다.
이어서, 도 5b에 도시한 바와 같이, 하드 마스크(23a)로 덮이지 않는 부분의 제2 도전막(22)을 건식 에칭함으로써 상부 전극(22a)을 형성한다.
이 건식 에칭의 조건은 특별히 한정되지 않는다. 본 실시 형태에서는 에칭 가스로서 염소 가스와 아르곤 가스의 혼합 가스를 사용하여 이 건식 에칭을 행한다.
또한, 이 건식 에칭에서는 제1 레지스트 패턴(24)도 에칭되어 그 측면이 후퇴하기 때문에, 하드 마스크(23a)의 측면이 약간 후퇴하여 상부 전극(22a)의 측면은 테이퍼 형상이 된다.
그 후에, 도 6a에 도시한 바와 같이 제1 레지스트 패턴(24)을 제거하고, 또한 하드 마스크(23a)를 건식 에칭 또는 습식 에칭에 의해 제거한다.
이어서, 도 6b에 도시한 바와 같이, 실리콘 기판(1)의 상측 전체면에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써 제2 레지스트 패턴(25)을 형성한다.
그리고, 그 제2 레지스트 패턴(25)을 마스크로 하여 강유전체막(21)을 건식 에칭함으로써 캐패시터 유전체막(21a)을 형성한다. 이 건식 에칭에서 사용하는 에칭 가스에는, 예를 들어 Cl2 가스와 BCl2 가스의 혼합 가스가 있다.
또한, 이 건식 에칭에서는 제2 레지스트 패턴(25)도 에칭되어 그 측면이 후퇴하기 때문에, 상부 전극(22a)의 측면이 약간 후퇴하여 캐패시터 유전체막(22a)의 측면은 테이퍼 형상이 된다.
그 후에, 제2 레지스트 패턴(25)은 제거된다.
계속해서, 도 7a에 도시한 바와 같이, 캐패시터 유전체막(21a), 상부 전극(22a) 및 제1 도전막(20)의 각각의 위에 제1 보호 절연막(26)으로서 알루미나막을 스퍼터법에 의해 약 50nm의 두께로 형성한다.
제1 보호 절연막(26)은 그 재료인 알루미나가 수소의 투과 방지 능력이 우수하여, 외부 분위기 중의 수소가 원인으로 캐패시터 유전체막(21a)이 환원되어 열화하는 것을 방지하는 기능을 갖는다.
이어서, 도 7b에 도시한 바와 같이, 실리콘 기판(1)의 상측 전체면에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써 제3 레지스트 패턴(27)을 형성한다.
그리고, Cl2 가스, BCl3 가스 및 HBr 가스의 혼합 가스를 에칭 가스에 사용하면서, 제3 레지스트 패턴(27)을 마스크로 하여 제1 도전막(20)을 건식 에칭함으로써 하부 전극(20a)을 형성한다.
또한, 이 건식 에칭에서는 캐패시터 유전체막(21a)과 상부 전극(22a)의 가로의 제1 보호 절연막(26)도 제거됨과 함께, 하부 전극(20a)으로 덮어져 있지 않은 부분의 제2 산화 방지 절연막도 제거된다.
또한, 제3 레지스트 패턴(27)도 건식 에칭되어 그 측면이 후퇴하기 때문에, 캐패시터 유전체막(20a)의 측면이 약간 후퇴하여 하부 전극(20a)의 측면은 테이퍼 형상이 된다.
여기까지의 공정에 의해, 반도체 기판(1)의 셀 영역 I에 하부 전극(20a), 캐패시터 유전체막(21a) 및 상부 전극(22a)을 이 순서대로 형성하여 이루어지는 강유전체 캐패시터 Q가 형성되게 된다.
그 후에, 제3 레지스트 패턴(27)을 제거한다.
도 16은 본 공정을 종료한 후의 셀 영역 I의 확대 평면도이며, 앞서의 도 7b는 도 16의 ⅦB-ⅦB선을 따르는 단면도에 상당한다.
도 16에 도시한 바와 같이, 하부 전극(20a)과 캐패시터 유전체막(21a)은, 모두 평면에서 보아 워드선 방향 D로 연장되는 스트라이프 형상이다.
그리고, 캐패시터 유전체막(21a) 위에 상부 전극(22a)이 간격을 두고 복수 설치되어 있고, 상부 전극(22a)의 각각에 대응하여 강유전체 캐패시터 Q가 복수 형성된다.
또한, 그 강유전체 캐패시터 Q의 하방의 도체(15)와 개구(12e)는, 평면에서 보아 하부 전극(20a)의 전체 영역을 내측에 포함하는 크기로 형성된다.
계속해서, 도 8에 도시한 바와 같이, 강유전체 캐패시터 Q와 제1 층간 절연막(18)의 각각의 위에, 수소 등의 환원성 물질로부터 캐패시터 유전체막(21a)을 보호하기 위한 제2 보호 절연막(28)으로서 스퍼터법에 의해 알루미나막을 형성한다.
그 후에, 여기까지의 공정에서 캐패시터 유전체막(21a)이 받은 데미지를 회복시키기 위하여, 산소 함유 분위기 중에서 강유전체 캐패시터 Q에 대하여 어닐링을 실시한다. 이러한 어닐링은 회복 어닐링이라고도 불린다.
그 회복 어닐링의 조건은 특별히 한정되지 않는다.
본 실시 형태에서는 산소 분위기로 된 도시하지 않은 노 내에 있어서 기판 온도를 550℃ 내지 700℃, 처리 시간을 60분으로 하는 조건에서 이 회복 어닐링을 행한다.
이어서, 도 9에 도시하는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 플라즈마 CVD법에 의해 제2 보호 절연막(28) 위에 제2 절연막(29)으로서 산화실리콘막을 약 1400nm의 두께로 형성한다. 그 플라즈마 CVD법에서 사용할 수 있는 성막 가스로서는, 예를 들어 TEOS 가스, 산소 가스 및 헬륨 가스의 혼합 가스가 있다.
그리고, 제2 절연막(29)의 표면을 CMP법에 의해 평탄화한 후, 산화질소(N2O) 가스 또는 질소 가스의 플라즈마 분위기 중에 있어서 제2 절연막(29)을 어닐링함으로써, 제2 절연막(29)을 탈수함과 함께 그 표면을 질화하여 수분의 재흡착을 방지한다.
계속해서, 제2 절연막(29) 위에 스퍼터법으로 알루미나막을 20nm 내지 100nm 정도의 두께로 형성하고, 그 알루미나막을 제3 보호 절연막(30)으로 한다. 그 제3 보호 절연막(30)은, 제2 보호 절연막(28)과 마찬가지로 수소 등의 환원성 물질로부터 캐패시터 유전체막(21a)을 보호하는 역할을 한다.
또한, 스퍼터법 대신에 CVD법에 의해 제3 보호 절연막(30)을 형성하여도 된다.
그리고, TEOS 가스를 사용하는 플라즈마 CVD법에 의해 제3 보호 절연막(30) 위에 제2 층간 절연막(31)으로서 산화실리콘막을 300nm 내지 500nm 정도의 두께로 형성한다.
계속해서, 도 10에 도시한 바와 같이, 포토리소그래피와 건식 에칭에 의해 제2 보호 절연막(28), 제2 절연막(29), 제3 보호 절연막(30) 및 제2 층간 절연막(31)을 패터닝하여 강유전체 캐패시터 Q 위에 제1 홀(29a)을 형성한다.
또한, 본 공정에서의 건식 에칭에서 사용하는 에칭 가스는 특별히 한정되지 않지만, 예를 들어 C4F8, Ar, O2 및 CO의 혼합 가스를 에칭 가스로서 사용할 수 있다.
도 17은 본 공정을 종료한 후의 셀 영역 I의 확대 평면도이며, 앞서의 도 10은 도 17의 X-X선을 따르는 단면도에 상당한다.
도 17에 도시한 바와 같이, 제1 홀(29a)은 상부 전극(22a)에 대응하여 복수 형성되며, 각 제1 홀(29a)은 평면에서 보아 상부 전극(22a)의 전체 영역을 내측에 포함하는 크기로 형성된다.
또한, 전술한 바와 같이 상부 전극(22a)의 측면은 테이퍼 형상으로 경사져 있고, 상부 전극(22a)의 상면은 그 하면보다도 작지만, 당해 하면의 전체 영역을 포함하도록 제1 홀(29a)을 형성하는 것이 바람직하다. 이것에 대해서는 후술하는 제2 내지 제4 실시 형태에서도 마찬가지이다.
또한, 본 공정에서는 하부 전극(20a)의 단부 위의 제2 절연막(29)에 제2 홀(29b)이 형성되며, 그 제2 홀(29b)로부터 하부 전극(20a)이 노출된다.
또한, 전술한 개구(12e)는 평면에서 보아 하부 전극(20a)의 전체 영역을 내측에 포함하는 크기로 형성되어 있으며, 이에 의해 도체(15)는 하부 전극(20a)보다도 크게 형성된다.
계속해서, 도 11에 도시한 바와 같이, 산소 함유 분위기 중에 있어서 기판 온도를 450℃, 처리 시간을 60분으로 하는 조건에서 제2 절연막(29)에 대하여 어닐링을 행하여, 제2 절연막(29)에 포함되는 수분을 제1 홀(29a)을 통하여 외부로 방출한다.
본 실시 형태에서는, 전술한 바와 같이 상부 전극(22a)보다도 크게 제1 홀(29a)을 형성하였기 때문에, 제2 절연막(29)의 수분이 제1 홀(29a)을 통하여 빠르게 외부로 방출되어, 어닐링에 의한 탈수 효과를 높일 수 있다.
계속해서, 도 12에 도시한 바와 같이, 제2 층간 절연막(31)부터 제1 산화 방지 절연막(17)까지의 다층 절연막을 포토리소그래피와 건식 에칭에 의해 패터닝한다.
이 패터닝에 의해, 셀 영역 I에 있어서는 제1 내지 제3 콘택트 플러그(14a 내지 14c)의 각각의 위에 제3 내지 제5 홀(29c 내지 29e)이 형성된다. 또한, 셀 주연부 II와 칩 주연부 III에 있어서는 하단 링(16) 위에 제6 홀(29f)이 형성된다.
또한, 본 공정에서의 건식 에칭에서 사용하는 에칭 가스는 특별히 한정되지 않는다. 본 실시 형태에서는 제1 층간 절연막(18), 제2 보호 절연막(28), 제2 절연막(29), 제3 보호 절연막(30) 및 제2 층간 절연막(31)의 에칭 가스로서 C4F8, Ar, O2 및 CO의 혼합 가스를 사용한다. 또한, 제1 산화 방지 절연막(17)은 아르곤 가스를 사용하는 스퍼터 에칭에 의해 제거된다.
이어서, 도 13에 도시하는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 제1 홀(29a)과 제3 내지 제6 홀(29c 내지 29f)의 각각의 내면과 제2 층간 절연막(31)의 상면에, 도전성의 밀착막(32a)으로서 단층의 질화티타늄막을 스퍼터법으로 100nm 내지 150nm 정도의 두께로 형성한다.
셀 영역 I의 점선원 내에 도시한 바와 같이, 제1 홀(29a)의 측면과 저면에서는 밀착막(32a)이 상이한 방향으로 성장하기 때문에, 그 밀착막(32a)에는 성장 방향의 차이가 원인인 결정립계를 나타내는 성장선(32x)이 형성된다.
계속해서, 수소 가스와 육불화텅스텐 가스를 성막 가스로서 사용하는 CVD법에 의해 밀착막(32a) 위에 텅스텐막(32b)을 형성하여, 그 텅스텐막(32b)에 의해 제1 홀(29a)과 제3 내지 제6 홀(29c 내지 29f)의 각각을 매립한다.
또한, 텅스텐막(32b)의 형성시의 기판 온도는 텅스텐막(32b)에 요구되는 스트레스의 크기에 따라 결정되며, 예를 들어 350℃ 내지 400℃ 정도로 하는 것이 바람직하다.
여기서, 성막 가스 중의 수소는 밀착막(32a)의 성장선(32x)을 통과하여 하지에 확산되는 성질이 있지만, 본 실시 형태에서는 상부 전극(22a)보다도 크게 제1 홀(29a)을 형성하였기 때문에, 점선원 내에 도시한 바와 같이 그 성장선(32x)은 상부 전극(22a)의 측방에 위치한다.
따라서, 상부 전극(22a)의 산화이리듐이 성장선(32x)을 투과한 수소에 노출될 위험성을 저감할 수 있고, 수소에 의해 산화이리듐이 환원되어 상부 전극(22a)의 체적이 감소되는 것을 방지할 수 있다.
상부 전극(22a)의 체적이 감소되면 상부 전극(22a)에 균열이 발생하고, 전술한 육불화텅스텐 중의 불소가 그 균열을 통하여 캐패시터 유전체막(21a)에 도달하고, 불소의 에칭 작용에 의해 캐패시터 유전체막(21a)에 구멍이 형성되어 버린다. 본 실시 형태에서는 그러한 구멍(21a)의 형성을 방지하여 반도체 장치의 수율을 향상시킬 수 있다.
그 후에, 제2 층간 절연막(31)의 상면 상의 불필요한 밀착막(32a)과 텅스텐막(32b)을 CMP에 의해 연마하여 제거한다.
연마되지 않고 잔존하는 밀착막(32a)과 텅스텐막(32b)은, 제1 홀(29a) 내에 있어서는 제1 도체 플러그(33)가 되고, 제3 내지 제5 홀(29c 내지 29e) 내에 있어서 각각 제3 내지 제5 도체 플러그(34c 내지 34e)가 된다.
이들 도체 플러그 중 제1 도체 플러그(33)는 상부 전극(22a)과 전기적으로 접속되고, 제3 내지 제5 도체 플러그(34c 내지 34e)는 각각 제1 내지 제3 콘택트 플러그(14a 내지 14c)와 전기적으로 접속된다.
그리고, 셀 주연부 II와 칩 주연부 III의 각각에 있어서는, 제6 홀(29f) 내에 상단 링(35)이 형성된다. 그 셀 주연부 II에 형성된 상단 링(35)은, 하단 링(16)과 함께 도체 링(37)을 형성한다. 그리고, 칩 주연부 III에 형성된 상단 링(35)은 하단 링(16)과 함께 내습 링(38)을 형성한다.
도 18은 본 공정을 종료한 후의 셀 영역 I의 확대 평면도이며, 앞서의 도 13은 도 18의 XⅢ-XⅢ선을 따르는 단면도에 상당한다.
도 18에 도시한 바와 같이, 제1 도체 플러그(33)는 평면에서 보아 상부 전극(22a)의 전체 영역을 덮는 크기로 형성된다.
또한, 본 공정에 있어서는, 하부 전극(20a)의 단부의 제2 홀(29b) 내에 전술한 밀착막(32a)과 텅스텐막(32b)을 순서대로 적층하여 이루어지는 제2 도체 플러그(34b)가 형성된다.
도 19는 도 18보다도 넓은 영역에서의 셀 영역 I의 확대 평면도이다.
도 19에 도시한 바와 같이, 스트라이프 형상의 하부 전극(20a)은 2개가 1조가 되어 실리콘 기판(1) 위에 연장된다.
또한, 도 20은 본 공정을 종료한 후의 칩 영역 C의 확대 평면도이다.
도 20에 도시한 바와 같이, 도체 링(37)은 평면에서 보아 셀 영역 I을 둘러싸는 링 형상으로 형성되고, 내습 링(38)은 평면에서 보아 칩 영역 C의 전체를 둘러싸는 링 형상으로 형성된다.
이렇게 내습 링(38)으로 칩 영역 C를 둘러쌈으로써, 외부 분위기 중의 수분이 기판의 가로 방향으로부터 칩 영역 C에 침입하는 것을 내습 링(38)으로 저지할 수 있어, 수분이 원인으로 캐패시터 유전체막(21a)이 열화하는 것을 방지할 수 있다.
이어서, 도 14에 도시한 바와 같이, 실리콘 기판(1)의 상측 전체면에 금속 적층막을 형성한 후, 그 다층 금속막을 패터닝함으로써 1층째의 금속 배선(36a)과 제1 및 제2 도전 패드(36b, 36c)를 형성한다.
그 금속 적층막으로서, 예를 들어 두께가 60nm인 티타늄막, 두께가 30nm인 질화티타늄막, 두께가 360nm인 구리 함유 알루미늄막, 두께가 5nm인 티타늄막 및 두께가 70nm인 질화티타늄막을 이 순서대로 스퍼터법에 의해 형성한다.
이상에 의해, 본 실시 형태에 관한 반도체 장치의 기본 구조가 완성된다.
상기한 본 실시 형태에 따르면, 도 14에 도시한 바와 같이 강유전체 캐패시터 Q의 상방과 하방에 각각 텅스텐을 재료로 하는 제1 도체 플러그(33)와 도체(15)를 설치한다.
텅스텐은, 배선 재료의 알루미늄이나 구리와 비교하여 원자 반경이 크기 때문에 감마선 등의 방사선을 차폐하는 능력이 우수하여, 강유전체 캐패시터 Q에 입사하고자 하는 감마선 γ를 차폐할 수 있다.
캐패시터 유전체막(21a) 중의 PZT에는 납이 포함되어 있기 때문에 강유전체 캐패시터 Q 자체에도 어느 정도의 방사선 차폐 능력이 있지만, 그 차폐 능력이 도체(15)나 제1 도체 플러그(33)에 의해 보강되어 반도체 장치의 방사선 내성이 높아진다.
특히, 평면에서 보아 하부 전극(20a)보다도 크게 도체(15)를 형성하므로, 실리콘 기판(1)의 하방으로부터 캐패시터 유전체막(21a)에 침입하고자 하는 감마선 γ의 대부분을 도체(15)로 차폐할 수 있다.
마찬가지로, 제1 도체 플러그(33)를 평면에서 보아 상부 전극(22a)보다도 크게 형성하였기 때문에, 실리콘 기판(1)의 상방으로부터 캐패시터 유전체막(21a)에 침입하고자 하는 감마선 γ의 대부분을 제1 도체 플러그(33)로 차폐할 수 있다.
또한, 본 실시 형태에서는 상부 전극(22a)의 측면이 테이퍼 형상으로 경사져 있고, 상부 전극(22a)의 상면이 그 하면보다도 작다. 이 경우에는 평면에서 보아 상부 전극(22a)의 하면보다도 크게 제1 홀(29a)을 형성하고, 그 제1 홀(29a) 내에 제1 도체 플러그(33)를 매립함으로써, 상방으로부터의 감마선 γ의 침입을 효과적으로 억제할 수 있다.
또한, 기판의 가로 방향으로부터 강유전체 캐패시터 Q에 침입하고자 하는 감마선 γ는, 텅스텐을 재료로 하는 도체 링(37)에 의해 차폐할 수 있다. 특히, 그 도체 링(37)을 제2 절연막(29)의 상면에 달하는 높이로 형성한 것에 의해, 도체 링(37)에 의한 감마선 γ의 차폐 능력이 높여진다.
또한, 감마선의 입사각에 의하지 않고 반도체 장치의 방사선 내성을 높이기 위해서는, 다음과 같은 구성을 채용하는 것이 바람직하다.
도 21은 하부 전극(20a)의 연장 방향을 따른 상기의 반도체 장치의 단면도이며, 도 18의 XXＩ-XXＩ선을 따르는 단면도에 상당한다.
이 예에서는 캐패시터 유전체막(21a)에 감마선 γ가 입사각 θ1로 입사하는 경우를 상정하고 있다. 또한, 입사각 θ1은 실리콘 기판(1)의 법선 방향 n과 감마선 γ의 입사 방향 사이의 각이다.
그 감마선 γ는 제1 도체 플러그(33)로 차단되지 않고 캐패시터 유전체막(21a)에 입사할 수 있는 감마선 중에서 입사각 θ1이 최대인 것을 나타낸다.
또한, 감마선 γ는 제1 도체 플러그(33)의 밀착막(32a)으로는 거의 차단되지 않기 때문에, 도 21에서는 감마선 γ가 밀착막(32a)을 투과하도록 도시되어 있다.
또한, 도 21에 있어서, 부호 X는 상부 전극(22a)의 직하의 캐패시터 유전체막(21a)에 있어서 감마선 γ가 조사되는 부분의 폭을 나타낸다.
상부 전극(22a)의 직하의 캐패시터 유전체막(21a)은, 강유전체 캐패시터 Q의 스위칭 전하량 등에 기여하는 부분이기 때문에, 이 부분에 감마선 γ가 조사되면 스위칭 전하량이 감소될 우려가 있다. 그로 인해, 이 폭 X는 이상적으로는 0인 것이 바람직하다.
따라서, 폭 X가 0이 되기 위해서는 어떻게 반도체 장치의 각 치수를 설계하면 좋은지에 대하여 이하에 검토한다.
도 21에서의 각 치수의 의미는 다음과 같다.
a: 인접하는 상부 전극(22a)의 하면끼리의 간격
b: 상부 전극(22a)의 하면과 제1 도체 플러그(33)의 상면의 간격
c: 인접하는 텅스텐막(32b)의 상면끼리의 간격
d: 인접하는 텅스텐막(32b)의 하면끼리의 간격
e: 텅스텐막(32b)의 하면과 그 상면의 간격
또한, 도 21에 있어서는 반도체 장치의 일부에 있어서만 치수 a를 부여하고 있지만, 반도체 장치의 각 부는 설계 룰에 따라 규칙적으로 배치되기 때문에, 치수 a는 반도체 장치의 임의의 부위에 있어서 모두 동일한 값을 갖는다. 이것에 대해서는 다른 치수 b 내지 e에 대해서도 마찬가지이다.
도 22a는 캐패시터 유전체막(21a)에 입사하기 직전의 감마선 γ를 빗변으로 하는 직각삼각형이며, 이것으로부터 기하학적으로 하기 수학식 1이 성립한다.
Figure 112012103667651-pat00001
또한, 수학식 1의 도출에 있어서는, 상부 전극(22a)과 제1 도체 플러그(33)의 각각의 무게 중심이 일치하는 것으로 하고, 제1 도체 플러그(33)의 텅스텐막(32b)이 상부 전극(22a)의 가로에 (a-d)/2만큼 밀려나오는 것으로 하였다.
전술한 바와 같이 X는 0인 것이 바람직하다. 따라서, 수학식 1의 X를 0으로 하면, 하기 수학식 2가 얻어진다.
Figure 112012103667651-pat00002
수학식 2의 θ1에 대하여 산출하기 위하여, 도 22b의 직각삼각형을 생각한다. 도 22b는 높이가 전술한 간격 e와 동등하고, 빗변이 감마선 γ에 의해 형성되는 직각삼각형을 나타내는 도면이다.
또한, 이 직각삼각형의 저변의 길이에는 인접하는 텅스텐막(32b)의 상면끼리의 간격 c뿐만 아니라, 값 (d-c)/2도 부가되어 있다. 이것은 전술한 바와 같이 상부 전극(22a)과 제1 도체 플러그(33)의 각각의 무게 중심이 일치하고 있는 것으로 하고, 텅스텐막(32b)의 상면의 단부 E1이 그 하면의 단부 E2로부터 기판의 가로 방향으로 (d-c)/2만큼 밀려나오는 것으로 한 것에 따른다.
도 22b로부터 기하학적으로 하기 수학식 3이 얻어진다.
Figure 112012103667651-pat00003
이 식을 수학식 2에 대입하면, 하기 수학식 4가 얻어진다.
Figure 112012103667651-pat00004
즉, 상부 전극(22a)의 직하의 캐패시터 유전체막(21a)이 감마선 γ에 노출되지 않도록 하기 위해서는, 수학식 4가 성립하도록 반도체 장치를 설계하면 된다.
도 23은 하부 전극의 연장 방향에 직교하는 방향을 따른 본 실시 형태에 관한 반도체 장치의 단면도이며, 도 19의 XXⅢ-XXⅢ선을 따르는 단면도에 상당한다.
또한, 도 23에 있어서, 각 치수 a 내지 e의 의미는 도 21에서의 것과 동일하다.
또한, c1은 제3 도체 플러그(34e)의 텅스텐막(32b)의 상면과, 제1 도체 플러그(33)의 텅스텐막(32b)의 상면의 간격이다.
그리고, d1은 제3 도체 플러그(34e)에서의 텅스텐막(32b)과, 제1 도체 플러그(33)에서의 텅스텐막(32b)의 상면의 간격이다.
도 23의 단면에서 본 경우, 이 반도체 장치는 제1 영역 R1에 있어서 2개의 강유전체 캐패시터 Q의 각 측면이 대향하고, 제2 영역 R2에 있어서 제3 도체 플러그(34e)와 강유전체 캐패시터 Q의 각 측면이 대향한다.
그 제1 영역 R1에 입사하는 감마선 γ1이 상부 전극(22a)의 직하의 캐패시터 유전체막(21a)에 노출되지 않도록 하기 위해서는, 도 22a, 22b와 동일한 이유에 의해 전술한 수학식 4가 성립하면 된다.
즉, 수학식 4가 성립하는 경우에는, 인접하는 강유전체 캐패시터 Q 중 한쪽이 구비하는 상부 전극(22a)의 직하의 캐패시터 유전체막(21a)을 향하여 입사하는 감마선 γ1을, 다른쪽의 강유전체 캐패시터 Q 위의 텅스텐막(32b)에 의해 차단할 수 있다.
또한, 제2 영역 R2에 있어서 감마선 γ2를 차폐하는 것은 제5 도체 플러그(43e)의 텅스텐막(32b)이며, 그 텅스텐막(32b)에 관련된 치수는 c1과 d1이다. 따라서, 제2 영역 R2에 있어서는, 수학식 4의 c와 d를 각각 c1과 d1로 바꾸어 얻어진 하기 수학식 5가 성립할 때에 X가 0이 되고, 상부 전극(22a)의 직하의 캐패시터 유전체막(21a)이 감마선에 노출되지 않게 된다.
Figure 112012103667651-pat00005
그런데, 감마선을 더 효과적으로 차단하기 위해서는, 제1 도체 플러그(33)의 상방의 광범위한 영역에 텅스텐을 재료로 하는 차폐체를 설치하는 것도 유효하다.
도 24는 그러한 차폐체를 설치한 경우에 있어서의 본 실시 형태에 관한 반도체 장치의 확대 평면도이다.
이 예에서는 제3 내지 제5 도체 플러그(34c 내지 34e)의 상방에 복수의 차폐체(85)를 간격을 두고 설치한다. 그 차폐체(85)에 의해, 강유전체 캐패시터 Q에 입사하고자 하는 감마선을 효과적으로 차폐할 수 있어, 감마선이 원인으로 캐패시터 유전체막(21a)의 스위칭 전하량이 감소하는 것을 방지할 수 있다.
단, 그 차폐체(85)의 주위에는 간극이 있기 때문에, 그 간극으로부터 강유전체 캐패시터 Q에 입사하고자 하는 감마선이 존재한다.
따라서, 이하에 각 차폐체(85)와 제3 내지 제5 도체 플러그(34c 내지 34e)의 각각의 사이를 통하여 강유전체 캐패시터 Q에 침입하는 2개의 감마선 γ3, γ4에 대하여 검토한다.
도 25는 도 24의 XXV-XXV선을 따르는 단면도이다.
또한, 도 25에 있어서, 각 치수 a 내지 e의 의미는 도 21에서의 것과 동일하다.
도 25에 도시한 바와 같이, 이 예에서는 1층째의 금속 배선(36a) 위에 제3 절연막(81, 82), 4층째의 금속 배선(83), 제4 절연막(84)을 이 순서대로 형성한다.
이 중, 제3 절연막(81)과 제4 절연막(84)으로서는 CVD법에 의해 산화실리콘막을 형성할 수 있다. 또한, 4층째의 금속 배선(83)으로서는 1층의 금속 배선(36a)과 동일한 구조의 금속 적층막을 형성할 수 있다.
또한, 4층째의 금속 배선(83)에는 밀착막(85a)과 텅스텐막(85b)을 이 순서대로 형성하여 이루어지는 차폐체(85)가 형성되고, 그 차폐체(85) 위에 1층째의 금속 배선(36a)과 동일한 층 구조의 5층째의 금속 배선(86)이 형성된다.
또한, 도 25에 있어서, 부호 L1 내지 L3의 의미는 다음과 같다.
L1: 인접하는 2개의 텅스텐막(85b)의 배열 피치
L2: 텅스텐막(85b)의 상면의 폭
L3: 텅스텐막(85b)의 상면의 단부 E3과, 텅스텐막(32b)의 하면의 단부 E2의 기판의 가로 방향의 간격
h: 상부 전극(22a)의 하면부터 텅스텐막(85b)의 하면까지의 기판의 법선 방향의 간격
hw: 텅스텐막(85b)의 하면과 상면의 간격
이러한 단면 구조를 갖는 반도체 장치에서는 캐패시터 유전체막(21a)에 전술한 2개의 감마선 γ3, γ4가 입사한다.
이 중, 감마선 γ3은 복수의 차폐체(85) 중 강유전체 캐패시터 Q에 가장 가까운 차폐체(85)를 훔쳐 입사각 θ2로 캐패시터 유전체막(21a)에 입사한다.
그 입사각 θ2에 대해서는, 기하학적으로 하기 수학식 6이 성립한다.
Figure 112012103667651-pat00006
또한, 이미 설명한 수학식 2와 동일한 이유에 의해 X가 0이 되기 위해서는 하기 수학식 7이 성립할 필요가 있다.
Figure 112012103667651-pat00007
수학식 6을 수학식 7에 대입함으로써, 하기 수학식 8이 얻어진다.
Figure 112012103667651-pat00008
즉, 감마선 γ3이 상부 전극(22a)의 직하의 캐패시터 유전체막(21a)에 입사하지 않도록 하기 위해서는, 수학식 8이 성립하면 된다.
이어서, 감마선 γ4에 대하여 생각한다.
감마선 γ4는 복수의 차폐체(85) 중 강유전체 캐패시터 Q에 가장 먼 차폐체(85)를 훔쳐 입사각 θ3으로 캐패시터 유전체막(21a)에 입사한다.
그 입사각 θ3에 대해서는, 기하학적으로 하기 수학식 9가 성립한다.
Figure 112012103667651-pat00009
또한, 이미 설명한 수학식 2와 동일한 이유에 의해 X가 0이 되기 위해서는 하기 수학식 10이 성립할 필요가 있다.
Figure 112012103667651-pat00010
수학식 9를 수학식 10에 대입함으로써, 하기 수학식 11이 얻어진다.
Figure 112012103667651-pat00011
즉, 감마선 γ4가 상부 전극(22a)의 직하의 캐패시터 유전체막(21a)에 입사하지 않도록 하기 위해서는, 수학식 11이 성립하면 된다.
이상 설명한 수학식 2, 6, 10에 있어서, 각도 θ1 내지 θ3은 제1 도체 플러그(33)나 차폐체(85) 중의 텅스텐에 의해 차폐되지 않고 캐패시터 유전체막(21a)에 입사할 수 있는 감마선의 입사각이다.
수학식 2, 6, 10에 따르면, 그러한 감마선의 입사각 중 최대의 입사각의 정접이 (a-d)/(2(b-e))와 동등할 때, 상부 전극(22a)의 직하의 캐패시터 유전체막(21a)에 있어서 감마선이 조사되는 부분의 폭 X를 0으로 할 수 있다.
(제2 실시 형태)
제1 실시 형태에서는 제1 도체 플러그(33)에 의한 감마선 등의 방사선의 차폐 효과에 대하여 설명하였다. 상부 전극(22a)보다도 큰 제1 도체 플러그(33)에는, 이렇게 방사선을 차폐하는 역할 외에 캐패시터 유전체막(21a)에 인가되는 스트레스를 균일하게 하는 역할도 담당한다. 본 실시 형태에서는 그 효과에 대하여 설명한다.
도 26은 제1 실시 형태와는 달리 제1 도체 플러그(33)를 상부 전극(22a)보다도 작게 형성한 비교예에 관한 강유전체 캐패시터 Q와 그 주위의 확대 단면도이다.
또한, 도 26에 있어서, 제1 실시 형태에서 설명한 것과 동일한 요소에는 제1 실시 형태와 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다. 이것에 대해서는 후술하는 도 27 내지 도 31에서도 마찬가지이다.
텅스텐막(32b)은 인장 응력을 갖기 때문에, 도 26의 화살표 A와 같이 자신이 줄어들고자 한다. 이렇게 텅스텐막(32b)이 줄어들면, 캐패시터 유전체막(21a)을 상방으로 끌어올리고자 하는 응력 B가 발생한다.
그 응력 B는 제1 도체 플러그(33)의 직하의 부분의 캐패시터 유전체막(21a)에 강하게 작용하고, 이 이외의 부분의 캐패시터 유전체막(21a)에는 거의 작용하지 않기 때문에, 캐패시터 유전체막(21a)에 작용하는 응력이 면 내에서 불균일해진다.
그 결과, 응력 B가 원인인 압전 효과로 캐패시터 유전체막(21a)에 유기되는 전하량도 캐패시터 유전체막(21a)의 장소에 따라 변동되어, 강유전체 캐패시터 Q에 기억한 데이터 「0」과 「1」을 변별하는 것이 어려워진다. 특히, 강유전체 캐패시터 Q의 축소화에 의해 제1 도체 플러그(33)와 강유전체 캐패시터 Q의 위치 어긋남이 커지는 경우에 이 문제가 현재화된다고 생각된다.
도 27은 본 실시 형태에 관한 반도체 장치가 구비하는 강유전체 캐패시터 Q와 그 주위의 확대 단면도이다. 또한, 도 27에서의 각 화살표 A, B의 의미는 도 26에서의 것과 동일하다.
도 27에 도시한 바와 같이, 본 실시 형태에서는 제1 도체 플러그(33)가 상부 전극(22a)보다도 크다. 따라서, 상부 전극(22a)의 전체면에 제1 도체 플러그(33)가 접촉하여, 텅스텐막(32b)으로부터 캐패시터 유전체막(21a)에 작용하는 응력 B가 캐패시터 유전체막(21a)의 전체면에 걸쳐 균일해지기 쉽다.
이에 의해, 압전 효과로 유기되는 전하량이 캐패시터 유전체막(21a)에 있어서 균일해지므로, 본 실시 형태에서는 강유전체 캐패시터 Q의 데이터를 변별하는 것이 용이해진다.
또한, 캐패시터 유전체막(21a)에 유기되는 전하량의 균일성을 지배하는 요인에는 제1 도체 플러그(33)의 위치도 있다.
이하에, 캐패시터 유전체막(21a)의 전하를 균일하게 하기에 적합한 제1 도체 플러그(33)의 위치에 대하여 설명한다.
도 28a, 28b는 제1 도체 플러그(33)의 적합한 위치에 대하여 설명하기 위한 단면도이다.
도 28a, 28b의 어느 경우에 있어서도, 상부 전극(22a)의 전체면에 제1 도체 플러그(33)가 접촉하고 있어, 제1 도체 플러그(33)가 감마선을 차폐하는 데에는 적합한 구조로 되어 있다.
단, 도 28a의 예에서는 제1 홀(29a)의 무게 중심 g1과 상부 전극(22a)의 무게 중심 g2가 어긋나 있다. 이러한 무게 중심끼리의 어긋남에 의해, 상부 전극(22a)의 좌우 중 어느 한쪽 측에 치우쳐 제1 도체 플러그(33)가 밀려나오기 때문에, 텅스텐막(32b)으로부터 캐패시터 유전체막(21a)에 인가되는 응력 C가 좌우 비대칭이 된다.
그 결과, 응력 C가 원인인 압전 효과에 의해 유기되는 전하량이 캐패시터 유전체막(21a)의 면 내에 있어서 변동되어, 강유전체 캐패시터 Q의 데이터를 변별하는 것이 어려워진다.
한편, 도 28b의 예에서는 제1 홀(29a)의 무게 중심 g1과 상부 전극(22a)의 무게 중심 g2를 일치시키고 있다. 이에 의해, 응력 C의 비대칭성이 해소되기 때문에, 캐패시터 유전체막(21a)에 유기되는 전하량도 당해 캐패시터 유전체막(21a)의 면 내에 있어서 균일해져, 강유전체 캐패시터 Q에 기억한 데이터 「0」과 「1」을 변별하는 것이 용이해진다.
이와 같이 강유전체 캐패시터 Q의 데이터의 변별성을 향상시킨다고 하는 관점에서 보면, 제1 홀(29a)의 무게 중심 g1과 상부 전극(22a)의 무게 중심 g2를 일치시키는 것이 바람직하다.
이어서, 이와 같이 무게 중심 g1, g2끼리가 일치한 상부 전극(22a)과 제1 홀(29a)의 평면 레이아웃의 예에 대하여 설명한다.
도 29a 내지 도 29d는 무게 중심 g1, g2끼리가 일치한 상부 전극(22a)과 제1 홀(29a)의 각각의 평면 레이아웃을 도시하는 평면도이다.
도 29a 내지 도 29d의 어느 예에 있어서도, 상부 전극(22a)과 제1 홀(29a)의 한쪽이 원형이고 다른쪽이 다각형으로 되어 있으며, 상부 전극(22a)과 제1 홀(29a)은 비상사형으로 되어 있다.
한편, 도 30a, 30b는 상부 전극(22a)과 제1 홀(29a)의 각각의 무게 중심 g1, g2끼리를 일치시킴과 함께, 상부 전극(22a)과 제1 홀(29a)의 각각의 평면 형상을 상사형으로 한 경우의 평면도이다.
이 중, 도 30a의 예에 있어서는 상부 전극(22a)과 제1 홀(29a)이 모두 직사각형이다.
그리고, 도 30b의 예에 있어서는 상부 전극(22a)과 제1 홀(29a)이 모두 원형이다.
도 30a, 30b와 같이 상부 전극(22a)과 제1 홀(29a)의 각각의 평면 형상을 상사형으로 하면, 제1 홀(29a) 내의 제1 도체 플러그(33)(도 14 참조)에 의해 발생하는 응력 C가 상부 전극(22a)의 테두리에 있어서 균일해진다. 따라서, 응력 C가 원인인 압전 효과에 의해 유기되는 전하량을 캐패시터 유전체막(21a)의 면 내에 있어서 한층 더 균일하게 할 수 있다.
도 31a, 도 31b는 제1 도체 플러그(33)의 다른 예에 대하여 도시하는 단면도이다.
이들 예에서는 제2 층간 절연막(31) 위에 제1 도체 플러그(33)의 텅스텐막(32b)의 일부를 인출하고, 그 텅스텐막(32b)에 의해 1층째의 금속 배선(36a)을 형성하고 있다.
단, 도 31a의 예에서는 제5 홀(29e)에 텅스텐막(32b)을 매립함으로써, 텅스텐막(32b)의 무게 중심 g3이 제1 홀(29a)의 무게 중심 g1과 일치하고 있지 않다. 그로 인해, 도 28a와 마찬가지로 그 텅스텐막(32b)으로부터 캐패시터 유전체막(21a)에 작용하는 응력 C에 치우침이 발생한다.
이에 대해, 도 31b의 예에서는 텅스텐막(32b)의 무게 중심 g3을 제1 홀(29a)의 무게 중심 g1과 일치시키고 있다. 이에 의해, 도 28b와 마찬가지로 응력 C의 비대칭성이 해소되어, 캐패시터 유전체막(21a)에 유기되는 전하량을 당해 캐패시터 유전체막(21a)의 면 내에 있어서 균일하게 할 수 있다.
(제3 실시 형태)
제1 실시 형태에서는 반도체 장치로서 플래너형의 FeRAM을 제조하였다. 이에 대해, 본 실시 형태에서는 플래너형보다도 미세화에 유리한 스택형의 FeRAM을 반도체 장치로서 제조한다.
도 32 내지 도 54는 본 실시 형태에 관한 반도체 장치의 제조 도중의 단면도이다. 또한, 도 32 내지 도 54에 있어서, 제1 실시 형태에서 설명한 것과 동일한 요소에는 제1 실시 형태에서의 것과 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다.
이 반도체 장치를 제조하기 위해서는, 우선, 제1 실시 형태의 도 2a 내지 도 3a의 공정을 행함으로써, 도 32a에 도시한 바와 같이 제1 내지 제3 콘택트 플러그(14a 내지 14c)와 하단 링(16)이 형성된 구조로 한다.
단, 본 공정에서는 제1 실시 형태의 도체(15)(도 3a 참조)는 형성하지 않는다.
이어서, 도 32b에 도시한 바와 같이, 두께가 약 100nm인 제1 산화 방지 절연막(17)과 두께가 약 200nm인 제1 층간 절연막(18)을 이 순서대로 형성한 후, 이들 절연막을 패터닝하여 개구(18a)를 형성한다.
그 개구(18a)의 폭 W2는 제1 내지 제3 콘택트 플러그(14a 내지 14c)의 각각의 폭보다도 넓으며, 예를 들어 1.0㎛ 정도이다.
또한, 이 패터닝시에 사용하는 에칭 가스도 특별히 한정되지 않지만, 본 실시 형태에서는 CF4 가스와 C4F8 가스의 혼합 가스를 그 에칭 가스로서 사용한다.
이어서, 도 33에 도시하는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 개구(18a)의 내면과 제1 층간 절연막(18) 위에 밀착막(40a)으로서 스퍼터법에 의해 30nm의 두께의 티타늄막과 20nm의 두께의 질화티타늄막을 이 순서대로 형성한다.
계속해서, 수소 가스와 육불화텅스텐 가스를 성막 가스로서 사용하는 CVD에 의해 밀착막(40a) 위에 텅스텐막(40b)을 형성하고, 그 텅스텐막(40b)으로 개구(18a)를 완전히 매립한다. 이 상태에서의 텅스텐막(40b)의 두께는, 제1 층간 절연막(18) 위에서 예를 들어 300nm 정도이다.
그 후에, 제1 층간 절연막(18) 위의 여분의 밀착막(40a)과 텅스텐막(40b)을 CMP법에 의해 연마하여 제거하고, 이들 막을 개구(18a) 내에만 도체(41)로서 남긴다.
또한, 그 CMP에 있어서는, 제1 층간 절연막(18) 위에 연마 잔여가 발생하는 것을 방지할 목적에서 오버 연마가 행해지기 때문에, 도체(41)는 개구(18a)의 도중의 깊이에까지 형성된 상태로 되고, 개구(18a)의 상부는 도체(41)로 미충전된다.
또한, 도체(41)는 그 아래의 제1 콘택트 플러그(14a) 또는 제2 콘택트 플러그(14c)와 전기적으로 접속된다.
계속해서, 도 34에 도시한 바와 같이, 제1 층간 절연막(18)의 상면을 NH3 플라즈마에 노출시켜, 제1 층간 절연막(18)의 표면에 NH기를 결합시킨다.
NH3 플라즈마의 생성 조건은 특별히 한정되지 않는다. 본 실시 형태에서는 평행 평판형 플라즈마 처리 챔버 내에 있어서 실리콘 기판(1)에 대향하는 대향 전극에 주파수가 350kHz이고 파워가 55W인 고주파 전력을 인가함과 함께, 실리콘 기판(1)에 주파수가 13.56MHz이고 파워가 100W인 고주파 전력을 인가한다. 또한, 챔버 내의 압력은 266Pa, 기판 온도는 400℃, NH3 가스의 유량은 350sccm으로 한다.
또한, NH기의 결합을 용이하게 하기 위하여, NH3 플라즈마에 노출시키기 전에 제1 층간 절연막(18)의 상면을 미리 Ar 플라즈마에 노출시켜 청정화하여도 된다.
이어서, 도 35에 도시한 바와 같이, 도체(41)와 제1 층간 절연막(18)의 각각의 위에 하지 도전막(50)으로서 스퍼터법으로 티타늄막을 약 20nm의 두께로 형성하고, 그 하지 도전막(50)으로 개구(18a)를 완전히 매립한다.
여기서, 도 34의 공정에 있어서 미리 제1 층간 절연막(18)의 표면에 NH기를 결합시킨 것에 의해, 하지 도전막(50)의 재료인 티타늄이 제1 층간 절연막(18) 위를 자유롭게 이동할 수 있게 되어, (002) 방향으로 배향된 양질의 하지 도전막(50)을 형성할 수 있다.
계속해서, 도 36에 도시한 바와 같이, 하지 절연막(50)의 상면을 CMP법에 의해 연마하여 평탄화한다.
그리고, 하지 도전막(50)에 대하여, 질소 분위기 중 기판 온도 650℃, 처리 시간 60초로 하는 조건에서 RTA를 행한다. 이에 의해, 하지 절연막(50)의 재료인 티타늄이 질화하여 (111) 방향으로 배향된 질화티타늄이 된다.
또한, 질소 분위기에 희가스를 첨가하여 이 RTA를 행하여도 된다.
이어서, 도 37에 도시한 바와 같이, 하지 도전막(50)의 표면을 NH3 플라즈마에 노출시킴으로써, 하지 도전막(50)의 표면에 NH기를 결합시킨다. 이 NH3 플라즈마의 조건으로서는, 예를 들어 도 34에서 설명한 것과 동일한 조건을 채용할 수 있다.
계속해서, 도 38에 도시한 바와 같이, 하지 도전막(50) 위에 금속막(54)으로서 스퍼터법으로 티타늄막을 20nm 정도의 두께로 형성한다.
본 공정 전에 하지 도전막(50)의 표면에 NH기를 결합시킴으로써, 그 티타늄막은 (002) 방향으로 자기 배향된 양질의 막이 된다.
그 후에, 질소 분위기 중에 있어서 기판 온도 650℃, 처리 시간 60초로 하는 조건에서 금속막(54)에 대하여 RTA를 행한다. 이에 의해, 금속막(54)의 티타늄이 질화되어, (111) 방향으로 배향된 질화티타늄을 재료로 하는 금속막(54)이 얻어진다.
또한, 질소 분위기에 희가스를 첨가하여 이 RTA를 행하여도 된다.
계속해서, 도 39에 도시한 바와 같이, 금속막(54) 위에 도전성 산소 배리어막(58)으로서 반응성 스퍼터법에 의해 질화티타늄알루미늄(TiAlN)막을 100nm 정도의 두께로 형성한다.
도체(41)의 텅스텐막(40b)은 산소 함유 분위기에 접촉하면 용이하게 산화하지만, 도전성 산소 배리어막(58)이 외부 분위기 중의 산소로부터 도체(41)를 보호하기 때문에, 도체(41)가 산화하여 콘택트 불량이 발생하는 것을 방지할 수 있다.
또한, 도전성 배리어막(58)의 아래의 금속막(54)이 (111) 방향으로 배향된 질화티타늄에 의해 형성되어 있기 때문에, 도전성 배리어막(58)은 그 배향을 이은 양호한 결정성을 나타내게 된다.
이어서, 도 40에 도시하는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 도전성 산소 배리어막(58) 위에 스퍼터법으로 두께가 60nm 내지 100nm 정도인 이리듐막을 형성하고, 그 이리듐막을 제1 도전막(61)으로 한다. 또한, 이리듐막 대신에 SrRuO3막을 제1 도전막(61)으로서 형성하여도 된다.
계속해서, 제1 도전막(61) 위에 MOCVD법에 의해 1층째의 PZT막(62x)을 100nm의 두께로 형성한 후, 그 위에 스퍼터법으로 2층째의 PZT막(62y)을 10nm의 두께로 형성하여, 이들 다층 구조의 PZT막을 강유전체막(62)으로 한다.
1층째의 PZT막(62x)을 형성할 때의 MOCVD법에서는, Pb의 액체 원료로서 비스디메틸헵탄디오네이트납(Pb(DMHD)2)을 사용하고, Zr의 액체 원료로서 테트라키스디메틸헵탄디오네이트지르코늄(Zr(DMHD)4)을 사용한다. 또한, 티타늄의 액체 원료로서는 비스이소프로폭시비스디피발로일메타네이트티타늄(Ti(O-iPr)2(DPM)2)을 사용할 수 있다.
그리고, 강유전체막(62) 위에 스퍼터법으로 1층째의 산화이리듐막(63x)을 25nm 정도의 두께로 형성한 후, 산소 함유 분위기 중에서의 어닐링에 의해 강유전체막(62)을 충분히 결정화시킴과 함께, 그 강유전체막(62) 중의 산소 결손을 보충한다. 그 어닐링은 아르곤 가스와 산소 가스를 각각 2000sccm, 20sccm의 유량으로 어닐링 분위기에 공급하면서 기판 온도를 725℃, 처리 시간을 60초로 하는 조건에서 행해진다.
또한, 1층째의 산화이리듐막(63x) 위에 스퍼터법으로 50nm 내지 150nm 정도 의 두께의 2층째의 산화이리듐막(63y)을 형성한다.
또한, 1층째와 2층째의 산화이리듐막(63x, 63y) 대신에 이리듐, 루테늄, 로듐, 레늄, 오스뮴 및 팔라듐 중 어느 하나의 단층막 또는 이들의 산화막을 형성하여도 된다.
또한, 2층째의 산화이리듐막(63y) 위에 스퍼터법으로 이리듐막(63z)을 50nm 내지 150nm 정도의 두께의 이리듐막을 이 순서대로 형성하고, 1층째와 2층째의 산화이리듐막(63x, 63y)과 이리듐막(63x)을 제2 도전막(63)으로 한다.
그 후에, 실리콘 기판(1)의 이면에 부착된 PZT를 세정하여 제거한다.
계속해서, 도 41에 도시한 바와 같이, 제2 도전막(63) 위에 제1 마스크 재료막(71)으로서 질화티타늄막을 스퍼터법으로 200nm 정도의 두께로 형성한다. 또한, 질화티타늄막 대신에 질화티타늄알루미늄막을 형성하여도 된다.
그리고, 제1 마스크 재료막(71) 위에 TEOS 가스를 사용하는 플라즈마 CVD법에 의해 산화실리콘막을 700nm 정도의 두께로 형성하여, 그 산화실리콘막을 제2 마스크 재료막(72)으로 한다.
계속해서, 도 42에 도시한 바와 같이, 제2 마스크 재료막(72)을 패터닝하여 섬 형상의 상부 하드 마스크(72a)로 한 후, 상부 하드 마스크(72a)를 마스크로 하여 제1 마스크 재료막(71)을 에칭함으로써 하부 하드 마스크(71a)를 형성한다.
계속해서, 도 43에 도시한 바와 같이, 전술한 하부 하드 마스크(71a)와 상부 하드 마스크(72a)의 각각을 마스크로 하면서, 제1 도전막(61), 강유전체막(62) 및 제2 도전막(63)을 건식 에칭한다.
이에 의해, 하부 전극(61a), 캐패시터 유전체막(62a) 및 상부 전극(63a)의 각각을 순서대로 적층하여 이루어지는 강유전체 캐패시터 Q의 기본 구조가 완성된다.
또한, 본 공정에서 사용하는 에칭 가스는 특별히 한정되지 않지만, 본 실시 형태에서는 HBr 가스, O2 가스, C4F8 가스 및 Ar 가스의 혼합 가스를 에칭 가스로서 사용한다.
그 에칭 가스에 대하여 도전성 산소 배리어막(58)은 에칭 내성이 있으므로, 이 에칭은 도전성 산소 배리어막(58) 위에서 자동적으로 정지하고, 에칭의 종료 후에도 실리콘 기판(1)의 전체면이 도전성 산소 배리어막(58)으로 덮여진 상태가 된다.
또한, 이 에칭에 의해 상부 하드 마스크(72a)는 막이 감소하지만, 그 아래의 하부 하드 마스크(71a)는 에칭되지 않고 그 형상이 유지되기 때문에, 강유전체 캐패시터 Q의 측면을 설계대로의 치수로 아름답게 마무리할 수 있다.
여기서, 도체(41)에서의 텅스텐막(40b)은, 상기와 같이 형성된 강유전체 캐패시터 Q에 기판의 하방으로부터 감마선이 침입하는 것을 방지하는 역할을 담당한다. 그로 인해, 본 공정에서의 패터닝에서는 하부 전극(61a)의 폭 W4를 도체(41)의 텅스텐막(40b)의 폭 W3보다도 좁게 함으로써, 기판의 하방으로부터 침입하는 감마선을 텅스텐막(40b)으로 유효하게 차단하도록 하는 것이 바람직하다.
그 후에, 도 44에 도시한 바와 같이 건식 에칭 또는 습식 에칭에 의해 상부 하드 마스크(72a)를 제거한다.
계속해서, 도 45에 도시한 바와 같이, 캐패시터 Q로 덮어져 있지 않은 부분의 하지 도전막(50), 금속막(54) 및 도전성 산소 배리어막(58)을 건식 에칭에 의해 제거하여 복수의 캐패시터 Q를 전기적으로 분리한다.
또한, 하부 하드 마스크(71a)도 이 건식 에칭에 의해 제거되어 상부 전극(63a)의 상면이 노출된다.
또한, 하부 전극(61a)은 그 아래에 잔존하는 하지 도전막(50), 금속막(54) 및 도전성 산소 배리어막(58)을 통하여 도체(41)와 전기적으로 접속된다.
여기서, 본 실시 형태에서는, 도 43에 도시한 바와 같이 하부 전극(61a)의 폭 W4를 텅스텐막(40b)의 폭 W3보다도 좁게 하였다. 이러한 폭의 차이를 반영하여 하지 도전막(50)에는 점선원 내에 도시한 바와 같은 단차가 형성된다.
그 결과, 하지 도전막(50)의 표면은, 캐패시터 직하의 제1 상면(50a)과, 기판 가로 방향으로 연장되는 제2 상면(50c)이 측면(50b)에 의해 연결된 구조로 된다. 또한, 본 공정에서의 건식 에칭은 기판 수직 방향으로 진행되기 때문에, 하지 도전막(50a)의 측면(50b)은 그 상방의 하부 전극(61a)의 측면(61x)과 동일 면 내에 위치하게 된다.
또한, 본 공정의 건식 에칭 후에 있어서도 도체(41)의 상면의 전체면에 하지 도전막(50)이 잔존하기 때문에, 도체(41)의 텅스텐이 산소에 접촉하여 산화하는 것을 하지 도전막(50)에 의해 방지할 수 있다.
또한, 도체(41)의 텅스텐의 강한 인장 응력과 비교하여 제1 층간 절연막(18)의 스트레스는 약하기 때문에, 도체(41)와 제1 층간 절연막(18)의 양쪽에 걸쳐 캐패시터 Q를 형성하면 캐패시터 유전체(62a)에 인가되는 스트레스가 불균일해진다. 본 실시 형태에서는 도체(41) 위에만 캐패시터 Q를 형성하므로, 이러한 스트레스의 불균일성을 해소하고, 스트레스가 원인으로 유기되는 전하량을 캐패시터 유전체막(62a)의 면 내에 있어서 균일하게 할 수 있어, 캐패시터 Q의 데이터의 변별성을 향상시킬 수 있다.
도 55는 본 공정을 종료한 후의 셀 영역 I의 확대 평면도이며, 앞서의 도 45는 도 55의 XLV-XLV선을 따르는 단면도에 상당한다.
도 55에 도시한 바와 같이, 전술한 도체(41)와 그 윤곽을 확정하는 개구(18a)는, 평면에서 보아 하부 전극(61a)의 전체 영역을 내측에 포함하는 크기로 형성된다.
이어서, 도 46에 도시한 바와 같이, 제1 층간 절연막(18)의 상면과 강유전체 캐패시터 Q의 표면에, 수소 등의 환원성 물질로부터 캐패시터 유전체막(62a)을 보호하기 위한 제1 보호 절연막(74)으로서 스퍼터법에 의해 알루미나막을 형성한다.
계속해서, 도 47에 도시한 바와 같이, 여기까지의 공정에 있어서 캐패시터 유전체막(62a)이 받은 데미지를 회복시키기 위하여, 기판 온도를 550℃ 내지 700℃로 하는 조건에서, 산소 함유 분위기에 있어서 캐패시터 유전체막(62a)에 대하여 회복 어닐링을 행한다.
계속해서, 도 48에 도시한 바와 같이, 제1 보호 절연막(74) 위에 MOCVD법에 의해 제2 보호 절연막(76)으로서 38nm 정도 두께의 알루미나막을 형성한다. 그 제2 보호 절연막(76)에 의해 제1 보호 절연막(74)만으로는 부족하기 쉬운 수소의 배리어 능력이 보강되어, 수소로부터 캐패시터 유전체막(62a)을 확실하게 보호할 수 있게 된다.
이어서, 도 49에 도시하는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 플라즈마 CVD법에 의해 제2 보호 절연막(76) 위에 제2 절연막(77)으로서 산화실리콘막을 약 1500nm의 두께로 형성한다. 그 플라즈마 CVD법에서 사용할 수 있는 성막 가스로서는, 예를 들어 TEOS 가스, 산소 가스 및 헬륨 가스의 혼합 가스가 있다.
그리고, 제2 절연막(77)의 표면을 CMP법에 의해 평탄화한 후, 산화질소(N2O) 가스 또는 질소 가스의 플라즈마 분위기 중에 있어서 제2 절연막(77)을 어닐링함으로써, 제2 절연막(77)을 탈수함과 함께 그 표면을 질화하여 수분의 재흡착을 방지한다.
계속해서, 제2 절연막(77) 위에 스퍼터법으로 알루미나막을 20nm 내지 100nm 정도의 두께로 형성하고, 그 알루미나막을 제3 보호 절연막(78)으로 한다. 그 제3 보호 절연막(78)은, 제1 보호 절연막(74)이나 제2 보호 절연막(76)과 마찬가지로 수소 등의 환원성 물질로부터 캐패시터 유전체막(62a)을 보호하는 역할을 담당한다.
또한, 스퍼터법 대신에 CVD법에 의해 제3 보호 절연막(78)을 형성하여도 된다.
그리고, TEOS 가스를 사용하는 플라즈마 CVD법에 의해 제3 보호 절연막(78) 위에 제2 층간 절연막(79)으로서 산화실리콘막을 250nm 정도의 두께로 형성한다.
계속해서, 도 50에 도시한 바와 같이, 포토리소그래피와 건식 에칭에 의해 제2 층간 절연막(79)부터 제1 보호 절연막(74)까지를 패터닝함으로써, 강유전체 캐패시터 Q 위에 제1 홀(77a)을 형성한다.
또한, 본 공정에서의 건식 에칭에서 사용하는 에칭 가스는 특별히 한정되지 않지만, 예를 들어 C4F8, Ar, O2 및 CO의 혼합 가스를 에칭 가스로서 사용할 수 있다.
이어서, 도 51에 도시한 바와 같이, 산소 함유 분위기 중에 있어서 기판 온도 500℃, 처리 시간 60분으로 하는 조건에서 제2 절연막(77)에 대하여 어닐링을 행하여, 제2 절연막(77)에 포함되는 수분을 제1 홀(29a)을 통하여 외부로 방출한다.
본 실시예에서도 제1 실시 형태와 마찬가지로 상부 전극(63a)보다도 크게 제1 홀(77a)을 형성하였기 때문에, 제2 절연막(77)의 수분이 제1 홀(77a)을 통하여 빠르게 외부로 방출되어, 어닐링에 의한 탈수 효과를 높일 수 있다.
계속해서, 도 52에 도시한 바와 같이, 제2 층간 절연막(79)부터 제1 산화 방지 절연막(17)까지의 다층 절연막을 포토리소그래피와 건식 에칭에 의해 패터닝한다.
이 패터닝에 의해 셀 영역 I에 있어서는 제2 콘택트 플러그(14b) 위에 제2 홀(77b)이 형성된다. 또한, 셀 주연부 II와 칩 주연부 III에 있어서는, 하단 링(16) 위에 제3 홀(77c)이 형성된다.
또한, 본 공정에서의 건식 에칭에서 사용하는 에칭 가스는 특별히 한정되지 않는다. 본 실시 형태에서는 제1 층간 절연막(18), 제1 보호 절연막(74), 제2 보호 절연막(76), 제2 절연막(77), 제3 보호 절연막(78) 및 제2 층간 절연막(79)의 에칭 가스로서 C4F8, Ar, O2 및 CO의 혼합 가스를 사용한다. 또한, 제1 산화 방지 절연막(17)은 아르곤 가스를 사용하는 스퍼터 에칭에 의해 제거된다.
이어서, 도 53에 도시하는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 제1 내지 제3 홀(77a 내지 77c)의 각각의 내면과 제2 층간 절연막(79)의 상면에, 도전성의 밀착막(91a)으로서 단층의 질화티타늄막을 스퍼터법으로 50nm 내지 100nm 정도의 두께로 형성한다.
계속해서, 수소 가스와 육불화텅스텐 가스를 성막 가스로서 사용하는 CVD법에 의해 밀착막(91a) 위에 텅스텐막(91b)을 형성하여, 그 텅스텐막(91b)에 의해 제1 내지 제3 홀(77a 내지 77c)의 각각을 매립한다.
이때, 제1 홀(77a)을 상부 전극(63a)보다도 크게 형성하였으므로, 점선원 내에 도시한 바와 같이 밀착막(91a)의 성장선(91x)은 상부 전극(63a)의 측방에 위치한다.
그로 인해, 제1 실시 형태와 마찬가지로 텅스텐막(91b)을 성막할 때의 수소 가스가 성장선(91x)을 투과하여 상부 전극(22a)에 이르는 위험성을 저감할 수 있고, 수소에 의해 상부 전극(22a)의 산화이리듐이 환원되어 그 체적이 감소하는 것을 방지할 수 있다.
또한, 텅스텐막(91b)의 형성시의 기판 온도는 텅스텐막(91b)에 요구되는 스트레스의 크기에 따라 결정되며, 예를 들어 350℃ 내지 400℃ 정도로 하는 것이 바람직하다.
그 후에, 제2 층간 절연막(79) 위의 여분의 밀착막(91a)과 텅스텐막(91b)을 CMP법에 의해 연마하여 제거하고, 제1 내지 제3 홀(77a 내지 77c) 내에만 밀착막(91a)과 텅스텐막(91b)을 남긴다.
밀착막(91a)과 텅스텐막(91b) 중 제1 홀(77a)에 남겨진 것은 제1 도체 플러그(92)가 되고, 제2 홀(77b)에 남겨진 것은 제2 도체 플러그(93)가 된다.
또한, 셀 주연부 II와 칩 주연부 III의 각각의 제3 홀(77c)에 남겨진 밀착막(91a)과 텅스텐막(91b)은 상단 링(94)이 된다.
이 중, 셀 주연부 II에 형성된 상단 링(94)은 하단 링(16)과 함께 도체 링(37)을 형성한다.
그리고, 칩 주연부 III에 형성된 상단 링(94)은 하단 링(16)과 함께 내습 링(38)을 형성한다.
도 56은 본 공정을 종료한 후의 셀 영역 I의 확대 평면도이며, 앞서의 도 53은 도 56의 LⅢ-LⅢ선을 따르는 단면도에 상당한다.
도 56에 도시한 바와 같이, 제1 도체 플러그(92)는 상부 전극(63a)에 대응하여 복수 형성되고, 각 제1 도체 플러그(92)와 그 윤곽을 획정하는 제1 홀(77a)은 평면에서 보아 상부 전극(63a)의 전체 영역을 내측에 포함하는 크기로 형성된다.
이어서, 도 54에 도시한 바와 같이, 실리콘 기판(1)의 상측 전체면에 금속 적층막을 형성한 후, 그 다층 금속막을 패터닝함으로써 1층째의 금속 배선(95a)과 제1 및 제2 도전 패드(95b, 95c)를 형성한다.
그 금속 적층막으로서, 예를 들어 두께가 60nm인 티타늄막, 두께가 30nm인 질화티타늄막, 두께가 360nm인 구리 함유 알루미늄막, 두께가 5nm인 티타늄막 및 두께가 70nm인 질화티타늄막을 이 순서대로 스퍼터법에 의해 형성한다.
이상에 의해, 본 실시 형태에 관한 반도체 장치의 기본 구조가 완성된다.
본 실시 형태에 관한 반도체 장치에 따르면, 도 56에 도시한 바와 같이 평면에서 보아 상부 전극(63a)의 전체 영역을 덮도록 제1 도체 플러그(92)를 형성하였다. 그로 인해, 실리콘 기판(1)의 상방으로부터 캐패시터 유전체막(62a)에 침입하고자 하는 감마선 γ 등의 방사선의 대부분을 제1 도체 플러그(92)의 텅스텐막(92b)으로 차폐할 수 있어, 반도체 장치의 방사선 내성을 높일 수 있다.
또한, 도체(41)를 평면에서 보아 하부 전극(61a)보다도 크게 하였기 때문에, 실리콘 기판(1)의 하방으로부터 캐패시터 유전체막(62a)에 침입하고자 하는 감마선 γ의 대부분이 도체(41)의 텅스텐막(40b)으로 차단되어, 반도체 장치의 방사선 내성을 더 높일 수 있다.
그리고, 기판 가로 방향으로부터 강유전체 캐패시터 Q에 침입하고자 하는 감마선 γ는, 도체 링(37)의 텅스텐막(91b)에 의해 차폐할 수 있다.
(제4 실시 형태)
제3 실시 형태에서는 알루미늄막을 포함하는 금속 적층막으로부터 1층째 금속 배선(95a)을 형성하였다.
이에 대해, 본 실시 형태에서는 구리 배선을 형성하는 데 유용한 다마신 프로세스를 사용하여 배선을 형성한다.
도 57 내지 도 65는 본 실시 형태에 관한 반도체 장치의 제조 도중의 단면도이다. 또한, 도 57 내지 도 65에 있어서, 제3 실시 형태에서 설명한 것과 동일한 요소에는 제3 실시 형태에서의 것과 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다.
처음에, 도 57에 도시하는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 제3 실시 형태의 도 32a 내지 도 52에 따라, 제2 층간 절연막(79)에 제1 내지 제3 홀(77a 내지 77c)이 형성된 상태로 한다.
그리고, 제3 실시 형태와 마찬가지로 하여 제2 층간 절연막(79)의 상면과 제1 내지 제3 홀(77a 내지 77c)의 각각의 내면에 밀착막(91a)과 텅스텐막(91b)을 이 순서대로 형성한다.
단, 본 실시 형태에서는 그 텅스텐막(91b)으로 제1 홀(91b)을 완전히는 매립하지 않고, 텅스텐막(91b)의 상면에 제1 홀(91b)의 형상을 반영한 오목부(91x)가 형성된 상태로 한다.
한편, 제2 홀(77b)과 제3 홀(77c)에 대해서는 텅스텐막(91b)으로 완전히 매립한다.
이렇게 제2 홀(77b)과 제3 홀(77c)을 완전히 매립하고, 또한 제1 홀(77a)을 미충전의 상태로 하기 위해서는 텅스텐막(91b)을 250nm 내지 350nm 정도의 두께로 형성하면 된다.
이어서, 도 58에 도시한 바와 같이, 제2 층간 절연막(79)의 상면 상의 여분의 밀착막(91a)과 텅스텐막(91b)을 CMP법에 의해 연마하여 제거한다.
이에 의해, 제3 실시 형태와 마찬가지로 제1 홀(77a)과 제2 홀(77b)의 각각에 제1 도체 플러그(92)와 제2 도체 플러그(93)가 형성된다.
이 중, 제1 도체 플러그(92)의 상면에는, 전술한 바와 같이 오목부(92x)가 형성된 상태가 된다.
한편, 셀 주연부 II의 제3 홀(77c)에는 도체 링(37)의 일부가 되는 상단 링(94)이 형성되고, 칩 주연부 III의 제3 홀(77c)에는 내습 링(38)의 일부가 되는 상단 링(94)이 형성된다.
계속해서, 도 59에 도시한 바와 같이, 제2 층간 절연막(79), 제1 도체 플러그(92), 제2 도체 플러그(93) 및 상단 링(94)의 각각의 위에 TEOS 가스를 사용하는 플라즈마 CVD법에 의해 제3 절연막(100)으로서 산화실리콘막을 300nm 정도의 두께로 형성한다.
그리고, 도 60에 도시한 바와 같이, 포토리소그래피와 건식 에칭에 의해 제3 절연막(100)을 패터닝함으로써, 오목부(92x)에 연결되는 제1 배선 홈(100a)을 형성한다.
그 건식 에칭에서 사용하는 에칭 가스는 특별히 한정되지 않지만, 본 실시 형태에서는 C4F8, Ar, O2 및 CO의 혼합 가스를 에칭 가스로서 사용한다.
또한, 제1 배선 홈(100a)의 폭도 특별히 한정되지 않는다. 단, 오목부(92x)와의 위치 어긋남을 예상하여 오목부(92x)의 폭 D1보다도 제1 배선 홈(100a)의 폭 D2를 넓게 하여, 위치 어긋남이 발생한 경우라도 오목부(92x) 모두가 제1 배선 홈(100a)으로부터 노출되도록 하는 것이 바람직하다.
본 실시 형태에서는 오목부(92x)의 폭 D1을 0.5㎛ 내지 0.8㎛ 정도로 하고, 제1 배선 홈(100a)의 폭 D2는 이보다도 넓은 0.9㎛ 내지 1.0㎛ 정도로 한다.
또한, 본 공정에서는 제2 도체 플러그(93)와 상단 링(94)의 각각의 위의 제3 절연막(100)에 제1 홀(100b)과 제2 홀(100c)도 형성된다.
이어서, 도 61에 도시한 바와 같이, 제3 절연막(100)의 상면과 제1 배선 홈(100a), 제1 홀(100b) 및 제2 홀(100c)의 각각의 내면에, 구리에 대한 제1 배리어 금속막(102)으로서 스퍼터법으로 질화탄탈막을 50nm 정도의 두께로 형성한다.
그리고, 도 62에 도시한 바와 같이, 도금법 또는 CVD법에 의해 제1 배리어 금속막(102) 위에 제1 구리막(104)을 형성하고, 그 제1 구리막(104)에 의해 제1 배선 홈(100a), 제1 홀(100b) 및 제2 홀(100c)의 각각을 완전히 생성한다.
계속해서, 도 63에 도시한 바와 같이, 제3 절연막(100) 위의 여분의 제1 배리어 금속막(102)과 제1 구리막(104)을 CMP법에 의해 연마하여 제거한다.
이에 의해, 제1 배선 홈(100a) 내에 제1 배리어 금속막(102)과 제1 구리막(104)이 제1 구리 배선(106)으로서 남겨진다.
또한, 제1 홀(100b)과 제2 홀(100c)의 각각에 있어서는, 제1 배리어 금속막(102)과 제1 구리막(104)이 제1 구리 플러그(107) 및 구리 링(108)으로서 남겨진다.
계속해서, 도 64에 도시한 바와 같이, 실리콘 기판(1)의 상측 전체면에 제3 산화 방지 절연막(111)으로서 CVD법에 의해 질화실리콘막을 50nm 정도의 두께로 형성한다.
또한, 그 제3 산화 방지 절연막(11) 위에, 예를 들어 TEOS 가스를 사용하는 플라즈마 CVD법에 의해 산화실리콘막을 500nm 정도의 두께로 형성하고, 그 산화실리콘막을 제4 절연막(112)으로 한다.
제4 절연막(112)의 성막 분위기에는 산소가 포함되지만, 제4 절연막(112)의 성막 전에 미리 제3 산화 방지 절연막(111)을 형성하고 있으므로, 그 산소에 의해 제1 구리 배선(106)이나 제1 구리 플러그(107)가 산화하는 것을 방지할 수 있다.
이어서, 도 65에 도시하는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 제3 산화 방지 절연막(111)을 에칭 스토퍼막에 사용하면서, 제4 절연막(112)을 패터닝함으로써 제1 구리 배선(106) 위에 제2 배선 홈(112a)을 형성한다.
그리고, 제2 배선 홈(112a) 아래의 제3 산화 방지 절연막(111)을 패터닝하여 제3 홀(111a)을 형성한 후, 그 제3 홀(111a)과 제2 배선 홈(112a)의 각각의 내부에 제2 배리어 금속막(113a)과 제2 구리막(113b)을 순서대로 형성한다.
이 중, 제2 배리어 금속막(113a)은 스퍼터법으로 형성된 질화탄탈막이며, 제2 구리막(113b)은 도금법 또는 CVD법으로 형성된다.
그 후에, 제4 절연막(112)의 상면 상의 여분의 제2 배리어 금속막(113a)과 제2 구리막(113b)을 CMP법에 의해 연마하여 제거하고, 이들 막을 제2 배선 홈(112a) 내에만 제2 구리 배선(115)으로서 남긴다.
이상에 의해, 본 실시 형태에 관한 반도체 장치의 기본 구조가 완성된다.
상기한 본 실시 형태에 따르면, 도 65에 도시한 바와 같이, 강유전체 캐패시터 Q의 상방과 하방에 각각 설치한 제1 도체 플러그(92)와 도체(41)에 의해 감마선으로부터 강유전체 캐패시터(62a)를 보호할 수 있어, 반도체 장치의 방사선 내성을 높일 수 있다.
또한, 제1 구리 배선(106)의 전기 저항이 제3 실시 형태의 금속 배선(95a)(도 54 참조)의 주재료인 알루미늄보다도 낮기 때문에, 제3 실시 형태와 비교하여 반도체 장치의 고속화나 저소비 전력화를 도모할 수 있다.
또한, 제1 도체 플러그(92)에 오목부(92x)를 설치하고, 그 오목부(92x) 내에 제1 구리 배선(106)을 매립하였기 때문에, 제3 절연막(100)의 두께에 더하여 그 오목부(92x)의 깊이분만큼 제1 구리 배선(106)이 두꺼워진다. 이에 의해, 오목부(92x)를 설치하지 않고 제3 절연막(100) 내에만 제1 구리 배선(106)을 매립하는 경우와 비교하여 제1 구리 배선(106)의 전기 저항을 저감할 수 있고, 한층 더한 고속화나 저소비 전력화를 실현하는 것이 가능하게 된다.
또한, 제1 구리 배선(106)이나 제2 구리 배선(115)은 강유전체 캐패시터 Q를 형성한 후에, 그 강유전체 캐패시터 Q보다도 상층에 형성된다. 그로 인해, 강유전체 캐패시터 Q에 대한 결정화 어닐링이나 회복 어닐링에 의해 제1 구리 배선(106)이나 제2 구리 배선(115)이 노출되지 않고, 이들 어닐링에 의해 제1 구리 배선(106)이나 제2 구리 배선(115)이 용융될 위험성이 없다.
이상 설명한 각 실시 형태에 관하여, 또한 이하의 부기를 개시한다.
(부기 1)
반도체 기판과,
상기 반도체 기판 위에 형성된 제1 절연막과,
상기 제1 절연막 위에 형성되고, 하부 전극, 캐패시터 유전체막 및 상부 전극을 순서대로 적층하여 이루어지는 캐패시터와,
상기 캐패시터 위에 형성되고, 평면에서 보아 상기 상부 전극의 전체 영역을 포함하는 홀을 구비한 제2 절연막과,
상기 홀 내에 형성된 텅스텐을 포함하는 도체 플러그
를 갖는 것을 특징으로 하는 반도체 장치.
(부기 2)
평면에서 보았을 때, 상기 홀의 무게 중심과 상기 상부 전극의 무게 중심이 일치하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
평면에서 보았을 때, 상기 홀의 형상은 상기 상부 전극의 형상과 상사형인 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 반도체 장치.
(부기 4)
평면에서 보았을 때, 상기 홀은 상기 상부 전극의 하면보다도 큰 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 한 항에 기재된 반도체 장치.
(부기 5)
상기 도체 플러그는, 상면에 오목부가 형성된 텅스텐막을 갖고,
상기 오목부 내에 구리 배선이 형성된 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 한 항에 기재된 반도체 장치.
(부기 6)
상기 제2 절연막 위에 형성되고, 상기 홀 위에 상기 오목부에 연결되는 배선 홈이 형성된 제3 절연막을 더 가지며,
상기 구리 배선은 상기 오목부와 상기 배선 홈에 형성된 것을 특징으로 하는 부기 5에 기재된 반도체 장치.
(부기 7)
상기 배선 홈의 폭은 상기 오목부의 폭보다도 넓은 것을 특징으로 하는 부기 6에 기재된 반도체 장치.
(부기 8)
상기 캐패시터 아래의 상기 제1 절연막에 평면에서 보아 상기 하부 전극의 전체 영역을 포함하는 개구가 형성되어, 상기 개구 내에 텅스텐을 포함하는 도체가 매립된 것을 특징으로 하는 부기 1 내지 부기 7 중 어느 한 항에 기재된 반도체 장치.
(부기 9)
상기 반도체 기판에 형성된 소자 분리 절연막을 더 가지며,
상기 개구는 상기 소자 분리 절연막 위에 형성된 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 10)
상기 도체와 상기 제1 절연막의 각각의 위에 상기 도체의 산화를 방지하는 산화 방지 절연막이 형성되고,
상기 산화 방지 절연막 위에 상기 캐패시터가 형성된 것을 특징으로 하는 부기 8 또는 부기 9에 기재된 반도체 장치.
(부기 11)
상기 반도체 기판에 형성된 불순물 확산 영역과,
상기 불순물 확산 영역 위의 상기 제1 절연막에 매립되고, 상기 불순물 확산 영역과 전기적으로 접속된 콘택트 플러그와,
상기 제1 절연막 위에 형성되고, 평면에서 보아 상기 하부 전극의 전체 영역을 포함하는 개구를 상기 콘택트 플러그 위에 구비한 층간 절연막과,
상기 개구 내에 매립되고, 상기 콘택트 플러그와 상기 하부 전극에 전기적으로 접속된 텅스텐을 포함하는 도체를 더 갖는 것을 특징으로 하는 부기 1 내지 부기 7에 기재된 반도체 장치.
(부기 12)
상기 도체가 상기 개구의 도중의 깊이에까지 형성됨과 함께, 상기 도체 위에 상기 개구를 매립하는 도전막이 형성되고,
상기 도전막 위에 상기 캐패시터가 형성된 것을 특징으로 하는 부기 11에 기재된 반도체 장치.
(부기 13)
상기 도전막은,
상기 캐패시터의 직하의 제1 상면과,
상기 제1 상면과 연결되고, 또한 상기 하부 전극의 측면과 동일면 내에 있는 측면과,
상기 측면과 연결되고, 또한 기판 가로 방향으로 연장되는 제2 상면을 갖는 것을 특징으로 하는 부기 12에 기재된 반도체 장치.
(부기 14)
상기 캐패시터와 상기 도체 플러그의 각각이 복수 설치되고,
인접하는 상기 캐패시터 중 한쪽이 구비하는 상기 상부 전극의 직하의 캐패시터 유전체막을 향하여 입사하는 방사선이, 다른쪽의 상기 캐패시터 위의 상기 도체 플러그에 의해 차단되는 것을 특징으로 하는 부기 1 내지 부기 13 중 어느 한 항에 기재된 반도체 장치.
(부기 15)
상기 캐패시터와 상기 도체 플러그를 각각 복수 구비함과 함께,
인접하는 상기 캐패시터의 각각의 상기 상부 전극의 하면끼리의 간격을 a, 상기 상부 전극의 하면과 상기 도체 플러그의 상면의 간격을 b, 인접하는 상기 도체 플러그의 각각의 하면끼리의 간격을 d, 상기 도체 플러그의 상면과 하면의 간격을 e로 하였을 때, 상기 캐패시터 유전체막에 입사할 수 있는 방사선 중, 입사각이 최대인 상기 방사선의 입사각의 정접이 값 (a-d)/(2(b-e))와 동등한 것을 특징으로 하는 부기 14에 기재된 반도체 장치.
(부기 16)
상기 정접은, 인접하는 상기 도체 플러그의 상면끼리의 간격을 c로 할 때, (c+d)/(2e)로 제공되는 것을 특징으로 하는 부기 15에 기재된 반도체 장치.
(부기 17)
상기 캐패시터의 가로의 상기 제2 절연막에 텅스텐을 포함하는 다른 도체 플러그가 설치되고, 상기 상부 전극의 직하의 상기 캐패시터 유전체막을 향하여 입사하는 방사선이 상기 다른 도체 플러그에 의해 차단되는 것을 특징으로 하는 부기 1 내지 부기 13 중 어느 한 항에 기재된 반도체 장치.
(부기 18)
상기 제2 절연막의 상방에 형성된 텅스텐을 포함하는 차폐체를 더 갖고,
상기 상부 전극의 직하의 상기 캐패시터 유전체막을 향하여 입사하는 방사선이 상기 차폐체에 의해 차단되는 것을 특징으로 하는 부기 1 내지 부기 13 중 어느 한 항에 기재된 반도체 장치.
(부기 19)
상기 반도체 기판은, 상기 캐패시터가 복수 형성된 셀 영역을 갖고,
상기 반도체 기판 위에 적어도 상기 제2 절연막의 상면에 달하는 높이를 가지며, 또한 평면에서 보아 상기 셀 영역을 둘러싸는 텅스텐을 포함하는 도체 링이 설치된 것을 특징으로 하는 부기 1 내지 부기 18 중 어느 한 항에 기재된 반도체 장치.
(부기 20)
반도체 기판 위에 제1 절연막을 형성하는 공정과,
상기 제1 절연막 위에 하부 전극, 캐패시터 유전체막 및 상부 전극을 순서대로 적층하여 이루어지는 캐패시터를 형성하는 공정과,
상기 캐패시터를 덮는 제2 절연막을 형성하는 공정과,
상기 제2 절연막을 패터닝함으로써, 상기 제2 절연막에 평면에서 보아 상기 상부 전극의 전체 영역을 포함하는 홀을 형성하는 공정과,
상기 홀 내에 상기 상부 전극과 전기적으로 접속된 텅스텐을 포함하는 도체 플러그를 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
1: 실리콘 기판
2: 소자 분리 절연막
3: p웰
4: 게이트 절연막
5: 게이트 전극
7a 내지 7c: 제1 내지 제3 n형 익스텐션 영역
8a 내지 8c: 제1 내지 제3 n형 불순물 확산 영역
9: 사이드 월
11: 커버 절연막
12: 제1 절연막
12a 내지 12d: 제1 내지 제4 콘택트 홀
12e: 개구
13a: 밀착막
13b: 텅스텐막
14a 내지 14c: 제1 내지 제3 콘택트 플러그
15: 도체
17: 제1 산화 방지 절연막
18: 제1 층간 절연막
19: 제2 산화 방지 절연막
20, 61: 제1 도전막
21, 62: 강유전체막
22, 63: 제2 도전막
23: 마스크 재료막
23a: 하드 마스크
24: 제1 레지스트 패턴
25: 제2 레지스트 패턴
26: 제1 보호 절연막
27: 제3 레지스트 패턴
28: 제2 보호 절연막
29: 제2 절연막
29a 내지 29f: 제1 내지 제6 홀
30: 제3 보호 절연막
31: 제2 층간 절연막
32a: 밀착막
32b: 텅스텐막
32x: 성장선
34a 내지 34e: 제1 내지 제5 도체 플러그
36a: 1층째의 금속 배선
36b, 36c: 제1 및 제2 도전 패드
41: 도체
50: 하지 도전막
54: 금속막
58: 도전성 산소 배리어막
71: 제1 마스크 재료막
71a: 하부 하드 마스크
72: 제2 마스크 재료막
72a: 상부 하드 마스크
74: 제1 보호 절연막
76: 제2 보호 절연막
77: 제2 절연막
77a 내지 77c: 제1 내지 제3 홀
78: 제3 보호 절연막
79: 제2 층간 절연막
81, 82: 제3 절연막
83: 4층째의 금속 배선
84: 제4 절연막
85: 차폐체
85a: 밀착막
85b: 텅스텐막
86: 5층째의 금속 배선
91a: 밀착막
91b: 텅스텐막
92: 제1 도체 플러그
92x: 오목부
100: 제3 절연막
100a: 제1 배선 홈
100b, 100c: 제2 및 제3 홀
102: 제1 배리어 금속막
104: 제1 구리막
106: 제1 구리 배선
107: 제1 구리 플러그
108: 구리 링
111: 제3 산화 방지 절연막
112: 제4 절연막
112a: 제2 배선 홈
113a: 제2 배리어 금속막
113b: 제2 구리막
115: 제2 구리 배선

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 형성되고, 하부 전극, 캐패시터 유전체막 및 상부 전극을 순서대로 적층하여 이루어지는 캐패시터와,
    상기 캐패시터 위에 형성되고, 평면에서 보아 상기 상부 전극의 상단부의 전체 영역을 내측에 포함하는 단일 홀을 구비한 제2 절연막과,
    상기 단일 홀 내에서, 상기 상부 전극의 상단부의 전 영역과 밀착 형성된 텅스텐을 포함하는 도체 플러그
    를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 평면에서 보았을 때, 상기 홀의 무게 중심과 상기 상부 전극의 무게 중심이 일치하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 평면에서 보았을 때, 상기 홀의 형상은, 상기 상부 전극의 형상과 상사인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 캐패시터 아래의 상기 제1 절연막에, 평면에서 보아 상기 하부 전극의 전체 영역을 포함하는 개구가 형성되어, 상기 개구 내에 텅스텐을 포함하는 도체가 매립된 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 기판에 형성된 불순물 확산 영역과,
    상기 불순물 확산 영역 위의 상기 제1 절연막에 매립되고, 상기 불순물 확산 영역과 전기적으로 접속된 콘택트 플러그와,
    상기 제1 절연막 위에 형성되고, 평면에서 보아 상기 하부 전극의 전체 영역을 포함하는 개구를 상기 콘택트 플러그 위에 구비한 층간 절연막과,
    상기 개구 내에 매립되고, 상기 콘택트 플러그와 상기 하부 전극에 전기적으로 접속된 텅스텐을 포함하는 도체를 더 갖는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 캐패시터와 상기 도체 플러그의 각각이 복수 설치되고,
    인접하는 상기 캐패시터 중 한쪽이 구비하는 상기 상부 전극의 직하의 캐패시터 유전체막을 향하여 입사하는 방사선이, 다른쪽의 상기 캐패시터 위의 상기 도체 플러그에 의해 차단되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 캐패시터의 가로의 상기 제2 절연막에 텅스텐을 포함하는 다른 도체 플러그가 설치되고, 상기 상부 전극의 직하의 상기 캐패시터 유전체막을 향하여 입사하는 방사선이, 상기 다른 도체 플러그에 의해 차단되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제2 절연막의 상방에 형성된 텅스텐을 포함하는 차폐체를 더 갖고,
    상기 상부 전극의 직하의 상기 캐패시터 유전체막을 향하여 입사하는 방사선이, 상기 차폐체에 의해 차단되는 것을 특징으로 하는 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 반도체 기판은, 상기 캐패시터가 복수 형성된 셀 영역을 갖고,
    상기 반도체 기판 위에, 적어도 상기 제2 절연막의 상면에 달하는 높이를 가지며, 또한 평면에서 보아 상기 셀 영역을 둘러싸는 텅스텐을 포함하는 도체 링이 설치된 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판 위에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 위에, 하부 전극, 캐패시터 유전체막 및 상부 전극을 순서대로 적층하여 이루어지는 캐패시터를 형성하는 공정과,
    상기 캐패시터를 덮는 제2 절연막을 형성하는 공정과,
    상기 제2 절연막을 패터닝함으로써, 상기 제2 절연막에, 평면에서 보아 상기 상부 전극의 상단부의 전체 영역을 내측에 포함하는 단일 홀을 형성하는 공정과,
    상기 단일 홀 내에서, 상기 상부 전극의 상단부의 전 영역과 밀착 형성되고, 상기 상부 전극과 전기적으로 접속된 텅스텐을 포함하는 도체 플러그를 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020120145157A 2011-12-28 2012-12-13 반도체 장치와 그 제조 방법 KR101420531B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011287732A JP5862290B2 (ja) 2011-12-28 2011-12-28 半導体装置とその製造方法
JPJP-P-2011-287732 2011-12-28

Publications (2)

Publication Number Publication Date
KR20130076711A KR20130076711A (ko) 2013-07-08
KR101420531B1 true KR101420531B1 (ko) 2014-07-16

Family

ID=48694177

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120145157A KR101420531B1 (ko) 2011-12-28 2012-12-13 반도체 장치와 그 제조 방법

Country Status (3)

Country Link
US (1) US8772847B2 (ko)
JP (1) JP5862290B2 (ko)
KR (1) KR101420531B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101416423B1 (ko) 2013-07-01 2014-07-08 현대자동차 주식회사 차량용 자동변속기의 유성기어트레인
JP2019186473A (ja) * 2018-04-16 2019-10-24 エイブリック株式会社 半導体装置及びその製造方法
US11296116B2 (en) * 2019-12-26 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
JP7107461B1 (ja) * 2021-10-15 2022-07-27 三菱電機株式会社 耐放射線性半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053739A1 (en) 2000-11-07 2002-05-09 Sanyo Electric Co., Ltd. Semiconductor device and method of fabricating the same
US6458604B1 (en) * 2000-12-30 2002-10-01 Hynix Semiconductor Inc. Method for fabricating capacitor
KR100970156B1 (ko) * 2005-12-08 2010-07-14 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0498875A (ja) * 1990-08-17 1992-03-31 Sony Corp 半導体メモリ
JPH05343617A (ja) 1992-06-12 1993-12-24 Toshiba Corp 半導体記憶装置
JP3309260B2 (ja) * 1994-02-14 2002-07-29 日本テキサス・インスツルメンツ株式会社 キャパシタ
JPH1098162A (ja) * 1996-09-20 1998-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP3950290B2 (ja) * 1999-09-10 2007-07-25 三星電子株式会社 キャパシタ保護膜を含む半導体メモリ素子及びその製造方法
JP4025829B2 (ja) * 2000-09-18 2007-12-26 富士通株式会社 半導体装置及びその製造方法
JP4803995B2 (ja) * 2004-06-28 2011-10-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2007067066A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 半導体装置とその製造方法
WO2007083366A1 (ja) * 2006-01-18 2007-07-26 Fujitsu Limited 半導体装置、半導体ウエハ構造、及び半導体ウエハ構造の製造方法
WO2008111199A1 (ja) * 2007-03-14 2008-09-18 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP2008294194A (ja) * 2007-05-24 2008-12-04 Seiko Epson Corp 強誘電体キャパシタの製造方法及び強誘電体キャパシタ
JP2009071242A (ja) * 2007-09-18 2009-04-02 Seiko Epson Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053739A1 (en) 2000-11-07 2002-05-09 Sanyo Electric Co., Ltd. Semiconductor device and method of fabricating the same
KR20020035748A (ko) * 2000-11-07 2002-05-15 다카노 야스아키 반도체 장치 및 그 제조 방법
US6458604B1 (en) * 2000-12-30 2002-10-01 Hynix Semiconductor Inc. Method for fabricating capacitor
KR100970156B1 (ko) * 2005-12-08 2010-07-14 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치

Also Published As

Publication number Publication date
JP5862290B2 (ja) 2016-02-16
US8772847B2 (en) 2014-07-08
US20130168813A1 (en) 2013-07-04
JP2013138072A (ja) 2013-07-11
KR20130076711A (ko) 2013-07-08

Similar Documents

Publication Publication Date Title
US7235834B2 (en) Ferroelectric memory and its manufacturing method
CN101326634B (zh) 半导体器件
US8482097B2 (en) Semiconductor device
KR101420531B1 (ko) 반도체 장치와 그 제조 방법
US7576377B2 (en) Ferroelectric memory device and manufacturing method thereof
US6717198B2 (en) Ferroelectric memory
JP4791191B2 (ja) 半導体装置及びその製造方法
US6967368B2 (en) Ferro-electric memory device and method of manufacturing the same
US20070045690A1 (en) Ferroelectric memory and its manufacturing method
US20080277704A1 (en) Semiconductor device and manufacturing method thereof
US20090095993A1 (en) Semiconductor memory device and fabricating method for semiconductor memory device
US20080308902A1 (en) Semiconductor device
JP2010157560A (ja) 半導体記憶装置およびその製造方法
US20080197390A1 (en) Semiconductor apparatus and method for manufacturing semiconductor apparatus
US6335206B1 (en) Integrated capacitor device and method of fabricating the same
CN1375875B (zh) 半导体装置及其制造方法
US7071506B2 (en) Device for inhibiting hydrogen damage in ferroelectric capacitor devices
US20110062503A1 (en) Semiconductor memory device
EP2894669A1 (en) Semiconductor device and method of manufacturing the same
US7001781B2 (en) Method for producing a ferroelectric capacitor that includes etching with hardmasks
US20080061335A1 (en) Semiconductor memory and method for manufacturing the semiconductor memory
JP2008294273A (ja) 半導体記憶装置及びその製造方法
JP2022011132A (ja) 半導体装置及び半導体装置の製造方法
JP2010287771A (ja) 半導体装置及びその製造方法
JP2005094038A (ja) 強誘電体メモリ装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 6