JP2022011132A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】キャパシタの電極間のリーク電流を低減することができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置は、第１主面を備えた強誘電体膜と、前記強誘電体膜に接触する第１電極及び第２電極と、を有し、前記第１主面に垂直な方向からの平面視で、前記強誘電体膜の前記第１電極に接触する部分と、前記強誘電体膜の前記第２電極に接触する部分とは互いに重ならない。【選択図】図１
Description
本開示は、半導体装置及び半導体装置の製造方法に関する。
チタン酸ジルコン酸鉛（ＰＺＴ）等の強誘電体は、高い比誘電率を有する。このため、強誘電体をキャパシタの容量絶縁膜に用いることで高い静電容量が得られる。
しかしながら、強誘電体をキャパシタの容量絶縁膜に用いると、電極間に大きなリーク電流が流れる。
本開示の目的は、キャパシタの電極間のリーク電流を低減することができる半導体装置及び半導体装置の製造方法を提供することにある。
本開示の一形態によれば、第１主面を備えた強誘電体膜と、前記強誘電体膜に接触する第１電極及び第２電極と、を有し、前記第１主面に垂直な方向からの平面視で、前記強誘電体膜の前記第１電極に接触する部分と、前記強誘電体膜の前記第２電極に接触する部分とは互いに重ならない半導体装置が提供される。
本開示によれば、第１電極と第２電極との間のリーク電流を低減することができる。
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（第１実施形態）
第１実施形態について説明する。図１は、第１実施形態に係る半導体装置を示す断面図である。
第１実施形態について説明する。図１は、第１実施形態に係る半導体装置を示す断面図である。
図１に示すように、第１実施形態に係る半導体装置１００は、第１主面１４０Ａを備えた強誘電体膜１４０と、第１電極１４１と、第２電極１４２とを有する。第１主面１４０Ａに垂直な方向からの平面視（以下、単に「平面視」ということがある）で、強誘電体膜１４０の第１電極１４１に接触する部分と、強誘電体膜１４０の第２電極１４２に接触する部分とは互いに重ならない。例えば、第１電極１４１は、第１主面１４０Ａに平行な方向で一方の側（－Ｘ側）に端部１４１Ｅを有し、第２電極１４２は、第１主面１４０Ａに平行な方向で他方の側（＋Ｘ側）に端部１４２Ｅを有し、平面視で、端部１４１Ｅと端部１４２Ｅとが重なってもよい。この場合、強誘電体膜１４０は、端部１４１Ｅより他方の側（＋Ｘ側）で第１電極１４１に接触し、端部１４２Ｅより一方の側（－Ｘ側）で第２電極１４２に接触する。このため、平面視で、強誘電体膜１４０の第１電極１４１に接触する部分と、強誘電体膜１４０の第２電極１４２に接触する部分とは互いに重ならない。
強誘電体膜１４０が厚さ方向に延びる複数の柱状晶を含んでいてもよい。隣り合う柱状晶の間に結晶粒界が存在するが、結晶粒界は第１電極１４１又は第２電極１４２の一方には接しない。このため、第１電極１４１と第２電極１４２との間で、結晶粒界をリークパスとするリーク電流は流れにくい。従って、第１実施形態によれば、リーク電流を抑制することができる。
例えば、半導体装置１００は第１主面１４０Ａとは反対側の第２主面１４０Ｂを備え、第１電極１４１が第１主面１４０Ａに接触し、第２電極１４２が第２主面１４０Ｂに接触していてもよい。
強誘電体膜１４０、第１電極１４１及び第２電極１４２の集合体は、第１電極１４１と第２電極１４２とに相違する電圧を印加することでキャパシタとして用いることができる。このキャパシタは、強誘電体メモリのメモリセルに含まれるキャパシタとして用いることもできる。すなわち、強誘電体膜１４０の自発分極の向きに応じてデータを記憶するようにしてもよい。
（第１実施形態の第１変形例）
第１実施形態の第１変形例について説明する。第１変形例は、第１電極及び第２電極の配置の点で第１実施形態と相違する。図２は、第１実施形態の第１変形例に係る半導体装置を示す断面図である。
第１実施形態の第１変形例について説明する。第１変形例は、第１電極及び第２電極の配置の点で第１実施形態と相違する。図２は、第１実施形態の第１変形例に係る半導体装置を示す断面図である。
図２に示すように、第１実施形態の第１変形例に係る半導体装置１００Ａでは、平面視で、第１電極１４１及び第２電極１４２が互いから離れた位置で強誘電体膜１４０に接触している。例えば、平面視で、端部１４１Ｅが端部１４２Ｅより他方側（＋Ｘ側）で強誘電体膜１４０に接触している。
他の構成は第１実施形態と同様である。
第１変形例によっても、第１実施形態と同様に、リーク電流を抑制することができる。
なお、強誘電体膜１４０の厚さをＤ１とし、強誘電体膜１４０の第１電極１４１に接触する部分と強誘電体膜１４０の第２電極１４２に接触する部分との間の平面視での距離をＤ２としたとき、Ｄ２／Ｄ１の値が３以下であることが好ましく、２以下であることがより好ましい。より大きな静電容量を得るためである。
（第１実施形態の第２変形例）
第１実施形態の第２変形例について説明する。第２変形例は、電極の数の点で第２実施形態と相違する。図３は、第１実施形態の第２変形例に係る半導体装置を示す断面図である。
第１実施形態の第２変形例について説明する。第２変形例は、電極の数の点で第２実施形態と相違する。図３は、第１実施形態の第２変形例に係る半導体装置を示す断面図である。
図３に示すように、第１実施形態の第２変形例に係る半導体装置１００Ｂは、強誘電体膜１４０、第１電極１４１及び第２電極１４２に加えて、第３電極１４３及び第４電極１４４を有する。第３電極１４３は第１主面１４０Ａに接触し、第４電極１４４は第２主面１４０Ｂに接触する。平面視で、第３電極１４３は第２電極１４２と重なり、第４電極１４４は第１電極１４１と重なる。第３電極１４３及び第４電極１４４は、平面視で、互いから離れた位置で強誘電体膜１４０に接触している。第１電極１４１及び第３電極１４３は互いから電気的に絶縁され、第２電極１４２及び第４電極１４４は互いから電気的に絶縁されている。
強誘電体膜１４０、第１電極１４１、第２電極１４２、第３電極１４３及び第４電極１４４の集合体は、第１電極１４１及び第４電極１４４の組と、第２電極１４２及び第３電極１４３の組とに相違する電圧を印加することでキャパシタとして用いることができる。すなわち、第１電極１４１及び第４電極１４４に共通の第１電圧を供給し、第２電極１４２及び第３電極１４３に共通の第２電圧を供給し、第１電圧と第２電圧とを異ならせることで、集合体をキャパシタとして用いることができる。
第１電極１４１及び第４電極１４４に接する結晶粒界が強誘電体膜１４０に存在しても、第１電極１４１及び第４電極１４４に共通の第１電圧が印加されていれば、これらの間にリーク電流は流れない。同様に、第２電極１４２及び第３電極１４３に接する結晶粒界が強誘電体膜１４０に存在しても、第２電極１４２及び第３電極１４３に共通の第２電圧が印加されていれば、これらの間にリーク電流は流れない。
（第２実施形態）
第２実施形態について説明する。第２実施形態に係る半導体装置は強誘電体メモリの一例に関する。図４は、第２実施形態に係る半導体装置を示す断面図である。
第２実施形態について説明する。第２実施形態に係る半導体装置は強誘電体メモリの一例に関する。図４は、第２実施形態に係る半導体装置を示す断面図である。
図４に示すように、第２実施形態に係る半導体装置２００には、メモリセル部１及び周辺回路部２が含まれる。半導体装置２００においては、基板２０１の表面に素子領域を画定する素子分離絶縁膜２０２が形成されている。メモリセル部１内の素子領域にトランジスタＴｒが形成されている。図５は、メモリセル部内のトランジスタを示す断面図である。
図５に示すように、トランジスタＴｒは、Ｐ型のウェル２９１、Ｎ型の低濃度不純物拡散層２９２、Ｎ型の高濃度不純物拡散層２９３、ゲート絶縁膜２９４、ゲート電極２９５及びサイドウォール絶縁膜２９６を含む。例えば、ウェル２９１にＰ型不純物としてホウ素（Ｂ）が含まれ、低濃度不純物拡散層２９２にＮ型不純物としてリン（Ｐ）が含まれ、高濃度不純物拡散層２９３にＮ型不純物としてヒ素（Ａｓ）が含まれる。例えば、トランジスタＴｒのゲート長は１１０ｎｍ～１８０ｎｍであり、ゲート絶縁膜２９４は厚さが６ｎｍ～７ｎｍの酸化シリコン膜であり、ゲート電極２９５は厚さが４０ｎｍ～６０ｎｍのアモルファスシリコン膜であり、サイドウォール絶縁膜２９６は厚さが３５ｎｍ～５５ｎｍの酸化シリコン膜である。ゲート電極２９５の表面及び高濃度不純物拡散層２９３の表面に、厚さが１２０ｎｍ～１８０ｎｍのシリサイド膜、例えばタングステンシリサイド（ＷＳｉ）膜が形成されていてもよい。
基板２０１上にトランジスタＴｒを覆う絶縁膜２０３が形成され、絶縁膜２０３上に層間絶縁膜２０４が形成されている。例えば、絶縁膜２０３は酸窒化シリコン膜（ＳｉＯＮ膜）であり、層間絶縁膜２０４は表面が平坦なノンドープトシリケートグラス（nondoped silicate glass：ＮＳＧ）膜である。
層間絶縁膜２０４上に酸化防止膜２１１が形成され、酸化防止膜２１１上に層間絶縁膜２１２が形成され、層間絶縁膜２１２上に酸化防止膜２１３が形成され、酸化防止膜２１３上に層間絶縁膜２１４が形成されている。例えば、酸化防止膜２１１及び酸化防止膜２１３は窒化シリコン（ＳｉＮ）膜であり、層間絶縁膜２１２及び層間絶縁膜２１４は酸化シリコン膜である。
メモリセル部１では、絶縁膜２０３及び層間絶縁膜２０４に開口部（コンタクトホール）２０５が形成され、開口部２０５内に導電プラグ２０６が形成されている。導電プラグ２０６は、トランジスタＴｒの高濃度不純物拡散層に電気的に接続される。酸化防止膜２１１及び層間絶縁膜２１２に開口部（配線溝）２１５が形成され、開口部２１５内に配線２１６が形成されている。酸化防止膜２１３及び層間絶縁膜２１４に開口部（ビアホール）２１７が形成され、開口部２１７内に導電プラグ２１８が形成されている。例えば、導電プラグ２０６、配線２１６及び導電プラグ２１８は、タングステン（Ｗ）膜を含む。配線２１６の一部は、導電プラグ２０６と導電プラグ２１８とを互いに電気的に接続する導電性の台座として機能する。
メモリセル部１では、層間絶縁膜２１４上にキャパシタＱが形成されている。キャパシタＱは、導電プラグ２１８に接触する下部電極２２１と、下部電極２２１上の強誘電体膜２２２と、強誘電体膜２２２上の上部電極２２３とを含む。例えば、下部電極２２１はイリジウム（Ｉｒ）膜を含み、強誘電体膜２２２はチタン酸ジルコン酸鉛（ＰＺＴ）膜を含み、上部電極２２３は酸化イリジウム（ＩｒＯｘ）膜を含む。
周辺回路部２では、層間絶縁膜２１４上に、下部電極２４１及び下部電極２４２が形成されている。例えば、下部電極２４１及び下部電極２４２は下部電極２２１と同じ材料から構成され、イリジウム（Ｉｒ）膜を含む。下部電極２４１と下部電極２４２との間に絶縁膜２１９が形成され、下部電極２４１及び下部電極２４２は互いから電気的に絶縁されている。例えば、絶縁膜２１９は酸化シリコン膜である。下部電極２４１及び下部電極２４２上に強誘電体膜２４０が形成されている。強誘電体膜２４０は、下部電極２４１と下部電極２４２との間で絶縁膜２１９上にも形成されており、下部電極２４１上から下部電極２４２上にかけて連続している。例えば、強誘電体膜２４０は強誘電体膜２２２と同じ材料から構成され、チタン酸ジルコン酸鉛（ＰＺＴ）膜を含む。平面視で下部電極２４１の一部と重なるようにして、強誘電体膜２４０上に上部電極２４３が形成され、平面視で下部電極２４２の一部と重なるようにして、強誘電体膜２４０上に上部電極２４４が形成されている。上部電極２４３及び上部電極２４４は互いから電気的に絶縁されている。例えば、上部電極２４３及び上部電極２４４は上部電極２２３と同じ材料から構成され、酸化イリジウム（ＩｒＯｘ）膜を含む。強誘電体膜２４０は、第１主面２４０Ａと、第１主面２４０Ａとは反対側の第２主面２４０Ｂとを備える。第１主面２４０Ａに下部電極２４１及び２４２が接触し、第２主面２４０Ｂに上部電極２４３及び２４４が接触する。絶縁膜２１９は、下部電極２２１の周囲にも形成されている。
絶縁膜２１９上にバリア膜２３１が形成されている。バリア膜２３１は、例えば、上部電極２２３の上面及び側面と、強誘電体膜２２２の上面及び側面と、上部電極２４３及び上部電極２４４の上面及び側面と、強誘電体膜２４０の上面及び側面と、下部電極２４１及び下部電極２４２の上面とを覆う。バリア膜２３１は、例えば酸化アルミニウム（ＡｌＯｘ）膜又は酸化チタン（ＴｉＯｘ）膜である。バリア膜２３１上に層間絶縁膜２３２が形成されている。例えば、層間絶縁膜２３２は表面が平坦な酸化シリコン膜である。
メモリセル部１では、バリア膜２３１及び層間絶縁膜２３２に上部電極２２３に達する開口部（ビアホール）２３３が形成され、開口部２３３内に導電プラグ２３５が形成されている。例えば、導電プラグ２３５は、タングステン（Ｗ）膜を含む。
周辺回路部２では、バリア膜２３１及び層間絶縁膜２３２に、下部電極２４１に達する開口部２５１と、下部電極２４２に達する開口部２５２と、上部電極２４３に達する開口部２５３と、上部電極２４４に達する開口部２５４とが形成されている。開口部２５１内に導電プラグ２６１が形成され、開口部２５２内に導電プラグ２６２が形成され、開口部２５３内に導電プラグ２６３が形成され、開口部２５４内に導電プラグ２６４が形成されている。例えば、導電プラグ２６１～２６４は、タングステン（Ｗ）膜を含む。
層間絶縁膜２３２上に、導電プラグ２３５に接続される配線２３６と、導電プラグ２６１に接続される配線２７１と、導電プラグ２６２に接続される配線２７２と、導電プラグ２６３に接続される配線２７３と、導電プラグ２６４に接続される配線２７４とが形成されている。
半導体装置２００では、メモリセル部１に複数のメモリセルが含まれ、各メモリセルにキャパシタＱ及びトランジスタＴｒが含まれる。キャパシタＱはトランジスタＴｒに接続され、キャパシタＱに含まれる強誘電体膜２２０における自発分極の方向に応じてメモリセルにデータが記憶される。
また、強誘電体膜２４０、下部電極２４１、下部電極２４２、上部電極２４３及び上部電極２４４の集合体は、キャパシタとして用いることができる。例えば、下部電極２４１及び上部電極２４３の組と、下部電極２４２及び上部電極２４４の組とに異なる電圧を印加することでキャパシタとして用いることができる。すなわち、下部電極２４１及び上部電極２４３に共通の第１電圧を供給し、下部電極２４２及び上部電極２４４に共通の第２電圧を供給し、第１電圧と第２電圧とを異ならせることで、集合体をキャパシタとして用いることができる。下部電極２４１は第１電極の一例であり、上部電極２４４は第２電極の一例であり、下部電極２４２は第３電極の一例であり、上部電極２４３は第４電極の一例である。
下部電極２４１及び上部電極２４３に接する結晶粒界が強誘電体膜２４０に存在しても、下部電極２４１及び上部電極２４３に共通の第１電圧が印加されていれば、これらの間にリーク電流は流れない。同様に、下部電極２４２及び上部電極２４４に接する結晶粒界が強誘電体膜２４０に存在しても、下部電極２４２及び上部電極２４４に共通の第２電圧が印加されていれば、これらの間にリーク電流は流れない。
次に、半導体装置２００の製造方法について説明する。図６～図３０は、第２実施形態に係る半導体装置２００の製造方法を工程順に示す断面図である。
まず、図６に示すように、基板２０１の表面にＳＴＩ（shallow trench isolation）の素子分離絶縁膜２０２を形成する。次いで、メモリセル部１内の素子領域にトランジスタＴｒを形成する。トランジスタＴｒの形成では、ホウ素（Ｂ）のイオン注入によりウェル２９１を形成し、ゲート絶縁膜２９４及びゲート電極２９５を形成し、ゲート電極２９５をマスクとするリン（Ｐ）のイオン注入により低濃度不純物拡散層２９２を形成し、サイドウォール絶縁膜２９６を形成し、ゲート電極２９５及びサイドウォール絶縁膜２９６をマスクとするヒ素（Ａｓ）のイオン注入により高濃度不純物拡散層２９３を形成する。
トランジスタＴｒの形成後、図７に示すように、トランジスタＴｒを覆う絶縁膜２０３を形成する。絶縁膜２０３としては、例えば、プラズマ化学気相成長（plasma chemical vapor deposition：ＣＶＤ）法により、厚さが１６０ｎｍ～２４０ｎｍの酸窒化シリコン膜（ＳｉＯＮ膜）を形成する。次いで、絶縁膜２０３上に層間絶縁膜２０４を形成し、層間絶縁膜２０４の表面を平坦化する。層間絶縁膜２０４としては、例えば、プラズマＣＶＤ法により、テトラエチルオルソシリケート（tetraethyl orthosilicate：ＴＥＯＳ）を用いて、厚さが４８０ｎｍ～７２０ｎｍのＮＳＧ膜を形成する。層間絶縁膜２０４の厚さを１０００ｎｍ～１２００ｎｍとしてもよい。層間絶縁膜２０４の表面の平坦化では、化学機械研磨（chemical mechanical polishing：ＣＭＰ）法により、層間絶縁膜２０４の表面を１６０ｎｍ～２４０ｎｍ研磨する。
その後、図８に示すように、層間絶縁膜２０４上にレジストパターン２８１を形成する。レジストパターン２８１は、メモリセル部１内のコンタクトホール形成予定領域を露出する開口部２８２を有する。続いて、レジストパターン２８１をマスクとして層間絶縁膜２０４及び絶縁膜２０３をエッチングする。この結果、メモリセル部１内に開口部（コンタクトホール）２０５が形成される。
次いで、図９に示すように、レジストパターン２８１を除去し、開口部２０５内に導電プラグ２０６を形成する。導電プラグ２０６の形成では、例えば、物理気相成長（physical vapor deposition：ＰＶＤ）法によりバリアメタル膜を形成し、バリアメタル膜上にＣＶＤ法によりＷ膜を形成し、層間絶縁膜２０４上のバリアメタル膜及びＷ膜を除去する。バリアメタル膜の形成では、例えば、厚さが１６ｎｍ～２４ｎｍのチタン（Ｔｉ）膜を形成し、その上に厚さが４０ｎｍ～６０ｎｍの窒化チタン（ＴｉＮ）膜を形成する。Ｗ膜の厚さは４００ｎｍ～６００ｎｍである。層間絶縁膜２０４上のバリアメタル膜及びＷ膜は、例えばＣＭＰ法により除去することができる。
その後、図１０に示すように、層間絶縁膜２０４及び導電プラグ２０６上に酸化防止膜２１１を形成する。酸化防止膜２１１としては、例えば、ＣＶＤ法により、厚さが３２ｎｍ～４８ｎｍの窒化シリコン（ＳｉＮ）膜を形成する。
続いて、図１１に示すように、酸化防止膜２１１上に層間絶縁膜２１２を形成する。層間絶縁膜２１２としては、例えば、プラズマＣＶＤ法により、ＴＥＯＳを用いて、厚さが２００ｎｍ～３００ｎｍの酸化シリコン膜を形成する。
次いで、図１２に示すように、層間絶縁膜２１２上にレジストパターン２８３を形成する。レジストパターン２８３は、メモリセル部１内の配線溝形成予定領域を露出する開口部２８４を有する。その後、レジストパターン２８３をマスクとして層間絶縁膜２１２及び酸化防止膜２１１をエッチングする。この結果、メモリセル部１内に開口部（配線溝）２１５が形成される。
続いて、図１３に示すように、レジストパターン２８３を除去し、開口部２１５内に配線２１６を形成する。配線２１６の形成では、例えば、ＰＶＤ法によりバリアメタル膜を形成し、バリアメタル膜上にＣＶＤ法によりＷ膜を形成し、層間絶縁膜２１２上のバリアメタル膜及びＷ膜を除去する。バリアメタル膜の形成では、例えば、厚さが８ｎｍ～１２ｎｍのＴｉ膜を形成し、その上に厚さが１６ｎｍ～２４ｎｍのＴｉＮ膜を形成する。Ｗ膜の厚さは２４０ｎｍ～３６０ｎｍである。層間絶縁膜２１２上のバリアメタル膜及びＷ膜は、例えばＣＭＰ法により除去することができる。
次いで、図１４に示すように、層間絶縁膜２１２及び配線２１６上に酸化防止膜２１３を形成する。酸化防止膜２１３としては、例えば、ＣＶＤ法により、厚さが８０ｎｍ～１８０ｎｍの窒化シリコン（ＳｉＮ）膜を形成する。
その後、図１５に示すように、酸化防止膜２１３上に層間絶縁膜２１４を形成する。層間絶縁膜２１４としては、例えば、プラズマＣＶＤ法により、ＴＥＯＳを用いて、厚さが１８０ｎｍ～２８０ｎｍの酸化シリコン膜を形成する。
続いて、図１６に示すように、層間絶縁膜２１４上にレジストパターン２８５を形成する。レジストパターン２８５は、メモリセル部１内のビアホール形成予定領域を露出する開口部２８６を有する。次いで、レジストパターン２８５をマスクとして層間絶縁膜２１４及び酸化防止膜２１３をエッチングする。この結果、メモリセル部１内に開口部（ビアホール）２１７が形成される。
次いで、図１７に示すように、レジストパターン２８５を除去し、開口部２１７内に導電プラグ２１８を形成する。導電プラグ２１８の形成では、例えば、ＰＶＤ法によりバリアメタル膜を形成し、バリアメタル膜上にＣＶＤ法によりＷ膜を形成し、層間絶縁膜２１４上のバリアメタル膜及びＷ膜を除去する。バリアメタル膜の形成では、例えば、厚さが８ｎｍ～１２ｎｍのＴｉ膜を形成し、その上に厚さが１６ｎｍ～２４ｎｍのＴｉＮ膜を形成する。Ｗ膜の厚さは２４０ｎｍ～３６０ｎｍである。層間絶縁膜２１４上のバリアメタル膜及びＷ膜は、例えばＣＭＰ法により除去することができる。
その後、図１８に示すように、層間絶縁膜２１４及び導電プラグ２１８上に導電膜１１を形成する。導電膜１１としては、例えば、ＰＶＤ法により、厚さが４０ｎｍ～６０ｎｍのイリジウム（Ｉｒ）膜を形成する。続いて、導電膜１１上にレジストパターン２８７を形成する。レジストパターン２８７は、下部電極２２１、下部電極２４１及び下部電極２４２の形成予定領域を覆い、残部を露出する。導電膜１１は第１導電膜の一例である。
次いで、図１９に示すように、レジストパターン２８７をマスクとして、導電膜１１をエッチングする。この結果、下部電極２２１、下部電極２４１及び下部電極２４２が形成される。
その後、図２０に示すように、レジストパターン２８７を除去する。
続いて、図２１に示すように、層間絶縁膜２１４上に、下部電極２２１、下部電極２４１及び下部電極２４２を覆うように絶縁膜２１９を形成する。絶縁膜２１９としては、例えば、プラズマＣＶＤ法により、ＴＥＯＳを用いて、厚さが２００ｎｍ～３００ｎｍ程度の酸化シリコン膜を形成する。
次いで、図２２に示すように、ＣＭＰ法により、下部電極２２１、下部電極２４１及び下部電極２４２の上面が露出するまで絶縁膜２１９を研磨する。
その後、図２３に示すように、下部電極２２１、下部電極２４１、下部電極２４２及び絶縁膜２１９上に、強誘電体膜１２、導電膜１３、ハードマスク１４及び絶縁膜１５を形成する。強誘電体膜１２としては、例えば、厚さが７５ｎｍ～８５ｎｍのＰＺＴ膜を形成する。導電膜１３としては、例えば、ＰＶＤ法により、厚さが１６０ｎｍ～２４０ｎｍの酸化イリジウム（ＩｒＯｘ）膜を形成する。ハードマスク１４としては、例えば、ＰＶＤ法により、厚さが１６０ｎｍ～２４０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）膜を形成する。絶縁膜１５としては、例えば、プラズマＣＶＤ法により、ＴＥＯＳを用いて、厚さが１６０ｎｍ～２４０ｎｍの酸化シリコン膜を形成する。強誘電体膜１２の形成と導電膜１３の形成との間に、結晶化アニールを行って強誘電体膜１２の結晶化を促進してもよい。続いて、絶縁膜１５上にレジストパターン２８８を形成する。レジストパターン２８８は、上部電極２２３、上部電極２４３及び上部電極２４４の形成予定領域を覆い、残部を露出する。導電膜１３は第２導電膜の一例である。
次いで、図２４に示すように、レジストパターン２８８をマスクとして、絶縁膜１５、ハードマスク１４及び導電膜１３をエッチングする。この結果、上部電極２２３、上部電極２４３及び上部電極２４４が形成される。このエッチングでは、例えば、誘導結合性プラズマ（inductively coupled plasma：ＩＣＰ）エッチング装置を用い、真空度を０．５Ｐａとし、コイル印加パワーを１８００Ｗ（ＲＦ：１３．５６ＭＨｚ）とし、バイアスパワーを８００Ｗ（４００ｋＨｚ）とする。また、例えば、塩素（Ｃｌ２）ガスを５０ｍｌ／ｍｉｎで供給し、酸素（Ｏ２）ガスを２０ｍｌ／ｍｉｎで供給する。このような方法により、強誘電体膜１２の上面が露出した時にエッチングを容易に停止することができる。
その後、図２５に示すように、レジストパターン２８８を除去し、強誘電体膜１２上に、絶縁膜１５、ハードマスク１４、上部電極２２３、上部電極２４３及び上部電極２４４を覆うレジストパターン２８９を形成する。レジストパターン２８９は、強誘電体膜２２２及び２４０の形成予定領域を覆い、残部を露出する。
続いて、図２６に示すように、レジストパターン２８９をマスクとして、強誘電体膜１２をエッチングする。この結果、強誘電体膜２２２及び２４０が形成される。このようにして形成された強誘電体膜２２２は第１容量絶縁膜の一例であり、このようにして形成された強誘電体膜２４０は第２容量絶縁膜の一例である。
次いで、図２７に示すように、レジストパターン２８９、絶縁膜１５及びハードマスク１４を除去し、例えばスクラバーを用いて表面を洗浄する。その後、強誘電体膜２２２及び２４０に生じている酸素欠損を修復させるために、酸素雰囲気中で回復アニールを行う。例えば、回復アニールの温度は３００℃～４００℃とし、時間は３０分間～６０分間とする。この回復アニールでは、酸素欠損が修復される。続いて、上部電極２２３の上面及び側面と、強誘電体膜２２２の上面及び側面と、上部電極２４３及び上部電極２４４の上面及び側面と、強誘電体膜２４０の上面及び側面と、下部電極２４１及び下部電極２４２の上面とを覆うバリア膜２３１を形成する。バリア膜２３１としては、例えば、ＰＶＤ法又はＣＶＤ法により、厚さが１０ｎｍ～３０ｎｍの酸化アルミニウム（ＡｌＯｘ）膜又は酸化チタン（ＴｉＯｘ）膜を形成する。
次いで、図２８に示すように、バリア膜２３１上に層間絶縁膜２３２を形成し、層間絶縁膜２３２の表面を平坦化する。層間絶縁膜２３２としては、例えば、プラズマＣＶＤ法により、ＴＥＯＳを用いて、厚さが１２００ｎｍ～１８００ｎｍの酸化シリコン膜を形成する。層間絶縁膜２３２の表面の平坦化では、ＣＭＰ法により層間絶縁膜２３２の表面を研磨する。
その後、図２９に示すように、層間絶縁膜２３２上にレジストパターン９０を形成する。レジストパターン９０は、メモリセル部１内のビアホール形成予定領域を露出する開口部９１と、周辺回路部２内のビアホール形成予定領域を露出する開口部９２とを有する。続いて、レジストパターン９０をマスクとして層間絶縁膜２３２及びバリア膜２３１をエッチングする。この結果、メモリセル部１内に開口部（ビアホール）２３３が形成され、周辺回路部２内に開口部（ビアホール）２５１～２５４が形成される。
次いで、図３０に示すように、レジストパターン９０を除去する。その後、開口部２３３内に導電プラグ２３５を形成し、開口部２５１内に導電プラグ２６１を形成し、開口部２５２内に導電プラグ２６２を形成し、開口部２５３内に導電プラグ２６３を形成し、開口部２５４内に導電プラグ２６４を形成する。導電プラグ２３５及び導電プラグ２６１～２６４の形成では、例えば、ＰＶＤ法によりバリアメタル膜としてＴｉＮ膜を形成し、バリアメタル膜上にＣＶＤ法によりＷ膜を形成し、層間絶縁膜２３２上のＴｉＮ膜及びＷ膜を除去する。ＴｉＮ膜の厚さは８０ｎｍ～１２０ｎｍであり、Ｗ膜の厚さは２４０ｎｍ～３６０ｎｍである。層間絶縁膜２３２上のＴｉＮ膜及びＷ膜は、例えばＣＭＰ法により除去することができる。続いて、導電プラグ２３５上に配線２３６を形成し、導電プラグ２６１上に配線２７１を形成し、導電プラグ２６２上に配線２７２を形成し、導電プラグ２６３上に配線２７３を形成し、導電プラグ２６４上に配線２７４を形成する。
更に、上層配線及びパッド等を形成して半導体装置２００を完成させる。
このように、周辺回路部２に含まれるキャパシタを、メモリセル部１に含まれるキャパシタＱと同時に形成することができる。
（第３実施形態）
第３実施形態について説明する。第３実施形態に係る半導体装置は強誘電体メモリの一例に関する。第３実施形態は、周辺回路部に含まれるキャパシタの構成の点で第２実施形態と相違する。図３１は、第３実施形態に係る半導体装置における周辺回路部に含まれるキャパシタを示す平面図である。図３２及び図３３は、第３実施形態に係る半導体装置における周辺回路部に含まれるキャパシタを示す断面図である。図３１には、強誘電体膜、電極及び導電プラグのレイアウトを示す。図３２は、図３１中のXXXII-XXXII線に沿った断面図であり、図３３は、図３１中のXXXIII-XXXIII線に沿った断面図である。図３２及び図３３では、層間絶縁膜２１４より下方の酸化防止膜２１３等を省略してある。
第３実施形態について説明する。第３実施形態に係る半導体装置は強誘電体メモリの一例に関する。第３実施形態は、周辺回路部に含まれるキャパシタの構成の点で第２実施形態と相違する。図３１は、第３実施形態に係る半導体装置における周辺回路部に含まれるキャパシタを示す平面図である。図３２及び図３３は、第３実施形態に係る半導体装置における周辺回路部に含まれるキャパシタを示す断面図である。図３１には、強誘電体膜、電極及び導電プラグのレイアウトを示す。図３２は、図３１中のXXXII-XXXII線に沿った断面図であり、図３３は、図３１中のXXXIII-XXXIII線に沿った断面図である。図３２及び図３３では、層間絶縁膜２１４より下方の酸化防止膜２１３等を省略してある。
図３１～図３３に示すように、第３実施形態に係る半導体装置３００では、周辺回路部２において、層間絶縁膜２１４上に、下部電極２４１及び下部電極２４２が形成されている。下部電極２４１と下部電極２４２との間に絶縁膜２１９が形成され、下部電極２４１及び下部電極２４２は互いから電気的に絶縁されている。下部電極２４１及び下部電極２４２上に強誘電体膜２４０が形成されている。強誘電体膜２４０は、下部電極２４１と下部電極２４２との間で絶縁膜２１９上にも形成されており、下部電極２４１上から下部電極２４２上にかけて連続している。平面視で下部電極２４１の一部と重なるようにして、強誘電体膜２４０上に上部電極２４３が形成され、平面視で下部電極２４２の一部と重なるようにして、強誘電体膜２４０上に上部電極２４４が形成されている。
バリア膜２３１及び層間絶縁膜２３２に、下部電極２４１に達する開口部２５１と、下部電極２４２に達する開口部２５２と、上部電極２４３に達する開口部２５３と、上部電極２４４に達する開口部２５４とが形成されている。開口部２５１内に導電プラグ２６１が形成され、開口部２５２内に導電プラグ２６２が形成され、開口部２５３内に導電プラグ２６３が形成され、開口部２５４内に導電プラグ２６４が形成されている。バリア膜２３１、層間絶縁膜２３２及び強誘電体膜２４０には、更に、平面視で上部電極２４３及び上部電極２４４を取り囲むようにして、絶縁膜２１９に達する溝状の開口部３５５が形成されている。開口部３５５は、平面視で下部電極２４１及び下部電極２４２から離間して形成されている。開口部３５５内に導電プラグ３６５が形成されている。導電プラグ３６５は強誘電体膜２４０に接触し、下部電極２４１、下部電極２４２、上部電極２４３及び上部電極２４４から絶縁されている。例えば、導電プラグ３６５は、タングステン（Ｗ）膜を含む。
層間絶縁膜２３２上に、導電プラグ２６１に接続される配線２７１と、導電プラグ２６２に接続される配線２７２と、導電プラグ２６３に接続される配線２７３と、導電プラグ２６４に接続される配線２７４とが形成されている。層間絶縁膜２３２上には、更に、導電プラグ３６５に接続される配線３７５が形成されている。
他の構成は第２実施形態と同様である。
第３実施形態では、周辺回路部２内の強誘電体膜２４０、下部電極２４１、下部電極２４２、上部電極２４３及び上部電極２４４及び導電プラグ３６５の集合体は、キャパシタとして用いることができる。例えば、下部電極２４１、下部電極２４２、上部電極２４３及び上部電極２４４の組と導電プラグ３６５とに異なる電圧を印加することでキャパシタとして用いることができる。すなわち、下部電極２４１、下部電極２４２、上部電極２４３及び上部電極２４４に共通の第１電圧を供給し、導電プラグ３６５に第２電圧を供給し、第１電圧と第２電圧とを異ならせることで、集合体をキャパシタとして用いることができる。下部電極２４１、下部電極２４２、上部電極２４３及び上部電極２４４は第１電極の一例であり、導電プラグ３６５は第２電極の一例である。
下部電極２４１及び上部電極２４３に接する結晶粒界が強誘電体膜２４０に存在しても、下部電極２４１及び上部電極２４３に共通の第１電圧が印加されていれば、これらの間にリーク電流は流れない。同様に、下部電極２４２及び上部電極２４４に接する結晶粒界が強誘電体膜２４０に存在しても、下部電極２４２及び上部電極２４４に共通の第１電圧が印加されていれば、これらの間にリーク電流は流れない。
次に、半導体装置３００の製造方法について説明する。図３４～図４４は、第３実施形態に係る半導体装置３００の製造方法を工程順に示す断面図である。
まず、図３４に示すように、第２実施形態と同様にして、絶縁膜２１９の研磨までの処理を行う。次いで、図３５に示すように、下部電極２２１、下部電極２４１、下部電極２４２及び絶縁膜２１９上に、強誘電体膜１２、導電膜１３、ハードマスク１４及び絶縁膜１５を形成する。その後、図３６に示すように、絶縁膜１５上にレジストパターン２８８を形成する。レジストパターン２８８は、上部電極２２３、上部電極２４３及び上部電極２４４の形成予定領域を覆い、残部を露出する。
続いて、図３７に示すように、レジストパターン２８８をマスクとして、絶縁膜１５、ハードマスク１４及び導電膜１３をエッチングする。この結果、上部電極２２３、上部電極２４３及び上部電極２４４が形成される。
次いで、図３８に示すように、レジストパターン２８８を除去し、強誘電体膜１２上に、絶縁膜１５、ハードマスク１４、上部電極２２３、上部電極２４３及び上部電極２４４を覆うレジストパターン２８９を形成する。レジストパターン２８９は、強誘電体膜２２２及び２４０の形成予定領域を覆い、残部を露出する。
その後、図３９に示すように、レジストパターン２８９をマスクとして、強誘電体膜１２をエッチングする。この結果、強誘電体膜２２２及び２４０が形成される。レジストパターン２８９、絶縁膜１５及びハードマスク１４を除去し、例えばスクラバーを用いて表面を洗浄する。続いて、強誘電体膜２２２及び２４０に生じている酸素欠損を修復させるために、酸素雰囲気中で回復アニールを行う。
次いで、図４０に示すように、上部電極２２３の上面及び側面と、強誘電体膜２２２の上面及び側面と、上部電極２４３及び上部電極２４４の上面及び側面と、強誘電体膜２４０の上面及び側面と、下部電極２４１及び下部電極２４２の上面とを覆うバリア膜２３１を形成する。その後、バリア膜２３１上に層間絶縁膜２３２を形成し、層間絶縁膜２３２の表面を平坦化する。
続いて、図４１に示すように、層間絶縁膜２３２上にレジストパターン９０を形成する。レジストパターン９０は、メモリセル部１内のビアホール形成予定領域を露出する開口部９１と、周辺回路部２内のビアホール形成予定領域を露出する開口部９２とを有する。次いで、レジストパターン９０をマスクとして層間絶縁膜２３２及びバリア膜２３１をエッチングする。この結果、メモリセル部１内に開口部（ビアホール）２３３が形成され、周辺回路部２内に開口部（ビアホール）２５１～２５４が形成される。
その後、図４２に示すように、レジストパターン９０を除去する。続いて、開口部２３３内に導電プラグ２３５を形成し、開口部２５１内に導電プラグ２６１を形成し、開口部２５２内に導電プラグ２６２を形成し、開口部２５３内に導電プラグ２６３を形成し、開口部２５４内に導電プラグ２６４を形成する。
次いで、図４３に示すように、層間絶縁膜２３２上にレジストパターン９３を形成する。レジストパターン９３は、周辺回路部２内のビア溝形成予定領域を露出する開口部９４を有する。その後、レジストパターン９３をマスクとして層間絶縁膜２３２、バリア膜２３１及び強誘電体膜２４０をエッチングする。この結果、周辺回路部２内に開口部（ビア溝）３５５が形成される。
続いて、図４４に示すように、レジストパターン９３を除去する。次いで、開口部３５５内に導電プラグ３６５を形成する。導電プラグ３６５の形成では、例えば、ＰＶＤ法によりバリアメタル膜としてＴｉＮ膜を形成し、バリアメタル膜上にＣＶＤ法によりＷ膜を形成し、層間絶縁膜２３２上のＴｉＮ膜及びＷ膜を除去する。ＴｉＮ膜の厚さは８０ｎｍ～１２０ｎｍであり、Ｗ膜の厚さは２４０ｎｍ～３６０ｎｍである。層間絶縁膜２３２上のＴｉＮ膜及びＷ膜は、例えばＣＭＰ法により除去することができる。その後、導電プラグ２３５上に配線２３６を形成し、導電プラグ２６１上に配線２７１を形成し、導電プラグ２６２上に配線２７２を形成し、導電プラグ２６３上に配線２７３を形成し、導電プラグ２６４上に配線２７４を形成し、導電プラグ３６５上に配線３７５を形成する。
更に、上層配線及びパッド等を形成して半導体装置３００を完成させる。
このように、周辺回路部２に含まれるキャパシタを、メモリセル部１に含まれるキャパシタＱと同時に形成することができる。
（第４実施形態）
第４実施形態について説明する。第４実施形態に係る半導体装置は強誘電体メモリの一例に関する。第４実施形態は、周辺回路部に含まれるキャパシタの構成の点で第２実施形態等と相違する。図４５は、第４実施形態に係る半導体装置における周辺回路部に含まれるキャパシタを示す断面図である。図４５では、層間絶縁膜２１４より下方の酸化防止膜２１３等を省略してある。
第４実施形態について説明する。第４実施形態に係る半導体装置は強誘電体メモリの一例に関する。第４実施形態は、周辺回路部に含まれるキャパシタの構成の点で第２実施形態等と相違する。図４５は、第４実施形態に係る半導体装置における周辺回路部に含まれるキャパシタを示す断面図である。図４５では、層間絶縁膜２１４より下方の酸化防止膜２１３等を省略してある。
図４５に示すように、第４実施形態に係る半導体装置４００では、周辺回路部２において、層間絶縁膜２１４上に強誘電体膜４４０が形成されている。例えば、強誘電体膜４４０はチタン酸ジルコン酸鉛（ＰＺＴ）膜を含む。強誘電体膜４４０上にバリア膜４３１が形成されている。バリア膜４３１は例えば酸化アルミニウム（ＡｌＯｘ）膜又は酸化チタン（ＴｉＯｘ）膜である。バリア膜２３１は、周辺回路部２において、バリア膜４３１の上面及び側面と、強誘電体膜４４０の側面と、層間絶縁膜２１４の上面とを覆う。
バリア膜４３１、バリア膜２３１及び層間絶縁膜２３２に、層間絶縁膜２１４に達する複数の開口部４５１と、複数の開口部４５２とが形成されている。例えば、開口部４５２は一方向に並んで配置されている。隣り合う２個の開口部４５２の間には、２個の開口部４５１が配置されている。最も外側に位置する開口部４５２の外側に１個ずつの開口部４５１が配置されている。つまり、図４５に示す断面において、各開口部４５２の両側に１個ずつの開口部４５１が配置されている。例えば、開口部４５１及び４５２は、ラインアンドスペース（Ｌ／Ｓ）のパターンで形成されている。開口部４５１内に導電プラグ４６１が形成され、開口部４５２内に導電プラグ４６２が形成されている。例えば、導電プラグ４６１及び４６２は、タングステン（Ｗ）膜を含む。開口部４５１は第１開口部の一例であり、開口部４５２は第２開口部の一例である。
層間絶縁膜２３２上に、導電プラグ４６１に接続される配線４７１と、導電プラグ４６２に接続される配線４７２とが形成されている。
絶縁膜２１９が形成されていなくてもよい。
他の構成は第２実施形態と同様である。
第４実施形態では、周辺回路部２内の強誘電体膜４４０、導電プラグ４６１及び導電プラグ４６２の集合体は、キャパシタとして用いることができる。例えば、導電プラグ４６１と導電プラグ４６２とに異なる電圧を印加することでキャパシタとして用いることができる。すなわち、導電プラグ４６１に第１電圧を供給し、導電プラグ４６２に第２電圧を供給し、第１電圧と第２電圧とを異ならせることで、集合体をキャパシタとして用いることができる。導電プラグ４６１は第１電極の一例であり、導電プラグ４６２は第２電極の一例である。
厚さ方向に延びる結晶粒界が強誘電体膜４４０に存在しても、結晶粒界は導電プラグ４６１又は導電プラグ４６２の一方には接しない。このため、導電プラグ４６１と導電プラグ４６２との間で、結晶粒界をリークパスとするリーク電流は流れにくい。
なお、各開口部４５２の両側に配置された開口部４５１同士が、例えば平面視で環状に連続していてもよい。この場合、配線４７２が平面視で環状に連続していてもよい。
次に、半導体装置４００の製造方法について説明する。図４６～図５１は、第４実施形態に係る半導体装置４００の製造方法を工程順に示す断面図である。
まず、図４６に示すように、第２実施形態と同様にして、層間絶縁膜２１４の形成までの処理を行う。次いで、層間絶縁膜２１４上に、強誘電体膜４２及びバリア膜４３１を形成する。強誘電体膜１２としては、例えば、厚さが７５ｎｍ～８５ｎｍのＰＺＴ膜を形成する。バリア膜４３１としては、例えば、ＰＶＤ法又はＣＶＤ法により、厚さが１０ｎｍ～３０ｎｍの酸化アルミニウム（ＡｌＯｘ）膜又は酸化チタン（ＴｉＯｘ）膜を形成する。その後、バリア膜４３１上にレジストパターン４８０を形成する。レジストパターン４８０は、強誘電体膜４４０の形成予定領域を覆い、残部を露出する。
続いて、図４７に示すように、レジストパターン４８０をマスクとして、強誘電体膜４２をエッチングする。この結果、強誘電体膜４４０が形成される。次いで、図４８に示すように、レジストパターン４８０を除去し、バリア膜２３１を形成する。その後、図４９に示すように、バリア膜２３１上に層間絶縁膜２３２を形成し、層間絶縁膜２３２の表面を平坦化する。
続いて、図５０に示すように、層間絶縁膜２３２上にレジストパターン４８１を形成する。レジストパターン４８１は、周辺回路部２内のビアホール形成予定領域を露出する開口部４８２及び４８３を有する。開口部４８２は開口部４５１に対応し、開口部４８２は開口部４５２に対応する。次いで、レジストパターン４８１をマスクとして層間絶縁膜２３２、バリア膜２３１、バリア膜４３１及び強誘電体膜４４０をエッチングする。この結果、周辺回路部２内に開口部４５１及び４５２が形成される。
その後、図５１に示すように、レジストパターン４８１を除去する。続いて、開口部４５１内に導電プラグ４６１を形成し、開口部４５２内に導電プラグ４６２を形成する。次いで、導電プラグ４６１上に配線４７１を形成し、導電プラグ４６２上に配線４７２を形成する。
更に、上層配線及びパッド等を形成して半導体装置２００を完成させる。
開口部４５１及び４５２を、いわゆるダブルパターニング法により形成してもよい。図５２～図５４は、ダブルパターニング法により開口部４５１及び４５２を形成する方法を示す断面図である。
ダブルパターニング法により６個の開口部と３個の開口部４５２とを形成する場合、一方向に並ぶ合計で９個の開口部を２つのグループに分け、一方のグループ（第１グループ）に属する開口部と他方のグループ（第２グループ）に属する開口部とが交互に並ぶようにする。そして、図５２に示すように、第１グループに属する開口部に対応する開口部４８５を備えたレジストパターン４８４を層間絶縁膜２３２上に形成する。次いで、レジストパターン４８４をマスクとして層間絶縁膜２３２、バリア膜２３１、バリア膜４３１及び強誘電体膜４４０をエッチングする。この結果、一部の開口部４５１及び４５２が形成される。
その後、図５３に示すように、レジストパターン４８４を除去し、第２グループに属する開口部に対応する開口部４８７を備えたレジストパターン４８６を層間絶縁膜２３２上に形成する。レジストパターン４８６は、すでに形成した開口部４５１及び４５２を埋めるように形成する。続いて、レジストパターン４８６をマスクとして層間絶縁膜２３２、バリア膜２３１、バリア膜４３１及び強誘電体膜４４０をエッチングする。この結果、残りの開口部４５１及び４５２が形成される。
次いで、図５４に示すように、レジストパターン４８６を除去する。このようにして、６個の開口部と３個の開口部４５２とを形成することができる。
ダブルパターニング法を採用することで、開口部４５１及び４５２を狭ピッチで形成することができる。従って、より大きな静電容量を得ることができる。
（第５実施形態）
第５実施形態について説明する。第５実施形態に係る半導体装置は強誘電体メモリの一例に関する。第５実施形態は、周辺回路部に含まれるキャパシタの構成の点で第４実施形態等と相違する。図５５は、第５実施形態に係る半導体装置における周辺回路部に含まれるキャパシタを示す断面図である。図５５では、層間絶縁膜２１４より下方の酸化防止膜２１３等を省略してある。
第５実施形態について説明する。第５実施形態に係る半導体装置は強誘電体メモリの一例に関する。第５実施形態は、周辺回路部に含まれるキャパシタの構成の点で第４実施形態等と相違する。図５５は、第５実施形態に係る半導体装置における周辺回路部に含まれるキャパシタを示す断面図である。図５５では、層間絶縁膜２１４より下方の酸化防止膜２１３等を省略してある。
図５５に示すように、第５実施形態に係る半導体装置５００では、第４実施形態における強誘電体膜４４０とバリア膜４３１との積層体が、３個積層されている。バリア膜２３１は、周辺回路部２において、これら３個の積層体の上面及び側面と、層間絶縁膜２１４の上面とを覆う。
他の構成は第４実施形態と同様である。
第５実施形態によっても第４実施形態と同様の効果が得られる。また、より多数の強誘電体膜４４０が含まれているため、より大きな静電容量を得ることができる。
次に、半導体装置５００の製造方法について説明する。図５６～図５９は、第５実施形態に係る半導体装置５００の製造方法を工程順に示す断面図である。
まず、図５６に示すように、第２実施形態と同様にして、層間絶縁膜２１４の形成までの処理を行う。次いで、層間絶縁膜２１４上に、強誘電体膜４２及びバリア膜４３１の積層体を３個形成する。その後、バリア膜４３１上にレジストパターン４８０を形成する。
続いて、図５７に示すように、レジストパターン４８０をマスクとして、強誘電体膜４２をエッチングする。この結果、３個の強誘電体膜４４０が形成される。次いで、図５８に示すように、レジストパターン４８０を除去し、バリア膜２３１を形成する。その後、バリア膜２３１上に層間絶縁膜２３２を形成し、層間絶縁膜２３２の表面を平坦化する。
続いて、図５９に示すように、第４実施形態と同様にして、開口部４５１及び４５２を形成し、導電プラグ４６１及び４６２を形成し、配線４７１及び４７２を形成する。
更に、上層配線及びパッド等を形成して半導体装置５００を完成させる。
第４実施形態と同様に、開口部４５１及び４５２を、いわゆるダブルパターニング法により形成してもよい。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
第１主面を備えた強誘電体膜と、
前記強誘電体膜に接触する第１電極及び第２電極と、
を有し、
前記第１主面に垂直な方向からの平面視で、前記強誘電体膜の前記第１電極に接触する部分と、前記強誘電体膜の前記第２電極に接触する部分とは互いに重ならないことを特徴とする半導体装置。
（付記２）
前記平面視で、前記第１電極及び前記第２電極は、互いから離れた位置で前記強誘電体膜に接触することを特徴とする付記１に記載の半導体装置。
（付記３）
前記強誘電体膜は、前記第１主面とは反対側の第２主面を備え、
前記第１電極は、前記第１主面に接触し、
前記第２電極は、前記第２主面に接触することを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記強誘電体膜の厚さをＤ１、
前記平面視での前記第１電極と前記第２電極との間の距離をＤ２としたとき、
Ｄ２／Ｄ１の値が３以下であることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１主面に接触し、前記平面視で前記第２電極と重なる部分を備えた第３電極と、
前記第２主面に接触し、前記平面視で前記第１電極と重なる部分を備えた第４電極と、
を有し、
前記平面視で、前記強誘電体膜の前記第３電極に接触する部分と、前記強誘電体膜の前記第４電極に接触する部分とは互いに重ならないことを特徴とする付記３又は４に記載の半導体装置。
（付記６）
前記第１電極及び前記第４電極に共通の第１電圧が印加され、
前記第２電極及び前記第３電極に共通の第２電圧が印加され、
前記第１電圧と前記第２電圧とが相違することを特徴とする付記５に記載の半導体装置。
（付記７）
前記第１電極は、前記第１主面に接触し、
前記第２電極は、前記強誘電体膜に形成された開口部内に設けられていることを特徴とする付記１又は２に記載の半導体装置。
（付記８）
前記第２電極は導電プラグであることを特徴とする付記７に記載の半導体装置。
（付記９）
前記第１電極は、前記強誘電体膜に形成された第１開口部内に設けられ、
前記第２電極は、前記強誘電体膜に形成された第２開口部内に設けられていることを特徴とする付記１又は２に記載の半導体装置。
（付記１０）
前記第１電極は第１導電プラグであり、
前記第２電極は第２導電プラグであることを特徴とする付記９に記載の半導体装置。
（付記１１）
前記第１電極に第１電圧が印加され、
前記第２電極に第２電圧が印加され、
前記第１電圧と前記第２電圧とが相違することを特徴とする付記１、７又は９に記載の半導体装置。
（付記１２）
基板の上方に、第１導電膜を形成する工程と、
前記第１導電膜をエッチングして、下部電極及び第１電極を形成する工程と、
前記下部電極及び前記第１電極の上に第１主面を備えた強誘電体膜を形成する工程と、
前記強誘電体膜をエッチングして、第１容量絶縁膜及び第２容量絶縁膜を形成する工程と、
前記第１容量絶縁膜及び前記第２容量絶縁膜の上に第２導電膜を形成する工程と、
前記第２導電膜をエッチングして、上部電極及び第２電極を形成する工程と、
を有し、
前記第１主面に垂直な方向からの平面視で、
前記下部電極と、前記第１容量絶縁膜と、前記上部電極とは互いに重なり、
前記第２容量絶縁膜の前記第１電極に接触する部分と、前記第２容量絶縁膜の前記第２電極に接触する部分とは互いに重ならないことを特徴とする半導体装置の製造方法。
（付記１３）
前記平面視で、前記第１電極及び前記第２電極は、互いから離れた位置で前記第２容量絶縁膜に接触することを特徴とする付記１２に記載の半導体装置の製造方法。
第１主面を備えた強誘電体膜と、
前記強誘電体膜に接触する第１電極及び第２電極と、
を有し、
前記第１主面に垂直な方向からの平面視で、前記強誘電体膜の前記第１電極に接触する部分と、前記強誘電体膜の前記第２電極に接触する部分とは互いに重ならないことを特徴とする半導体装置。
（付記２）
前記平面視で、前記第１電極及び前記第２電極は、互いから離れた位置で前記強誘電体膜に接触することを特徴とする付記１に記載の半導体装置。
（付記３）
前記強誘電体膜は、前記第１主面とは反対側の第２主面を備え、
前記第１電極は、前記第１主面に接触し、
前記第２電極は、前記第２主面に接触することを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記強誘電体膜の厚さをＤ１、
前記平面視での前記第１電極と前記第２電極との間の距離をＤ２としたとき、
Ｄ２／Ｄ１の値が３以下であることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１主面に接触し、前記平面視で前記第２電極と重なる部分を備えた第３電極と、
前記第２主面に接触し、前記平面視で前記第１電極と重なる部分を備えた第４電極と、
を有し、
前記平面視で、前記強誘電体膜の前記第３電極に接触する部分と、前記強誘電体膜の前記第４電極に接触する部分とは互いに重ならないことを特徴とする付記３又は４に記載の半導体装置。
（付記６）
前記第１電極及び前記第４電極に共通の第１電圧が印加され、
前記第２電極及び前記第３電極に共通の第２電圧が印加され、
前記第１電圧と前記第２電圧とが相違することを特徴とする付記５に記載の半導体装置。
（付記７）
前記第１電極は、前記第１主面に接触し、
前記第２電極は、前記強誘電体膜に形成された開口部内に設けられていることを特徴とする付記１又は２に記載の半導体装置。
（付記８）
前記第２電極は導電プラグであることを特徴とする付記７に記載の半導体装置。
（付記９）
前記第１電極は、前記強誘電体膜に形成された第１開口部内に設けられ、
前記第２電極は、前記強誘電体膜に形成された第２開口部内に設けられていることを特徴とする付記１又は２に記載の半導体装置。
（付記１０）
前記第１電極は第１導電プラグであり、
前記第２電極は第２導電プラグであることを特徴とする付記９に記載の半導体装置。
（付記１１）
前記第１電極に第１電圧が印加され、
前記第２電極に第２電圧が印加され、
前記第１電圧と前記第２電圧とが相違することを特徴とする付記１、７又は９に記載の半導体装置。
（付記１２）
基板の上方に、第１導電膜を形成する工程と、
前記第１導電膜をエッチングして、下部電極及び第１電極を形成する工程と、
前記下部電極及び前記第１電極の上に第１主面を備えた強誘電体膜を形成する工程と、
前記強誘電体膜をエッチングして、第１容量絶縁膜及び第２容量絶縁膜を形成する工程と、
前記第１容量絶縁膜及び前記第２容量絶縁膜の上に第２導電膜を形成する工程と、
前記第２導電膜をエッチングして、上部電極及び第２電極を形成する工程と、
を有し、
前記第１主面に垂直な方向からの平面視で、
前記下部電極と、前記第１容量絶縁膜と、前記上部電極とは互いに重なり、
前記第２容量絶縁膜の前記第１電極に接触する部分と、前記第２容量絶縁膜の前記第２電極に接触する部分とは互いに重ならないことを特徴とする半導体装置の製造方法。
（付記１３）
前記平面視で、前記第１電極及び前記第２電極は、互いから離れた位置で前記第２容量絶縁膜に接触することを特徴とする付記１２に記載の半導体装置の製造方法。
１００、１００Ａ、１００Ｂ、２００、３００、４００、５００：半導体装置
１４０、２４０、４４０：強誘電体膜
１４０Ａ、２４０Ａ：第１主面
１４０Ｂ、２４０Ｂ：第２主面
１４１：第１電極
１４２：第２電極
１４３：第３電極
１４４：第４電極
２４１、２４２、下部電極
２４３、２４４：上部電極
２６１～２６４、３６５、４６１、４６２：導電プラグ
１４０、２４０、４４０：強誘電体膜
１４０Ａ、２４０Ａ：第１主面
１４０Ｂ、２４０Ｂ：第２主面
１４１：第１電極
１４２：第２電極
１４３：第３電極
１４４：第４電極
２４１、２４２、下部電極
２４３、２４４：上部電極
２６１～２６４、３６５、４６１、４６２：導電プラグ
Claims (10)
- 第１主面を備えた強誘電体膜と、
前記強誘電体膜に接触する第１電極及び第２電極と、
を有し、
前記第１主面に垂直な方向からの平面視で、前記強誘電体膜の前記第１電極に接触する部分と、前記強誘電体膜の前記第２電極に接触する部分とは互いに重ならないことを特徴とする半導体装置。 - 前記平面視で、前記第１電極及び前記第２電極は、互いから離れた位置で前記強誘電体膜に接触することを特徴とする請求項１に記載の半導体装置。
- 前記強誘電体膜は、前記第１主面とは反対側の第２主面を備え、
前記第１電極は、前記第１主面に接触し、
前記第２電極は、前記第２主面に接触することを特徴とする請求項１又は２に記載の半導体装置。 - 前記第１主面に接触し、前記平面視で前記第２電極と重なる部分を備えた第３電極と、
前記第２主面に接触し、前記平面視で前記第１電極と重なる部分を備えた第４電極と、
を有し、
前記平面視で、前記強誘電体膜の前記第３電極に接触する部分と、前記強誘電体膜の前記第４電極に接触する部分とは互いに重ならないことを特徴とする請求項３に記載の半導体装置。 - 前記第１電極及び前記第４電極に共通の第１電圧が印加され、
前記第２電極及び前記第３電極に共通の第２電圧が印加され、
前記第１電圧と前記第２電圧とが相違することを特徴とする請求項４に記載の半導体装置。 - 前記第１電極は、前記第１主面に接触し、
前記第２電極は、前記強誘電体膜に形成された開口部内に設けられていることを特徴とする請求項１又は２に記載の半導体装置。 - 前記第１電極は、前記強誘電体膜に形成された第１開口部内に設けられ、
前記第２電極は、前記強誘電体膜に形成された第２開口部内に設けられていることを特徴とする請求項１又は２に記載の半導体装置。 - 前記第１電極に第１電圧が印加され、
前記第２電極に第２電圧が印加され、
前記第１電圧と前記第２電圧とが相違することを特徴とする請求項１、６又は７のいずれか１項に記載の半導体装置。 - 基板の上方に、第１導電膜を形成する工程と、
前記第１導電膜をエッチングして、下部電極及び第１電極を形成する工程と、
前記下部電極及び前記第１電極の上に第１主面を備えた強誘電体膜を形成する工程と、
前記強誘電体膜をエッチングして、第１容量絶縁膜及び第２容量絶縁膜を形成する工程と、
前記第１容量絶縁膜及び前記第２容量絶縁膜の上に第２導電膜を形成する工程と、
前記第２導電膜をエッチングして、上部電極及び第２電極を形成する工程と、
を有し、
前記第１主面に垂直な方向からの平面視で、
前記下部電極と、前記第１容量絶縁膜と、前記上部電極とは互いに重なり、
前記第２容量絶縁膜の前記第１電極に接触する部分と、前記第２容量絶縁膜の前記第２電極に接触する部分とは互いに重ならないことを特徴とする半導体装置の製造方法。 - 前記平面視で、前記第１電極及び前記第２電極は、互いから離れた位置で前記第２容量絶縁膜に接触することを特徴とする請求項９に記載の半導体装置の製造方法。
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