KR20030076310A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터를 갖는 반도체 장치에 관한 것으로, 캐패시터에 접속되는 도전성 플러그와 그 밖의 도전성 플러그를 양호하게 형성하는 것을 목적으로 한다.
제1 절연막(8)에 형성된 제1, 제2 도전성 플러그(10b, 10a)와, 제1 도전성 플러그(10b)를 덮는 섬 형상의 산소 배리어 메탈층(11)과, 제1 절연막(8) 위에 형성되고 또한 산소 배리어 메탈층(11)의 측면을 덮는 산화 방지 절연층(12)과, 산소 배리어 메탈층(11) 위와 산화 방지 절연층(12) 위에 형성된 하부 전극(14a)과, 하부 전극(14a) 위에 형성된 유전체층(15a)과, 유전체층(15a) 위에 형성된 상부 전극(16a)을 갖는 캐패시터(Q)와, 캐패시터(Q)와 산화 방지 절연층(12)을 덮는 제2 절연막(19)과, 제2 도전성 플러그(10a) 위이고 제2 절연막(19)으로부터 산화 방지 절연층(12)에 형성된 제3 홀과, 제3 홀 내에 형성되고 제2 도전성 플러그(10a)에 접속되는 제3 도전성 플러그(21)를 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 캐패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
현재 양산되고 있는 FeRAM(Ferroelectric Random Access Memory)의 강유전체 캐패시터는 평면 구조이다.
그러나, 앞으로 고집적화의 요청으로부터 셀 면적을 보다 작게 할 수 있는 스택 구조의 캐패시터가 필요하게 되었다. 스택 구조는 강유전체 캐패시터의 하부 전극의 바로 아래에 반도체 기판과의 접촉을 위한 도전성 플러그를 갖고 있다. 그 도전성 플러그의 재료로서, 예를 들어 하기의 특허 문헌 1에 기재되어 있는 바와 같이 텅스텐 또는 폴리실리콘을 이용하는 것이 일반적이다.
한편, FeRAM은 로직 제품과 혼재하는 상품이 많다. 예를 들어, 인증을 필요로 하는 시큐리티 관련 반도체 칩이나, 지방 자치 단체 등에서 이용되고 있는 IC 카드는 그 일례이다.
로직의 반도체 장치에서는 하측 도전 패턴과 상측 도전 패턴의 접속을 위해 텅스텐 플러그를 이용한 프로세스를 사용하는 것이 일반적이고, 회로를 설계하기 위한 스파이스(SPICE) 파라미터도 물론 텅스텐 플러그 저항의 값이 이용되고 있다.
따라서, 축적된 회로 설계 자산을 활용하고, 또한 개발 공정수·비용을 낮추는 의미를 고려하여, 로직 혼재 FeRAM에 있어서의 컨택트 플러그로서 종래와 같이 텅스텐 플러그를 이용하는 것은 큰 장점이다.
다음에, 스택형 캐패시터를 갖는 메모리 셀의 형성 공정을 설명한다.
우선, 도 1의 (a)에 도시한 구조가 되기까지의 공정을 설명한다.
실리콘 기판(101)의 소자 형성 영역의 주위에 소자 분리 절연막(102)을 형성하고, 그 후에 소자 형성 영역에 웰(103)을 형성한다. 그리고, 1개의 웰(103)에 2개의 MOS 트랜지스터(104)를 형성한다.
MOS 트랜지스터(104)는 웰(103) 상에 게이트 절연막(104a)을 거쳐서 형성된 게이트 전극(104b)과, 게이트 전극(104b) 양측의 웰(103) 영역 내에 형성되어 소스/드레인이 되는 불순물 확산 영역(104c, 104d)을 갖고 있다. 또한, 게이트 전극(104b)의 양측면에는 불순물 확산 영역(104c, 104d) 내에 고농도 불순물 영역(104e)을 형성하기 위한 절연성 측벽(105)이 형성된다.
그 후에, MOS 트랜지스터(104)를 덮는 트랜지스터 보호 절연막(106)을 실리콘 기판(101) 상에 형성하고, 또한 제1 층간 절연막(107)을 트랜지스터 보호 절연막(106) 상에 형성한다.
계속해서, 제1 층간 절연막(107) 중 MOS 트랜지스터(104)의 일방의 불순물 확산 영역(104c) 상에 제1 컨택트 홀(107a)을 형성한 후에, 제1 컨택트 홀(107a) 내에 제1 컨택트 플러그(108)를 매립한다.
그리고, 제1 컨택트 플러그(108)와 제1 층간 절연막(107) 위에 제1 금속막(109), 강유전체막(110), 제2 금속막(111)을 차례로 형성한다. 강유전체막(110)으로서, 예를 들어 PZT막을 형성한다.
다음에, 도 1의 (b)에 도시한 바와 같이, 제1 금속막(109), 강유전체막(110) 및 제2 금속막(111)을 포토리소그래피법에 의해 패터닝함으로써 캐패시터(112)를 형성한다.
캐패시터(112)에 있어서, 하부 전극(109a)은 제1 금속막(109)으로 형성되고, 유전체막(110a)은 강유전체막(110)으로 형성되고, 상부 전극(111a)은 제2 금속막(111)으로 형성된다. 캐패시터(112)는 스택형이고, 하부 전극(109a)은 그 아래의 제1 컨택트 플러그(108)를 거쳐서 MOS 트랜지스터(104)의 일방의 불순물 확산층(104c)에 접속된다.
이 후, 도 1의 (c)에 도시한 바와 같이, 캐패시터 보호막(113)을 캐패시터(112)와 제1 층간 절연막(107)의 위에 형성한다. 그리고, 캐패시터 보호막(113) 상에 제2 층간 절연막(114)을 형성한 후에, 제2 층간 절연막(114), 캐패시터 보호막(113), 제1 층간 절연막(107) 및 트랜지스터 보호막(106)을 포토리소그래피법에 의해 패터닝함으로써, MOS 트랜지스터(104)의 타방의 불순물 확산영역(104d) 상에 제2 컨택트 홀(114a)을 형성한다. 그 후에, 제2 컨택트 홀(114a) 내에 제2 컨택트 플러그(115)를 형성한다.
다음에, 도 2에 도시한 구조를 형성하기까지의 공정을 설명한다.
제2 층간 절연막(114) 및 캐패시터 보호막(113)을 패터닝함으로써, 캐패시터(112)의 상부 전극(111a) 위에 제3 컨택트 홀(114b)을 형성한다. 그리고, 제2 층간 절연막(114) 상부와 제3 컨택트 홀(114b) 내에 도전막을 형성한 후, 이 도전막을 패터닝함으로써 캐패시터(112)의 상부 전극(111a)에 접속하는 배선(116a)을 형성함과 동시에 제2 컨택트 플러그(115)의 위에 도전성 패드(116b)를 형성한다.
그리고, 배선(116a), 도전성 패드(116b) 및 제2 층간 절연막(114)의 위에 제3 층간 절연막(117)을 형성한다. 그 후, 제3 층간 절연막(117)을 패터닝함으로써 도전성 패드(116b)의 위에 홀(117a)을 형성하고, 또한 홀(117a) 내에 제4 도전성 플러그(118)를 형성한다.
그 후, 제3 층간 절연막(117) 위에 도전성 플러그(118)의 상부에 접속되는 비트선(119)을 형성한다.
강유전체 캐패시터(112)의 강유전체막(110)으로서 예를 들어 PZT막이 형성된다. PZT막은 형성 후에 산소 분위기 속에서 결정화 어닐링이 이루어지고, 그 후의 에칭 후에는 산소 분위기 속에서 PZT막의 회복 어닐링 등이 이루어진다.
여기서, 도 1의 (a) 내지 (c), 도 2에 도시한 강유전체 캐패시터의 바로 아래에 컨택트 플러그로서 텅스텐 플러그가 형성되는 것으로 생각된다.
하기의 특허 문헌 2에 기재되어 있는 바와 같이, 텅스텐 플러그는 매우 빠른 속도로, 그리고 낮은 온도에서 산화한다. 또한, 텅스텐 플러그는 일단 산화가 시작되면 플러그 전체까지 확산되며, 접촉 불량이 쉽게 일으나 FeRAM 디바이스의 수율의 저하를 야기한다.
또한, 컨택트 플러그의 재료로 폴리실리콘을 이용하는 경우에도 텅스텐 정도는 아니지만 역시 산화되어 버린다.
그런데, 상기한 바와 같이 강유전체 캐패시터의 성능을 향상시키려면, 다양한 산소 분위기 속에서의 어닐링을 필요로 한다.
따라서, 강유전체 캐패시터의 성능 향상과 컨택트 플러그의 성능 향상은 트레이드 오프 관계에 있었다.
이에 대하여, 강유전체막의 결정화 어닐링, 또는 강유전체 캐패시터의 회복 어닐링시의 텅스텐 플러그의 이상 산화를 방지하려는 시도가 다양하게 행해지고 있다. 예를 들어, 하기의 특허 문헌 2, 특허 문헌 3, 특허 문헌 4, 특허 문헌 5, 특허 문헌 6에는 캐패시터와 텅스텐 플러그 사이에 산소 배리어 메탈층을 형성하는 구조가 기재되어 있다.
상기한 바와 같이 메모리 셀을 구성하는 MOS 트랜지스터(104)에서는 일방의 불순물 확산 영역(104c)은 컨택트 플러그(108)를 거쳐서 강유전체 캐패시터(112)에 접속되고, 타방의 불순물 확산 영역(104d)은 다른 컨택트 플러그(115)를 거쳐서 비트선(119)에 접속된다.
캐패시터(112)를 형성한 후에 비트선 접속용의 컨택트 플러그(115)를 형성하는 것은 산소 분위기 속에서의 강유전체막(110)의 결정화 어닐링과 강유전체 캐패시터(112)의 회복 어닐링시에 컨택트 플러그(115)가 산화하지 않도록 하기 위함이다.
[특허 문헌 1] 특개2001-443476호 공보
[특허 문헌 2] 특개평10-303398호 공보
[특허 문헌 3] 특개2000-349255호 공보
[특허 문헌 4] 특개2001-44377호 공보
[특허 문헌 5] 특개평10-150155호 공보
[특허 문헌 6] 특개2000-349252호 공보
그러나, 비트선 접속용의 컨택트 홀(115)의 어스펙트비는 앞으로의 미세화에 수반하여 점점 더 커지게 되므로, 비트선 접속용의 컨택트 홀(114a)을 형성하기 위한 에칭과, 비트선 접속용의 컨택트 홀(114a) 내에서의 글루층의 매립 등 새롭게 해결해야 할 기술적 과제가 발생한다.
본 발명의 목적은 캐패시터에 접속되는 도전성 플러그와 그 밖의 도전성 플러그를 양호하게 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
도 1의 (a) 내지 (c)는 종래의 반도체 장치의 형성 공정을 도시한 제1 단면도.
도 2는 종래의 반도체 장치의 형성 공정을 도시한 제2 단면도.
도 3의 (a), (b)는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시한 제1 단면도.
도 4의 (a), (b)는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시한 제2 단면도.
도 5의 (a), (b)는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시한 제3 단면도.
도 6의 (a), (b)는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시한 제4 단면도.
도 7의 (a), (b)는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시한 제5 단면도.
도 8의 (a), (b)는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시한 제6 단면도.
도 9의 (a), (b)는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시한 제7 단면도.
도 10은 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시한 제8 단면도.
도 11의 (a), (b)는 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 도시한 제1 단면도.
도 12의 (a), (b)는 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 도시한 제2 단면도.
도 13의 (a), (b)는 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 도시한 제3 단면도.
도 14의 (a), (b)는 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 도시한 제4 단면도.
도 15는 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 도시한 제5 단면도.
도 16의 (a), (b)는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 도시한 제1 단면도.
도 17의 (a), (b)는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 도시한 제2 단면도.
도 18은 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 도시한 제3 단면도.
도 19의 (a), (b)는 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정을 도시한 제1 단면도.
도 20의 (a), (b)는 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정을 도시한 제2 단면도.
도 21의 (a), (b)는 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정을 도시한 제3 단면도.
도 22는 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정을 도시한 제4 단면도.
도 23은 본 발명의 제4 실시예에 관한 그 밖의 반도체 장치를 도시한 단면도.
도 24의 (a), (b)는 본 발명의 제5 실시예에 관한 반도체 장치의 제조 공정을 도시한 제1 단면도.
도 25의 (a), (b)는 본 발명의 제5 실시예에 관한 반도체 장치의 제조 공정을 도시한 제2 단면도.
도 26의 (a), (b)는 본 발명의 제5 실시예에 관한 반도체 장치의 제조 공정을 도시한 제3 단면도.
도 27의 (a), (b)는 본 발명의 제5 실시예에 관한 반도체 장치의 제조 공정을 도시한 제4 단면도.
도 28은 본 발명의 제5 실시예에 관한 반도체 장치의 제조 공정을 도시한 제5 단면도.
도 29는 반도체 웨이퍼에 있어서의 위치 맞춤 마크를 도시한 평면도.
도 30은 반도체 웨이퍼에 있어서의 위치 맞춤 마크를 도시한 단면도.
도 31의 (a), (b)는 본 발명의 제6 실시예에 관한 반도체 장치의 제조 공정을 도시한 제1 단면도.
도 32의 (a), (b)는 본 발명의 제6 실시예에 관한 반도체 장치의 제조 공정을 도시한 제2 단면도.
도 33의 (a), (b)는 본 발명의 제6 실시예에 관한 반도체 장치의 제조 공정을 도시한 제3 단면도.
도 34의 (a), (b)는 본 발명의 제6 실시예에 관한 반도체 장치의 제조 공정을 도시한 제4 단면도.
도 35는 본 발명의 제6 실시예에 관한 반도체 장치의 제조 공정을 도시한 제5 단면도.
도 36은 본 발명의 제6 실시예에 관한 다른 반도체 장치를 도시한 단면도.
도 37의 (a), (b)는 본 발명의 제7 실시예에 관한 반도체 장치의 제조 공정을 도시한 제1 단면도.
도 38의 (a), (b)는 본 발명의 제7 실시예에 관한 반도체 장치의 제조 공정을 도시한 제2 단면도.
도 39의 (a), (b)는 본 발명의 제7 실시예에 관한 반도체 장치의 제조 공정을 도시한 제3 단면도.
도 40은 본 발명의 제7 실시예에 관한 반도체 장치의 제조 공정을 도시한제4 단면도.
도 41은 본 발명의 제7 실시예에 관한 다른 반도체 장치를 도시한 단면도.
도 42의 (a), (b)는 본 발명의 제8 실시예에 관한 반도체 장치의 제조 공정을 도시한 제1 단면도.
도 43의 (a), (b)는 본 발명의 제8 실시예에 관한 반도체 장치의 제조 공정을 도시한 제2 단면도.
도 44의 (a), (b)는 본 발명의 제8 실시예에 관한 반도체 장치의 제조 공정을 도시한 제3 단면도.
도 45는 본 발명의 제8 실시예에 관한 반도체 장치의 제조 공정을 도시한 제4 단면도.
도 46의 (a), (b)는 본 발명의 제9 실시예에 관한 반도체 장치의 제조 공정을 도시한 제1 단면도.
도 47의 (a), (b)는 본 발명의 제9 실시예에 관한 반도체 장치의 제조 공정을 도시한 제2 단면도.
도 48의 (a), (b)는 캐패시터 간격을 좁게 한 경우의 반도체 장치의 제조 공정의 비교예를 도시한 제1 단면도.
도 49는 캐패시터 간격을 좁게 한 경우의 반도체 장치의 제조 공정의 비교예를 도시한 제2 단면도.
도 50은 본 발명의 실시예에 관한 반도체 장치의 메모리 셀 영역을 도시한 평면도.
도 51의 (a), (b)는 본 발명의 제10 실시예에 관한 반도체 장치의 제조 공정을 도시한 제1 단면도.
도 52의 (a), (b)는 본 발명의 제9 실시예에 관한 반도체 장치의 제조 공정을 도시한 제2 단면도.
도 53의 (a), (b)는 본 발명의 제9 실시예에 관한 반도체 장치의 제조 공정을 도시한 제3 단면도.
도 54는 본 발명의 제9 실시예에 관한 반도체 장치의 제조 공정을 도시한 제4 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판(반도체 기판)
2 : 소자 분리 절연층
3 : 게이트 절연층
4a, 4b : 게이트 전극
5a 내지 5c : n형 불순물 확산 영역
6 : 측벽
7 : 커버층
8, 19, 25 : 층간 절연층
8a 내지 8c, 19a : 컨택트 홀
9a, 20a : 글루층
9b, 20b : 텅스텐층
10a 내지 10c, 21, 26 : 도전성 플러그
11, 11a, 11b, 31 : 산소 배리어 메탈층
12 : 산화 방지 절연층
13 : 절연성 밀착층
14, 14b : 제1 도전층
15 : 강유전체층
16 : 제2 도전층
14a : 하부 전극
15a : 유전체층
16a : 상부 전극
17 : 하드 마스크
18 : 캐패시터 보호층
22 : 산화 방지 절연층
23 : 홀
24a : 도전성 패드
24b, 24c : 1층째 배선
27 : 비트선
35, 37 : 도전성 밀착층
50, 58, 60a : 하드 마스크
51, 56, 60 : TiN층
52, 57 : 산화 실리콘층
53, 59, 61 : 레지스트 패턴
54 : 산화 방지 절연층
55 : 희생 산화층
62 : 산화 방지층
63 : 희생 산화층
Q : 캐패시터
본 발명의 일 태양에 따르면, 반도체 기판의 표층에 형성된 제1 및 제2 불순물 확산 영역과, 상기 반도체 기판의 상측에 형성된 제1 절연층과, 상기 제1 절연층에 형성된 제1, 제2 홀과, 상기 제1 홀 내에 형성되고 상기 제1 불순물 확산 영역에 전기적으로 접속되는 제1 도전성 플러그와, 상기 제2 홀 내에 형성되고 상기 제2 불순물 확산 영역에 전기적으로 접속되는 제2 도전성 플러그와, 상기 제1 절연층 위이고 상기 제1 도전성 플러그 및 그 주변 영역 위에 형성된 섬 형상의 산소 배리어 메탈층과, 상기 제1 절연층 위에 형성되고 또한 상기 제2 도전성 플러그의 산화를 방지하는 재료로 이루어지는 산화 방지층과, 상기 산소 배리어 메탈층 위에 형성된 하부 전극과, 상기 하부 전극 위에 형성된 유전체층과, 상기 유전체층 위에 형성된 상부 전극을 갖는 캐패시터와, 상기 캐패시터와 상기 산화 방지층을 덮는 제2 절연막과, 상기 제2 도전성 플러그 위이고 상기 제2 절연층에 형성된 제3 홀과, 상기 제3 홀 내에 형성되어 상기 제2 도전성 플러그에 전기적으로 접속되는 제3 도전성 플러그를 갖는 반도체 장치가 제공된다.
본 발명의 다른 태양에 따르면, 반도체 기판의 표층에 제1 및 제2 불순물 확산 영역을 형성하는 공정과, 상기 반도체 기판의 상측에 제1 절연층을 형성하는 공정과, 상기 제1 절연층에 제1, 제2 홀을 형성하는 공정과, 상기 제1 불순물 확산 영역에 전기적으로 접속되는 제1 도전성 플러그를 상기 제1 홀 내에 형성하고, 동시에 상기 제2 불순물 확산 영역에 전기적으로 접속되는 제2 도전성 플러그를 상기 제2 홀 내에 형성하는 공정과, 상기 제1 및 제2 도전성 플러그 위와 상기 제1 절연층 위에 산소 배리어 메탈층을 형성하는 공정과, 상기 산소 배리어 메탈층을 패터닝함으로써 상기 산소 배리어 메탈층을 상기 제1 도전성 플러그 위에 섬 형상으로 남겨두는 공정과, 섬 형상의 상기 산소 배리어 메탈층과 상기 제1 절연층 위에 절연성 산화 방지층을 형성하는 공정과, 상기 절연성 산화 방지층을 연마하여 상기 산소 배리어 메탈층의 상면을 노출시키는 공정과, 상기 산소 배리어 메탈층 및 상기 절연성 산화 방지층 위에 제1 도전층을 형성하는 공정과, 상기 제1 도전층 위에 유전체층을 형성하는 공정과, 상기 유전체층 위에 제2 도전층을 형성하는 공정과, 상기 제2 도전층, 상기 유전체층 및 상기 제1 도전층을 패터닝하여 상기 제1 도전성 플러그 위의 상기 산소 배리어 메탈층 위에 캐패시터를 형성하는 공정과, 상기 캐패시터, 상기 절연성 산화 방지층의 상측에 제2 절연층을 형성하는 공정과, 상기 제2 절연층을 패터닝하여 상기 제2 도전성 플러그의 상측에 제3 홀을 형성하는 공정과, 상기 제2 도전성 플러그에 전기적으로 접속되는 제3 도전성 플러그를 상기 제3 홀 내에 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
본 발명에 따르면, 제1 절연막에 제1 및 제2 도전성 플러그가 형성되고, 제1 도전성 플러그 위에 산소 배리어 메탈층이 형성되고, 제2 도전성 플러그 위에 산화 방지 절연층이 형성되고, 그리고 제1 도전성 플러그 위에 산소 배리어 메탈층을 거쳐서 캐패시터가 형성되고, 캐패시터를 덮는 제2 절연막이 형성되고, 제2 도전성 플러그 위에 제3 도전성 플러그가 형성되어 있다.
이에 따라, 반도체 기판의 불순물 확산 영역과 상측의 배선을 접속하는 구조가 via-to-via의 접속이 되며, 한번에 어스펙트비가 큰 홀을 형성할 필요가 없어지고 홀에의 매립이 용이하게 되므로, 최신 설비를 필요로 하지 않고, 개발 비용, 공정 비용의 삭감이 가능하게 된다.
또한, 제1 도전성 플러그와 제2 도전성 플러그 중 제1 도전성 플러그 위와그 주변의 제1 절연층 위에 산소 배리어 메탈층이 형성되고, 제2 도전성 플러그 위와 제1 절연막 위에 산화 방지 절연층을 형성하고 있으므로, 제1 도전성 플러그는 산소 배리어 메탈층에 의해서 이상 산화가 방지되고, 그리고 제2 도전성 플러그는 산화 방지 절연층에 의해서 이상 산화가 방지된다. 그 결과, 캐패시터의 기초가 되는 산화 방지 절연층의 성장 공정이나, 제1 도전성 플러그 위에 캐패시터를 형성할 때 행해지는 유전체층의 결정화 어닐링 공정이나, 캐패시터 형성 후의 회복 어닐링 공정에 있어서, 제1, 제2 도전성 플러그가 이상 산화되는 일은 없다.
또한, 산소 배리어 메탈층과 산화 방지 절연층은 연마에 의해 동시에 평탄화되므로, 산소 배리어 메탈층 위에 형성되는 캐패시터 하부 전극이 평탄해지고, 그 위에 형성되는 유전체층에 열화가 생기는 것이 회피되어, 특성이 좋은 캐패시터의 형성이 가능하게 된다.
또한, 캐패시터를 덮는 제2 절연막에 제3 도전성 플러그를 형성하고, 제3 도전성 플러그와 제2 도전성 플러그를 접속하도록 했으므로, 산화 방지 절연층을 형성한 후부터 제3 도전성 플러그를 형성할 때까지는 제2 도전성 플러그의 이상 산화는 회피할 수 있다. 즉, 제2 도전성 플러그 주위에는 산화 방지 절연층이 존재하므로, 층간 절연막의 상면으로부터의 산소의 침입이 억제되어, 제2 도전성 플러그의 산화가 또한 방지된다. 또한, 제1 및 제2 도전성 플러그의 형성 후부터 산화 방지 절연층의 형성까지의 공정에서는 산소 어닐링 공정이 포함되지 않으므로, 산화 방지 절연층의 형성전에 있어서도 제1 및 제2 도전성 플러그의 이상 산화는 발생하지 않는다.
그리고, 본 발명에 따르면, 제2 도전성 플러그 위에도 산화 방지 절연층 대신에 산소 배리어 메탈층을 섬 형상으로 형성하고 있으므로, 산화 방지 절연층과 동일한 작용 효과가 얻어질 뿐만 아니라, 산화 방지 절연층의 형성 공정을 생략할 수 있다. 이 경우, 제1 도전성 플러그와 제2 도전성 플러그 위에 각각 섬 형상으로 형성되는 산소 배리어 메탈층은 동시에 형성하는 것이 가능하며, 공정이 더욱 증가하지 않게 된다.
또한, 산소 배리어 메탈층과 동일한 재료의 산화 방지층이 제2 도전성 플러그 위와 그 주위에 형성되고, 그리고 제1 도전성 플러그와 제2 도전성 플러그 위에 각각 형성되는 산소 배리어 메탈층의 측면이 산화 방지 절연층에 의해서 덮혀짐으로써, 산소 배리어 메탈층과 제1 절연층 사이로부터 산소가 침입하는 것이 방지되어, 제1 및 제2 도전성 플러그의 산화가 방지된다.
또한, 캐패시터 바로 아래의 제1 도전성 플러그 위에 형성되는 산소 배리어 메탈층을 하부 전극으로서 채용함으로써, 하부 전극의 패터닝 공정이 경감된다.
그리고, 캐패시터 하부 전극을 구성하는 도전층과 산소 배리어 메탈층 사이에 도전성 밀착층을 형성함으로써, 캐패시터 하부 전극이 산소 배리어 메탈층으로부터 박리되는 것이 방지된다.
산소 배리어 메탈층과 제1 절연층 사이에 도전성 밀착층을 개재시킴으로써, 제1 도전성 플러그 주위에서 산소 배리어 메탈층이 제1 절연층으로부터 박리되는 것이 방지된다. 이에 의해, 제1 절연층과 산소 배리어 메탈층 사이로부터 제1 도전성 플러그로의 산소의 공급이 방지된다.
그리고, 산소 배리어 메탈층을 다층 구조로 하고, 그 최상층을 연마가 비교적 용이한 재료, 예를 들어 산화이리듐에 의해 구성하면, 산화 방지 절연층과 산소 배리어 메탈층을 연마함으로써, 캐패시터의 기초가 보다 평탄해져서 캐패시터의 특성을 향상시킬 수 있다.
산소 배리어 메탈층을 하드 마스크를 사용하여 패터닝하는 경우에는 산소 배리어 메탈층의 패터닝 후에, 하드 마스크 위와 그 주변에 산화 방지 절연층을 형성하고, 그 후에 산소 배리어 메탈층이 노출될 때까지 산화 방지 절연층과 하드 마스크를 연마한다. 이에 따라, 하드 마스크를 제거하기 위해서 독립된 공정이 불필요하게 된다. 또한, 하드 마스크를 제거할 때 제2 도전성 플러그는 산화 방지 절연층으로 덮혀져 있으므로, 제2 도전성 플러그가 하드 마스크 제거시에 손상되는 것이 회피된다.
이하에 본 발명의 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
도 3 내지 도 10은 본 발명의 실시예에 관한 반도체 장치의 제조 공정을 도시한 단면도이다.
다음에, 도 3의 (a)에 도시한 단면 구조를 형성하기까지의 공정을 설명한다.
우선, n형 또는 p형의 실리콘(반도체) 기판(1)의 트랜지스터 형성 영역의 주위에 포토리소그래피법에 의해 소자 분리용 홈을 형성한 후에, 그 속에 산화 실리콘(SiO2)을 매립하여 소자 분리 절연층(2)을 형성한다. 이러한 구조의 소자 분리절연층(2)은 STI(Shallow Trench Isolation)라고 불린다. 또한, LOCOS(Local Oxidation of Silicon)법에 의해 형성한 절연층을 소자 분리 절연층으로서 채용해도 좋다.
계속해서, 메모리 셀 영역에 있어서의 실리콘 기판(1)의 트랜지스터 형성 영역에 p형 불순물을 선택적으로 도입하여 p형 웰(1a)을 형성한다.
그리고, 실리콘 기판(1)의 p형 웰(1a)의 표면을 열산화하여 게이트 절연층(3)으로 되는 실리콘 산화층을 형성한다.
다음에, 실리콘 기판(1)의 상측 전체면에 비정질 또는 다결정의 실리콘층과 텅스텐 실리사이드층을 순차적으로 형성한다. 그 후, 실리콘층과 텅스텐 실리사이드층을 포토리소그래피법에 의해 패터닝하여, 메모리 셀 영역의 웰(1a) 상에 게이트 전극(4a, 4b)을 형성한다. 이들 게이트 전극(4a, 4b)은 게이트 절연층(3)을 거쳐서 실리콘 기판(1) 상에 형성된다.
또한, 메모리 셀 영역에서는 1개의 p형 웰(1a) 상에는 2개의 게이트 전극(4a, 4b)이 병렬로 형성되고, 이들 게이트 전극(4a, 4b)은 워드선의 일부를 구성한다.
다음에, p형 웰(1a) 중 게이트 전극(4a, 4b)의 양측에 n형 불순물, 예를 들어 인을 이온 주입하여 소스/드레인이 되는 제1 내지 제3의 n형 불순물 확산 영역(5a 내지 5c)을 형성한다.
그리고, CVD법에 의해 절연층, 예를 들어 산화 실리콘(SiO2)층을 실리콘 기판(1)의 전체면에 형성한 후에, 그 절연층을 에치백하여 게이트 전극(4a, 4b)의 양측 부분에 절연성의 측벽 스페이서(6)로서 남겨둔다.
계속해서, p형 웰(1a)에 있어서 게이트 전극(4a, 4b)과 측벽 스페이서(6)를 마스크로 사용하여, 제1 내지 제3의 n형 불순물 확산 영역(5a 내지 5c)에 다시 n형 불순물을 이온 주입함으로써, 제1 내지 제3의 n형 불순물 확산 영역(5a 내지 5c)에 각각 고농도 불순물 영역을 형성한다.
또한, 1개의 p형 웰(1a)에 있어서, 2개의 게이트 전극(4a, 4b) 사이의 제1의 n형 불순물 확산 영역(5a)은 후술하는 비트선에 전기적으로 접속되고, 웰(1a)의 양단부측 제2, 제3의 n형 불순물 확산 영역(5b, 5c)은 후술하는 캐패시터의 하부 전극에 전기적으로 접속된다.
이상의 공정에 의해, p형 웰(1a)에는 게이트 전극(4a, 4b)과 LDD 구조의 n형 불순물 확산 영역(5a 내지 5c)을 갖는 2개의 n형의 MOS 트랜지스터(T1, T2)가 1개의 n형 불순물 확산 영역(5a)을 공통으로 하여 형성된다.
다음에, MOS 트랜지스터(T1, T2)를 덮는 커버 절연층(7)으로서 약 200nm 두께의 산질화 실리콘(SiON)층을 플라즈마 CVD법에 의해 실리콘 기판(1)의 전체면에 형성한다. 그 후, TEOS 가스를 이용하는 플라즈마 CVD법에 의해, 두께 1.0㎛ 정도의 산화 실리콘(SiO2)을 제1 층간 절연층(8)으로서 커버 절연층(7) 위에 형성한다.
계속해서, 예를 들어 상압의 질소 분위기 속에서 제1 층간 절연층(8)을 700℃ 온도로 30분간 가열하고, 이에 의해 제1 층간 절연층(8)을 치밀화한다. 그 후,제1 층간 절연층(8)의 상면을 화학 기계 연마(CMP)법에 의해 평탄화한다.
다음에, 도 3의 (b)에 도시한 바와 같이, 레지스트 패턴(도시 생략)을 이용하여 제1 층간 절연층(8)과 커버 절연층(7)을 에칭함으로써, 메모리 셀 영역의 제1, 제2 및 제3의 n형 불순물 확산 영역(5a, 5b, 5c) 위에 각각 제1, 제2 및 제3의 컨택트 홀(8a, 8b, 8c)을 형성한다.
다음에, 도 4의 (a)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제1 층간 절연층(8) 상면과 제1 내지 제3의 컨택트 홀(8a 내지 8c) 내면에 글루층(9a)으로서 두께 20nm의 티탄(Ti)층과 두께 50nm의 질화 티탄(TiN)층을 스퍼터법에 의해 차례로 형성한다. 그리고, WF6을 이용하는 CVD법에 의해서 텅스텐(W)층(9b)을 글루층(9a) 상에 성장시켜 컨택트 홀(8a 내지 8c) 내부를 완전히 매립한다.
계속해서, 텅스텐층(9b)과 글루층(9a)을 CMP법에 의해 연마하여 제1 층간 절연층(8)의 상면상으로부터 제거한다. 이에 의해, 제1, 제2 및 제3의 컨택트 홀(8a, 8b, 8c) 내에 각각 남겨진 텅스텐층(9b) 및 글루층(9a)은 제1, 제2 및 제3의 도전성 플러그(10a, 10b, 10c)로서 사용된다. 제1, 제2 및 제3의 도전성 플러그(10a, 10b, 10c)는 각각 제1, 제2 및 제3의 n형 불순물 확산 영역(5a, 5b, 5c)에 접속된다. 또한, 제1 도전성 플러그(10a)는 후술하는 비트선에 전기적으로 접속되고, 제2 및 제3 도전성 플러그(10b, 10c)는 각각 후술하는 캐패시터에 접속된다.
그 후, 기판 온도 350℃, 120초의 조건으로 제1 층간 절연층(8)을 질소 플라즈마 분위기 속에 노출시킨다.
다음에, 도 4의 (b)에 도시한 바와 같이, 제1 내지 제3 도전성 플러그(10a 내지 10c) 위와 제1 층간 절연층(8) 위에 도전성의 산소 배리어 메탈층(11)으로서 이리듐층을 스퍼터법에 의해 형성한다. 이리듐층은 제2, 제3 도전성 플러그(10b, 10c)의 이상 산화를 방지하기 위해서 충분한 두께로 형성된다. 예를 들어, 이리듐층은 산소 함유 분위기 속에서 550℃의 기판 온도로 어닐링할 때 도전성 플러그(10a 내지 10c)의 이상 산화를 방지하기 위해서 예를 들어 200nm의 두께로 형성되고, 또한 기판 온도가 100℃ 오를 때마다 두께를 100nm씩 증가시켜 형성된다.
계속해서, 산소 배리어 메탈층(11) 중 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변 영역에 마스크(M1)로서 레지스트 패턴을 형성한다.
다음에, 도 5의 (a)에 도시한 바와 같이 마스크(M1)로 덮히지 않은 영역의 산소 배리어 메탈층(11)을 에칭함으로써, 산소 배리어 메탈층(11)을 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변에 섬 형상으로 남겨둔다. 이에 따라, 제1 도전성 플러그(10a)는 노출된다. 그 후에 마스크(M1)는 제거된다. 또한, 마스크(M1)로서 질화 티탄, 산화 실리콘 등의 하드 마스크를 이용해도 좋다. 하드 마스크는 유기 재료로 이루어지는 레지스트와 달리 무기막으로 구성된다.
다음에, 도 5의 (b)에 도시한 바와 같이, 제1 도전성 플러그(10a), 산소 배리어 메탈층(11) 및 제1 층간 절연층(8) 위에 산화 방지 절연층(12)으로서 산질화실리콘(SiON)층 또는 질화 실리콘(Si3N4)층을 CVD법에 의해 예를 들어 100nm의 두께로 형성한다. 두께 100nm의 SiON층 또는 Si3N4층은 약 650℃의 산소 어닐링하에서 제1 도전성 플러그(10a)의 산화를 방지하는 능력을 갖는다.
계속해서, 산화 방지 절연층(12) 상에 절연성 밀착층(13)을 형성한다. 절연성 밀착층(13)은 후술하는 캐패시터 하부 전극과의 밀착성을 향상시키기 위해서 형성된다. 절연성 밀착층(13)으로서, 예를 들어 TEOS를 이용하는 CVD법에 의해 100nm 두께의 산화 실리콘(SiO2)층을 형성한다.
다음에, 도 6의 (a)에 도시한 바와 같이, 산소 배리어 메탈층(11)을 스토퍼층으로 하고, 절연성 밀착층(13)과 산화 방지 절연층(12)을 CMP에 의해 연마하여 산소 배리어 메탈층(11)의 상면을 노출시킨다. 이 경우, 산소 배리어 메탈층(11), 절연성 밀착층(13) 및 산화 방지 절연층(12)의 연마면은 평탄하게 된다.
그 후, 도 6의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(11), 산화 방지 절연층(12) 및 절연성 밀착층(13) 위에 제1 도전층(14)을 형성한다. 제1 도전층(14)으로서, 예를 들어 두께 200nm의 이리듐(Ir)층(14w), 두께 30nm의 산화이리듐(IrO2)층(14x), 두께 30nm의 산화 플라티나(PtO)층(14y), 및 두께 50nm의 플라티나(Pt)층(14z)을 스퍼터법에 의해 차례로 형성한다.
또한, 제1 도전층(14)을 형성하기 전 또는 후에 예를 들어 막 박리 방지를 위해서 절연성 밀착층(13)을 어닐링한다. 어닐링 방법으로서, 예를 들어 아르곤 분위기 속에서 750℃, 60초의 RTA(Rapid Thermal Annealing)를 채용한다.
계속해서, 제1 도전층(14) 상에 강유전체층(15)으로서 예를 들어 두께 200nm의 PZT층을 스퍼터법에 의해 형성한다. 강유전체층(15)의 형성 방법으로는 이외에 MOD(Metal Organic Deposition)법, MOCVD(유기 금속 CVD)법, 졸·겔법 등이 있다. 또한, 강유전체층(15)의 재료로서는 PZT 이외에 PLCSZT, PLZT와 같은 다른 PZT계 재료나, SrBi2Ta2O9, SrBi2(Ta, Nb)2O9등의 Bi 층상 구조 화합물 재료, 그 밖의 금속 산화물 강유전체를 채용해도 좋다.
계속해서, 산소 함유 분위기 속에서 강유전체층(15)을 어닐링에 의해 결정화한다. 그 어닐링으로서, 예를 들어 아르곤(Ar)과 산소(O2)의 혼합 가스 분위기 속에서 기판 온도 600℃, 시간 90초의 조건을 제1 단계, 산소 분위기 속에서 기판 온도 750℃, 시간 60초의 조건을 제2 단계로 하는 2단계의 RTA 처리를 채용한다.
그리고, 강유전체층(15) 위에 제2 도전층(16)으로서 예를 들어 두께 200nm의 산화이리듐(IrO2)을 스퍼터법에 의해 형성한다.
다음에, 제2 도전층(16) 상에 하드 마스크(17)로서 TiN층과 SiO2층을 차례로 형성한다. TiN층은 스퍼터법에 의해 형성되고, 또 SiO2층은 TEOS를 이용하는 CVD법에 의해 형성된다. 하드 마스크(17)는 포토리소그래피법에 의해 산소 배리어 메탈층(11)의 상방과 그 주변에 캐패시터 평면 형상이 되도록 패터닝된다.
계속해서, 하드 마스크(17)로 덮히지 않은 영역의 제2 도전층(16), 강유전체층(15), 제1 도전층(14)을 순차적으로 에칭함으로써, 산소 배리어 메탈층(11), 절연성 밀착층(13) 및 산화 방지 절연층(12) 위에 캐패시터(Q)를 형성한다. 이 경우, 제2 도전층(16), 강유전체층(15) 및 제1 도전층(14)은 할로겐 원소를 포함한 분위기 속에서 스퍼터 반응에 의해 에칭된다.
캐패시터(Q)는 도 7의 (a)에 도시한 바와 같이, 제1 도전층(14)으로 이루어지는 하부 전극(14a)과, 강유전체층(15)으로 이루어지는 유전체층(15a)과, 제2 도전층(16)으로 이루어지는 상부 전극(16a)으로 구성된다.
1개의 웰(1a)의 상측에는 2개의 캐패시터(Q)가 형성되고, 이들의 하부 전극(14a)은 각각 제2 또는 제3 도전성 플러그(10b, 10c)를 거쳐서 제2 또는 제3 n형 불순물 확산 영역(5b, 5c)에 전기적으로 접속된다.
또한, 캐패시터(Q)의 형성시에 절연성 밀착층(13)이 에칭되어도 그 아래의 산화 방지 절연층(12)은 에칭 스토퍼로서 기능하므로, 제1 도전성 플러그(10a)가 노출되는 일은 없다.
하드 마스크(17)는 캐패시터(Q)의 패턴 형성 후에 제거된다.
다음에, 에칭에 의한 강유전체층(15)의 손상을 회복하기 위해서 캐패시터의 회복 어닐링을 행한다. 이 경우의 회복 어닐링은 예를 들어 기판 온도 650℃, 60분간의 조건으로 산소를 함유하는 노(furnace) 내에서 행해진다.
이와 같이 강유전체층(15)의 패터닝 직후에 회복 어닐링 등의 열처리를 실시하는 경우, 하부 전극(14a) 바로 아래의 제2, 제3 도전성 플러그(10b, 10c)의 내열성은 산소 배리어 메탈층(11)의 산소 투과성에 의해 결정되고, 또 하부 전극(14a) 바로 아래에 위치하지 않는 제1 도전성 플러그(10a)의 내산화성은 절연성밀착층(13)과 산화 방지 절연층(12)의 산소 투과성에 의해 결정된다.
상기한 바와 같은 열 프로세스는 캐패시터(Q)를 형성할 때에는 필요한 것이지만, 절연성 밀착층(13)으로서 질화 실리콘층을 이용한 경우에 두께가 70nm이면 텅스텐으로 이루어진 제1 도전성 플러그(10a)는 이상 산화되지 않는다.
또한, 텅스텐으로 이루어지는 제2, 제3 도전성 플러그(10b, 10c) 상에 두께 200nm의 이리듐층이 존재한다고 하면, 상기한 산소 어닐링에 의해서 제2, 제3 도전성 플러그(10b, 10c)는 이상 산화되어 접촉 불량을 일으켜 버린다. 경험적으로는 100℃ 어닐링 온도를 높이기 위해서는 산소 배리어 메탈층(11)인 Ir층을 100nm 두껍게 할 필요가 있다. 예를 들어, 열 프로세스에 견딜 수 있는 텅스텐 플러그를 하부 전극(14a)의 바로 아래에 형성하기 위해서는 400nm 이상의 Ir 산소 배리어 메탈층이 필요하다. 이 실시예에 있어서는 산소 배리어 메탈층(11)을 구성하는 이리듐층과 제1 도전층(14)을 구성하는 이리듐층(14z)을 합한 Ir층의 총두께는 400nm로 되어 있으므로, 제2, 제3 도전성 플러그(10b, 10c)의 이상 산화가 방지된다.
다음에, 도 7의 (b)에 도시한 바와 같이, 캐패시터 보호층(18)으로서 두께 50nm의 알루미나를 스퍼터법에 의해 캐패시터(Q) 및 절연성 밀착층(13) 위에 형성한다. 이 캐패시터 보호층(18)은 프로세스 손상으로부터 캐패시터(Q)를 보호하는 것으로, 알루미나 이외에 PZT로 구성해도 좋다. 계속해서, 650℃에서 60분간의 조건으로 캐패시터(Q)를 노 내의 산소 분위기 속에서 어닐링한다.
그 후, HDP(High Density Plasma) 장치를 이용하여 플라즈마 CVD법에 의해제2 층간 절연층(19)으로서 두께 1.0㎛ 정도의 산화 실리콘(SiO2)을 캐패시터 보호층(18) 상에 형성한다.
그리고, 제2 층간 절연층(19)의 상면을 CMP법에 의해 평탄화한다. 이 예에서는 CMP 후의 제2 층간 절연층(19)의 나머지 두께는 상부 전극(16a) 상에서 300nm 정도로 한다.
다음에, 도 8의 (a)에 도시한 바와 같이, 레지스트 마스크(도시 생략)를 이용하여 제2 층간 절연층(19), 캐패시터 보호층(18), 절연성 밀착층(13) 및 산화 방지 절연층(12)을 에칭함으로써, 제1 도전성 플러그(10a) 위에 제4 컨택트 홀(19a)을 형성한다.
다음에, 도 8의 (b)에 도시한 바와 같이, 제4 컨택트 홀(19a)의 내측과 제2 층간 절연층(19) 상에 글루층(20a)으로서 두께 50nm의 TiN층을 스퍼터법에 의해 형성한다. 그리고, CVD법에 의해 텅스텐층(20b)을 글루층(20a) 위에 성장시켜 제4 컨택트 홀(19a)의 내부를 완전히 매립한다.
계속해서, 도 9의 (a)에 도시한 바와 같이, 텅스텐층(20b), 글루층(20a)을 CMP법에 의해 연마하여 제2 층간 절연층(19)의 상면상으로부터 제거한다. 그리고, 제4 컨택트 홀(19a) 내에 남겨진 텅스텐층(20b) 및 글루층(20a)을 제4 도전성 플러그(21)로 한다.
이에 의해, 제4 도전성 플러그(21)는 제1 도전성 플러그(10a)에 접속되어 via-to-via 접속으로 되고, 제1 불순물 확산 영역(5a)에 전기적으로 접속된다.
그리고, 질소 플라즈마 분위기 속에서 제2 층간 절연층(19)을 350℃, 120초의 조건으로 어닐링한다.
다음에, 도 9의 (b)에 도시한 바와 같이, 제4 도전성 플러그(21) 위와 제2 층간 절연층(19) 위에 제2 산화 방지 절연층(22)으로서 SiON층을 CVD법에 의해 100nm 두께로 형성한다.
계속해서, 제2 산화 방지 절연층(22), 제2 층간 절연층(19) 및 캐패시터 보호층(18)을 포토리소그래피법에 의해 패터닝하여 캐패시터(Q)의 상부 전극(16a) 위에 홀(23)을 형성한다. 홀(23)을 형성함으로써 손상을 받은 캐패시터(Q)는 어닐링에 의해서 회복된다. 이 어닐링은 예를 들어 산소 함유 분위기 속에서 기판 온도 550℃로 하여 60분간 행해진다.
다음에, 도 10에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제2 층간 절연층(19) 상에 형성된 제2 산화 방지층(22)을 에치백에 의해서 제거한다. 이에 의해, 제4 도전성 플러그(21)의 표면이 노출된다.
계속해서, 캐패시터(Q)의 상부 전극(16a) 위의 홀(23) 내측과 제2 층간 절연층(19) 위에 다층 금속층을 형성한다. 이 다층 금속층으로서, 예를 들어 두께 60nm의 Ti, 두께 30nm의 TiN, 두께 400nm의 Al-Cu, 두께 5nm의 Ti, 및 70nm의 TiN층을 차례로 형성한다.
그 후, 다층 금속층을 패터닝함으로써, 제4 도전성 플러그(21)에 접속되는 도전성 패드(24a)와, 홀(23)을 통해서 상부 전극(16a)에 접속되는 1층째 금속 배선(24b, 24c)을 형성한다.
또한, 다층 금속층을 패터닝할 때 노광광의 반사에 의한 패턴 정밀도의 저하를 방지하기 위해서, 다층 금속층 위에 산질화 실리콘(SiON) 등의 반사 방지층(도시 생략)을 30nm 두께로 형성하고, 또한 반사 방지층 상에 레지스트를 도포한 후에 레지스트를 노광, 현상하여 배선 형상 등의 레지스트 패턴을 형성하며, 그 레지스트 패턴을 이용하여 다층 금속층을 에칭하는 방법을 채용한다. 반사 방지층은 다층 금속층의 패터닝 후에 그대로 남겨두어도 된다.
그리고, 제2 층간 절연층(19)과 1층째 금속 배선(24b, 24c)과 도전성 패드(24a) 위에 제3 층간 절연층(25)을 형성한다.
계속해서, 제3 층간 절연층(25)을 패터닝하여 도전성 패드(24a) 위에 비트선 컨택트용의 홀(25a)을 형성한다. 또한, 그 홀(25a) 내에 하부로부터 차례로 TiN층 및 W층으로 이루어지는 제5 도전성 플러그(26)를 형성한다.
다음에, 제3 층간 절연층(25) 상에 비트선(27)을 포함하는 2층째 금속 배선을 형성한다. 비트선(27)은 1층째 금속 배선(24b, 24c)과 마찬가지로 다층 금속 구조로 되어 있다. 또한, 비트선(27)은 제5 도전성 플러그(26)에 접속됨으로써, 그 아래의 도전성 패드(24a), 제4 도전성 플러그(21) 및 제1 도전성 플러그(10a)를 거쳐서 제1 n형 불순물 확산 영역(5a)에 전기적으로 접속된다.
그 후, 2층째 금속 배선을 덮는 절연층 등이 형성되고, 마지막으로 TEOS 원료 산화 실리콘층과 질화 실리콘층에 의해 구성되는 커버층을 형성하는데, 그 상세한 설명은 생략한다.
상기한 실시예에서는 캐패시터(Q)를 구성하는 하부 전극(14a)의 하측에서는제2, 제3 도전성 플러그(10b, 10c)가 산소 배리어 메탈층(11)에 의해 덮혀지고, 또한 비트선(27)에 접속되는 제1 도전성 플러그(10a) 및 제1 층간 절연층(8)이 산화 방지 절연층(12)에 의해 덮혀져 있다. 이에 의해, 강유전체층(15)의 결정화 어닐링이나 회복 어닐링을 행할 때, 제1 도전성 플러그(10a)는 산화 방지 절연층(12)에 의해 이상 산화가 저지되고, 또 제2, 제3 도전성 플러그(10b, 10c)는 산소 배리어 메탈층(11)에 의해서 이상 산화가 저지된다. 또한, 산화 방지 절연층(12)은 제4 컨택트 홀(19a)이 형성될 때까지 제1 도전성 플러그(10a)를 덮고 있으므로, 캐패시터(Q)의 형성이나 그 후의 공정에서의 어닐링에 의해서 제1 도전성 플러그(10a)가 산화되는 일은 없다. 또한, 제1 도전성 플러그(10a)의 상측에 제2 층간 절연층(19)을 형성하는 경우에도, 제1 도전성 플러그(10a)는 산화 방지 절연층(12)에 의해서 덮혀져 있으므로, 제1 도전성 플러그(10a)가 산화되는 것이 방지된다.
그리고, 패터닝된 산소 배리어 메탈층(11)의 측면이 산화 방지 절연층(12)에 의해서 덮혀져 있으므로, 산소 배리어 메탈층(11)의 크기를 제2, 제3 도전성 플러그(10b, 10c)와 거의 동일하게 형성하더라도, 측방으로부터의 산소 배리어 메탈층(11)으로의 산소의 침입이 방지되어 제2, 제3 도전성 플러그(10b, 10c)의 이상 산화가 발생하지 않게 된다.
제2, 제3 도전성 플러그(10b, 10c) 위에 각각 형성된 산소 배리어 메탈층(11)은 산화 방지 절연층(12) 및 절연성 밀착층(13)을 CMP법에 의해 연마할 때 스토퍼로서 기능한다. 그 결과, 산소 배리어 메탈층(11), 산화 방지 절연층(12) 및 절연성 밀착층(13)의 상면은 평탄해지고, 제1 도전층(14) 상에 형성되는 강유전체층(15)의 결정의 열화가 방지된다.
또한, 통상의 로직 제품에 비해서 FeRAM은 강유전체 캐패시터 정도 만큼 제1 층간 절연층(8) 상에서 단차가 있으므로, 1층째 금속 배선(24b)으로부터 불순물 확산 영역(5a)으로의 컨택트 홀의 어스펙트가 커질 우려가 있다. 이를 도 1에 도시한 종래와 같이 일괄 에칭으로 형성하려고 하면 에칭 자체가 어렵게 될뿐만 아니라, 컨택트 홀 내로의 글루층의 매립도 어렵게 된다. 이러한 문제를 배제하기 위해서는 최신 설비를 필요로 한다.
이에 대해, 본 실시예와 같이 제1 n형 불순물 확산 영역(5a)과 컨택트 패드(24a) 사이에서는 2개의 도전성 플러그(21, 10a)를 거쳐서 접속하여 via-to-via 컨택트를 형성하고 있다. 이에 따라, FeRAM 상품의 수율을 높일뿐만 아니라 기존 장치를 사용할 수 있으며, 개발비 및 공정 비용의 삭감을 실현할 수 있다는 장점이 있다.
(제2 실시예)
제1 실시예에서는 제2, 제3 도전성 플러그(10b, 10c) 상에 산소 배리어 메탈층(11)으로서 형성되는 이리듐층과, 캐패시터(Q)의 하부 전극(14a)의 최하층부로서 형성되는 이리듐층(14w)을 별개의 공정으로 형성하고 있다.
그래서, 본 실시예에서는 이들 2층의 이리듐층 중 한 쪽을 생략한 구조에 대하여 설명한다.
도 11 내지 도 15는 본 발명의 제2 실시예의 반도체 장치의 제조 공정을 도시한 단면도이다.
우선, 도 11의 (a)에 도시한 바와 같이, 제1 실시예에 제시한 공정에 따라서 실리콘 기판(1)에 MOS 트랜지스터(T1, T2)를 형성하고, 또 커버층(7), 제1 층간 절연층(8), 제1 내지 제3 도전성 플러그(10a 내지 10c)를 형성한다.
그 후, 도 11의 (b)에 도시한 바와 같이, 제1 내지 제3 도전성 플러그(10a 내지 10c) 위와 제1 층간 절연층(8) 위에 도전성의 산소 배리어 메탈층(11a)으로서 이리듐층을 스퍼터법에 의해 형성한다. 이 산소 배리어 메탈층(11a)은 후술하는 바와 같이 캐패시터(Q)의 하부 전극의 일부를 구성한다.
산소 배리어 메탈층(11a)이 되는 이리듐층은 도전성 플러그(10a 내지 10c)의 이상 산화를 방지하기 위해서 충분한 두께로 형성되고, 예를 들어 산소 함유 분위기 속에서 550℃의 기판 온도로 어닐링할 때 도전성 플러그(10a 내지 10c)의 이상 산화를 방지하기 위해서 예를 들어 200nm의 두께로 형성되며, 또한 기판 온도가 100℃ 오를 때마다 두께를 100nm씩 증가시켜 형성된다. 즉, 이리듐층이 400nm가 되면, 이리듐층은 750℃의 산소 어닐링에 대하여 도전성 플러그(10a 내지 10c)의 산화를 방지할 수 있다.
계속해서, 산소 배리어 메탈층(11a) 중 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변 영역에 마스크(M2)를 형성한다. 마스크(M2)의 평면 형상은 후술하는 캐패시터의 하부 전극의 형상으로 한다. 마스크(M2)로서 질화티탄, 산화 실리콘 등의 하드 마스크를 이용해도 된다.
다음에, 도 12의 (a)에 도시한 바와 같이, 마스크(M2)로 덮히지 않은 영역의산소 배리어 메탈층(11a)을 에칭함으로써, 산소 배리어 메탈층(11a)이 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변에 남게 되고, 그 면적은 캐패시터의 크기로 된다. 배리어 메탈층(11a)의 에칭 가스로서 할로겐계 가스가 사용된다. 여기서, 제1 도전성 플러그(10a)는 노출된다.
이어서, 마스크(M2)가 제거된다.
그 후, 도 12의 (b)에 도시한 바와 같이, 제1 도전성 플러그(10a), 산소 배리어 메탈층(11a) 및 제1 층간 절연층(8) 위에 산화 방지 절연층(12)으로서 산질화 실리콘(SiON)층 또는 질화 실리콘(Si3N4)층을 CVD법에 의해 예를 들어 100nm 두께로 형성한다. 계속해서, 산화 방지 절연층(12) 위에 절연성 밀착층(13)으로서 예를 들어 TEOS를 사용하는 CVD법에 의해 예를 들어 두께 300nm의 산화 실리콘(SiO2)층을 형성한다.
그리고, 도 13의 (a)에 도시한 바와 같이, 산소 배리어 메탈층(11a)을 스토퍼층으로 하고, CMP에 의해 절연성 밀착층(13)과 산화 방지 절연층(12)을 연마함으로써 산소 배리어 메탈층(11a)의 상면을 노출시킨다. 이 경우, 산소 배리어 메탈층(11a), 절연성 밀착층(13) 및 산화 방지 절연층(12)의 상면은 CMP에 의해서 평탄화된다.
그 후, 도 13의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(11a), 산화 방지 절연층(12) 및 절연성 밀착층(13) 위에 제1 도전층(14b)으로서 예를 들어 두께 30nm의 IrO2층(14x), 두께 30nm의 PtO층(14y), 및 두께 50nm의 Pt층(14z)을 스퍼터법에 의해 차례로 형성한다.
또한, 제1 도전층(14b)을 형성하기 전 또는 후에 예를 들어 막박리 방지를 위해서 절연성 밀착층(13)을 어닐링한다. 어닐링 방법으로서, 예를 들어 아르곤 분위기 속에서 750℃, 60초의 RTA를 채용한다.
계속해서, 제1 도전층(14b) 위에 강유전체층(15)으로서 예를 들어 두께 200nm의 PZT층을 스퍼터법에 의해 형성한다. 강유전체층(15)의 형성 방법으로는 이외에 MOD법, MOCVD법, 졸·겔법 등이 있다. 또한, 강유전체층(15)의 재료로서는 PZT 이외에 PLCSZT, PLZT와 같은 다른 PZT계 재료나, SrBi2Ta2O9, SrBi2(Ta, Nb)2O9등의 Bi 층상 구조 화합물 재료, 그 밖의 금속 산화물 강유전체를 채용해도 된다.
계속해서, 산소 함유 분위기 속에서 강유전체층(15)을 어닐링에 의해 결정화한다. 그 어닐링으로서, 예를 들어 Ar과 O2의 혼합 가스 분위기 속에서 기판 온도 600℃, 시간 90초의 조건을 제1 단계, 산소 분위기 속에서 기판 온도 750℃, 시간 60초의 조건을 제2 단계로 하는 2단계의 RTA 처리를 채용한다.
그리고, 강유전체층(15) 위에 제2 도전층(16)으로서 예를 들어 두께 200nm의 IrO2층을 스퍼터법에 의해 형성한다.
다음에, 제2 도전층(16) 위에 하드 마스크(17)로서 TiN층과 SiO2층을 차례로 형성한다. TiN층은 스퍼터법에 의해 형성되고, 또 SiO2층은 TEOS를 이용하는 CVD법에 의해 형성된다. 하드 마스크(17)는 제2, 제3 도전성 플러그(10b, 10c)의 상측에서 산소 배리어 메탈층(11a)과 거의 동일한 평면 형상으로 패터닝된다.
계속해서, 하드 마스크(17)로 덮히지 않은 영역의 제2 도전층(16), 강유전체층(15), 제1 도전층(14b)을 순차적으로 에칭한다. 이 경우, 제2 도전층(16), 강유전체층(15) 및 제1 도전층(14b)은 할로겐 원소를 함유하는 분위기 속에서 스퍼터 반응에 의해 에칭된다. 또한, 이 에칭에 의해 절연성 밀착층(13)이 에칭되어도 산화 방지 절연층(12)은 에칭 스토퍼로서 기능하므로, 제1 도전성 플러그가 노출되는 일은 없다.
이상에 의해 도 14의 (a)에 도시한 바와 같이, 제1 층간 절연층(8) 상에는 캐패시터(Q)가 형성된다. 캐패시터(Q)의 하부 전극(14a)은 제1 도전층(14b) 및 산소 배리어 메탈층(11a)에 의해서 구성된다. 또한, 캐패시터(Q)의 유전체층(15a)은 강유전체층(15)으로 구성되고, 그리고 캐패시터(Q)의 상부 전극(16a)은 제2 도전층(16)으로 구성된다.
캐패시터(Q)는 1개의 웰(1a)의 상측에 2개 배치되고, 이들의 하부 전극(14a)은 각각 제2 또는 제3 도전성 플러그(10b, 10c)를 거쳐서 제2 또는 제3 n형 불순물 확산 영역(5b, 5c)에 전기적으로 접속된다.
또한, 에칭되는 제1 도전층(14b)의 두께가 제1 실시예의 제1 도전층(14)에 비해 얇으므로, 하드 마스크(17)도 제1 실시예보다도 얇게 할 수 있다.
하드 마스크(17)는 캐패시터(Q)의 패턴 형성 후에 제거된다.
다음에, 에칭에 의한 강유전체층(15)의 손상을 회복하기 위해서 캐패시터의 회복 어닐링을 행한다. 이 경우의 회복 어닐링은, 예를 들어 기판 온도 650℃, 60분간의 조건으로 산소를 함유하는 노 내에서 행해진다.
이와 같이 강유전체층(15)의 패터닝 직후에 회복 어닐링 등의 열처리를 실시하는 경우, 하부 전극(14a) 바로 아래의 제2, 제3 도전성 플러그(10b, 10c)의 내열성은 산소 배리어 메탈층(11a)의 산소 투과성에 의해 결정되고, 또 하부 전극(14a) 바로 아래에 위치하지 않는 제1 도전성 플러그(10a)의 내산화성은 절연성 밀착층(13)과 산화 방지 절연층(12)의 산소 투과성에 의해 결정된다.
상기한 바와 같은 열 프로세스는 캐패시터(Q)를 형성할 때에는 필요한 것이지만, 절연성 밀착층(13)으로서 질화 실리콘층을 이용한 경우에 두께가 70nm이면 텅스텐으로 이루어진 제1 도전성 플러그(10a)는 이상 산화되지 않는다.
또한, 텅스텐으로 이루어진 제2, 제3 도전성 플러그(10b, 10c) 상에 두께 400nm의 이리듐층이 존재하면, 산소 어닐링에 의해서 제2, 제3 도전성 플러그(10b, 10c)의 이상 산화가 발생하지 않는다.
다음에, 도 14의 (b)에 도시한 바와 같이, 캐패시터(Q), 산화 방지 절연층(12) 및 절연성 밀착층(13) 위에 캐패시터 보호층(18)으로서 두께 50nm의 알루미나를 스퍼터법에 의해 형성한다. 이 캐패시터 보호층(18)은 프로세스 손상으로부터 캐패시터(Q)를 보호하는 것이며, 알루미나 이외에 PZT로 구성해도 된다. 계속해서, 650℃에서 60분간의 조건으로 캐패시터(Q)를 노 내의 산소 분위기 속에서 어닐링한다.
그 후, 도 15에 도시한 바와 같이, 제1 실시예에 제시한 공정에 따라서 제4 도전성 플러그(21), 도전성 패드(24a), 1층째 배선(24b, 24c), 제3 층간절연층(25), 제5 도전성 플러그(26), 비트선(27) 등을 형성한다.
상기한 바와 같이 본 실시예에서는 캐패시터(Q)의 하부 전극(14a)의 최하층을 구성하는 산소 배리어 메탈층(11a)을 제2, 제3 도전성 플러그(10b, 10c) 위에 미리 하부 전극 형상으로 형성하고, 그리고 산화 방지 절연층(12), 절연성 밀착층(13)을 형성하며, 그 후 산화 방지 절연층(12) 및 절연성 밀착층(13)을 CMP법에 의해 연마하여 산소 배리어 메탈층(11a)을 노출시키고, 또한 그 후에 산소 배리어 메탈층(11a) 위에 하부 전극(14a)의 나머지 금속층을 형성하도록 하고 있다. 여기서, 산소 배리어 메탈층겸 하부 전극으로서 예를 들어 이리듐층을 형성하고 있다.
제1 실시예에서는 산소 배리어 메탈층과 하부 전극의 각각을 구성하는 이리듐층을 별개의 공정으로 형성하여 별개로 패터닝했지만, 본 실시예에서는 이 이리듐층을 1회의 성막 공정과 1회의 패터닝으로 형성하고 있으므로, 하부 전극의 일부 공정을 삭감할 수 있다는 장점이 있다.
그런데, 강유전체층(15)의 결정화 어닐링, 캐패시터(Q)를 형성한 후의 회복 어닐링을 행할 때는 제1 실시예와 마찬가지로 제2, 제3 도전성 플러그(10b, 10c)는 산소 배리어 메탈층(11a)에 의해서 이상 산화가 방지되고, 제1 도전성 플러그(10a)는 산화 방지 절연층(12)에 의해 이상 산화가 저지된다.
그리고, 산소 배리어 메탈층(11a), 산화 방지 절연층(12) 및 절연성 밀착층(13)의 상면은 CMP에 의해 평탄해지므로, 산소 배리어 메탈층(11a), 산화 방지 절연층(12) 및 절연성 밀착층(13) 위에 형성되는 제1 도전층(14b)은 산소 배리어 메탈층(11a)의 주변에서도 평탄해지고, 제1 도전층(14b) 상에 형성되는 강유전체층(15)의 결정의 열화가 방지된다.
또한, 비트선 컨택트를 위해서 제1 층간 절연층(8)과 제2 층간 절연층(19)에는 상하로 각각 도전성 플러그(10a, 21)가 형성되므로, FeRAM 상품의 수율을 높일뿐만 아니라 기존 장치를 사용할 수 있으며, 개발비 및 공정 비용의 삭감을 실현할 수 있다는 장점이 있다.
또한, 산화 방지 절연층(12)을 산소 배리어 메탈층(11a)보다도 두껍게 형성하는 경우에는 절연성 밀착층(13)을 생략해도 된다.
(제3 실시예)
제2 실시예에 제시한 공정에 따라서 형성된 캐패시터(Q)의 하부 전극(14a)에 있어서, IrO층(14x)이 산소 배리어 메탈층(11a)으로부터 박리되는 경우도 가끔 있다.
그래서, 캐패시터(Q)의 하부 전극(14a)을 구성하고 있는 다층 구조에 있어서, 산소 배리어 메탈층(11a)과 IrO층(14x)의 박리를 확실하게 방지하기 위한 구조 및 그 형성 방법을 이하에 설명한다.
도 16 내지 도 18은 본 발명의 제3 실시예를 제시한 반도체 장치의 형성 공정을 도시한 단면도이다.
우선, 도 16의 (a)에 도시한 바와 같이, 제1 실시예에 제시한 공정에 따라서 실리콘 기판(1)에 MOS 트랜지스터(T1, T2)를 형성하고, 또 커버층(7), 제1 층간 절연층(8), 제1 내지 제3 도전성 플러그(10a 내지 10c)를 형성한다. 그리고, 제2 실시예에 제시한 공정에 따라서 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변에 각각 캐패시터(Q)의 하부 전극 크기의 산소 배리어 메탈층(11a)을 형성한다. 산소 배리어 메탈층(11a)은 예를 들어 두께 400nm의 이리듐층으로 한다. 또한, 제1 도전성 플러그(10a), 산소 배리어 메탈층(11a) 및 제1 층간 절연층(8) 위에 산화 방지 절연층(12)과 절연성 밀착층(13)을 차례로 형성한 후에, 산화 방지 절연층(12)과 절연성 밀착층(13)을 CMP법에 의해 연마하여 산소 배리어 메탈층(11a)의 상면을 노출시킨다.
다음에, 도 16의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(11a), 산화 방지 절연층(12) 및 절연성 밀착층(13) 위에 도전성 밀착층(35)을 형성한다. 도전성 밀착층(35)으로서 두께 10 내지 50nm, 예를 들어 30nm의 이리듐층을 스퍼터법에 의해 형성한다.
또한, 도전성 밀착층(35)을 형성하기 전 또는 후에 예를 들어 막박리 방지를 위해서 절연성 밀착층(13)을 어닐링한다. 어닐링 방법으로서, 예를 들어 아르곤 분위기 속에서 750℃, 60초의 RTA를 채용한다.
계속해서, 도 17의 (a)에 도시한 바와 같이, 도전성 밀착층(35) 위에 제1 도전층(14b)으로서 예를 들어 두께 30nm의 IrO2층(14x), 두께 30nm의 PtO층(14y), 및 두께 50nm의 Pt층(14z)을 스퍼터법에 의해 차례로 형성한다.
그리고, 제1 도전층(14b) 위에 강유전체층(15)으로서 예를 들어 두께 180nm의 PZT층을 스퍼터법, 그 밖의 방법에 의해서 형성한다. 그 후, 제2 실시예와 동일한 조건에 의해, 산소 함유 분위기 속에서 강유전체층(15)을 어닐링하여 결정화한다. 또한, 강유전체층(15) 위에 제2 도전층(16)으로서 예를 들어 두께 200nm의 IrO2층을 스퍼터법에 의해 형성한다.
계속해서, 제2 도전층(16) 위에 제2 실시예와 동일한 조건으로 하드 마스크(17)를 형성한다.
다음에, 하드 마스크(17)로 덮히지 않은 영역의 제2 도전층(16), 강유전체층(15), 제1 도전층(14b) 및 도전성 밀착층(35)을 순차적으로 에칭한다. 이 경우, 제2 도전층(16)으로부터 도전성 밀착층(35)까지의 각층은 할로겐 원소를 함유하는 분위기 속에서 스퍼터 반응에 의해 에칭된다. 이 에칭에 의해 절연성 밀착층(13)이 에칭되어도 산화 방지 절연층(12)은 에칭 스토퍼로서 기능하므로, 제1 도전성 플러그가 노출되는 일은 없다.
하드 마스크(17)는 캐패시터(Q)의 패턴 형성 후에 제거된다.
이상에 의해 도 17의 (b)에 도시한 바와 같이, 제1 층간 절연층(8) 위에는 캐패시터(Q)가 형성된다. 캐패시터(Q)의 하부 전극(14a)은 제1 도전층(14b), 도전성 밀착층(35) 및 산소 배리어 메탈층(11a)에 의해서 구성된다. 또한, 캐패시터(Q)의 유전체층(15a)은 강유전체층(15)으로 구성되고, 그리고 캐패시터(Q)의 상부 전극(16a)은 제2 도전층(16)으로 구성된다.
다음에, 에칭에 의한 강유전체층(15)의 손상을 회복하기 위해서 캐패시터의회복 어닐링을 행한다. 이 경우의 회복 어닐링은, 예를 들어 기판 온도 650℃, 60분간의 조건으로 산소를 함유하는 노 내에서 행해진다.
이 후에는 도 18에 도시한 바와 같이, 제2 실시예와 동일한 공정에 의해서 캐패시터 보호층(18), 제2 층간 절연층(19), 제4 도전성 플러그(21), 도전성 패드(24a), 1층째 배선(24b, 24c), 제3 층간 절연층(25), 제5 도전성 플러그(26), 비트선(27) 등을 형성한다. 또한, 도 18에 있어서 도 15와 동일한 부호는 동일한 구성부재를 나타낸다.
상기한 바와 같이 본 실시예에서는 산화 방지 절연층(12), 절연성 밀착층(13)을 연마하여 캐패시터 하부 전극 형상의 산소 배리어 메탈층(11a)의 상면을 노출시킨 후에, 산소 배리어 메탈층(11a), 산화 방지 절연층(12) 및 절연성 밀착층(13) 위에 도전성 밀착층(35)을 형성하고, 그리고 도전성 밀착층(35) 위에 제1 도전층(14b), 강유전체층(15), 제2 도전층(16)을 차례로 형성하고 있다.
이에 따르면 도 16의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(11a)의 연마된 면과 제1 도전층(14b) 사이에 도전성 밀착층(35)을 개재하고 있으므로, 제1 도전층(14b)을 구성하는 IrO2층(14x)은 산소 배리어 메탈층(11a)으로부터 박리되는 것이 방지된다. 이러한 박리가 방지되는 것은 실험에 의해 확인된 사실이다.
산소 배리어 메탈층(11a)은 산화 방지 절연층(12) 및 절연성 밀착층(13)의 연마를 행할 때 그 표면이 변질된다고 생각할 수 있다. 도전성 밀착층(35)을 형성하지 않는 경우에는 산소 배리어 메탈층(11a)과 IrO2층(14x)은 각각 거의 동일한 평면 형상으로 패터닝되어 있으므로, 서로 박리하기 쉬운 상태로 되어 있다.
이에 대해, 산소 배리어 메탈층(11a)과 동일한 재료의 도전성 밀착층(35)을 산소 배리어 메탈층(11a) 위에 형성하면, 도전성 밀착층(35)은 산소 배리어 메탈층(11a)과 잘 밀착되도록 형성되고, 표면이 변질되지 않은 도전성 밀착층(35)은 IrO2층(14x)과 밀착성이 좋아진다.
따라서, 본 실시예에 따르면, 산소 배리어 메탈층(11a)을 캐패시터(Q)의 하부 전극(14a)과 동일한 크기로 형성하는 경우에도, 하부 전극(14a)은 박리에 의해 들뜨는 일이 없어진다.
또한, 상기한 예에서는 도전성 밀착층(35)을 산소 배리어 메탈층(11a)과 동일한 재료로 구성했지만, 산소 배리어 메탈층(11a)과 밀착성이 좋은 그 밖의 도전성 재료로 구성해도 된다.
(제4 실시예)
제1, 제2 실시예에서는 캐패시터(Q)의 바로 아래에 형성되는 제2, 제3 도전성 플러그(10b, 10c) 위에 산소 배리어 메탈층(11, 11a)을 형성하고, 제1 도전성 플러그(10a) 위에 산화 방지 절연층(12)을 형성하는 구성을 채용하고 있다.
본 실시예에서는 캐패시터(Q)의 바로 아래에 형성되는 제2, 제3 도전성 플러그(10b, 10c) 위 뿐만 아니라, 캐패시터(Q)의 바로 아래에 없는 제1 도전성 플러그(10a) 위에도 산소 배리어 메탈층을 형성하는 경우에 대하여 설명한다.
도 19 내지 도 22는 본 발명의 제4 실시예의 반도체 장치의 제조 공정을 도시한 단면도이다.
우선, 도 19의 (a)에 도시한 구조를 형성하기까지의 공정을 설명한다.
도 11의 (a)에 도시한 바와 마찬가지로, 제2 실시예에 제시한 공정에 따라서 실리콘 기판(1)에 MOS 트랜지스터(T1, T2)를 형성하고, 또 커버층(7), 제1 층간 절연층(8), 제1 내지 제3 도전성 플러그(10a 내지 10c)를 형성한다.
그 후, 도 11의 (b)에 도시한 바와 같이, 제1 내지 제3 도전성 플러그(10a 내지 10c) 위와 제1 층간 절연층(8) 위에 도전성의 산소 배리어 메탈층(11a)으로서 이리듐층을 스퍼터법에 의해 400nm 두께로 형성한다. 이 산소 배리어 메탈층(11a)은 후술하는 바와 같이 캐패시터(Q)의 하부 전극의 일부를 구성한다.
또한, 산소 배리어 메탈층(11a) 위이고 제1 내지 제3 도전성 플러그(10a 내지 10c)와 각각의 주변 위에 각각 마스크(도시 생략)를 형성한다. 이 마스크로서, 제2 실시예와 마찬가지로 하드 마스크를 이용하는 것이 바람직하다.
그리고, 산소 배리어 메탈층(11a) 중 마스크로 덮히지 않은 영역을 에칭함으로써, 산소 배리어 메탈층(11a)을 제1, 제2 및 제3 도전성 플러그(10a, 10b, 10c)의 각각의 위와 그 주변에 남겨둔다. 여기서, 제2 및 제3 도전성 플러그(10b, 10c) 위에 남겨지는 산소 배리어 메탈층(11a)은 제2 및 제3 도전성 플러그(10b, 10c)의 산화를 방지하는 크기이며, 또한 캐패시터의 하부 전극으로 되는 크기로 패터닝된다. 또한, 제1 도전성 플러그(10a) 위에 남겨지는 산소 배리어 메탈층(11a)은 제1 도전성 플러그(10a)의 산화를 방지하는 크기로 섬 형상으로 패터닝된다.
그 후, 도 19의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(11a) 및 제1 층간 절연층(8) 위에 절연성 밀착층(13)으로서 예를 들어 TEOS를 이용하는 CVD법에 의해 예를 들어 두께 300nm의 산화 실리콘(SiO2)층을 형성한다. 또한, 절연성 밀착층(13) 아래에 제2 실시예와 마찬가지로 산화 방지 절연층(12)을 형성해도 된다.
그리고, 도 20의 (a)에 도시한 바와 같이, 섬 형상의 산소 배리어 메탈층(11a)을 스토퍼층으로 하고, CMP에 의해 절연성 밀착층(13)을 연마함으로써 산소 배리어 메탈층(11a)의 상면을 노출시킨다. 이 경우, 산소 배리어 메탈층(11a)과 절연성 밀착층(13)의 상면은 CMP에 의해서 평탄화된다.
그 후, 도 20의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(11a) 및 절연성 밀착층(13) 위에 제1 도전층(14b)으로서 예를 들어 두께 30nm의 IrO2층(14x), 두께 30nm의 PtO층(14y), 및 두께 50nm의 Pt층(14z)을 스퍼터법에 의해 차례로 형성한다.
또한, 제1 도전층(14b)을 형성하기 전 또는 후에 예를 들어 막박리 방지를 위해서 절연성 밀착층(13)을 어닐링한다. 어닐링 방법으로서, 예를 들어 아르곤 분위기 속에서 750℃, 60초의 RTA를 채용한다.
계속해서, 제1 도전층(14b) 위에 강유전체층(15)으로서 예를 들어 두께 200nm의 PZT층을 제2 실시예와 동일한 방법에 의해서 형성한다. 그리고, 산소 함유 분위기 속에서 강유전체층(15)을 어닐링에 의해 결정화한다. 그 어닐링으로서, 예를 들어 Ar과 O2의 혼합 가스 분위기 속에서 기판 온도 600℃, 시간 90초의 조건을 제1 단계, 산소 분위기 속에서 기판 온도 750℃, 시간 60초의 조건을 제2 단계로 하는 2단계의 RTA 처리를 채용한다.
다음에, 강유전체층(15) 위에 제2 도전층(16)으로서 예를 들어 두께 200nm의 IrO2층을 스퍼터법에 의해 형성한다.
계속해서, 제2 도전층(16) 위에 제2 실시예와 동일한 구조의 하드 마스크(17)를 형성한다. 하드 마스크(17)는 제2, 제3 도전성 플러그(10b, 10c)의 상측에서 산소 배리어 메탈층(11a)과 거의 동일한 평면 형상으로 포토리소그래피법에 의해 패터닝된다. 하드 마스크(17)는 예를 들어 질화티탄과 산화 실리콘의 2층 구조로 한다.
계속해서, 제2 실시예와 마찬가지로 하드 마스크(17)로 덮히지 않은 영역의 제2 도전층(16), 강유전체층(15), 제1 도전층(14b)을 순차적으로 에칭한다. 그 후에 하드 마스크(17)는 제거된다.
이상에 의해 도 21의 (a)에 도시한 바와 같이, 제1 층간 절연층(8) 위에는 캐패시터(Q)가 형성된다. 캐패시터(Q)의 하부 전극(14a)은 제1 도전층(14b) 및 산소 배리어 메탈층(11a)에 의해서 구성된다. 또한, 캐패시터(Q)의 유전체층(15a)은 강유전체층(15)으로 구성되고, 그리고 캐패시터(Q)의 상부 전극(16a)은 제2 도전층(16)으로 구성된다.
캐패시터(Q)는 1개의 웰(1a)의 상측에 2개 배치되고, 이들의 하부 전극(14a)은 각각 제2 또는 제3 도전성 플러그(10b, 10c)를 거쳐서 제2 또는 제3 n형 불순물확산 영역(5b, 5c)에 전기적으로 접속된다.
또한, 에칭되는 제1 도전층(14b)의 막두께가 제1 실시예의 제1 도전층(14)에 비해 얇으므로, 하드 마스크(17)도 제1 실시예보다도 얇게 할 수 있다.
다음에, 에칭에 의한 강유전체층(15)의 손상을 회복하기 위해서 회복 어닐링을 행한다. 이 경우의 회복 어닐링은, 예를 들어 기판 온도 650℃, 60분간의 조건으로 산소를 함유하는 노 내에서 행해진다.
이와 같이 강유전체층(15)의 패터닝 직후에 회복 어닐링 등의 열처리를 실시하는 경우, 하부 전극(14a) 바로 아래의 제2, 제3 도전성 플러그(10b, 10c)의 내열성과 하부 전극(14a) 바로 아래에 위치하지 않은 제1 도전성 플러그(10a)의 내산화성은 각각 산소 배리어 메탈층(11a)의 산소 투과성에 의해 결정된다.
상기한 바와 같은 열 프로세스는 캐패시터(Q)를 형성할 때에는 필요한 것이지만, 텅스텐으로 이루어지는 제1 내지 제3 도전성 플러그(10a 내지 10c)의 각각의 위와 이들의 주변에 산소 배리어 메탈층(11a)으로서 예를 들어 400nm의 이리듐층이 존재하면, 산소 어닐링에 의해서 제1 내지 제3 도전성 플러그(10a 내지 10c)에 이상 산화가 발생하지 않는다.
다음에, 도 21의 (b)에 도시한 바와 같이, 캐패시터(Q) 및 절연성 밀착층(13) 위에 캐패시터 보호층(18)으로서 두께 50nm의 알루미나를 스퍼터법에 의해 형성한다. 이 캐패시터 보호층(18)은 프로세스 손상으로부터 캐패시터(Q)를 보호하는 것이며, 알루미나 이외에 PZT로 구성해도 된다. 계속해서, 650℃에서 60분간의 조건으로 캐패시터(Q)를 노 내의 산소 분위기 속에서 어닐링한다.
그 후, 도 22에 도시한 바와 같이, 제4 도전성 플러그(21), 도전성 패드(24a), 1층째 배선(24b, 24c), 제3 층간 절연층(25), 제5 도전성 플러그(26), 비트선(27) 등을 형성한다.
또한, 제4 도전성 플러그(21)는 제1 n형 불순물 확산 영역(5a)의 상측이며, 제2 층간 절연층(19) 및 캐패시터 보호층(18)에 형성되어 섬 형상의 산소 배리어 메탈층(11a)에 접속된다. 따라서, 비트선(27)은 제5 도전성 플러그(26), 도전성 패드(24a), 제4 도전성 플러그(21), 산소 배리어 메탈층(11a) 및 제1 도전성 플러그(10a)를 거쳐서 제1 n형 불순물 확산 영역(5a)에 전기적으로 접속된다.
상기한 바와 같이 본 실시예에서는 제1 내지 제3 도전성 플러그(10a 내지 10c) 위에 섬 형상의 산소 배리어 메탈층(11a)을 형성하고, 또 산소 배리어 메탈층(11a) 및 제1 층간 절연층(8) 위에 절연성 밀착층(13)을 형성하고, 그 후 절연성 밀착층(13)을 CMP법에 의해 연마하여 산소 배리어 메탈층(11a)을 노출시키고, 또한 그 후에 제2, 제3 도전성 플러그(10b, 10c)를 덮는 산소 배리어 메탈층(11a) 위에 하부 전극(14a)의 상부를 형성하도록 하고 있다. 여기서, 본 실시예에서도 제2 실시예와 마찬가지로 이리듐층을 산소 배리어 메탈층으로서 형성하고 있다.
따라서, 본 실시예에서는 산소 배리어 메탈층(11a)을 제2, 제3 도전성 플러그(10b, 10c)의 이상 산화를 방지하는 막으로서 기능시킬 뿐만 아니라 하부 전극(14a)의 일부로서 사용하고 있으므로, 제1 실시예에 비해 캐패시터(Q)의 성막 공정과 패터닝의 공정을 경감할 수 있다는 장점이 있다.
또한, 산소 배리어 메탈층(11a)은 비트선이 전기적으로 접속되는 제1 도전성플러그(10a)를 덮도록 섬 형상으로 남겨두고 있으므로, 제1, 제2 실시예에 제시한 산화 방지 절연층을 형성하는 공정을 생략할 수 있다.
따라서, 강유전체층(15)의 결정화 어닐링, 캐패시터(Q)를 형성한 후의 회복 어닐링을 행할 때는 제1 내지 제3 도전성 플러그(10a 내지 10c)는 산소 배리어 메탈층(11a)에 의해서 이상 산화가 방지된다.
그리고, 산소 배리어 메탈층(11a) 및 절연성 밀착층(13)의 상면은 CMP에 의해 평탄해지므로, 산소 배리어 메탈층(11a) 및 절연성 밀착층(13) 위에 형성되는 제1 도전층(14a)은 산소 배리어 메탈층(11a)의 주변에서도 평탄해지며, 제1 도전층(14a) 위에 형성되는 강유전체층(15)의 결정의 열화가 방지된다.
또한, 비트선 컨택트를 위해서 제1 층간 절연층(8)과 제2 층간 절연층(19)에는 상하로 각각 도전성 플러그(10a, 21)가 형성되므로, FeRAM 상품의 수율을 높일뿐만 아니라 기존 장치를 사용할 수 있으며, 개발비 및 공정 비용의 삭감을 실현할 수 있다는 장점이 있다.
또한, 산소 배리어 메탈층(11a)은 캐패시터(Q)의 하부 전극(14a)을 구성하고 있는데, 제1 실시예와 같이 캐패시터(Q)의 하부 전극(14a)보다도 좁게 섬 형상으로 형성해도 된다. 이 경우, 제2, 제3 도전성 플러그(10b, 10c)의 상측에 있어서, 제1 실시예에서 이용한 4층 구조의 제1 도전층(14)을 산소 배리어 메탈층(11a) 및 절연성 밀착층(13) 위에 형성하고, 그리고 제1 도전층(14)을 패터닝하여 하부 전극(14a)으로 해도 된다.
또한, 도 23에 도시한 바와 같이, 캐패시터(Q)의 하부 전극(14a)에 있어서산소 배리어 메탈층(11a)과 IrO2층(14x) 사이에 제3 실시예와 마찬가지로 도전성 밀착층(35)을 형성함으로써 하부 전극(14a) 내의 막박리가 방지된다. 이 경우, 제1 도전성 플러그(10a)를 덮는 섬 형상의 산소 배리어 메탈층(11a) 위에서는 도전성 밀착층(35)은 에칭에 의해 제거된다.
(제5 실시예)
상기한 실시예에서는 제1 내지 제3 도전성 플러그(10a 내지 10c)의 형성시에 CMP 처리에 의해 제1 층간 절연층(8) 위로부터 글루층(9a) 및 텅스텐층(9b)을 제거하고 있는데, CMP 처리시에 컨택트 홀(8a 내지 8c) 주위에 부식이나 리세스가 발생할 우려가 있다. 이 경우의 CMP 처리의 대상은 글루층(9a) 및 텅스텐층(9b)이므로, 컨택트 홀(8a 내지 8c) 주위에서의 부식이나 리세스의 발생에 의해 제1 내지 제3 도전성 플러그(10a 내지 10c)의 상면이 지나치게 연마되어, 제1 내지 제3 도전성 플러그(10a 내지 10c) 및 그 주변 영역에 오목부가 형성될 우려가 있다. 이 오목부가 형성된 상태에서 제2, 제3 도전성 플러그(10b, 10c) 위에 형성되는 산소 배리어 메탈층(11, 11a)의 상면에도 약간이지만 오목부가 발생할 우려가 있다.
상기한 실시예에 있어서, 산소 배리어 메탈층(11, 11a)은 절연성 밀착층(13)을 CMP에 의해 연마하는 공정에서 평탄화되지만, 그래도 아직 불충분한 경우도 있다.
산소 배리어 메탈층(11, 11a)에 오목부가 존재하면, 그 오목부가 하부 전극(14a), 강유전체층(15a) 및 상부 전극(16a)에 영향을 미쳐 열화시켜 캐패시터의 분극 특성을 나쁘게 할 우려가 있다.
그래서, 본 실시예에서는 산소 배리어 메탈층을 보다 평탄화할 수 있는 구조와 그 형성 방법에 대하여 설명한다.
도 24 내지 도 28은 본 발명의 제5 실시예의 반도체 장치의 제조 공정을 도시한 단면도이다.
우선, 도 24의 (a)에 도시한 바와 같이, 제1 실시예에 제시한 공정에 따라서 실리콘 기판(1)에 MOS 트랜지스터(T1, T2)를 형성하고, 또 커버층(7), 제1 층간 절연층(8), 제1 내지 제3 도전성 플러그(10a 내지 10c)를 형성한다.
그 후, 도 24의 (b)에 도시한 바와 같이, 제1 내지 제3 도전성 플러그(10a 내지 10c) 위와 제1 층간 절연층(8) 위에 도전성의 산소 배리어 메탈층(31)을 스퍼터법에 의해 형성한다.
본 실시예에서는 산소 배리어 메탈층(31)은 하측 메탈층(31a)과 상측 메탈층(31b)의 2층 구조를 갖고, 상측 메탈층(31b)으로서는 CMP에 의해 평탄화가 용이한 도전성 재료를 선택한다. 예를 들어, 산소 배리어 메탈층(31)으로서 이리듐(Ir)으로 이루어지는 하측층(31a)과 산화이리듐(IrO2)으로 이루어지는 상측층(31b)을 형성한다. 이리듐층은 이리듐 타깃을 이용하여 아르곤 분위기 속에서 스퍼터법에 의해 형성된다. 또한, 산화이리듐층은 이리듐 타깃을 이용하여 아르곤 및 산소를 함유하는 분위기 속에서 스퍼터법에 의해 형성된다. 여기서, 아르곤 가스가 80, 산소 가스가 20의 비율로 도입된다.
산소 배리어 메탈층(31)은 제2, 제3 도전성 플러그(10b, 10c)의 이상 산화를 방지하기 위해서 충분한 두께로 형성된다. 예를 들어, 산소 함유 분위기 속에서 550℃의 기판 온도로 어닐링할 때 제2, 제3 도전성 플러그(10b, 10c)의 이상 산화를 방지하기 위해서, 예를 들어 Ir의 하측층(31a)을 200nm의 두께로 형성하고, IrO2의 상측층(31b)을 200nm의 두께로 형성한다.
또한, 본 실시예에서는 산소 배리어 메탈은 산화 금속을 포함하는 개념이다.
다음에, 도 25의 (a)에 도시한 바와 같이, 마스크(도시 생략)를 이용하여 산소 배리어 메탈층(31)을 에칭함으로써, 산소 배리어 메탈층(31)을 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변에 남겨둔다. 또한, 마스크는 하드 마스크를 이용하는 것이 바람직하지만, 레지스트 마스크라도 괜찮다.
이 산소 배리어 메탈층(31)의 패터닝에 의해 제1 도전성 플러그(10a)가 노출된다.
그 후, 도 25의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(31) 및 제1 층간 절연층(8) 위에 산화 방지 절연층(12)으로서 SiON층 또는 Si3N4층을 CVD법에 의해 예를 들어 100nm 두께로 형성한다. 계속해서, 산화 방지 절연층(12) 위에 절연성 밀착층(13)으로서 예를 들어 TEOS를 이용하는 CVD법에 의해 예를 들어 두께 300nm의 SiO2층을 형성한다.
그리고, 도 26의 (a)에 도시한 바와 같이, CMP에 의해 절연성 밀착층(13)과 산화 방지 절연층(12)을 연마함으로써 산소 배리어 메탈층(31)의 상측층(31b)의 상면을 노출시킨다. 또한, CMP 처리를 진행시킴으로써 상측층(31b)을 약 100nm까지 깎아 들어간다.
이에 의해, 산소 배리어 메탈층(31), 절연성 밀착층(13) 및 산화 방지 절연층(12)의 연속된 상면은 CMP에 의해서 평탄화된다. 이 경우, 산화 실리콘, 질화 실리콘, 질화 산화 실리콘을 대상으로 한 CMP용 슬러리로서, 예를 들어 CABOT사의 SS-25에 물을 첨가한 슬러리를 이용한다. 이에 따르면, 상측층(31b)을 구성하는 IrO2층은 Ir층에 비해 평탄화가 용이하며, 희생층으로서 이용된다.
그 후, 도 26의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(31)의 상측층(31b)과 산화 방지 절연층(12)과 절연성 밀착층(13) 위에 제1 도전층(14)으로서 예를 들어 두께 200nm의 Ir층(14w), 두께 30nm의 IrO2층(14x), 두께 30nm의 PtO층(14y), 및 두께 50nm의 Pt층(14z)을 스퍼터법에 의해 차례로 형성한다.
또한, 제1 도전층(14)을 형성하기 전 또는 후에 예를 들어 막박리 방지를 위해서 절연성 밀착층(13)을 어닐링한다. 어닐링 방법으로서, 예를 들어 아르곤 분위기 속에서 750℃, 60초의 RTA를 채용한다.
계속해서, 제1 도전층(14) 위에 강유전체층(15)으로서 예를 들어 두께 200nm의 PZT층을 스퍼터법에 의해 형성한다. 강유전체층(15)의 형성 방법으로는 이외에 MOD법, MOCVD법, 졸·겔법 등이 있다. 또한, 강유전체층(15)의 재료로서는 PZT 이외에 PLCSZT, PLZT와 같은 다른 PZT계 재료나, SrBi2Ta2O9, SrBi2(Ta, Nb)2O9등의 Bi 층상 구조 화합물 재료, 그 밖의 금속 산화물 강유전체를 채용해도 된다.
계속해서, 산소 함유 분위기 속에서 강유전체층(15)을 어닐링에 의해 결정화한다. 그 어닐링으로서, 예를 들어 Ar과 O2의 혼합 가스 분위기 속에서 기판 온도 600℃, 시간 90초의 조건을 제1 단계, 산소 분위기 속에서 기판 온도 750℃, 시간 60초의 조건을 제2 단계로 하는 2단계의 RTA 처리를 채용한다.
그리고, 강유전체층(15) 위에 제2 도전층(16)으로서 예를 들어 두께 200nm의 IrO2층을 스퍼터법에 의해 형성한다.
다음에, 제2 도전층(16) 위에 하드 마스크(17)로서 TiN층과 SiO2층을 차례로 형성한다. TiN층은 스퍼터법에 의해 형성되고, 또 SiO2층은 TEOS를 이용하는 CVD법에 의해 형성된다. 하드 마스크(17)는 제2, 제3 도전성 플러그(10b, 10c)의 상측에서 캐패시터의 평면 형상으로 포토리소그래피법에 의해 패터닝된다.
계속해서, 하드 마스크(17)로 덮히지 않은 영역의 제2 도전층(16), 강유전체층(15), 제1 도전층(14)을 순차적으로 에칭한다. 이 경우, 강유전체층(15)은 할로겐 원소를 함유하는 분위기 속에서 스퍼터 반응에 의해 에칭된다. 또한, 그 에칭에 의해 절연성 밀착층(13)이 에칭되어도, 산화 방지 절연층(12)은 에칭 스토퍼로서 기능하므로, 제1 도전성 플러그가 노출되는 일은 없다.
이상에 의해 도 27의 (a)에 도시한 바와 같이, 제1 층간 절연층(8) 위에는 캐패시터(Q)가 형성된다. 캐패시터(Q)의 하부 전극(14a)은 제1 도전층(14)에 의해서 구성된다. 또한, 캐패시터(Q)의 유전체층(15a)은 강유전체층(15)으로 구성되고, 그리고 캐패시터(Q)의 상부 전극(16a)은 제2 도전층(16)으로 구성된다.
캐패시터(Q)는 1개의 웰(1a)의 상측에 2개 배치되고, 이들의 하부 전극(14a)은 각각 제2 또는 제3 도전성 플러그(10b, 10c)를 거쳐서 제2 또는 제3 n형 불순물 확산 영역(5b, 5c)에 전기적으로 접속된다.
하드 마스크(17)는 캐패시터(Q)의 패턴 형성 후에 제거된다.
다음에, 에칭에 의한 강유전체층(15)의 손상을 회복하기 위해서 회복 어닐링을 행한다. 이 경우의 회복 어닐링은, 예를 들어 기판 온도 650℃, 60분간의 조건으로 산소를 함유하는 노 내에서 행해진다.
이와 같이 강유전체층(15)의 패터닝 직후에 회복 어닐링 등의 열처리를 실시하는 경우, 하부 전극(14a) 바로 아래의 제2, 제3 도전성 플러그(10b, 10c)의 내열성은 산소 배리어 메탈층(31)의 산소 투과성에 의해 결정되고, 또 하부 전극(14a) 바로 아래에 위치하지 않은 제1 도전성 플러그(10a)의 내산화성은 절연성 밀착층(13)과 산화 방지 절연층(12)의 산소 투과성에 의해 결정된다.
상기한 바와 같은 열 프로세스는 캐패시터(Q)를 형성할 때에는 필요한 것이지만, 절연성 밀착층(13)으로서 질화 실리콘층을 이용한 경우에 두께가 70nm이면 텅스텐으로 이루어진 제1 도전성 플러그(10a)는 이상 산화되지 않는다.
또한, 텅스텐으로 이루어지는 제2, 제3 도전성 플러그(10b, 10c) 위에 두께 400nm의 이리듐층이 존재하면, 산소 어닐링에 의해서 제2, 제3 도전성 플러그(10b, 10c)는 이상 산화되지 않는다.
본 실시예에서는 강유전체층(15)의 하측에서 이리듐층의 합계가 400nm되고,또 IrO2층은 100nm 정도 남아 있는데, 양 쪽 모두 산소 투과를 방지하므로, 도전성 플러그(10b, 10c)의 이상 산화가 발생하지 않는다.
다음에, 도 27의 (b)에 도시한 바와 같이, 캐패시터(Q), 산화 방지 절연층(12) 및 절연성 밀착층(13) 위에 캐패시터 보호층(18)으로서 두께 50nm의 알루미나를 스퍼터법에 의해 형성한다. 이 캐패시터 보호층(18)은 프로세스 손상으로부터 캐패시터(Q)를 보호하는 것이며, 알루미나 이외에 PZT로 구성해도 된다. 계속해서, 650℃에서 60분간의 조건으로 캐패시터(Q)를 산소 분위기 내에서 어닐링한다.
그 후, 도 28에 도시한 바와 같이, 제1 실시예에 제시한 공정에 따라서 제4 도전성 플러그(21), 도전성 패드(24a), 1층째 배선(24b, 24c), 제3 층간 절연층(25), 제5 도전성 플러그(26), 비트선(27) 등을 형성한다.
상기한 바와 같이 본 실시예에서는 제2, 제3 도전성 플러그(10b, 10c) 위에 2층 구조의 산소 배리어 메탈층(31)을 섬 형상으로 남기고, 또 산소 배리어 메탈층(31)과 제1 층간 절연층(8) 위에 산화 방지층(12)과 절연성 밀착층(13)을 형성하고, 그 후 산화 방지층(12)과 절연성 밀착층(13)을 CMP 처리하여 산소 배리어 메탈층(31)의 상부를 노출시키며, 또한 CMP를 진행시켜 산소 배리어 메탈층(31)의 상측층(31b)을 얇게 하고 있다.
산소 배리어 메탈층(31)의 상측층(31b)은 Ir층에 비해 CMP에 의한 평탄화가 용이하므로, 제2, 제3 도전성 플러그(10b, 10c) 및 그 주변에 생기는 오목부에 의한 상측층(31b)의 상면에 생기는 오목부를 없애는 것이 용이하다.
따라서, 그 위에 형성되는 제1 도전층(14)과 강유전체층(15)의 막을 평탄하게 형성할 수 있으므로, 요철에 기인하는 강유전체층(15)의 막질의 열화가 방지된다. 따라서, 제1 도전층(14), 강유전체층(15) 및 제2 도전층(16)의 패터닝에 의해서 형성되는 캐패시터(Q)의 특성이 양호하게 된다.
또한, 캐패시터(Q)를 구성하는 하부 전극(14a)의 하측에서는 제2, 제3 도전성 플러그(10b, 10c)가 산소 배리어 메탈층(31)에 의해 덮혀지고, 또한 비트선(27)에 접속되는 제1 도전성 플러그(10a) 및 제1 층간 절연층(8)이 산화 방지 절연층(12)에 의해 덮혀져 있다. 이에 의해, 강유전체층(15)의 결정화 어닐링이나 회복 어닐링을 행할 때, 제1 도전성 플러그(10a)는 산화 방지 절연층(12)에 의해 이상 산화가 저지되고, 또한 제2, 제3 도전성 플러그(10b, 10c)는 산소 배리어 메탈층(31)에 의해서 이상 산화가 저지된다. 또한, 산화 방지 절연층(12)은 제4 컨택트 홀(19a)이 형성될 때까지 제1 도전성 플러그(10a)를 덮고 있으므로, 캐패시터(Q)의 형성이나 그 후의 공정에서의 어닐링에 의해서 제1 도전성 플러그(10a)가 산화되는 일은 없다.
그리고, 패터닝된 산소 배리어 메탈층(31)의 측면이 산화 방지 절연층(12)에 의해서 덮혀져 있으므로, 산소 배리어 메탈층(31)의 크기를 제2, 제3 도전성 플러그(10b, 10c)와 거의 동일하게 형성했다고 해도, 측방으로부터의 산소의 침입이 방지되어 제2, 제3 도전성 플러그(10b, 10c)의 이상 산화가 발생하지 않게 된다.
또한, 본 실시예에서는 제1 n형 불순물 확산 영역(5a)과 컨택트 패드(24a)사이에서는 2개의 도전성 플러그(21, 10a)를 거쳐서 접속하여 via-to-via 컨택트를 형성하고 있다. 이에 의해, FeRAM 상품의 수율을 높일뿐만 아니라 기존 장치를 사용할 수 있으며, 개발비 및 공정 비용의 삭감을 실현할 수 있다는 장점이 있다.
또한, 상기한 구조의 산소 배리어 메탈층(31)을 제2, 제3 실시예의 산소 배리어 메탈층(11a)과 같이 캐패시터(Q)의 하부 전극(14a)과 동일한 크기의 평면 형상으로 형성하여 하부 전극의 일부를 구성하도록 해도 된다. 또한, 상기한 구조의 산소 배리어 메탈층(31)을 제4 실시예의 산소 배리어 메탈층(11a)과 같이 제1 도전성 플러그(10a) 위에 섬 형상으로 남겨두어도 괜찮다.
(제6 실시예)
제1 내지 제5 실시예에 있어서, 제2, 제3 도전성 플러그(10b, 10c)의 산화를 방지하기 위해서, 이들 도전성 플러그(10b, 10c) 위에 산소 배리어 메탈층(11, 11a)으로서 이리듐층을 형성하고 있다.
이리듐층은 도전성 플러그(10b, 10c)의 주변에 있어서, TEOS를 이용하여 형성된 제1 층간 절연층(8) 위에도 형성되어 있다.
그런데, 1장의 실리콘 웨이퍼에는 복수의 반도체 장치가 스크라이브(scribe) 영역을 거쳐서 형성된다. 이 스크라이브 영역에는 도 29에 도시한 바와 같은 위치 맞춤 마크(40)가 복수 형성된다. 제1 실시예에 제시한 공정에 따라서 캐패시터(Q)를 형성한 후의 위치 맞춤 마크(40)를 확인한 결과, 일부 위치 맞춤 마크(40)에 팽창이 발생한 흔적(41)이 보였다. 또한, 도 29에 도시한 위치 맞춤 마크(40)는 캐패시터(Q)를 구성하는 복수의 층으로 구성되어 있다.
그래서, 팽창이 발생했다고 생각되는 위치 맞춤 마크(40)의 단면을 SEM에 의해 관찰한 결과, 도 30에 도시한 바와 같이 이리듐으로 이루어지는 산소 배리어 메탈층(11)과 제1 층간 절연층(8) 사이에 간극이 형성되어 있었다.
따라서, 반도체 장치의 메모리 셀 영역에 있어서는 산소 배리어 메탈층(11)과 제1 층간 절연층(8) 사이의 밀착을 더욱 강하게 할 필요가 있다. 또한, 도전성 플러그(10b, 10c)와 산소 배리어 메탈층(11)의 밀착은 양호하다.
그래서, 본 실시예에서는 산소 배리어 메탈층(11)과 제1 층간 절연층(8)의 밀착성을 향상시키기 위한 구조와 그 형성 공정을 설명한다.
도 31 내지 도 35는 본 발명의 제6 실시예의 반도체 장치의 제조 공정을 도시한 단면도이다.
우선, 도 31의 (a)에 도시한 바와 같이, 제1 실시예에 제시한 공정에 따라서 실리콘 기판(1)에 MOS 트랜지스터(T1, T2)를 형성하고, 또 커버층(7), 제1 층간 절연층(8), 제1 내지 제3 도전성 플러그(10a 내지 10c)를 형성한다. 또한, 제1 층간 절연층(8)은 예를 들어 소스 가스로서 TEOS를 이용하여 형성된 산화 실리콘층이다.
그 후, 도 31의 (b)에 도시한 바와 같이, 제1 내지 제3 도전성 플러그(10a 내지 10c) 위와 제1 층간 절연층(8) 위에 5nm 이상 20nm 이하, 예를 들어 10nm 두께의 티탄(Ti)층을 도전성 밀착층(37)으로서 스퍼터법에 의해 형성한다. 또한, 도전성 밀착층(37)으로서 질화 티탄(TiN)층의 단층 구조, 또는 TiN 상측층과 Ti 하측층의 2층 구조를 채용해도 된다.
그리고, 도전성 밀착층(37) 위에 도전성의 산소 배리어 메탈층(11)으로서 이리듐층을 스퍼터법에 의해 형성한다. 산소 배리어 메탈층(11)은 제1 실시예에서 설명한 바와 같이, 제2, 제3 도전성 플러그(10b, 10c)의 이상 산화를 방지하기 위해서 충분한 두께로 형성된다.
다음에, 도 32의 (a)에 도시한 바와 같이, 제1 실시예와 동일한 마스크(도시 생략)를 이용하여 산소 배리어 메탈층(11)과 도전성 밀착층(37)을 에칭함으로써, 산소 배리어 메탈층(11)과 도전성 밀착층(37)을 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변에 섬 형상으로 남겨둔다. 이에 의해, 제1 도전성 플러그(10a)는 노출된다. 그 후, 마스크는 제거된다.
다음에, 도 32의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(11), 도전성 밀착층(37) 및 제1 층간 절연층(8) 위에 산화 방지 절연층(12)으로서 SiON층 또는 Si3N4층을 CVD법에 의해 예를 들어 100nm 두께로 형성한다. 계속해서, 산화 방지 절연층(12) 위에 절연성 밀착층(13)을 형성한다. 절연성 밀착층(13)으로서, 예를 들어 TEOS를 이용하는 CVD법에 의해 100nm 두께의 SiO2층을 형성한다.
다음에, 도 33의 (a)에 도시한 바와 같이, 산소 배리어 메탈층(11)을 스토퍼층으로 하고, 절연성 밀착층(13)과 산화 방지 절연층(12)을 CMP에 의해 연마하여 산소 배리어 메탈층(11)의 상면을 노출시킨다. 이 상태에서 도전성 밀착층(37)은 산소 배리어 메탈층(11)과 산화 방지 절연층(12)에 의해서 덮혀져 있으므로, 산화가 방지된다.
다음에, 도 33의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(11), 산화 방지 절연층(12) 및 절연성 밀착층(13) 위에 제1 도전층(14)을 형성한다. 제1 도전층(14)으로서, 예를 들어 제1 실시예에 제시한 바와 같이 Ir층(14w), IrO2층(14x), PtO층(14y), 및 Pt층(14z)을 스퍼터법에 의해 차례로 형성한다. 또한, 제1 도전층(14)을 형성하기 전 또는 후에 예를 들어 막박리 방지를 위해서 절연성 밀착층(13)을 어닐링한다.
계속해서, 제1 도전층(14) 위에 제1 실시예에 제시한 바와 같이 강유전체층(15)을 형성한다. 그리고, 제1 실시예에 제시한 바와 동일한 조건으로 산소 함유 분위기 속에서 강유전체층(15)을 2단계의 어닐링에 의해 결정화한다.
또한, 강유전체층(15) 위에 제1 실시예와 마찬가지로 제2 도전층(16)을 스퍼터법에 의해 형성한다.
그 후, 제2 도전층(16) 위에 캐패시터 평면 형상의 하드 마스크(17)를 형성한다.
다음에, 하드 마스크(17)로 덮히지 않은 영역의 제2 도전층(16), 강유전체층(15), 제1 도전층(14)을 순차적으로 에칭함으로써, 산소 배리어 메탈층(11), 절연성 밀착층(13) 및 산화 방지 절연층(12) 위에 캐패시터(Q)를 형성한다. 하드 마스크(17)는 캐패시터(Q)의 패턴 형성 후에 제거된다.
캐패시터(Q)는 도 34의 (a)에 도시한 바와 같이, 제1 도전층(14)으로 이루어지는 하부 전극(14a)과, 강유전체층(15)으로 이루어지는 유전체층(15a)과, 제2 도전층(16)으로 이루어지는 상부 전극(16a)으로 구성된다. 계속해서, 에칭에 의한 강유전체층(15)의 손상을 회복하기 위해서 회복 어닐링을 행한다.
이와 같이 강유전체층(15)의 패터닝 직후에 회복 어닐링 등의 열처리를 실시하는 경우, 하부 전극(14a) 바로 아래의 제2, 제3 도전성 플러그(10b, 10c)의 내열성은 산소 배리어 메탈층(11)의 산소 투과성에 의해 결정되고, 또 하부 전극(14a) 바로 아래에 위치하지 않는 제1 도전성 플러그(10a)의 내산화성은 절연성 밀착층(13)과 산화 방지 절연층(12)의 산소 투과성에 의해 결정된다.
이상과 같은 산소 분위기에서의 어닐링 처리에 있어서, 산화 방지 절연층(12) 및 산소 배리어 메탈층(11)에 의해서 덮힌 도전성 밀착층(37)은 산화되지 않고, 그 저항의 상승은 억제된다. 또한, 제1 도전성 플러그(10a)는 산화 방지 절연층(12)에 의해서 산화가 방지되어 있다. 그리고, 산소 배리어 메탈층(11)과 제1 도전층(14)을 구성하는 이리듐에 의해서 제2, 제3 도전성 플러그(10b, 10c)의 이상 산화가 방지된다.
다음에, 도 34의 (b)에 도시한 바와 같이, 캐패시터 보호층(18)을 캐패시터(Q) 및 절연성 밀착층(13) 위에 형성한다. 계속해서, 캐패시터(Q)를 산소 분위기 내에서 어닐링한다. 그 후, 플라즈마 CVD법에 의해 제2 층간 절연층(19)을 캐패시터 보호층(18) 위에 형성한다. 그리고, 제2 층간 절연층(19)의 상면을 CMP법에 의해 평탄화한다.
그 후, 도 35에 도시한 바와 같이, 제1 실시예와 동일한 공정에 의해서 캐패시터 보호층(18), 제2 층간 절연층(19), 제4 도전성 플러그(21), 도전성패드(24a), 1층째 배선(24b, 24c), 제3 층간 절연층(25), 제5 도전성 플러그(26), 비트선(27) 등을 형성한다. 또한, 도 35에 있어서 도 10과 동일한 부호는 동일한 구성부재를 나타낸다.
상기한 바와 같이 본 실시예에 따르면, 도전성 밀착층(37)은 산소 배리어 메탈층(11)과 제1 층간 절연층(8) 양 쪽에 대하여 양호하게 밀착하는 재료로 형성되어 있으므로, 섬 형상의 산소 배리어 메탈층(11)의 하측에 간극이 발생하지 않는다. 섬 형상의 산소 배리어 메탈층(11)의 하측에 간극이 발생하면, 그 간극을 통해서 제2, 제3 도전성 플러그(10b, 10c)를 산화시킬 우려가 있다.
또한, 도전성 밀착층(37)으로서 Ti층을 채용함으로써 산소 배리어 메탈층(11)의 (111) 면의 배향 강도가 높아지므로, 산소 배리어 메탈층(11) 위에 형성되는 제1 도전층의 (111) 면의 배향 강도도 높아지며, 그 위의 강유전체층(15)의 결정성도 향상된다.
또한, 실리콘 기판(웨이퍼)(1)의 스크라이브 라인 위에 형성되는 위치 맞춤 마크를 보아도 팽창의 흔적이 발생하지 않았고, 위치 맞춤 마크를 구성하는 이리듐층의 하측에 간극도 보이지 않았다.
그런데, 제5 실시예에 있어서, Ir 하측층(31a)과 IrO2상측층(31b)의 2층 구조로 구성한 산소 배리어 메탈층(31)을 제2, 제3 도전성 플러그(10b, 10c) 및 그 주변 위에 섬 형상으로 형성하는 경우에도, 산소 배리어 메탈층(31)과 제1 층간 절연층(8) 사이에 상기한 도전성 밀착층(37)을 형성해도 된다.
즉, 도 36에 도시한 바와 같이, 제2, 제3 도전성 플러그(10b, 10c) 및 이들의 주변 상에 섬 형상의 도전성 밀착층(37)을 거쳐서 섬 형상의 산소 배리어 메탈층(31)을 형성해도 된다. 이에 의해, 제2, 제3 도전성 플러그(10b, 10c) 위의 산소 배리어 메탈층(31)의 박리가 방지된다. 이 경우에도 산소 배리어 메탈층(31) 아래의 도전성 밀착층(37)은 산소 배리어 메탈층(31) 및 산화 방지 절연층(12)에 의해서 덮혀지므로, 캐패시터 형성을 위한 어닐링시에 산화가 방지된다.
(제7 실시예)
제2 실시예에 제시한 바와 같이, 섬 형상의 산소 배리어 메탈층(11a)을 캐패시터 하부 전극(14a)의 크기로 하는 경우에는 도전성 플러그(10b, 10c)를 구성하는 텅스텐의 산화를 방지하기 위해서 형성되는 산소 배리어 메탈층(11a)과 제1 층간 절연층(8)의 밀착성을 보다 향상시킬 필요가 있다.
도 37 내지 도 40은 본 발명의 제7 실시예에 관한 반도체 장치의 제조 공정을 도시한 단면도이다.
도 37의 (a)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제1 실시예에 제시한 공정에 따라서 실리콘 기판(1)에 MOS 트랜지스터(T1, T2)를 형성하고, 또 커버층(7), 제1 층간 절연층(8), 제1 내지 제3 도전성 플러그(10a 내지 10c)를 형성한다.
그 후, 제1 내지 제3 도전성 플러그(10a 내지 10c) 위와 제1 층간 절연층(8) 위에 티탄(Ti)층을 도전성 밀착층(37)으로서 스퍼터법에 의해 형성한다. 티탄층의막두께는 산화되어도 도전성을 확보할 수 있는 두께가 바람직하며, 5nm 이상 20nm 이하, 예를 들어 10nm 두께로 한다. 도전성 밀착층(37)으로서 TiN층의 단층 구조, 또는 TiN 상측층과 Ti 하측층의 2층 구조를 채용해도 된다.
그리고, 도전성 밀착층(37) 위에 도전성의 산소 배리어 메탈층(11a)으로서 이리듐층을 스퍼터법에 의해 400nm 두께로 형성한다. 이 산소 배리어 메탈층(11a)은 후술하는 바와 같이 캐패시터(Q)의 하부 전극의 일부를 구성한다.
계속해서, 산소 배리어 메탈층(11a) 중 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변 영역에 마스크(M2)로서 질화 티탄, 산화 실리콘 등의 하드 마스크를 형성한다. 마스크(M2)의 평면 형상은 후술하는 캐패시터의 하부 전극의 형상으로 한다.
다음에, 도 37의 (b)에 도시한 바와 같이, 마스크(M2)로 덮히지 않은 영역의 산소 배리어 메탈층(11a) 및 도전성 밀착층(37)을 에칭함으로써, 산소 배리어 메탈층(11a) 및 도전성 밀착층(37)을 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변에 캐패시터의 크기로 남겨둔다. 여기서, 제1 도전성 플러그(10a)는 노출된다. 이어서, 마스크(M2)는 제거된다.
그 후, 도 38의 (a)에 도시한 바와 같이, 산소 배리어 메탈층(11a), 도전성 밀착층(37), 제1 도전성 플러그(10a) 및 제1 층간 절연층(8) 위에 제2 실시예와 동일한 조건으로 산화 방지 절연층(12)과 절연성 밀착층(13)을 차례로 형성한다. 그리고, 도 38의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(11a)을 스토퍼층으로하고, CMP에 의해 절연성 밀착층(13)과 산화 방지 절연층(12)을 연마함으로써 산소 배리어 메탈층(11a)의 상면을 노출시킨다. 이에 의해, 산소 배리어 메탈층(11a), 절연성 밀착층(13) 및 산화 방지 절연층(12)의 상면은 거의 평탄하게 된다.
그 후, 도 39의 (a)에 도시한 바와 같이, 제2 실시예와 마찬가지로 산소 배리어 메탈층(11a), 산화 방지 절연층(12) 및 절연성 밀착층(13) 위에 제1 도전층(14b)으로서 예를 들어 두께 30nm의 IrO2층(14x), 두께 30nm의 PtO층(14y), 및 두께 50nm의 Pt층(14z)을 스퍼터법에 의해 차례로 형성한다. 또한, 제1 도전층(14b)을 형성하기 전 또는 후에 막박리 방지를 위해서 절연성 밀착층(13)을 어닐링한다.
계속해서, 제2 실시예에서 제시한 조건에 의해, 제1 도전층(14b) 위에 강유전체층(15)을 형성한다. 그리고, 산소 함유 분위기 속에서 강유전체층(15)을 어닐링에 의해 결정화한다. 그 어닐링으로서, 제2 실시예에 제시한 바와 같이 2단계의 RTA 처리를 채용한다. 그리고, 강유전체층(15) 위에 제2 도전층(16)으로서 예를 들어 두께 200nm의 IrO2층을 스퍼터법에 의해 형성한다.
또한, 제2 도전층(16) 위에 TiN층과 SiO2층을 차례로 형성하고, 이들 층을 패터닝하여 하드 마스크(17)를 형성한다. 하드 마스크(17)는 제2, 제3 도전성 플러그(10b, 10c)의 상측에서 산소 배리어 메탈층(11a)과 거의 동일한 캐패시터 형상으로 패터닝된다.
계속해서, 제2 실시예와 동일한 조건에 의해서 하드 마스크(17)로 덮히지 않은 영역의 제2 도전층(16), 강유전체층(15) 및 제1 도전층(14b)을 순차적으로 에칭한다. 그 후, 하드 마스크(17)를 제거한다.
이상에 의해 도 39의 (b)에 도시한 바와 같이, 제1 층간 절연층(8) 위에는 캐패시터(Q)가 형성된다. 캐패시터(Q)의 하부 전극(14a)은 제1 도전층(14b) 및 산소 배리어 메탈층(11a)에 의해서 구성된다. 또한, 캐패시터(Q)의 유전체층(15a)은 강유전체층(15)으로 구성되고, 그리고 캐패시터(Q)의 상부 전극(16a)은 제2 도전층(16)으로 구성된다.
그 후, 도 40에 도시한 바와 같이, 제2 실시예와 동일한 공정에 의해서 캐패시터 보호층(18), 제2 층간 절연층(19), 제4 도전성 플러그(21), 도전성 패드(24a), 1층째 배선(24b, 24c), 제3 층간 절연층(25), 제5 도전성 플러그(26), 비트선(27) 등을 형성한다. 또한, 도 40에 있어서 도 15와 동일한 부호는 제2 실시예와 동일한 구성부재를 나타낸다.
상기한 바와 같이 본 실시예에 따르면, 도전성 밀착층(37)은 산소 배리어 메탈층(11a)과 제1 층간 절연층(8) 양 쪽에 대하여 양호하게 밀착하는 재료로 형성되어 있으므로, 캐패시터(Q)의 하부 전극(14a)을 구성하는 산소 배리어 메탈층(11a) 아래에 간극이 발생하지 않는다. 또한, 도전성 밀착층(37)으로서 Ti층을 채용함으로써 하부 전극(14a)의 (111) 면의 배향 강도가 높아지므로, 강유전체층(15)의 결정성도 개선된다.
그런데, 제4 실시예에 제시한 바와 같이, 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변 뿐만 아니라, 제1 도전성 플러그(10a) 위와 그 주변에도 섬 형상의산소 배리어 메탈층(11a)을 형성하는 구조에 있어서도, 제1 도전성 플러그(10a) 및 그 주변의 제1 층간 절연층(8)과 섬 형상의 산소 배리어 메탈층(11a) 사이에 도전성 밀착층(37)을 형성해도 된다.
이에 의해 도 41에 도시한 바와 같이, 제2, 제3 도전성 플러그(10b, 10c) 위 뿐만 아니라, 제1 도전성 플러그(10a) 위의 섬 형상의 산소 배리어 메탈층(11a) 아래에 간극이 형성되지 않는다. 따라서, 제1 내지 제3 도전성 플러그(10a 내지 10c)는 산소 분위기 속에서의 어닐링시에 산화되지 않는다. 섬 형상의 산소 배리어 메탈층(11a)의 하측에 간극이 발생하면, 그 간극을 통해서 제1 내지 제3 도전성 플러그(10a 내지 10c)를 산화시킬 우려가 있다.
(제8 실시예)
상기한 실시예에서는 산소 배리어 메탈층(11, 11a)을 패터닝하여 도전성 플러그(10b, 10c) 위와 그 주변에 섬 형상으로 남겨두는 공정을 갖는다. 산소 배리어 메탈층(11, 11a)을 패터닝하기 위해서 하드 마스크(M1, M2)를 이용해도 된다.
하드 마스크(M1, M2)의 재료로서 질화 티탄을 이용하는 경우에는 하드 마스크는 도전성 마스크이므로, 산소 배리어 메탈층(11, 11a)의 패터닝 후에 제거하지 않고 그대로 남겨두는 것도 고려할 수 있다. 그러나, 질화 티탄은 캐패시터 형성을 위한 산소 어닐링에 의해서 산화되어 고저항화되므로, 그대로 남겨두는 것은 바람직하지 못하다. 따라서, 산소 배리어 메탈층(11, 11a)을 패터닝한 후에 질화 티탄의 하드 마스크(M1, M2)는 예를 들어 과산화암모늄에 의해 웨트 에칭된다.
그러나, 제1, 제2 실시예에 있어서 설명한 바와 같이, 산소 배리어 메탈층(11, 11a)을 패터닝한 후에는 제1 도전성 플러그(10a)를 구성하는 텅스텐층(9b)과 질화 티탄·티탄의 글루층(9a)의 각각의 일부가 제1 층간 절연층(8)으로부터 노출되고 있다. 따라서, 질화 티탄의 하드 마스크(M1, M2)를 제거할 때, 제1 도전성 플러그(10a)를 구성하는 질화 티탄도 동시에 에칭되므로, 제1 도전성 플러그(10a) 내에 홈이 발생한다. 그 홈 내에는 절연 재료가 충전되므로, 제1 도전성 플러그(10a)의 저항을 높게 할 우려가 있다.
그래서, 본 실시예에서는 산소 배리어 메탈층(11, 11a)의 패터닝 후의 하드 마스크의 새로운 제거 방법을 채용한 메모리 셀의 형성 공정을 설명한다.
도 42 내지 도 45는 본 발명의 제8 실시예에 관한 반도체 장치의 형성 공정을 도시한 단면도이다.
도 42의 (a)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제1 실시예에 제시한 공정에 따라서 실리콘 기판(1)에 MOS 트랜지스터(T1, T2)를 형성하고, 이어서 MOS 트랜지스터(T1, T2)를 덮는 커버층(7), 제1 층간 절연층(8), 제1 내지 제3 도전성 플러그(10a 내지 10c)를 차례로 형성한다. 그 후, 기판 온도 350℃, 120초의 조건으로 제1 층간 절연층(8)을 질소 플라즈마 분위기 속에 노출시킨다.
다음에, 도 42의 (b)에 도시한 바와 같이, 제1 내지 제3 도전성 플러그(10a 내지 10c) 위와 제1 층간 절연층(8) 위에 도전성의 산소 배리어 메탈층(11)으로서이리듐층을 스퍼터법에 의해 형성한다. 이리듐층은 예를 들어 200nm 두께로 형성된다.
계속해서, 산소 배리어 메탈층(11) 중 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변 영역에 질화 티탄으로 이루어지는 마스크(M3)를 형성한다. 마스크(M3)는 산소 배리어 메탈층(11) 위에 두께 200nm의 질화 티탄(TiN)층을 형성한 후에, 레지스트 패턴(도시 생략)을 이용하여 TiN층을 에칭하여 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변 영역에 마스크(M3)로서 남겨둔다. 또한, TiN층은 BCl3와 Cl2를 이용하여 에칭된다. 그 후에 레지스트 패턴은 제거된다.
다음에, 도 43의 (a)에 도시한 바와 같이, 마스크(M3)로 덮히지 않은 영역의 산소 배리어 메탈층(11)을 에칭한다. 이에 의해, 산소 배리어 메탈층(11)은 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변에 섬 형상으로 남겨진다. 산소 배리어 메탈층(11)의 에칭에 의해 제1 도전성 플러그(10a)는 노출된다.
이리듐으로 이루어지는 산소 배리어 메탈층(11)의 에칭은 ICP 플라즈마 에칭 장치를 이용하여 행해진다. ICP 플라즈마 에칭 장치의 챔버의 상부에 배치되는 코일형의 안테나에는 800W의 전력이 인가되고, 또한 챔버 내에서 웨이퍼를 적재하는 스테이지에는 700W의 바이어스 파워가 인가된다. 또한, 챔버 내에서의 압력은 0.4Pa로 설정되고, 스테이지 온도는 400℃로 설정된다. 또한, 산소 배리어 메탈층(11)의 에칭 가스로서 HBr과 O2가 각각 10sccm, 40sccm의 유량으로 챔버 내에도입된다. 또한, 산소 배리어 메탈층(11)의 에칭이 끝난 후에 에칭 시간과 같은 길이의 오버 에칭을 행함으로써, 제2, 제3 도전성 플러그(10b, 10c) 및 그 주변 이외의 영역에서 산소 배리어 메탈층(11)이 남지 않도록 한다.
다음에, 도 43의 (b)에 도시한 바와 같이, 마스크(M3), 산소 배리어 메탈층(11), 제1 층간 절연층(8) 및 제1 도전성 플러그(10a) 위에 산화 방지 절연층(12)으로서 SiON층 또는 Si3N4층을 CVD법에 의해 예를 들어 100nm 두께로 형성한다. 계속해서, 산화 방지 절연층(12) 위에 절연성 밀착층(13)을 형성한다. 절연성 밀착층(13)으로서, 예를 들어 TEOS를 이용하는 CVD법에 의해 100nm 두께의 SiO2층을 형성한다.
다음에, 도 44의 (a)에 도시한 바와 같이, 산소 배리어 메탈층(11)을 스토퍼층으로 하고, CMP법에 의해 절연성 밀착층(13), 산화 방지 절연층(12) 및 마스크(M1)를 연마한다. 이에 의해, 마스크(M1)가 제거되어 산소 배리어 메탈층(11)의 상면이 노출된다. 이 경우, 산소 배리어 메탈층(11), 절연성 밀착층(13) 및 산화 방지 절연층(12)의 상면은 거의 평탄하게 된다.
이 CMP법은 연마 장치를 이용하여 행해진다. 또한, 연마포로서 예를 들어 로델 닛타사의 상품명 IC1010이 사용되고, 슬러리로서 예를 들어 캐보트사의 SS-25E가 이용된다. 연마 시간은 예를 들어 70초이다.
그 후, 도 44의 (b)에 도시한 바와 같이, 섬 형상의 산소 배리어 메탈층(11) 위와 그 주변의 산화 방지 절연층(12) 및 절연성 밀착층(13) 위에 제1 실시예에 제시한 공정에 따라서 캐패시터(Q)를 형성한다. 캐패시터(Q)는 하부 전극(14a), 유전체층(15a) 및 상부 전극(16a)으로 구성된다. 하부 전극(14a)은 섬 형상의 산소 배리어 메탈층(11)을 거쳐서 도전성 플러그(10b, 10c)에 접속된다.
그 후에는 도 45에 도시한 바와 같이, 제1 실시예와 동일한 공정에 의해서 캐패시터 보호층(18), 제2 층간 절연층(19), 제4 도전성 플러그(21), 도전성 패드(24a), 1층째 배선(24b, 24c), 제3 층간 절연층(25), 제5 도전성 플러그(26), 비트선(27) 등을 형성한다. 또한, 도 45에 있어서 도 10과 동일한 부호는 동일한 구성부재를 나타낸다.
이상과 같이 본 실시예에 따르면, 도전성 플러그(10b, 10c)의 상측에 형성된 마스크(M3)를 이용하여 산소 배리어 메탈층(11)을 패터닝한 후에, 마스크(M3)를 제거하지 않고 산화 방지 절연층(12) 및 절연성 밀착층(13)을 마스크(M3), 제1 층간 절연층(8) 및 제1 도전성 플러그(10a) 위에 형성하고, 그 후에 산화 방지 절연층(12) 및 절연성 밀착층(13)의 연마를 행할 때 마스크(M3)도 연마하여 제거하고 있다.
따라서, 제1 도전성 플러그(10a)의 글루층(9a)을 구성하는 TiN은 마스크(M3) 제거시에 에칭되지 않는다. 이에 의해, 제1 도전성 플러그(10a)는 마스크(M3) 제거시에 손상을 받지 않고, 제4, 제5 도전성 플러그(21, 26)와 함께 via-to-via로 불순물 확산 영역(5a)과 비트선(27)을 양호하게 접속한다. 또한, 마스크(M3)를 제거하기 위해서만인 독립된 공정이 불필요해지며, 처리량이 향상된다.
그런데, 일본 특개평11-126778호 공보에 기재되어 있는 바와 같이, 도 43의 (a)에 도시한 상태로 산소 배리어 메탈층(11)을 패터닝한 직후에 마스크(M3)를 CMP법에 의해 제거하면, 제1 층간 절연층(8)의 표면에 수분이 들어가서 제1 도전성 플러그(10a)를 산화시킬 우려가 있으므로, 그러한 공정은 바람직하지 못하다.
또한, 산소 배리어 메탈층(11)의 패터닝에 이용되는 마스크(M3)로서 질화 티탄으로 한정되는 것은 아니며, 질화 티탄(TiN)과 산화 실리콘(SiO2)을 차례로 형성한 2층 구조라도 괜찮으며, 그 밖의 재료로 구성되어도 된다.
(제9 실시예)
제2 실시예에 제시한 마스크(M2)의 제거에 대해서는 제8 실시예와 마찬가지로 마스크(M2) 및 제1 층간 절연층(8) 위에 산화 방지 절연층(12), 절연성 밀착층(13)을 형성한 후에, 산화 방지 절연층(12), 절연성 밀착층(13)을 CMP법에 의해 평탄화함과 동시에 행하여도 된다.
그래서, 산소 배리어 메탈층(11a)을 패터닝하기 위한 마스크로서 TiN층과 SiO2층으로 이루어지는 2층 구조의 하드 마스크를 채용하고, 이 하드 마스크를 CMP법에 의해 제거하는 공정을 이하에 설명한다.
도 46, 도 47은 본 발명의 제9 실시예에 관한 반도체 장치의 제조 공정을 도시한 단면도이고, 도 50에 도시한 메모리 셀 영역의 평면도의 I-I선을 따른 단면도이다. 즉, 도 46, 도 47은 1개의 p형 웰(1a)의 한 쪽 위에 형성되는 캐패시터(Q)의 아래와, 게이트 전극(워드선)(4a, 4b)의 연장 방향으로 인접하는 2개의 캐패시터(Q)의 아래의 각각에 섬 형상의 산소 배리어 메탈층(11a)을 형성하는 공정을 도시하고 있다.
도 46의 (a)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제1 실시예에 제시한 공정에 따라서 실리콘 기판(1)에 MOS 트랜지스터(T1, T2)를 형성하고, 이어서 MOS 트랜지스터(T1, T2)를 덮는 커버층(7), 제1 층간 절연층(8), 제1 내지 제3 도전성 플러그(10a 내지 10c)를 차례로 형성한다. 그 후, 기판 온도 350℃, 120초의 조건으로 제1 층간 절연층(8)을 질소 플라즈마 분위기 속에 노출시킨다.
계속해서, 제1 내지 제3 도전성 플러그(10a 내지 10c) 위와 제1 층간 절연층(8) 위에 도전성의 산소 배리어 메탈층(11a)으로서 이리듐(Ir)층을 스퍼터법에 의해 형성한다. Ir층은 예를 들어 400nm 두께로 형성된다.
계속해서, 스퍼터법에 의해 두께 200nm의 TiN층(51)을 산소 배리어 메탈층(11a) 위에 형성하고, 그리고 TEOS를 이용하는 CVD법에 의해 두께 1000nm의 SiO2층(52)을 TiN층(51) 위에 형성한다.
또한, SiO2층(52) 위에 레지스트를 도포하고, 이를 노광, 현상하여 제2, 제3 도전성 플러그(10b, 10c)의 상측과 그 주변에 대략 캐패시터 평면 형상의 레지스트 패턴(53)을 형성한다. 그리고, SiO2층(52) 및 TiN층(51) 중 레지스트 패턴(53)으로덮히지 않은 영역을 에칭함으로써, 레지스트 패턴(53) 아래에 남겨진 SiO2층(52) 및 TiN층(51)을 제1 하드 마스크(50)로서 사용한다.
그 후에, 레지스트 패턴(53)을 산소 애싱에 의해서 제거한다.
다음에, 도 46의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(11a) 중 제1 하드 마스크(50)로 덮히지 않은 영역을 에칭함으로써, 산소 배리어 메탈층(11a)을 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변에 섬 형상으로 남겨둔다. 산소 배리어 메탈층(11a)은 실리콘 기판(1)을 적재하는 스테이지의 온도를 400℃로 설정하고, 또한 HBr과 O2와 C4F8의 혼합 가스를 이용하는 드라이 에칭에 의해서 패터닝된다. 또한, 이러한 에칭을 행할 때는 제1 하드 마스크(50)를 구성하는 SiO2층(52)도 에칭되어 대략 원뿔 형상으로 된다.
계속해서, 도 47의 (a)에 도시한 바와 같이, 제1 하드 마스크(50), 산소 배리어 메탈층(11a) 및 제1 층간 절연층(8) 위에 산화 방지 절연층(54)으로서 산질화 실리콘(SiON)층 또는 질화 실리콘(Si3N4)층을 CVD법에 의해 350nm 두께로 형성한다. SiON층은 예를 들어 실란과 암모니아와 산소를 이용하여 CVD법에 의해 형성되고, 또 Si3N4층은 예를 들어 실란과 암모니아를 이용하여 CVD법에 의해 형성된다.
그리고, 성장 가스로 TEOS를 이용하는 CVD법에 의해서, 희생 산화층(55)으로서 SiO2층을 산화 방지 절연층(54) 상에 600nm 두께로 형성한다. 또한, 본 실시예에서는 상기한 실시예와 같은 절연성 밀착층을 산화 방지 절연층 위에 형성하지 않는다.
다음에, 도 47의 (b)에 도시한 바와 같이, 섬 형상의 산소 배리어 메탈층(11a)을 스토퍼층으로 하고, CMP법에 의해 희생 산화층(55), 산화 방지 절연층(54) 및 제1 하드 마스크(50)를 연마한다. 이에 의해, 제1 하드 마스크(50)가 제거되어 산소 배리어 메탈층(11a)의 상면이 노출된다. 그리고, 섬 형상의 산소 배리어 메탈층(11a)의 측방에서는 제1 층간 절연층(8)과 제1 도전성 플러그(10a) 위에 산화 방지 절연층(54)이 남겨진다. 또한, 산화 방지 절연층(54) 위에는 희생 산화층(55)이 얇게 남겨진다. 이 경우, 산소 배리어 메탈층(11a), 산화 방지 절연층(54) 및 희생 산화층(55)의 상면은 거의 평탄하게 된다. 이 연마를 행할 때는 제8 실시예에 제시한 연마포와 슬러리가 이용된다.
그 후, 제2 실시예에 제시한 공정에 의해서 캐패시터가 형성되게 되는데, 그 상세한 설명은 생략한다.
이상과 같이, 캐패시터 하부 전극의 일부로서 이용되는 섬 형상의 산소 배리어 메탈층(11a)의 패터닝를 위해서 사용되는 제1 하드 마스크(50)는 산화 방지 절연층(54)의 평탄화를 행할 때 제거되므로, 제8 실시예와 마찬가지로 제1 하드 마스크(50)를 제거하기 위해서만인 독립된 공정이 불필요하게 된다.
그런데, 게이트 전극(워드선)(4a, 4b)의 연장 방향으로 인접하는 캐패시터(Q) 끼리의 간격이 예를 들어 1㎛ 정도로 좁고, 또한 산소 배리어 메탈층(11a)이 400nm 정도로 두꺼운 경우에는 도 47의 (a)에 도시한 바와 같이 섬 형상의 산소 배리어 메탈층(11a) 및 제1 하드 마스크(50) 끼리의 사이의 공간의 어스펙트비가 커지고, 그 공간이 산화 방지 절연층(54)으로 완전하게 메워지지 않고 산화 방지 절연층(54)에 좁은 간극(54s)이 발생하게 된다. 이 간극(54s) 아래에서는 산화 방지 절연층(54)이 얇아지므로, 그 후의 캐패시터의 형성 공정에 있어서 이하와 같은 문제점이 발생한다.
또한, 도 50에 도시한 캐패시터(Q) 끼리의 간격이 넓은 경우에는 도 47의 (a)에 도시한 간극(54s)은 발생하지 않으므로, 2층 구조의 제1 하드 마스크(50)의 제거와 산화 방지 절연층(54)의 평탄화를 CMP법에 의해 동시에 행하는 데는 아무런 지장이 없다.
그래서, 제1 하드 마스크(50)를 제거한 후의 캐패시터의 형성 공정을 간단하게 설명한다.
우선, 도 48의 (a)에 도시한 바와 같이, 섬 형상의 산소 배리어 메탈층(11a), 산화 방지 절연층(54) 및 희생 산화층(55) 위에 제1 도전층(14b)을 형성한다. 제1 도전층(14b)으로서 제2 실시예와 다른 적층 구조, 예를 들어 두께 30nm의 Ir층(14w), 두께 30nm 정도의 IrO2층(14x), 두께 15nm의 Pt층(14v), 두께 25nm 정도의 PtO층(14y), 및 두께 50nm 정도의 Pt층(14z)을 차례로 스퍼터법에 의해 형성한다.
또한, 제1 도전층(14b)을 형성하기 전 또는 후에 예를 들어 층박리 방지를 위해서 산화 방지 절연층(54)을 아르곤 분위기 내에서 어닐링한다.
그리고, 제1 도전층(14b) 위에 강유전체층(15)과 제2 도전층(16)을 형성한다. 강유전체층(15)으로서 두께 140 내지 200nm의 PZT층을 스퍼터법에 의해 형성한다. 계속해서, 강유전체층(15)의 결정화를 위해서 강유전체층(15)을 산소 분위기 속에서 어닐링한다. 또한, 강유전체층(15)의 성장 방법과 재료로서는 제2 실시예에서 제시한 그 밖의 성장 방법이나 재료를 채용해도 된다.
그 후, 강유전체층(15) 위에 제2 도전층(16)으로서 예를 들어 두께 200 내지 300nm 정도의 IrO2층을 스퍼터법에 의해 형성한다.
그리고, PVD법에 의해 두께 200nm의 TiN층(56)을 제2 도전층(16) 위에 형성하고, 계속해서 TEOS를 이용하는 CVD법에 의해 두께 900nm의 SiO2층(57)을 TiN층(56) 위에 형성한다.
또한, SiO2층(57) 위에 레지스트를 도포하고, 이를 노광, 현상하여 제2, 제3 도전성 플러그(10b, 10c)의 상측과 그 주변에 대략 캐패시터 평면 형상의 레지스트 패턴(59)을 형성한다. 그리고, SiO2층(57) 및 TiN층(56) 중 레지스트 패턴(59)으로 덮히지 않은 영역을 에칭함으로써, 레지스트 패턴(59) 아래에 남겨진 SiO2층(57) 및 TiN층(56)을 제2 하드 마스크(58)로서 사용한다. 이 경우, SiO2층(57)은 C4F8과 Ar과 CF4의 혼합 가스를 이용하여 에칭된다. 또한, TiN층(56)은 BCl3와 Cl2의 혼합 가스 또는 Cl2, 또는 그 밖의 가스를 이용하여 에칭된다.
그 후, 레지스트 패턴(59)을 산소 애싱에 의해서 제거한다.
다음에, 도 48의 (b)에 도시한 바와 같이, 제2 하드 마스크(58)로 덮히지 않은 영역의 제2 도전층(16), 강유전체층(15) 및 제1 도전층(14b)을 차례로 에칭한다. 이 경우, 제2 도전층(16), 강유전체층(15) 및 제1 도전층(14b)이 모두 ICP 플라즈마 에칭 장치를 이용하여 에칭된다. 에칭시의 기판 온도를 400℃로 한다. 또한, 제1 도전층(14b)과 제2 도전층(16)용의 에칭 가스로서 HBr과 O2의 혼합 가스가 이용되고, 또한 강유전체층(15)용의 에칭 가스로서 Cl2와 Ar의 혼합 가스가 이용된다.
이에 의해, 제1 층간 절연층(8) 위에는 제2, 제3 도전성 플러그(10b, 10c)에 접속되는 캐패시터(Q)가 형성된다. 캐패시터(Q)의 하부 전극(14a)은 제1 도전층(14b) 및 산소 배리어 메탈층(11a)에 의해서 구성된다. 또한, 캐패시터(Q)의 유전체층(15a)은 강유전체층(15)으로 구성되고, 그리고 캐패시터(Q)의 상부 전극(16a)은 제2 도전층(16)으로 구성된다.
또한, 이러한 에칭을 행할 때는 제2 하드 마스크(58)를 구성하는 SiO2층(57)도 에칭되어 대략 원뿔 형상으로 된다.
그 후, 도 49에 도시한 바와 같이, C4F8과 Ar과 O2의 혼합 가스를 이용한 2주파 반응성 이온 에칭(2주파 RIE)법에 의해, 제2 하드 마스크(58)를 구성하는 SiO2층(57)을 제거한다. SiO2층(57)의 에칭을 행할 때는 SiON층 또는 Si3N4층으로 이루어지는 산화 방지 절연층(54)은 에칭 스토퍼층으로서 기능한다. 계속해서, 과산화수소수와 암모니아의 혼합 약액을 이용한 웨트 에칭에 의해서 제2 하드마스크(58)의 TiN층(56)을 제거한다.
계속해서, 에칭에 의해 받은 강유전체층(15)의 손상을 회복시키기 위해서 캐패시터(Q)의 회복 어닐링을 행한다. 이 경우의 회복 어닐링은, 예를 들어 기판 온도 650℃, 60분간의 조건으로 산소를 함유하는 분위기 내에서 행해진다.
그 후, 상기한 실시예와 같이 제2 층간 절연층 등을 형성하는 공정으로 옮기는데, 그 상세한 설명은 생략한다.
그런데, 도 47의 (a)에 도시한 바와 같이, 섬 형상의 산소 배리어 메탈층(11a) 및 제1 하드 마스크(50)에 의해서 구성되는 패턴끼리의 간격이 좁아지면, 사이에 형성되는 산화 방지 절연층(54)의 간극(54s)이 발생한다. 이에 의해 도 48의 (b)에 도시한 바와 같이, 제2 도전층(16), 강유전체층(15) 및 제1 도전층(14b)을 에칭할 때, 산화 방지 절연층(54)이 얇아지고 간극(54s)을 통해서 제1 층간 절연층(8)이 에칭되어 오목부가 발생한다. 그리고, 제2 하드 마스크(58)의 SiO2층(57)을 제거할 때 간극(54s)을 통해서 오목부의 깊이가 더욱 커진다.
그러한 제1 층간 절연층(8)의 오목부가 깊어지면, 캐패시터(Q)의 패터닝 후의 회복 어닐링을 행할 때 제1 층간 절연층(8)의 오목부로부터 산소가 유입되고, 제1 층간 절연층(8) 내를 산소가 투과하여 텅스텐으로 이루어지는 제2, 제3 도전성 플러그(10b, 10c)를 산화시키기도 하고, 또한 MOS 트랜지스터(T1, T2)를 열화시킨다.
이에 대해, 산소 배리어 메탈층(11a)을 얇게 함으로써, 섬 형상의 산소 배리어 메탈층(11a) 끼리의 사이의 공간의 어스펙트비를 작게 하여 간극(54s)의 발생을 방지하는 것도 고려할 수 있다.
그러나, 제1 하드 마스크(50)를 구성하는 SiO2층(52)의 에칭 선택비는 SiO2로 이루어지는 산화 방지 절연층(54)을 구성하는 SiON층 또는 Si3N4층에 대하여 5 내지 7 정도로 낮으므로, 제1 하드 마스크(50)의 에칭을 행할 때 제2 하드 마스크(50)와 함께 산화 방지 절연층(54)이 에칭되어 그 두께가 약 150nm 감소되어 버린다. 그리고, 캐패시터(Q)의 형성에 이어지는 오버 에칭에 의해서 산화 방지 절연층(54)의 두께가 약 100nm 감소되어 버린다. 한편, 산화 방지 절연층(54)에 의해서 제1 도전성 플러그(10a)의 산화를 방지하기 위해서는 산화 방지 절연층(54)의 두께는 약간의 여유를 갖고 100nm 정도로 할 필요가 있다.
따라서, 산화 방지 절연층(54)의 두께는 산화 방지 절연층(54)의 연마후에 350nm가 되는 두께로 형성할 필요가 있다. 이 산화 방지 절연층(54)을 350nm로 하는 경우에는 CMP법에 의한 산화 절연층(54)의 연마를 고려하면, 산소 배리어 메탈층(11a)의 두께도 350nm 이상으로 할 필요가 있다.
또한, 제1 내지 제8 실시예에 제시한 산화 방지 절연층(12)과 절연성 밀착층(13)의 각각의 두께는 그러한 층의 두께의 감소를 거의 고려하지 않은 조건에서의 값으로 제시되어 있다.
이상의 사항에 의해, 캐패시터(Q) 끼리의 간격이 예를 들어 1㎛보다 좁아지는 경우에는 무기 재료로 이루어지는 제1 하드 마스크(50)의 제거와 산화 방지 절연층(54)의 평탄화를 동시에 행하는 것은 바람직하지 못하다.
그래서, 다음의 제10 실시예에서는 캐패시터(Q) 끼리의 간격이 1㎛보다 좁아지는 경우에, 캐패시터(Q) 사이의 제1 층간 절연층(8) 내에 오목부가 형성되지 않게 되는 제1 하드 마스크(20)의 제거 방법에 대하여 설명한다.
(제10 실시예)
도 51 내지 도 54는 본 발명의 제10 실시예에 관한 반도체 장치의 제조 공정을 도시한 단면도이고, 도 50의 I-I선으로부터 본 단면도이다.
도 51의 (a)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제1 실시예에 제시한 공정에 따라서 실리콘 기판(1)에 MOS 트랜지스터(T1, T2)를 형성하고, MOS 트랜지스터(T1, T2)를 덮는 커버층(7), 제1 층간 절연층(8), 제1 내지 제3 도전성 플러그(10a 내지 10c)를 차례로 형성한다. 그 후, 기판 온도 350℃, 120초의 조건으로 제1 층간 절연층(8)을 질소 플라즈마 분위기 속에 노출시킨다.
계속해서, 제1 내지 제3 도전성 플러그(10a 내지 10c) 위와 제1 층간 절연층(8) 위에 도전성의 산소 배리어 메탈층(11b)으로서 이리듐층을 스퍼터법에 의해 형성한다. 이리듐층은 예를 들어 200nm 두께로 형성된다.
계속해서, 스퍼터법에 의해 두께 100nm의 TiN층(60)을 산소 배리어 메탈층(11b) 위에 형성한다.
또한, TiN층(60) 위에 레지스트를 도포하고, 이를 노광, 현상하여 제2, 제3도전성 플러그(10b, 10c)의 상측과 그 주변에 대략 캐패시터 평면 형상의 레지스트 패턴(61)을 형성한다. 그리고, TiN층(60) 중 레지스트 패턴(61)으로 덮히지 않은 영역을 에칭함으로써, 레지스트 패턴(61) 아래에 남겨진 TiN층(60)을 제1 하드 마스크(60a)로서 사용한다.
그 후, 레지스트 패턴(61)을 산소 애싱에 의해서 제거한다.
다음에, 도 51의 (b)에 도시한 바와 같이, 산소 배리어 메탈층(11b) 중 제1 하드 마스크(60a)로 덮히지 않은 영역을 에칭함으로써, 산소 배리어 메탈층(11b)을 제2, 제3 도전성 플러그(10b, 10c) 위와 그 주변에 섬 형상으로 남겨둔다. 산소 배리어 메탈층(11b)은 기판 온도를 400℃로 설정하고, 또한 HBr과 O2와 C4F8의 혼합 가스를 이용하는 고온 드라이 에칭에 의해 패터닝된다.
계속해서, 도 52의 (a)에 도시한 바와 같이, 제1 하드 마스크(60a) 및 산소 배리어 메탈층(11b)을 덮는 알루미나층을 제1 층간 절연층(8) 위에 산화 방지 절연층(62)으로서 100 내지 150nm 두께로 형성한다. 알루미나층은 스퍼터법에 의해 형성해도 되고, CVD법에 의해 형성해도 된다. MOCVD법에 의해 알루미나층을 형성하는 조건으로서, 예를 들어 트리메틸 알루미늄(Al(CH3)3)에 수소(H2) 또는 오존(O3)을 가한 가스가 이용되고, 기판 온도가 예를 들어 300℃로 설정된다.
그리고, 희생 산화층(63)으로서 SiO2층을 산화 방지 절연층(62) 위에 600nm 두께로 형성한다. 희생 산화층(63)은 예를 들어 TEOS를 이용하는 CVD법에 의해 형성된다.
다음에, 도 52의 (b)에 도시한 바와 같이, 섬 형상의 산소 배리어 메탈층(11b)을 스토퍼층으로 하고, CMP법에 의해 희생 산화층(63), 산화 방지 절연층(62) 및 하드 마스크(60a)를 연마한다. 이 연마를 행할 때는 제8 실시예에 제시한 연마포와 슬러리가 이용된다. 이에 의해, 산소 배리어 메탈층(11b), 산화 방지 절연층(62) 및 희생 산화층(63)의 상면은 거의 평탄해지는 동시에, 제1 하드 마스크(60a)가 제거되어 그 아래의 산소 배리어 메탈층(11b)의 상면이 노출된다. 그리고, 섬 형상의 산소 배리어 메탈층(11b)의 측방에 남겨진 산화 방지 절연층(54)은 제1 층간 절연층(8)과 제1 도전성 플러그(10a)를 덮는 상태로 된다. 또한, 산화 방지 절연층(62) 위에는 희생 산화층(63)이 얇게 남겨진다.
이상과 같이, 섬 형상의 산소 배리어 메탈층(11b)을 캐패시터 하부 전극의 일부로서 이용하는 경우에, 섬 형상의 산소 배리어 메탈층(11b) 위에 있어서는 제1 하드 마스크(60a)가 산화 방지 절연층(63)에 이어서 CMP법에 의해 제거되므로, 제8, 제9 실시예와 마찬가지로 제1 하드 마스크(60a)를 제거하기 위한 독립된 공정이 불필요하게 된다.
다음에, 도 53의 (a)에 도시한 바와 같이, 산소 배리어 메탈층(11b), 산화 방지 절연층(62) 및 희생 산화층(63) 위에 제1 도전층(14b)을 형성한다. 제1 도전층(14b)으로서 제2 실시예와 다른 적층 구조, 예를 들어 두께 100 내지 200nm의 Ir층(14w), 두께 30nm 정도의 IrO2층(14x), 두께 15nm의 Pt층(14v), 두께 25nm 정도의 PtO층(14y), 및 두께 50nm 정도의 Pt층(14z)을 차례로 형성한다.
또한, 제1 도전층(14b)을 형성하기 전 또는 후에 예를 들어 층박리 방지를 위해서 산화 방지 절연층(54)을 아르곤 분위기 내에서 어닐링한다.
그리고, 제1 도전층(14b) 위에 강유전체층(15)과 제2 도전층(16)을 형성한다. 강유전체층(15)으로서, 두께 140 내지 200nm의 PZT층을 스퍼터법에 의해 형성한다. 계속해서, 강유전체층(15)의 결정화를 위해서 강유전체층(15)을 산소 분위기 속에서 어닐링한다. 또한, 강유전체층(15)의 성장 방법과 재료로는 이외에 제2 실시예에서 제시한 성장 방법이나 재료를 채용해도 된다.
그 후, 강유전체층(15) 위에 제2 도전층(16)으로서 예를 들어 두께 200 내지 300nm 정도의 IrO2층을 스퍼터법에 의해 형성한다.
그리고, PVD법에 의해 두께 200nm의 TiN층(56)을 제2 도전층(16) 위에 형성하고, 계속해서 TEOS를 이용하는 CVD법에 의해 두께 900nm의 SiO2층(57)을 TiN층(56) 위에 형성한다.
또한, SiO2층(57) 위에 레지스트를 도포하고, 이를 노광, 현상하여 제2, 제3 도전성 플러그(10b, 10c)의 상측과 그 주변에 대략 캐패시터 평면 형상의 레지스트 패턴(59)을 형성한다. 그리고, SiO2층(57) 및 TiN층(56) 중 레지스트 패턴(59)으로 덮히지 않은 영역을 에칭함으로써, 레지스트 패턴(59) 아래에 남겨진 SiO2층(57) 및 TiN층(56)을 제2 하드 마스크(58)로서 사용한다. 이 경우, TiN층(56)은 BCl3와 Cl2의 혼합 가스 또는 Cl2, 또는 그 밖의 가스를 이용하여 에칭된다. 또한,SiO2층(57)은 기판 온도를 0 내지 20℃로 설정하여 에칭된다. 이 경우, SiO2층(57)과 TiN층(56)의 드라이 에칭은 에쳐(etcher)를 교체하여 행해진다.
그 후, 레지스트 패턴(59)을 산소 애싱에 의해서 제거한다.
다음에, 도 53의 (b)에 도시한 바와 같이, 제2 하드 마스크(58)로 덮히지 않은 영역의 제2 도전층(16), 강유전체층(15) 및 제1 도전층(14b)을 차례로 에칭한다. 이 경우, 제2 도전층(16), 강유전체층(15) 및 제1 도전층(14b)이 모두 ICP 플라즈마 에칭 장치를 이용하여 에칭된다.
이들 에칭 조건은 챔버 내의 압력을 0.4Pa, 웨이퍼 스테이지 온도를 400℃, 소스 파워 800watt, 바이어스 파워 700watt로 설정된다. 또한, 제2 도전층(16) 및 제1 도전층(14b)용의 에칭 가스로서, 유량 10sccm으로 HBr, 유량 40sccm으로 O2가 에칭 챔버 내에 흐른다. 또한, 강유전체층(15)용의 에칭 가스로서 유량 40sccm으로 Cl2, 유량 10sccm으로 Ar이 에칭 챔버 내에 흐른다. 또한, 소스 파워는 ICP 에칭 장치의 안테나에 인가되는 고주파 전원의 파워이고, 바이어스 파워는 반도체 웨이퍼[실리콘 기판(1)]에 인가되는 고주파 전원의 파워이다.
이에 의해, 제1 층간 절연층(8) 위에는 제2, 제3 도전성 플러그(10b, 10c)에 각각 접속되는 복수의 캐패시터(Q)가 형성된다. 캐패시터(Q)의 하부 전극(14a)은 제1 도전층(14b) 및 산소 배리어 메탈층(11b)에 의해서 구성된다. 또한, 캐패시터(Q)의 유전체층(15a)은 강유전체층(15)으로 구성되고, 그리고 캐패시터(Q)의 상부 전극(16a)은 제2 도전층(16)으로 구성된다.
또한, 이러한 에칭을 행할 때는 제2 하드 마스크(58)를 구성하는 SiO2층(57)도 에칭되어 대략 원뿔 형상으로 남겨진다.
그 후, 도 54에 도시한 바와 같이, 제2 하드 마스크(58)를 구성하는 SiO2층(57)을 C4F8과 Ar과 O2의 혼합 가스를 이용한 2주파 반응성 이온 에칭(2주파 RIE)에 의해 제거한다. 이 에칭을 위해서, 2주파 RIE 장치의 반응실 내의 평행 평판형 전극 중 상측 전극에는 예를 들어 2000W의 27.13MHz의 전원이 접속되고, 하측 전극에는 200W의 800kHz의 전원이 접속된다. 또한, 하측 전극과 상측 전극 사이의 거리는 20mm로 설정된다. 상측 전극의 온도는 30℃로 설정되고, 실리콘 기판(1)이 적재되는 하측 전극의 온도는 0℃로 설정된다. 또한, 반응실의 내측벽 온도는 50℃로 설정된다. 또한, 반응실 내에는 에칭 가스로서 C4F8과 Ar과 O2가 각각 20sccm, 500sccm, 8sccm의 유량으로 도입되고, 또한 반응실 내의 가스 압력은 25 내지 40mTorr로 설정된다.
또한, 절연성 밀착층(62) 위에 희생 산화층(63)이 남아 있는 경우에는 그 희생 산화층(63)은 SiO2층(57)과 동시에 제거된다.
계속해서, 과산화수소수와 암모니아의 혼합 약액을 이용한 웨트 에칭에 의해서 제2 하드 마스크(58)의 TiN층(56)을 제거한다.
그리고, 캐패시터(Q)의 형성을 위한 에칭에 의해 받은 강유전체층(15)의 손상을 회복시키기 위해서 캐패시터(Q)의 회복 어닐링을 행한다. 이 경우의 회복 어닐링은, 예를 들어 기판 온도 650℃, 60분간의 조건으로 산소를 함유하는 분위기내에서 행해진다.
그 후, 제2 실시예와 같이 절연성의 캐패시터 보호층(18), 제2 층간 절연층(19), 제4 도전성 플러그(21) 등을 형성하는 공정으로 옮기는데, 그 상세한 설명은 생략한다.
이상의 실시예에 있어서, 섬 형상의 산소 배리어 메탈층(11b)과 그 위의 제1 하드 마스크(60a)를 알루미나 산화 방지 절연층(62)으로 덮은 후에, CMP법에 의해 알루미나 산화 방지 절연층(62)을 평탄화함과 동시에 제1 하드 마스크(60a)를 제거하도록 하고 있으므로, 제8 실시예와 마찬가지로 제1 하드 마스크(60a)를 제거하는 공정을 독립하여 설치할 필요는 없다.
또한, 알루미나층은 SiON층에 비해 2배의 산화 방지 기능을 갖는다. 따라서, 섬 형상의 산소 배리어 메탈층(11b) 형성 후의 산소 어닐링을 행할 때, 제2, 제3 도전성 플러그(10b, 10c)의 산화를 방지하기 위해서는 알루미나 산화 방지 절연층(62)의 두께를 50nm 정도로 얇게 해도 된다.
SiO2층의 알루미나층에 대한 에칭 선택비는 약 40이다. 따라서, 제2 하드 마스크(58)의 SiO2층(57)을 에칭 제거할 때의 알루미나 산화 방지 절연층(62)의 에칭 깊이는 18 내지 25nm 정도이다. 또한, 캐패시터(Q)의 패터닝 후의 오버 에칭에 의한 알루미나 산화 방지 절연층(62)의 에칭 깊이는 약 12 내지 17nm 정도이다.
이들의 에칭량을 고려하면, 알루미나 산화 방지 절연층(62)의 두께는 100nm 정도 이상이면 괜찮다. 이에 따라, 알루미나 산화 방지 절연층(62)을 CMP법에 의해 평탄화하는 경우에, 스토퍼가 되는 산소 배리어 메탈층(11b)의 두께를 200nm 정도로 얇게 하는 것이 가능하게 된다. 그 결과, 섬 형상의 산소 배리어 메탈층(11b) 상호간의 거리를 좁게 해도, 산소 배리어 메탈층(11b) 끼리의 사이의 공간의 어스펙트비가 높아지는 것이 방지되므로, 그 공간에 형성되는 알루미나 산화 방지 절연층(62)을 완전하게 매립하는 것이 가능하게 된다.
그 공간 내의 알루미나 산화 방지 절연층(62)에 간극이 발생하지 않게 되므로, 섬 형상의 산소 배리어 메탈층(11b) 사이의 아래에서 제1 층간 절연층(8)에 홈이 형성되지 않으며, 제1 층간 절연층(8)을 통해서 도전성 플러그(10a 내지 10c)가 산화되는 것이 방지된다.
또한, 산소 배리어 메탈층(11b)을 구성하는 Ir층의 두께는 강유전체층(15)의 결정화 어닐링, 캐패시터(Q) 형성 후의 회복 어닐링에 의한 도전성 플러그(10b, 10c)의 산화를 방지하기 위해서 캐패시터(Q)의 하부 전극(14a)을 구성하는 Ir층(14w)의 두께와 합쳐서 300nm 이상이면 되고, 또한 산소 배리어 메탈층(11b)의 패터닝 후의 산화 어닐링 온도에 맞추어 그 막두께를 더욱 증가시켜도 된다.
그런데, 본 실시예에서는 하부 전극(14a)의 Ir층(14w)의 두께를 고려하여, 산소 배리어 메탈층(11b)을 구성하는 Ir층의 두께를 200nm로 하고 있다. 그러한 두께 200nm의 Ir층을 패터닝하기 위해서는 하드 마스크를 TiN층의 단층 구조로 해도 문제는 없다.
또한, 상기한 산화 방지 절연층(62)은 알루미나 단층 구조로 되어 있는데,SiO2층과 알루미나층의 2층 구조, 또는 SiON층과 알루미나층의 2층 구조로 해도 된다.
(그 밖의 실시예)
상기한 실시예에 있어서, 도전성 플러그의 재료로서 도핑된 실리콘을 채용해도 된다.
또한, 캐패시터의 유전체층으로서 강유전체 재료를 이용했지만, 고유전체 재료를 이용해도 된다. 그리고, 상기한 실시예에서는 메모리 셀에 대하여 설명했다. 이 이외에, 반도체 기판에 형성되는 주변 회로 또는 로직 회로에 있어서, 제1, 제2, 제5 실시예에서 설명한 바와 같이 1층째의 도전성 플러그 위에 산화 방지 절연층을 형성하는 공정을 포함해도 된다. 이 경우, 주변 회로 또는 로직 회로에 있어서도 불순물 확산 영역 상의 구조는 제1 n형 불순물 확산 영역(5a) 상의 구조와 동일하도록, 제1 층간 절연층(8)의 컨택트 홀 내에 형성된 도전성 플러그와 산화 방지 절연층(12) 및 제2 층간 절연층(19)의 컨택트 홀 내에 형성된 도전성 플러그를 접속한 구조로 된다. 이 불순물 확산 영역은 예를 들어 MOS 트랜지스터의 소스/드레인 영역이다.
또한, 주변 회로 또는 로직 회로에 있어서도 MOS 트랜지스터를 구성하는 불순물 확산 영역 상의 구조는 제3, 제4, 제7 실시예에서 설명한 바와 같이, 제1 층간 절연층(8)의 컨택트 홀 내에 형성된 도전성 플러그와 제1 층간 절연층 위에 형성된 섬 형상의 산소 배리어 메탈층과 제2 층간 절연층 내에 형성된 도전성 플러그를 차례로 접속한 구조라도 괜찮다.
그리고, 산소 배리어 메탈층으로서 이리듐 대신에 루테늄을 이용해도 된다. 또한, 산소 배리어 메탈층을 루테늄 하측층, 산화 루테늄 상측층으로 구성해도 된다.
(부기 1) 반도체 기판의 표층에 형성된 제1 및 제2 불순물 확산 영역과,
상기 반도체 기판의 상측에 형성된 제1 절연층과,
상기 제1 절연층에 형성된 제1, 제2 홀과,
상기 제1 홀 내에 형성되고 상기 제1 불순물 확산 영역에 전기적으로 접속되는 제1 도전성 플러그와,
상기 제2 홀 내에 형성되고 상기 제2 불순물 확산 영역에 전기적으로 접속되는 제2 도전성 플러그와,
상기 제1 절연층 위이고 상기 제1 도전성 플러그 및 그 주변 영역 위에 형성된 섬 형상의 산소 배리어 메탈층과,
상기 제1 절연층 위에 형성되고 또한 상기 제2 도전성 플러그의 산화를 방지하는 재료로 이루어지는 산화 방지층과,
상기 산소 배리어 메탈층 위에 형성된 하부 전극과, 상기 하부 전극 위에 형성된 유전체층과, 상기 유전체층 위에 형성된 상부 전극을 갖는 캐패시터와,
상기 캐패시터와 상기 산화 방지층을 덮는 제2 절연층과,
상기 제2 도전성 플러그의 위이고 상기 제2 절연층에 형성된 제3 홀과,
상기 제3 홀 내에 형성되고 상기 제2 도전성 플러그에 전기적으로 접속되는제3 도전성 플러그
를 갖는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 산화 방지층은 상기 제1 절연층 위에 형성되어 상기 산소 배리어 메탈층의 측면을 덮는 산화 방지 절연층이고,
상기 제3 홀은 상기 산화 방지 절연층에도 형성되어 상기 제2 홀에 접속되고,
상기 제3 도전성 플러그는 상기 제2 도전성 플러그에 접속되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 산화 방지 절연층은 알루미나, 질화 실리콘, 산화 질화 실리콘 중 어느 하나로 구성되는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 4) 상기 하부 전극 아래에서 상기 산소 배리어 메탈층의 상면과 상기 산화 방지 절연층의 상면은 평탄화되어 있는 것을 특징으로 하는 부기 2 또는 부기 3에 기재된 반도체 장치.
(부기 5) 상기 산화 방지 절연층 위이며 상기 하부 전극 아래에는 절연성 밀착층이 형성되어 있는 것을 특징으로 하는 부기 2 또는 부기 3에 기재된 반도체 장치.
(부기 6) 상기 산화 방지층은 상기 제2 도전성 플러그 위에 형성되고 또한 상기 산소 배리어 메탈층과 동일한 도전 재료로 구성되는 섬 형상의 도전층이며,
상기 제3 도전성 플러그는 상기 섬 형상의 도전층을 거쳐서 상기 제2 도전성 플러그에 접속되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 7) 상기 섬 형상의 도전층의 측면과 상기 산소 배리어 메탈층의 측면과 상기 제1 절연층의 상면 위에는 산화 방지 절연층이 형성되어 있는 것을 특징으로 하는 부기 6에 기재된 반도체 장치.
(부기 8) 상기 산소 배리어 메탈층은 상기 캐패시터의 상기 하부 전극의 하층부를 구성하는 것을 특징으로 하는 부기 1 내지 부기 7 중 어느 하나에 기재된 반도체 장치.
(부기 9) 상기 산소 배리어 메탈층은 상기 캐패시터의 상기 하부 전극과 실질적으로 동일한 크기인 것을 특징으로 하는 부기 1 내지 부기 8 중 어느 하나에 기재된 반도체 장치.
(부기 10) 상기 산소 배리어 메탈층 주위이고 상기 캐패시터의 아래에는 절연성 밀착층이 형성되어 있는 것을 특징으로 하는 부기 1 내지 부기 7에 기재된 반도체 장치.
(부기 11) 상기 하부 전극은 복수의 도전층으로 구성되고, 상기 복수의 도전층 중 최하층은 상기 산소 배리어 메탈층과 동일한 재료로 구성되며 또한 상기 산소 배리어 메탈층과의 총두께가 상기 유전체층의 어닐링 온도에서 상기 제1 도전성 플러그의 산화를 방지하는 두께로 형성되어 있는 것을 특징으로 하는 부기 1 내지 부기 10 중 어느 하나에 기재된 반도체 장치.
(부기 12) 상기 산소 배리어 메탈층은 복수의 도전층으로 구성되고, 상기 복수층 구조의 상측층은 상기 복수층 구조의 하측층보다도 연마가 용이한 도전 재료로 구성되어 있는 것을 특징으로 하는 부기 1 내지 부기 11 중 어느 하나에 기재된반도체 장치.
(부기 13) 상기 산소 배리어 메탈층과 상기 하부 전극 사이에는 도전성 밀착층이 형성되어 있는 것을 특징으로 하는 부기 1 내지 부기 12 중 어느 하나에 기재된 반도체 장치.
(부기 14) 상기 도전성 밀착층의 상면은 상기 하부 전극의 하면과 동일한 형상을 갖고 있는 것을 특징으로 하는 부기 13에 기재된 반도체 장치.
(부기 15) 상기 산소 배리어 메탈층과 상기 도전성 밀착층은 동일한 재료로 이루어지고, 상기 도전성 밀착층은 상기 산화 방지층보다도 위에 형성되어 있는 것을 특징으로 하는 부기 13 또는 부기 14에 기재된 반도체 장치.
(부기 16) 상기 도전성 밀착층은 이리듐인 것을 특징으로 하는 부기 13 내지 부기 15 중 어느 하나에 기재된 반도체 장치.
(부기 17) 상기 산소 배리어 메탈층 아래이고 상기 제1 도전성 플러그 및 그 주위의 상기 제1 절연층 위에는 도전성 밀착층이 형성되어 있는 것을 특징으로 하는 부기 1 내지 부기 16 중 어느 하나에 기재된 반도체 장치.
(부기 18) 상기 도전성 밀착층은 티탄 또는 질화 티탄의 단층 구조이거나, 티탄과 질화 티탄을 차례로 형성한 2층 구조 중 어느 하나인 것을 특징으로 하는 부기 17에 기재된 반도체 장치.
(부기 19) 상기 제1 및 제2 도전성 플러그는 각각 텅스텐을 함유하고 있는 것을 특징으로 하는 부기 1 내지 부기 18 중 어느 하나에 기재된 반도체 장치.
(부기 20) 상기 제1 불순물 확산 영역과 상기 제2 불순물 확산 영역은 트랜지스터를 구성하는 것을 특징으로 하는 부기 1 내지 부기 19 중 어느 하나에 기재된 반도체 장치.
(부기 21) 반도체 기판의 표층에 제1 및 제2 불순물 확산 영역을 형성하는 공정과,
상기 반도체 기판의 상측에 제1 절연층을 형성하는 공정과,
상기 제1 절연층에 제1, 제2 홀을 형성하는 공정과,
상기 제1 불순물 확산 영역에 전기적으로 접속되는 제1 도전성 플러그를 상기 제1 홀 내에 형성하고, 동시에 상기 제2 불순물 확산 영역에 전기적으로 접속되는 제2 도전성 플러그를 상기 제2 홀 내에 형성하는 공정과,
상기 제1 및 제2 도전성 플러그 위와 상기 제1 절연층 위에 산소 배리어 메탈층을 형성하는 공정과,
상기 산소 배리어 메탈층을 패터닝함으로써, 상기 산소 배리어 메탈층을 상기 제1 도전성 플러그 위에 섬 형상으로 남겨두는 공정과,
섬 형상의 상기 산소 배리어 메탈층과 상기 제1 절연층 위에 절연성 산화 방지층을 형성하는 공정과,
상기 절연성 산화 방지층을 연마하여 상기 산소 배리어 메탈층의 상면을 노출시키는 공정과,
상기 산소 배리어 메탈층 및 상기 절연성 산화 방지층 위에 제1 도전층을 형성하는 공정과,
상기 제1 도전층 위에 유전체층을 형성하는 공정과,
상기 유전체층 위에 제2 도전층을 형성하는 공정과,
상기 제2 도전층, 상기 유전체층 및 상기 제1 도전층을 패터닝하여 상기 제1 도전성 플러그 위의 상기 산소 배리어 메탈층 위에 캐패시터를 형성하는 공정과,
상기 캐패시터, 상기 절연성 산화 방지층의 상측에 제2 절연층을 형성하는 공정과,
상기 제2 절연층을 패터닝하여 상기 제2 도전성 플러그의 상측에 제3 홀을 형성하는 공정과,
상기 제2 도전성 플러그에 전기적으로 접속되는 제3 도전성 플러그를 상기 제3 홀 내에 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 22) 상기 절연성 산화 방지층 위에 절연성 밀착층을 형성하는 공정과,
상기 절연성 산화 방지층과 동시에 상기 절연성 밀착층을 평탄화하는 공정과,
상기 제3 홀을 상기 절연성 밀착층을 관통시키는 공정을 또한 갖는 것을 특징으로 하는 부기 21에 기재된 반도체 장치의 제조 방법.
(부기 23) 상기 산소 배리어 메탈층을 패터닝함으로써 상기 제2 도전성 플러그 및 그 주변에 도전성 산화 방지층으로서 섬 형상으로 남겨두는 공정과,
상기 도전성 산화 방지층 위에 상기 제3 홀을 형성하는 공정과,
상기 제3 도전성 플러그를 상기 제3 홀 내에 형성하고 상기 도전성 산화 방지층을 거쳐서 상기 제2 도전성 플러그에 전기적으로 접속하는 공정을 갖는 것을특징으로 하는 부기 21에 기재된 반도체 장치의 제조 방법.
(부기 24) 상기 산소 배리어 메탈층은 상기 캐패시터의 상기 하부 전극의 일부로서 패터닝되는 것을 특징으로 하는 부기 21 내지 부기 23 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 25) 상기 산소 배리어 메탈층은 상기 캐패시터의 상기 하부 전극과 실질적으로 동일한 크기로 패터닝되는 것을 특징으로 하는 부기 21 내지 부기 24 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 26) 상기 산소 배리어 메탈층은 재료가 다른 하측층과 상측층으로 이루어지고, 상기 상측층은 상기 하측층을 구성하는 제1 재료보다도 연마가 용이한 제2 재료로 구성되어 있는 것을 특징으로 하는 부기 21 내지 부기 25 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 27) 섬 형상의 상기 산소 배리어 메탈층과 상기 제1 도전층 사이에 도전성 밀착층을 형성하는 공정과,
상기 도전성 밀착층을 상기 제1 도전층과 함께 섬 형상으로 패터닝하는 공정을 갖는 것을 특징으로 하는 부기 21 내지 부기 26 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 28) 상기 산소 배리어 메탈층과 상기 제1 절연층 사이에 도전성 밀착층을 형성하는 공정과,
상기 도전성 밀착층을 상기 산소 배리어 메탈층과 함께 섬 형상으로 패터닝하는 공정을 갖는 것을 특징으로 하는 부기 21 내지 부기 27 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 29) 섬 형상의 상기 산소 배리어 메탈층은 상기 산소 배리어 메탈층 위에 하드 마스크를 형성한 후에, 상기 하드 마스크로부터 노출된 상기 산소 배리어 메탈층을 에칭함으로써 패터닝되는 것을 특징으로 하는 부기 21 내지 부기 28 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 30) 상기 절연성 산화 방지층은 상기 하드 마스크 위에도 형성되고,
상기 절연성 산화 방지층의 연마와 동시에 상기 하드 마스크를 연마에 의해 제거하는 것을 특징으로 하는 부기 29에 기재된 반도체 장치의 제조 방법.
(부기 31) 상기 하드 마스크는 상기 제2 도전성 플러그의 일부를 구성하는 재료와 동일한 재료로 구성되어 있는 것을 특징으로 하는 부기 30에 기재된 반도체 장치의 제조 방법.
(부기 32) 상기 하드 마스크의 상층부는 산화 실리콘층으로 구성되어 있는 것을 특징으로 하는 부기 30 또는 부기 31에 기재된 반도체 장치의 제조 방법.
(부기 33) 상기 절연성 산화 방지층은 알루미나 단층 구조 또는 알루미나층을 포함하는 복수층 구조로 구성되는 것을 특징으로 하는 부기 30 내지 부기 32에 기재된 반도체 장치의 제조 방법.
전술한 바와 같이 본 발명에 따르면, 제1 절연층에 제1 및 제2 도전성 플러그를 형성하고, 제1 도전성 플러그 위에 산소 배리어 메탈층을 형성하고, 제2 도전성 플러그 위에 산화 방지 절연층을 형성하고, 그리고 제1 도전성 플러그 위에 산소 배리어 메탈층을 거쳐서 캐패시터를 형성하고, 캐패시터를 덮는 제2 절연층을 형성하고, 그 후에 제2 도전성 플러그 위에 제3 도전성 플러그를 형성하도록 하고 있으므로, 불순물 확산 영역과 상측의 배선을 접속하는 구조가 via-to-via의 접속이 되며, 한번에 어스펙트비가 큰 홀의 형성이 불필요해지고 홀에의 매립이 용이해지므로, 최신 설비를 필요로 하지 않고, 개발 비용, 공정 비용의 삭감이 가능하게 된다. 또한, 제1 도전성 플러그의 이상 산화를 산소 배리어 메탈층에 의해서 방지할 수 있고, 그리고 제2 도전성 플러그의 이상 산화를 산화 방지 절연층에 의해서 방지할 수 있다.
또한, 산소 배리어 메탈층과 산화 방지 절연층은 연마에 의해 동시에 평탄화되므로, 산소 배리어 메탈층 위에 형성되는 캐패시터 하부 전극이 평탄해지고, 그 위에 형성되는 유전체층에 열화가 생기는 것이 회피되어, 특성이 좋은 캐패시터의 형성이 가능하게 된다.
또한, 산소 배리어 메탈층을 다층 구조로 하고, 그 상측층을 연마가 비교적 용이한 재료, 예를 들어 산화이리듐에 의해 구성하면, 절연성 밀착층과 산소 배리어 메탈층을 연마함으로써, 캐패시터의 기초가 보다 평탄해져서 캐패시터의 특성을 향상시킬 수 있다.
그리고, 본 발명에 따르면, 산화 방지 절연층 대신에 산소 배리어 메탈층을 제2 도전성 플러그 위에도 섬 형상으로 형성하고 있으므로, 산화 방지 절연층과 동일한 작용 효과가 얻어질 뿐만 아니라, 산화 방지 절연층의 형성 공정을 생략할 수 있다.
또한, 캐패시터 바로 아래의 제1 도전성 플러그 위에 형성되는 산소 배리어 메탈층을 하부 전극으로서 채용함으로써, 하부 전극의 패터닝 공정을 경감할 수 있다.
캐패시터 하부 전극을 구성하는 도전층과 산소 배리어 메탈층 사이에 도전성 밀착층을 형성함으로써, 캐패시터 하부 전극의 층박리를 확실하게 방지할 수 있다.
산소 배리어 메탈층과 제1 절연층 사이에 도전성 밀착층을 형성함으로써, 산소 배리어 메탈층과 제1 절연층의 밀착을 향상시킬 수 있고, 산소 배리어 메탈층과 제1 절연층 사이로부터 도전성 플러그로의 산소의 공급을 확실하게 방지하여 도전성 플러그의 산화를 방지할 수 있다.
산소 배리어 메탈층을 하드 마스크를 사용하여 패터닝하는 경우에는 산소 배리어 메탈층의 패터닝 후에, 하드 마스크 및 그 주변 위에 산화 방지 절연층을 형성하고, 그 후에 산소 배리어 메탈층이 노출될 때까지 산화 방지 절연층과 하드 마스크를 연마하도록 했으므로, 하드 마스크를 제거하기 위해서 독립된 공정을 없애고 처리량을 향상시킬 수 있다.
Claims (11)
- 반도체 기판의 표층에 형성된 제1 및 제2 불순물 확산 영역과,상기 반도체 기판의 상측에 형성된 제1 절연층과,상기 제1 절연층에 형성된 제1, 제2 홀과,상기 제1 홀 내에 형성되고 상기 제1 불순물 확산 영역에 전기적으로 접속되는 제1 도전성 플러그와,상기 제2 홀 내에 형성되고 상기 제2 불순물 확산 영역에 전기적으로 접속되는 제2 도전성 플러그와,상기 제1 절연층 위이고 상기 제1 도전성 플러그 및 그 주변 영역 위에 형성된 섬 형상의 산소 배리어 메탈층과,상기 제1 절연층 위에 형성되고 또한 상기 제2 도전성 플러그의 산화를 방지하는 재료로 이루어지는 산화 방지층과,상기 산소 배리어 메탈층 위에 형성된 하부 전극과, 상기 하부 전극 위에 형성된 유전체층과, 상기 유전체층 위에 형성된 상부 전극을 갖는 캐패시터와,상기 캐패시터와 상기 산화 방지층을 덮는 제2 절연막과,상기 제2 도전성 플러그 위이고 상기 제2 절연층에 형성된 제3 홀과,상기 제3 홀 내에 형성되고 상기 제2 도전성 플러그에 전기적으로 접속되는 제3 도전성 플러그를 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 산화 방지층은 상기 제1 절연층 위에 형성되어 상기 산소 배리어 메탈층의 측면을 덮는 산화 방지 절연층이고,상기 제3 홀은 상기 산화 방지 절연층에도 형성되어 상기 제2 홀에 접속되고,상기 제3 도전성 플러그는 상기 제2 도전성 플러그에 접속되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 산화 방지층은 상기 제2 도전성 플러그 위에 형성되고 또한 상기 산소 배리어 메탈층과 동일한 도전 재료로 구성되는 섬 형상의 도전층이며,상기 제3 도전성 플러그는 상기 섬 형상의 도전층을 거쳐서 상기 제2 도전성 플러그에 접속되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 산소 배리어 메탈층은 복수의 도전층으로 구성되고, 상기 복수층 구조의 상측층은 상기 복수층 구조의 하측층보다도 연마가 용이한 도전 재료로 구성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 산소 배리어 메탈층과 상기 하부 전극 사이에는 도전성 밀착층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 산소 배리어 메탈층 아래이고 상기 제1 도전성 플러그 및 그 주위의 상기 제1 절연층 위에는 도전성 밀착층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판의 표층에 제1 및 제2 불순물 확산 영역을 형성하는 공정과,상기 반도체 기판의 상측에 제1 절연층을 형성하는 공정과,상기 제1 절연층에 제1, 제2 홀을 형성하는 공정과,상기 제1 불순물 확산 영역에 전기적으로 접속되는 제1 도전성 플러그를 상기 제1 홀 내에 형성하고, 동시에 상기 제2 불순물 확산 영역에 전기적으로 접속되는 제2 도전성 플러그를 상기 제2 홀 내에 형성하는 공정과,상기 제1 및 제2 도전성 플러그 위와 상기 제1 절연층 위에 산소 배리어 메탈층을 형성하는 공정과,상기 산소 배리어 메탈층을 패터닝함으로써, 상기 산소 배리어 메탈층을 상기 제1 도전성 플러그 위에 섬 형상으로 남겨두는 공정과,섬 형상의 상기 산소 배리어 메탈층과 상기 제1 절연층 위에 절연성 산화 방지층을 형성하는 공정과,상기 절연성 산화 방지층을 연마하여 상기 산소 배리어 메탈층의 상면을 노출시키는 공정과,상기 산소 배리어 메탈층 및 상기 절연성 산화 방지층 위에 제1 도전층을 형성하는 공정과,상기 제1 도전층 위에 유전체층을 형성하는 공정과,상기 유전체층 위에 제2 도전층을 형성하는 공정과,상기 제2 도전층, 상기 유전체층 및 상기 제1 도전층을 패터닝하여 상기 제1 도전성 플러그 위의 상기 산소 배리어 메탈층 위에 캐패시터를 형성하는 공정과,상기 캐패시터, 상기 절연성 산화 방지층의 상측에 제2 절연층을 형성하는 공정과,상기 제2 절연층을 패터닝하여 상기 제2 도전성 플러그의 상측에 제3 홀을 형성하는 공정과,상기 제2 도전성 플러그에 전기적으로 접속되는 제3 도전성 플러그를 상기 제3 홀 내에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제7항에 있어서,상기 절연성 산화 방지층 위에 절연성 밀착층을 형성하는 공정과,상기 절연성 산화 방지층과 동시에 상기 절연성 밀착층을 평탄화하는 공정과,상기 제3 홀을 상기 절연성 밀착층을 관통시키는 공정을 또한 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제7항에 있어서,상기 산소 배리어 메탈층을 패터닝함으로써 상기 제2 도전성 플러그 및 그 주변에 도전성 산화 방지층으로서 섬 형상으로 남겨두는 공정과,상기 도전성 산화 방지층 위에 상기 제3 홀을 형성하는 공정과,상기 제3 도전성 플러그를 상기 제3 홀 내에 형성하여 상기 도전성 산화 방지층을 거쳐서 상기 제2 도전성 플러그에 전기적으로 접속하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제7항 내지 제9항 중 어느 한 항에 있어서,섬 형상의 상기 산소 배리어 메탈층은 상기 산소 배리어 메탈층 위에 하드 마스크를 형성한 후에, 상기 하드 마스크로부터 노출된 상기 산소 배리어 메탈층을 에칭함으로써 패터닝되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제10항에 있어서,상기 절연성 산화 방지층은 상기 하드 마스크 위에도 형성되고,상기 절연성 산화 방지층의 연마와 동시에 상기 하드 마스크를 연마하여 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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