KR101231234B1 - 반도체 소자의 ｍｉｍ 캐패시터 및 그 제조방법 - Google Patents

반도체 소자의 ｍｉｍ 캐패시터 및 그 제조방법 Download PDF

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KR101231234B1
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Abstract

본 발명은 반도체 소자의 MIM(Metal-Insulator-Metal) 캐패시터 및 그 제조방법에 관한 것으로서, 구리배선 상에 형성되는 MIM 캐패시터의 신뢰성을 확보할 수 있고, 제조원가를 절감할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 MIM 캐패시터는, 하부 구리배선이 형성된 반도체 기판; 상기 반도체 기판 상에 형성되며, 상기 하부 구리배선의 일부를 노출시키는 트렌치가 형성된 층간 절연막; 상기 트렌치의 측벽에 형성된 스페이서; 및 상기 스페이서를 포함한 상기 트렌치의 표면에 차례로 형성된 제 1 금속막, 유전막 및 제 2 금속막을 포함한다.
MIM, 유전막, 스페이서

Description

반도체 소자의 ＭＩＭ 캐패시터 및 그 제조방법{MIM capacitor of semiconductor device and mathod for manufacturing the same}
도 1은 종래기술에 따른 반도체 소자의 MIM 캐패시터 구조를 나타내는 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터 구조를 나타내는 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터의 제조방법을 설명하기 위한 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 반도체 기판 201: 제 1 층간 절연막
202: 제 1 트렌치 203: 하부 구리배선
204: 확산 방지막 205: 제 2 층간 절연막
206: 감광막 패턴 207: 제 2 트렌치
208: 스페이서 형성용 물질층 208a: 스페이서
209: 제 1 금속막 210: 유전막
211: 제 2 금속막
본 발명은 반도체 소자의 MIM 캐패시터 및 그 제조방법에 관한 것으로서, 특히 구리배선 상에 형성되는 MIM 캐패시터의 신뢰성을 확보할 수 있고, 제조원가를 절감할 수 있는 반도체 소자의 MIM 캐패시터 및 그 제조방법에 관한 것이다.
복잡한 기능을 가지고 있는 비메모리 반도체는 일반적으로 레지스터와 캐패시터를 필요로 한다. 특히 캐패시터는 교류 전류에 대해 통과 기능을 갖고, 직류 전류는 통과시키지 않는 특성을 가지고 있어, 아날로그 소자에서는 필수적이다.
회로상의 캐패시터는 PIP(Poly-Insulator-Poly)에서부터 발전하여 현재는 MIM(Metal-Insulator-Metal) 구조를 많이 사용하고 있으며, 구리배선에서도 MIM 구조를 구현하기 위해 많은 노력을 기울이고 있다. 구리배선에서의 MIM은 다마신 패턴을 적용하고 있으며, 신뢰성이 우수한 T자형(T-shaped) MIM 또는 U자형(U-shaped) MIM 등을 기본 구조로 채택하고 있는 회사들이 많이 있지만, 그 제조방법이 복잡하여 제조원가를 상승시키는 결과를 초래한다.
한편, 도 1에 도시한 바와 같은 종래기술에 의한 MIM 캐패시터의 제조방법은 간단하지만, 하부 구리배선(104)에 인접한 유전막(108)의 부분(도면부호 "A" 참조)이 뾰족한 형상을 갖게 되어, 상기 하부 구리배선(104)과 유전막(108) 사이에 기생 캐패시턴스(capacitance)가 발생된다. 이에 따라, 캐패시턴스 특성이 저하되는 등 의 신뢰성 문제로 인해 실질적으로 적용하는데 한계가 있어, 실용화에 많은 제약을 받고 있다. 여기서, 도 1의 미설명한 도면부호 100은 반도체 기판, 101 및 106은 층간절연막, 102 및 107은 트렌치, 103 및 109는 TiN막, 105는 확산 방지막, 그리고 110은 구리막을 각각 나타낸다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 단순한 방법으로 제조 가능하면서, 하부 구리배선과 유전막 사이에 기생 캐패시턴스가 발생하는 것을 방지함으로써, MIM 캐패시터의 신뢰성을 확보하고 제조 원가를 절감할 수 있는 반도체 소자의 MIM 캐패시터 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 MIM 캐패시터는,
하부 구리배선이 형성된 반도체 기판;
상기 반도체 기판 상에 형성되며, 상기 하부 구리배선의 일부를 노출시키는 트렌치가 형성된 층간 절연막;
상기 트렌치의 측벽에 형성된 스페이서; 및
상기 스페이서를 포함한 상기 트렌치의 표면에 차례로 형성된 제 1 금속막, 유전막 및 제 2 금속막을 포함한다.
여기서, 상기 스페이서와 상기 제 1 금속막의 계면이 라운딩한 형태로 이루어진 것을 특징으로 한다.
그리고, 상기 스페이서는 TaN, Ta, TiN 및 W 중 어느 하나의 단층 구조 또는 어느 둘 이상의 다층 구조를 갖는 것을 특징으로 한다.
또한, 상기 스페이서는 20 이하의 유전상수를 갖는 유전 물질인 것을 특징으로 한다.
또한, 상기 유전 물질은 SiO, SiN 및 SiC 중 어느 하나인 것을 특징으로 한다.
또한, 상기 반도체 기판과 상기 층간 절연막 사이에 형성된 확산 방지막을 더 포함하는 것을 특징으로 한다.
또한, 상기 확산 방지막은 SiN, SiC 및 SiCN 중 어느 하나의 단층 구조 또는 어느 둘 이상의 다층 구조를 갖는 것을 특징으로 한다.
또한, 상기 확산 방지막은 CoW이 무전해도금법으로 형성된 것을 특징으로 한다.
그리고, 상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 MIM 캐패시터 제조방법은,
하부 구리배선이 형성된 반도체 기판을 제공하는 단계;
상기 반도체 기판 상에 상기 하부 구리배선의 일부를 노출시키는 트렌치가 형성된 층간 절연막을 형성하는 단계;
상기 트렌치의 측벽에 스페이서를 형성하는 단계;
상기 스페이서를 포함한 전체 구조 표면에 제 1 금속막, 유전막 및 제 2 금속막을 차례로 형성하는 단계; 및
상기 층간 절연막이 노출될 때까지 상기 제 2 금속막, 유전막 및 제 1 금속막을 CMP하는 단계를 포함한다.
여기서, 상기 트렌치의 측벽에 스페이서를 형성하는 단계는,
상기 트렌치가 형성된 층간 절연막을 포함한 전체 구조 표면에 스페이서 형성용 물질층을 형성하는 단계; 및
상기 스페이서 형성용 물질층을 블랭킷 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서 형성용 물질층은 TaN, Ta, TiN 및 W 중 어느 하나의 단층 또는 어느 둘 이상의 다층으로 형성하는 것을 특징으로 한다.
또한, 상기 스페이서 형성용 물질층은 20 이하의 유전상수를 갖는 유전 물질을 사용하여 형성하는 것을 특징으로 한다.
또한, 상기 유전 물질로서 SiO, SiN 및 SiC 중 어느 하나를 사용하는 것을 특징으로 한다.
또한, 상기 블랭킷 식각 공정은, 주기율표상의 할로겐족 원소가 포함된 가스와, Ar, He 및 N2 가스를 이용하여 수행하는 것을 특징으로 한다.
또한, 상기 반도체 기판 상에 상기 하부 구리배선의 일부를 노출시키는 트렌 치가 형성된 층간 절연막을 형성하는 단계는,
상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막 상에 상기 하부 구리배선의 일부와 대응되는 부위를 노출시키는 감광막 패턴을 차례로 형성하는 단계;
상기 감광막 패턴을 식각 마스크로 이용하여 상기 층간 절연막을 식각하는 단계; 및
상기 감광막 패턴을 제거하는 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 층간 절연막의 식각 공정은 CxHyFz(x, y, z 는 0 또는 자연수) 가스를 주 식각 가스로 이용하고, O2, N2, Ar 및 He 가스를 첨가 가스로 이용하여 건식 식각하는 것을 특징으로 한다.
또한, 상기 층간 절연막을 형성하기 전에,
상기 반도체 기판 상에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 확산 방지막은 SiN, SiC 및 SiCN 중 어느 하나의 단층 또는 어느 둘 이상의 다층으로 형성하는 것을 특징으로 한다.
또한, 상기 확산 방지막은 CoW을 무전해도금법으로 형성하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
반도체 소자의 MIM 캐패시터 구조
도 2는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터 구조를 나타내는 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터는, 도 2에 도시한 바와 같이, 반도체 기판(200)과, 상기 반도에 기판(200) 상에 형성되며 상기 기판(200)의 일부를 노출시키는 제 1 트렌치(202)가 형성된 제 1 층간 절연막(201)과, 상기 제 1 트렌치(202) 내에 형성된 하부 구리배선(203)과, 상기 하부 구리배선(203)을 포함한 상기 제 1 층간 절연막(201) 상에 형성되며 상기 하부 구리배선(203)의 일부를 노출시키는 제 2 트렌치(207)가 형성된 제 2 층간 절연막(205)과, 상기 제 2 트렌치(207)의 측벽에 형성된 스페이서(208a)와, 상기 스페이서(208a)를 포함한 상기 제 2 트렌치(207)의 표면에 차례로 형성된 제 1 금속막(209), 유전막 (210) 및 제 2 금속막(211)을 포함한다. 여기서, 상기 스페이서(208a)와 제 1 금속막(209)의 계면은 라운딩한 형태로 이루어져 있고, 상기 제 1 층간 절연막(201)과 제 2 층간 절연막(205) 사이에는 확산 방지막(204)이 형성되어 있다.
상기 확산 방지막(204)은 SiN, SiC 및 SiCN 중 어느 하나의 단층 구조, 또는 어느 둘 이상의 다층 구조를 갖는다. 또한, 상기 확산 방지막(204)은 상기한 단층 또는 다층 구조 대신에, CoW이 무전해도금법으로 형성된 것일 수도 있다. 그리고, 상기 스페이서(208a)는 TaN, Ta, TiN 및 W 중 어느 하나의 단층 구조, 또는 어느 둘 이상의 다층 구조를 갖는다. 또한, 상기 스페이서(208a)는 상기한 TaN, Ta, TiN 및 W과 같은 금속 물질 대신에 20 이하의 유전상수를 갖는 유전 물질, 예컨대 SiO, SiN 및 SiC 중 어느 하나로 형성된 것일 수도 있다. 상기 스페이서(208a)는 상기 제 2 트렌치(207)의 측벽에 형성되어, 상기 하부 구리배선(203)과 인접한 제 1 금속막(209), 유전막(210) 및 제 2 금속막(211) 부분이 라운딩한 형태로 형성되도록 해준다. 따라서, 상기 하부 구리배선(203)과 유전막(210) 사이에 기생 캐패시턴스가 발생되는 것을 방지할 수 있다.
한편, 상기 제 1 금속막(209)은 TaN으로 이루어지고, 상기 유전막(210)은 3 이상의 유전상수를 갖는 유전 물질, 예컨대 SiN으로 이루어지며, 상기 제 2 금속막(211)은 TaN으로 이루어진다.
반도체 소자의 MIM 캐패시터 제조방법
이하에서는, 전술한 바와 같은 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법에 대하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a에 도시한 바와 같이, 트랜지스터 등을 포함한 소정의 하부 구조(도시안함)가 형성된 반도체 기판(200)을 제공한다. 다음으로, 상기 반도체 기판(200) 상에 제 1 층간 절연막(201)을 형성한다. 상기 제 1 층간 절연막(201)은 산화물 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질로 형성한다. 이어서, 상기 제 1 층간 절연막(201)의 일부분을 선택적으로 식각하여 상기 기판(200)의 일부를 노출시키는 제 1 트렌치(202)를 형성한다. 그런 다음, 상기 제 1 트렌치(202)가 형성된 제 1 층간 절연막 상에, 상기 제 1 트렌치(202)를 매립하도록 구리막(도시안함)을 형성하고 나서, 상기 제 1 층간 절연막(201)이 노출될 때까지 상기 구리막을 화학적 기계적 연마(chemical mechanical polishing: CMP)하여 제 1 트렌치(202) 내에 하부 구리배선(203)을 형성한다.
이어서, 상기 하부 구리배선(203)이 형성된 제 1 층간 절연막(201) 상에 확산 방지막(204) 및 제 2 층간 절연막(205)을 차례로 형성하고, 상기 제 2 층간 절연막(205) 상에 상기 하부 구리배선(203)의 일부와 대응되는 부위를 노출시키는 감광막 패턴(206)을 형성한다. 여기서, 상기 확산 방지막(204)은 SiN, SiC 및 SiCN 중 어느 하나의 단층 또는 어느 둘 이상의 다층으로 형성하거나, 또는, CoW을 무전해도금법으로 형성한다. 또한, 상기 확산 방지막(204)은 100 내지 1,000 Å의 두께로 형성하는 것이 바람직하다. 그리고, 상기 제 2 층간 절연막(205)은 상기 제 1 층간 절연막(201)과 마찬가지로 산화물 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질을 이용하여 1,000 내지 6,000 Å의 두께로 형성하는 것이 바람직하다.
다음으로, 도 3b에 도시한 바와 같이, 상기 감광막 패턴(206)을 식각 마스크로 이용하여 상기 제 2 층간 절연막(205) 및 확산 방지막(204)을 식각하여, 상기 하부 구리배선(203)의 일부를 노출시키는 제 2 트렌치(207)를 형성한다. 상기 제 2 층간 절연막(205)의 식각 공정은 CxHyFz(x, y, z 는 0 또는 자연수) 가스를 주 식각 가스로 이용하고, O2, N2, Ar 및 He 등의 가스를 첨가 가스로 이용하여 건식 식각한다. 참고로, 상기 제 2 층간 절연막(205)의 식각 공정에서 사용되는 상기 CxHyFz 가스의 y와 z에 대한 x의 비율을 증가시키면, C/F 비(ratio)가 증가하게 되면서 확산 방지막(204)에 대한 선택비를 높일 수 있게 되고, 또한 O2나 N2 가스 등의 첨가 비율을 감소시켜도 유사한 효과를 얻을 수 있다. 이와는 반대로, 확산 방지막(204)에 대한 선택비를 떨어뜨리고자 할 때는 y와 z에 대한 x의 비율을 감소시키거나, O2나 N2 가스 등의 첨가 비율을 증가시키면, C/F 비가 감소하게 되면서 확산 방지막(204)에 대한 선택비가 낮아지게 된다.
그런 다음, 도 3c에 도시한 바와 같이, 상기 감광막 패턴(206)을 제거하고 나서, 상기 제 2 트렌치(207)가 형성된 제 2 층간 절연막(205)을 포함한 전체 구조 표면에 스페이서 형성용 물질층(208)을 형성한다. 상기 스페이서 형성용 물질층(208)은 TaN, Ta, TiN 및 W 중 어느 하나의 단층 또는 어느 둘 이상의 다층으로 형성하거나, 또는 20 이하의 유전상수를 갖는 유전 물질, 예컨대 SiO, SiN 및 SiC 중 어느 하나를 사용하여 형성한다. 또한, 상기 스페이서 형성용 물질층(208)은 100 내지 3,000 Å의 두께로 형성하는 것이 바람직하다.
다음으로, 도 3d에 도시한 바와 같이, 상기 스페이서 형성용 물질층(208)을 블랭킷 식각하여 상기 제 2 트렌치(207)의 측벽에 스페이서(208a)를 형성한다. 상기 블랭킷 식각 공정은, F 및 Cl 등과 같이 주기율표상의 할로겐족 원소가 포함된 가스와, Ar, He 및 N2 가스를 이용하여 수행한다.
그런 후에, 도 3e에 도시한 바와 같이, 상기 스페이서(208a)를 포함한 전체 구조 표면에 MIM 캐패시터 형성용 제 1 금속막(209), 유전막(210) 및 제 2 금속막(211)을 차례로 형성한다. 상기 제 1 금속막(209)은 TaN을 이용하여 10 내지 2,000 Å의 두께로 형성하고, 상기 유전막(210)은 3 이상의 유전상수를 갖는 유전물질, 예컨대 SiN을 이용하여 50 내지 1,500 Å의 두께로 형성하며, 상기 제 2 금속막(211)은 TaN을 이용하여 100 내지 3,000 Å의 두께로 형성하는 것이 바람직하다.
여기서, 상기 제 2 트렌치(207)의 측벽에 스페이서(208a)가 형성되어 있기 때문에, 상기 제 1 금속막(209), 유전막(210) 및 제 2 금속막(211)이 상기 제 2 트렌치(207) 내에 형성될 때에, 상기 하부 구리배선(203)과 인접한 부분이 뾰족한 형상을 갖지 않고, 라운딩한 형태로 형성될 수 있다. 이에 따라, 상기 하부 구리배선(203)과 상기 유전막(210) 사이에 기생 캐패시턴스가 발생하는 것을 방지할 수 있어, 우수한 캐패시턴스 특성을 유지할 수 있게 된다.
그 다음에, 도 3f에 도시한 바와 같이, 상기 제 2 층간 절연막(205)이 노출될 때까지 상기 제 2 금속막(211), 유전막(210) 및 제 1 금속막(209)을 CMP하여, 상부 및 하부의 금속물질이 같은 MIM 캐패시터를 형성한다.
그런 후에, 도면에 도시하지는 않았지만, 그로부터 얻어지는 결과물 상에 상기 하부 구리배선(203)의 일부분 및 상기 제 2 금속막(211)의 일부분과 전기적으로 연결되는 비아(도시안함)들 구비한 제 3 층간 절연막(도시안함)을 형성한다. 이어서, 상기 비아를 포함한 제 3 층간 절연막 상에, 상기 비아와 전기적으로 연결되는 상부 구리배선(도시안함)을 구비한 제 4 층간 절연막(도시안함)을 형성한다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 캐패시터 및 그 제조방법에 의하면, MIM 캐패시터가 형성될 트렌치의 측벽에 스페이서를 형성한 후에, MIM 캐패시터 형성용 물질을 증착함으로써, 하부 구리배선과 인접한 유전막 부분이 뾰족한 형상을 갖지 않고 라운딩한 형태로 형성되도록 할 수 있다.
따라서, 상기 유전막과 캐패시터 하부의 하부 구리배선 사이에 기생 캐패시턴스가 발생하는 것을 방지할 수 있어, 우수한 캐패시턴스 특성을 유지할 수 있고, MIM 캐패시터의 신뢰성을 확보할 수 있다. 또한, 상술한 바와 같은 스페이서를 적용한 MIM 캐패시터는 그 제조방법이 단순하므로, 제조 원가를 절감할 수 있는 효과가 있다.

Claims (19)

  1. 하부 구리배선이 형성된 반도체 기판;
    상기 반도체 기판 상에 형성되며, 상기 하부 구리 배선의 일부를 노출시키는 트렌치가 형성된 층간 절연막;
    상기 트렌치의 측벽에 형성된 스페이서; 및
    상기 스페이서를 포함한 상기 트렌치의 표면에 차례로 형성된 제1 금속막; 유전막; 제2 금속막;을 포함하며,
    여기에서 상기 반도체 기판과 상기 층간 절연막 사이에 확산방지막이 형성되며,
    상기 스페이서는 TaN, Ta, TiN 및 W 중에서 선택된 1종의 단일층 또는 2종 이상이 적층된 복층 구조로 이루어지며, 상기 스페이서와 상기 제1 금속막의 계면은 만곡된 형태로 이루어지고,
    상기 확산 방지막은 CoW이 무전해도금법으로 형성된 것을 특징으로 하는 반도체 소자의 MIM 캐패시터.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 스페이서는 20 이하의 유전상수를 갖는 유전 물질인 것을 특징으로 하는 반도체 소자의 MIM 캐패시터.
  5. 제 4 항에 있어서,
    상기 유전 물질은 SiO, SiN 및 SiC 중 어느 하나인 것을 특징으로 하는 반도체 소자의 MIM 캐패시터.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 확산 방지막은 SiN, SiC 및 SiCN 중 어느 하나의 단층 구조 또는 어느 둘 이상의 다층 구조를 갖는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터.
  8. 삭제
  9. 하부 구리배선이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판상에 확산 방지막을 형성하는 단계;
    상기 반도체 기판 상에 상기 하부 구리배선의 일부를 노출시키는 트렌치가 형성된 층간 절연막을 형성하는 단계;
    상기 트렌치의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 전체 구조 표면에 제 1 금속막, 유전막 및 제 2 금속막을 차례로 형성하는 단계; 및
    상기 층간 절연막이 노출될 때까지 상기 제 2 금속막, 유전막 및 제 1 금속막을 CMP하는 단계;
    를 포함하며,
    상기 스페이서는 TaN, Ta, TiN 및 W 중 선택된 1종의 단일층 또는 2종 이상이 적층된 복층 구조로 이루어지며, 상기 스페이서와 상기 제1 금속막의 계면은 만곡된 형태로 이루어지고, 상기 확산 방지막은 CoW이 무전해도금법으로 형성된 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 트렌치의 측벽에 스페이서를 형성하는 단계는,
    상기 트렌치가 형성된 층간 절연막을 포함한 전체 구조 표면에 스페이서 형성용 물질층을 형성하는 단계; 및
    상기 스페이서 형성용 물질층을 블랭킷 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 스페이서 형성용 물질층은 20 이하의 유전상수를 갖는 유전 물질을 사 용하여 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  13. 제 12 항에 있어서,
    상기 유전 물질로서 SiO, SiN 및 SiC 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  14. 제 10 항에 있어서,
    상기 블랭킷 식각 공정은, 주기율표상의 할로겐족 원소가 포함된 가스와, Ar, He 및 N2 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  15. 제 9 항에 있어서,
    상기 반도체 기판 상에 상기 하부 구리배선의 일부를 노출시키는 트렌치가 형성된 층간 절연막을 형성하는 단계는,
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 상기 하부 구리배선의 일부와 대응되는 부위를 노출시키는 감광막 패턴을 차례로 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 이용하여 상기 층간 절연막을 식각하는 단계; 및
    상기 감광막 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  16. 삭제
  17. 삭제
  18. 제 9 항에 있어서,
    상기 확산 방지막은 SiN, SiC 및 SiCN 중 어느 하나의 단층 또는 어느 둘 이상의 다층으로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  19. 삭제
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010008589A (ko) * 1999-07-02 2001-02-05 김영환 상감 기법을 이용한 반도체장치의 비트라인 형성방법
KR20020085979A (ko) * 2001-05-10 2002-11-18 삼성전자 주식회사 집적회로소자의 캐패시터 및 그 제조방법
KR20040004809A (ko) * 2002-07-05 2004-01-16 주식회사 하이닉스반도체 반도체 소자의 구리배선 및 캐패시터 제조방법
KR20040039591A (ko) * 2002-11-04 2004-05-12 주식회사 하이닉스반도체 구리 확산방지막 형성방법 및 이를 이용한 구리배선제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010008589A (ko) * 1999-07-02 2001-02-05 김영환 상감 기법을 이용한 반도체장치의 비트라인 형성방법
KR20020085979A (ko) * 2001-05-10 2002-11-18 삼성전자 주식회사 집적회로소자의 캐패시터 및 그 제조방법
KR20040004809A (ko) * 2002-07-05 2004-01-16 주식회사 하이닉스반도체 반도체 소자의 구리배선 및 캐패시터 제조방법
KR20040039591A (ko) * 2002-11-04 2004-05-12 주식회사 하이닉스반도체 구리 확산방지막 형성방법 및 이를 이용한 구리배선제조방법

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