TWI552357B - 半導體裝置結構及其形成方法 - Google Patents

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Description

半導體裝置結構及其形成方法
本發明是關於半導體裝置結構及其形成方法，特別是關於電感器與金屬-絕緣體-金屬電容器之間的互連結構及其形成方法。
半導體積體電路工業歷經了指數函數般的成長。在積體電路材料與設計的科技的進展，已製造出數個世代的積體電路。其中，每個世代的積體電路與前一個世代相比，都具有較小且較複雜的電路。在積體電路發展的路線中，功能密度(例如每單位晶片面積的互連的裝置的數量)是總體性地成長，而幾何尺寸(例如可製造的最小構件(或線路))則減少。
電容器的一種形式是金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器，其是用於混合信號裝置(mixed signal devices)與邏輯裝置中，例如嵌入式記憶體與射頻裝置。金屬-絕緣體-金屬電容器是用來在各式各樣的半導體裝置中儲存電荷。一金屬-絕緣體-金屬電容器是水平式地形成在一半導體晶圓上，具有二片金屬板夾置平行於晶圓表面的一介電層之結構。
一電感器是一被動電性元件，藉由通過此電感器的電流而產生磁場，而可以在此磁場中儲存能量。在積體電路 中使用的電感器，是用於許多不同的應用領域中。這些應用領域可包含例如通訊系統、雷達系統、電視系統、高通濾波器(high pass filter)及儲能電路(tank circuit)。藉由在與積體電路相同的基底上製造螺旋狀的電感器，且使用積體電路製造技術連接上述電感器與積體電路，電感器可被縮小化而用於小型通訊系統，例如行動電話與數據機。
然而，關於形成一電感器與一金屬-絕緣體-金屬電容器之間的介層結構，仍存在有許多挑戰。
有鑑於此，本發明的一實施例是提供一種半導體裝置結構。上述半導體裝置結構包含一金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器，其形成於一基底上。上述半導體裝置結構亦包含一電感器，其形成於上述金屬-絕緣體-金屬電容器上。上述半導體裝置結構還包含一介層結構，其形成於上述金屬-絕緣體-金屬電容器與上述電感器之間，上述介層結構是形成於複數個介電層中，上述介電層包含一蝕刻停止層。
在上述之半導體裝置結構中，上述蝕刻停止層較好是由氮化矽(SiN)、氧氮化矽(SiON)、碳化矽(SiC)、氧碳化矽(SiCO)或碳氮化矽(SiCN)構成。
在上述之半導體裝置結構中，較好為：上述介層結構具有一第一高度，上述蝕刻停止層的厚度是上述第一高度的0.01倍至0.2倍的範圍。
在上述之半導體裝置結構中，上述金屬-絕緣體 -金屬電容器較好包含一電容器頂部金屬(capacitor top metal；CTM)層、一絕緣層與一電容器底部金屬(capacitor bottom metal；CBM)層。
在上述之半導體裝置結構中，較好為：上述介層結構具有一第一高度，在上述電容器頂部金屬層與上述蝕刻停止層之間的一距離是上述第一高度的0.1倍至0.6倍的範圍。
在上述之半導體裝置結構中，較好為更包含：一第二介層結構，形成於上述電感器與上述電容器底部金屬層之間。
在上述之半導體裝置結構中，較好為更包含：一第二蝕刻停止層，在上述電容器頂部金屬層的上方，其中上述介層結構的底部是與上述第二蝕刻停止層的底部齊平。
在上述之半導體裝置結構中，較好為更包含：一第三蝕刻停止層，形成於上述電容器底部金屬層的上方，其中上述第二介層結構的底部是與上述第三蝕刻停止層的底部齊平。
在上述之半導體裝置結構中，上述介層結構的厚度較好是在3000Å至100000Å的範圍。
本發明的另一實施例是提供一種半導體裝置結構。上述半導體裝置結構包含：一基底，上述基底包含一金屬-絕緣體-金屬區與一非金屬-絕緣體-金屬區；以及一電容器底部金屬(capacitor bottom metal；CBM)層，其是形成於上述金屬-絕緣體-金屬區的上方及上述非金屬-絕緣體-金屬區的上方。上述半導體裝置結構亦包含：一絕緣層，形成在 位於上述金屬-絕緣體-金屬區的上方的上述電容器底部金屬層上；以及一電容器頂部金屬(capacitor top metal；CTM)層，形成於上述絕緣層上。上述半導體裝置結構包含：一第一蝕刻停止層，形成在上述電容器頂部金屬層上；以及一第二蝕刻停止層，形成在位於上述非金屬-絕緣體-金屬區的上方的上述電容器底部金屬層上；上述半導體裝置結構還包含一介電層，其是形成於上述第一蝕刻停止層的上方及上述第二蝕刻停止層的上方，其中上述介電層包含一中間蝕刻停止層。上述半導體裝置結構包含一電感器，其是形成在上述介電層上。上述半導體裝置結構亦包含一第一介層結構，形成在上述電容器頂部金屬層與上述電感器之間；以及一第二介層結構，形成在上述電容器底部金屬層與上述電感器之間。
在上述之半導體裝置結構中，較好為：上述第一介層結構具有一第一高度，在上述電容器頂部金屬層與上述中間蝕刻停止層之間的一距離是上述第一高度的0.1倍至0.6倍的範圍。
在上述之半導體裝置結構中，較好為：上述第一介層結構具有一第一高度，上述中間蝕刻停止層的厚度是上述第一高度的0.01倍至0.2倍的範圍。
在上述之半導體裝置結構中，上述中間蝕刻停止層較好是由氮化矽(SiN)、氧氮化矽(SiON)、碳化矽(SiC)、氧碳化矽(SiCO)或碳氮化矽(SiCN)構成。
在上述之半導體裝置結構中，上述第一介層結構的底部較好是與上述第一蝕刻停止層的底部齊平。
本發明的另一實施例是提供一種半導體裝置結構的形成方法。上述方法包含：提供一基底；以及在上述基底的上方，形成一金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器。上述方法亦包含：在上述金屬-絕緣體-金屬電容器上，形成一第一蝕刻停止層。上述方法還包含：在上述第一蝕刻停止層上，形成一介層介電層，其中上述介層介電層包含一第一介層介電層、一中間蝕刻停止層與一第二介層介電層。上述方法包含在上述介層介電層上，形成一圖形化的光阻層。上述方法亦包含：形成貫穿上述第二介層介電層的一介層孔，其中上述介層孔的底部是位於上述中間蝕刻停止層的上方。上述方法還包含：擴展上述介層孔而貫穿上述中間蝕刻停止層、上述第一介層介電層與上述第一蝕刻停止層，以曝露上述金屬-絕緣體-金屬電容器的一電容器頂部金屬(capacitor top metal；CTM)層。上述方法包含將一導體材料填入上述介層孔而形成一介層結構。
在上述之半導體裝置結構的形成方法中，較好為更包含：在上述金屬-絕緣體-金屬電容器的一電容器底部金屬(capacitor bottom metal；CBM)層的上方，形成一第二蝕刻停止層；以及形成貫穿上述第二介層介電層、上述中間蝕刻停止層、上述第二介層介電層與上述第二蝕刻停止層的一第二介層結構。
在上述之半導體裝置結構的形成方法中，較好為：形成貫穿上述第二介層介電層的上述介層孔的步驟包含：執行一第一蝕刻製程與一第二蝕刻製程，以蝕刻上述第二介層 介電層。
在上述之半導體裝置結構的形成方法中，較好為：擴展上述介層孔而貫穿上述中間蝕刻停止層、上述第一介層介電層與上述第一蝕刻停止層的步驟包含：執行一第三蝕刻製程與一第四蝕刻製程，以蝕刻上述第一介層介電層。
在上述之半導體裝置結構的形成方法中，較好在上述第四蝕刻製程之後更包含：執行一第五蝕刻製程，以完全移除上述第一蝕刻停止層，其中上述介層孔的底部齊平於上述第一蝕刻停止層的底部。
在上述之半導體裝置結構的形成方法中，較好為更包含：在上述基底的上方形成一電感器，其中上述介層結構是在上述金屬-絕緣體-金屬電容器與上述電感器之間。
11‧‧‧金屬-絕緣體-金屬區
12‧‧‧非金屬-絕緣體-金屬區
15、15'‧‧‧第一蝕刻製程
17、17'‧‧‧第二蝕刻製程
25‧‧‧第三蝕刻製程
27‧‧‧第四蝕刻製程
29‧‧‧第五蝕刻製程
100‧‧‧半導體裝置
102‧‧‧半導體基底
110‧‧‧內連線結構
112‧‧‧金屬間介電層
114‧‧‧金屬線
116‧‧‧介層結構
120‧‧‧金屬-絕緣體-金屬電容器
122‧‧‧電容器底部金屬層
124‧‧‧絕緣層
126‧‧‧電容器頂部金屬層
127a‧‧‧第一介層孔
127b‧‧‧第二介層孔
128a、128b‧‧‧介層結構
130‧‧‧第一蝕刻停止層
132‧‧‧第二蝕刻停止層
142‧‧‧介層介電層
144‧‧‧第一介層介電層
146‧‧‧中間蝕刻停止層
148‧‧‧第二介層介電層
150‧‧‧電感器
150a‧‧‧內端點
150b‧‧‧外端點
152‧‧‧電感器介電層
170‧‧‧光阻層
第1圖是一剖面圖，顯示本發明某些實施例之半導體裝置。
第2圖是顯示本發明某些實施例的電感器的俯視圖。
第3A-3C圖是一系列之剖面圖，顯示形成本發明某些實施例之半導體裝置的各個階段。
第4A-4G圖是一系列之剖面圖，顯示形成本發明某些實施例之半導體裝置的各個階段。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下： 要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。以下將配合所附圖式詳述本發明之實施例，其中同樣或類似的元件將盡可能以相同的元件符號表示。在圖式中可能誇大實施例的形狀與厚度以便清楚表面本發明之特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第一特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。
另外，本說明書以下的揭露內容可能在各個範例中使用重複的元件符號，以使說明內容更加簡化、明確，但是重複的元件符號本身並未指示不同的實施例及/或結構之間的關係。
以下提供形成半導體裝置結構的機制的實施樣態。第1圖是一剖面圖，顯示本發明某些實施例之一半導體裝置100。第2圖是顯示本發明某些實施例的一電感器150的俯視圖。半導體裝置100是包含一金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器120與一電感器150。金屬-絕緣體-金屬電容器120與電感器150是被動元件，並在本說明書中稱之為射頻裝置。
請參考第1圖，提供一半導體基底102。半導體基 底102包含一金屬-絕緣體-金屬區11與一非金屬-絕緣體-金屬區12。半導體基底102可由矽或其他半導體材料構成。半導體基底102可替換為、或是額外具有其他元素半導體材料例如鍺。在某些實施例中，半導體基底102是由化合物半導體構成，例如碳化矽、砷化鎵、磷化鎵、砷化銦或磷化銦。在某些實施例中，半導體基底102是由合金半導體構成，例如矽鍺(SiGe)、碳化矽鍺、砷磷化鎵(GaAsP)或磷化鎵銦。在某些實施例中，半導體基底102是在一塊狀半導體之上具有一磊晶層。
半導體基底102可更包含隔離結構(未繪示)，例如為淺溝槽隔離(shallow trench isolation；STI)結構或矽的局部氧化(local oxidation of silicon；LOCOS)結構。上述隔離結構可定義並隔離各種積體電路裝置。例如金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field-effect transistor；MOSFET)、互補式金屬-氧化物-半導體(complementary metal-oxide-semiconductor；CMOS)電晶體、雙極性接面電晶體(bipolar junction transistor；BJT)、高電壓電晶體、高頻電晶體、p通道及/或n通道場效電晶體(PFET/NFET)、二極體或其他適合的裝置等的積體電路裝置，是被形成在半導體基底102中及/或半導體基底102上。
一內連線結構110是形成於半導體基底102的上方。在某些實施例中，包含金屬線114與介層結構116的內連線結構110是被嵌於金屬間介電(inter-metal dielectric；IMD)層112中。在某些實施例中，是在後段(back end of line；BEOL)製程形成內連線結構110。金屬線114與介層結構116可由傳導 性金屬構成，例如銅(Cu)、鋁(Al)、鎢(W)或其他可使用的材料。在某些實施例中，金屬線114與介層結構116是銅或銅合金。在某些實施例中，金屬線114與介層結構116是藉由單鑲嵌及/或雙鑲嵌製成而形成。金屬線114是包含數個金屬層(即M1、M2、M3、......及Mtop)，其是經由介層結構116而互連。
在某些實施例中，金屬間介電層112是由氧化矽構成。在某些其他的實施例中，金屬間介電層112是由非摻雜的矽玻璃(undoped silicate glass；USG)、摻氟的二氧化矽(fluorinated silicate glass；FSG)、摻碳的二氧化矽、氮化矽或氧氮化矽構成。在某些實施例中，金屬間介電層112包含多重介電層。上述多重介電層的一或數個是由低介電常數材料構成，例如介電常數小於3.0者或小於2.5者。第1圖中所示的內連線結構110僅為例示用途。內連線結構110可包含其他構件並可包含一或多條金屬線與一或多層的金屬間介電層。
金屬-絕緣體-金屬電容器120是形成於半導體基底102的上方(例如金屬-絕緣體-金屬區11的上方)。金屬-絕緣體-金屬電容器120是一三明治結構，且一絕緣層124是形成於一電容器底部金屬(capacitor bottom metal；CBM)層122與一電容器頂部金屬(capacitor top metal；CTM)層126之間。在某些實施例中，電容器底部金屬層122與電容器頂部金屬層126是各自獨立地由銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)或鎢合金構成。在某些實施例中，電容器底部金屬層122與電容器頂部金屬層126是藉由物理氣相沉積(physical vapor deposition；PVD)製程形成。在某些實施例中，電容器底部金 屬層122的厚度是在1000Å至20000Å的範圍。在某些實施例中，電容器頂部金屬層126的厚度是在500Å至2000Å的範圍。在某些實施例中，例如氮化鈦(TiN)等的一阻障層是形成於電容器底部金屬層122或電容器頂部金屬層126的上方。在某些實施例中，絕緣層124是由例如氧化矽、氮化矽或矽玻璃等的介電材料構成。在某些實施例中，絕緣層124是藉由電漿增益化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)製程形成。
如第1圖所示，一第一蝕刻停止層130是形成在位於金屬-絕緣體-金屬區11的上方的電容器頂部金屬層126上。在某些實施例中，第一蝕刻停止層130是一單一的介電層。在某些其他的實施例中，第一蝕刻停止層130包含多重介電層。第一蝕刻停止層130是由氮化矽(例如SiN)、氧氮化矽(例如SiON)、碳化矽(例如SiC)、氧碳化矽(例如SiOC或SiCO)或碳氮化矽(例如SiCN)構成。在某些實施例中，第一蝕刻停止層130是藉由一化學氣相沉積、電漿增益化學氣相沉積或有機金屬化學氣相沉積(metal organic chemical vapor deposition；MOCVD)製程形成。
第二蝕刻停止層132是形成在位於非金屬-絕緣體-金屬區12的上方的電容器底部金屬層122上。在某些實施例中，第二蝕刻停止層132可包含一單一的介電層或多重介電層。在某些實施例中，第二蝕刻停止層132的材料是與第一蝕刻停止層130的材料相同。在某些實施例中，第二蝕刻停止層132的材料是與第一蝕刻停止層130的材料不同。在某些實施例 中，第一蝕刻停止層130的一部分是與第二蝕刻停止層132的一部分相同。例如第一蝕刻停止層130具有多層結構，包含氧氮化矽層、氧化矽層與氮化矽層。第二蝕刻停止層132具有多層結構，包含氧化矽層與氮化矽層。
如第1圖所示，一介層介電層142是形成於第一蝕刻停止層130上與第二蝕刻停止層132上。介層介電層142是由氧化矽、非摻雜的矽玻璃(undoped silicate glass；USG)、摻氟的二氧化矽(fluorinated silicate glass；FSG)、摻碳的二氧化矽、氮化矽或氧氮化矽構成。介層結構128a、128b是形成於介層介電層142中。
嵌於一電感器介電層152中的電感器150，是形成於半導體基底102的上方。電感器150是由銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)或鎢合金等導體材料構成。在某些實施例中，電感器150是藉由一物理氣相沉積製程形成。
電感器介電層152可以是由非摻雜的矽玻璃(undoped silicate glass；USG)、摻氟的二氧化矽(fluorinated silicate glass；FSG)、摻碳的二氧化矽、氮化矽或氧氮化矽構成。在某些實施例中，電感器介電層152是由化學氣相沉積製程形成。
根據安培定律，當電流流經一電子裝置，會藉由電流產生磁場。當積體電路裝置歷經磁場改變時，會產生不希望見到的渦電流(eddy current)。如第1圖所示，因為電流流經平行於半導體基底102的一表面的電感器150，藉由電感器150而產生的磁場是垂直於半導體基底102的表面。為了減少上述 渦電流，是將電感器150形成於遠離例如電晶體等的積體電路裝置(未繪示)之處。因此，一第一厚介層結構128a是形成於電感器150與電容器頂部金屬層126之間，而一第二厚介層結構128b是形成於電感器150與電容器底部金屬層122之間。在某些實施例中，介層結構128a、128b是分別具有3000Å至100000Å的範圍的厚度。
第2圖是顯示本發明某些實施例的一電感器150的俯視圖。電感器150是具有螺旋狀的導體跡線圖形。電感器150具有至少一圈，並具有一內端點150a與一外端點150b。所有的導體跡線圖形可實質上在相同平面。根據實際上的應用需求，內端點150a與外端點150b是分別連接於其他的內連線結構(未繪示)。在某些實施例中，電感器150是順時針從外端點150b延伸至內端點150a。在某些其他的實施例中，電感器150是以逆時針延伸。
第3A-3C圖是一系列之剖面圖，顯示形成本發明某些實施例之半導體裝置的各個階段。具體而言，第3A圖是顯示第1圖中的半導體裝置100的一部分。
在某些實施例中，如第3A圖所示，電容器底部金屬層122是形成於半導體基底102的上方。接下來，絕緣層124、電容器頂部金屬層126與第一蝕刻停止層130則依序形成於電容器底部金屬層122的上方。接下來，藉由一微影製程與一蝕刻製程將絕緣層124、電容器頂部金屬層126與第一蝕刻停止層130圖形化，使金屬-絕緣體-金屬電容器120形成於金屬-絕緣體-金屬區11的上方。
如第3A圖所示，第二蝕刻停止層132是形成在位於非金屬-絕緣體-金屬區12的上方的電容器底部金屬層122的上方。在某些實施例中，第一蝕刻停止層130的厚度是大於第二蝕刻停止層132的厚度。上述蝕刻製程是從介層介電層142的一上表面開始蝕刻，而且第一蝕刻停止層130是比第二蝕刻停止層132還靠近介層介電層142的上表面。其結果，第一蝕刻停止層130可早於第二蝕刻停止層132被蝕刻。因此，第一蝕刻停止層130會比第二蝕刻停止層132還厚。在某些實施例中，第一蝕刻停止層130具有的厚度T2是在300Å至2000Å的範圍。在某些實施例中，第二蝕刻停止層132具有的厚度T3是在300Å至2000Å的範圍。
在形成第二蝕刻停止層132之後，在第一蝕刻停止層130上與第二蝕刻停止層132上形成介層介電層142。為了在介層介電層142中形成相對較厚的介層結構，介層介電層142具有一相對較厚的厚度T1。在某些實施例中，厚度T1是在3000Å至100000Å的範圍。
接下來，在某些實施例中，如第3B圖所示，在介層介電層142的上方形成一光阻層170，並藉由一微影製程與一蝕刻製程將光阻層170圖形化。在某些實施例中，介層介電層142之未被圖形化的光阻層170覆蓋的部分例如為氧化物部分，是藉由一第一蝕刻製程15移除，而在介層介電層142中形成一第一介層孔127a與一第二介層孔127b。在某些實施例中，第一介層孔127a所具有的深度D1是在2700Å至90000Å的範圍。在某些實施例中，第二介層孔127b所具有的深度D1 '是在 2700Å至90000Å的範圍。
第一蝕刻製程15是被設計來腐蝕介層介電層142的材料。在某些實施例中，第一蝕刻製程15是一乾蝕刻製程。在某些實施例中，包含CF4、CHF3或上述之組合的一蝕刻氣體是用於第一蝕刻製程15中。在某些實施例中，第一蝕刻製程15是在1000W至2500W的功率下執行。
理想上，第一介層孔127a與第二介層孔127b是藉由蝕刻相同的材料而形成，因此第一介層孔127a與第二介層孔127b具有相同的深度D1。然而，因為介層介電層142具有相對較大的厚度，由於蝕刻製程的極限，難以控制每個介層孔都達成一理想深度。此外，由於沉積製程的極限，在半導體基底102的一中央部與在半導體基底102的一邊緣部的介層介電層142會分別具有不同的厚度。為了對蝕刻製程的極限與沉積製程的極限引發的變動作補償，會在一主要蝕刻製程(例如第一蝕刻製程15)之後執行一過蝕刻(over etching)製程(例如一第二蝕刻製程17)。
接下來，如第3C圖所示，在某些實施例中，執行第二蝕刻製程17以繼續蝕刻介層介電層142。第二蝕刻製程17是被設計來移除剩餘的介層介電層142，而非蝕穿第一蝕刻停止層130、第二蝕刻停止層132。因此，第二蝕刻製程17對介層介電層142與第一蝕刻停止層130的材料具有一高選擇比。例如，當介層介電層142是由氧化物構成且第一蝕刻停止層130是由氮化物構成時，第二蝕刻製程17對氧化物與氮化物具有高選擇比。在某些實施例中，氧化物對氮化物的一蝕刻選擇比是在 10/1至5/1的範圍。
在某些實施例中，第二蝕刻製程17是一乾蝕刻製程。在某些實施例中，包含C4F8、CO或上述之組合的一蝕刻氣體是用於第二蝕刻製程17中。在某些實施例中，第二蝕刻製程17是在100W至1500W的功率下執行。
如前所述，為了確認剩餘的介層介電層142已被完全移除，對剩餘的介層介電層142施以第二蝕刻製程17。在某些實施例中，藉由第二蝕刻製程17的一過蝕刻深度D2，是藉由一預先考慮的蝕刻深度T1決定。例如，過蝕刻深度D2是藉由下式計算而得。
過蝕刻深度D2=預先考慮的蝕刻深度T1×A
範圍A是在30%至100%的範圍。範圍A是藉由考慮蝕刻製程的極限與沉積製程的極限而計算。在某些實施例中，若厚度T1為40000Å，藉由第二蝕刻製程17的過蝕刻深度D2則為約12000Å(40000Å×30%)。
要注意的是，第二蝕刻製程17是理想上被設計來蝕刻剩餘的介層介電層142，但不是來蝕穿第一蝕刻停止層130。在某些實施例中，厚度T4的剩餘的介層介電層142是預定被移除。然而，在某些實施例中，在金屬-絕緣體-金屬區11的上方的第一介層孔127a的過蝕刻深度D2是大於第一蝕刻停止層130的厚度T2。此外，在某些實施例中，在非金屬-絕緣體-金屬區12的上方的第二介層孔127b的過蝕刻深度D3是大於第二蝕刻停止層132的厚度T3。其結果，在第一蝕刻停止層130之後的電容器頂部金屬層126的一部分會被第二蝕刻製程 17移除。因此，由於第二蝕刻製程17的電力，會在曝露的電容器頂部金屬層126上累積一些電荷。因此，金屬-絕緣體-金屬電容器120可能會燒毀。
為了解決上述燒毀的問題，則提供某些實施例。第4A-4E圖是一系列之剖面圖，顯示形成本發明某些實施例之半導體裝置的各個階段。
除了在第4A圖中在一第一介層介電層144與一第二介層介電層148之間形成一中間蝕刻停止層146之外，示於第4A圖的半導體結構是類似於示於第3A圖的半導體結構。第一介層介電層144與第二介層介電層148是分別由氧化矽、非摻雜的矽玻璃(undoped silicate glass；USG)、摻氟的二氧化矽(fluorinated silicate glass；FSG)、摻碳的二氧化矽、氮化矽或氧氮化矽構成。在某些實施例中，第二介層介電層148所具有的厚度T5是在2700Å至90000Å的範圍。
中間蝕刻停止層146可由氮化矽(例如SiN)、氧氮化矽(例如SiON)、碳化矽(例如SiC)、氧碳化矽(例如SiOC或SiCO)或碳氮化矽(例如SiCN)構成。在某些實施例中，中間蝕刻停止層146是由氮化矽構成。在某些實施例中，是藉由化學氣相沈積法(chemical vapor deposition；CVD)形成中間蝕刻停止層146。在某些實施例中，中間蝕刻停止層146所具有的厚度T6是在100Å至300Å的範圍。
接下來，在某些實施例中，如第4B圖所示，在第二介層介電層148的上方形成一光阻層170。接下來，第二介層介電層148之未被圖形化的光阻層170覆蓋的部分例如為氧化 物部分，是藉由一第一蝕刻製程15'移除，而在金屬-絕緣體-金屬區11的上方形成第一介層孔127a、在非金屬-絕緣體-金屬區12上方形成第二介層孔127b。在某些實施例中，第一蝕刻製程15'是相同或類似於第一蝕刻製程15。
接下來，在某些實施例中，如第4C圖所示，藉由一第二蝕刻製程17'移除剩餘的第二介層介電層148與中間蝕刻停止層146。在某些實施例中，第二蝕刻製程17'是相同或類似於第二蝕刻製程17。
如前所述，在一主要蝕刻製程(例如第一蝕刻製程15')之後執行一過蝕刻(over etching)製程(例如一第二蝕刻製程17')。一過蝕刻深度是取決於預先考慮移除的介層介電層的蝕刻深度。例如，上述過蝕刻深度是隨著介層介電層的預先考慮的蝕刻深度的減少而減少。
要注意的是，如第4C圖所示的第二介層介電層148的厚度T5是小於如第3B圖所示的介層介電層142的厚度T1。其結果，藉由第二蝕刻製程17'的一過蝕刻深度，是隨著第二介層介電層148的厚度藉由插入中間蝕刻停止層146而從T1減少至T2而減少。此外，中間蝕刻停止層146的厚度T6是被設計為夠厚而足以防止過蝕刻。因此，第一介層孔127a的底部與第二介層孔127b的底部是位於中間蝕刻停止層146的底部的上方。換句話說，藉由第二蝕刻製程17'的過蝕刻深度D4未大於中間蝕刻停止層146的厚度T6。
接下來，在某些實施例中，藉由一第三蝕刻製程25移除剩餘的中間蝕刻停止層146與第一介層介電層144，以形 成如第4D圖所示較深的第一介層孔127a與較深的第二介層孔127b。在某些實施例中，用於第三蝕刻製程25的蝕刻參數是相同或類似於用於第一蝕刻製程15'的蝕刻參數。
在某些實施例中，包含CF4、CHF3或上述之組合的一蝕刻氣體是用於第三蝕刻製程25中。在某些實施例中，第三蝕刻製程是在1000W至2500W的功率下執行。
接下來，在某些實施例中，如第4E圖所述，藉由第四蝕刻製程27來移除剩下來的第一介層介電層144與第一蝕刻停止層130的一部分、以及第二蝕刻停止層132。第四蝕刻製程27亦是一過蝕刻製程，用來完全蝕刻第一介層介電層144。要注意的是，在金屬-絕緣體-金屬區11的上方的第一介層介電層144所具有的厚度T1'是相對地小於如第3B圖所示的介層介電層142的厚度T1。因此，藉由第四蝕刻製程27的過蝕刻深度是小於如第3B圖所示的藉由第二蝕刻製程17的過蝕刻深度。在某些實施例中，藉由第四蝕刻製程27的過蝕刻深度D5是小於第一蝕刻停止層130的厚度T2。其結果，在第四蝕刻製程27之後，第一介層孔127a的底部是位於金屬-絕緣體-金屬區11的上方的電容器頂部金屬層126的上方，且第二介層孔127b的底部是位於非金屬-絕緣體-金屬區12的上方的電容器底部金屬層122的上方。
接下來，在某些實施例中，如第4F圖所示，藉由第五蝕刻製程29來移除剩餘的第一蝕刻停止層130。第五蝕刻製程29是用來移除金屬-絕緣體-金屬區11的上方的所有的第一蝕刻停止層130與非金屬-絕緣體-金屬區12的上方的所 有的第二蝕刻停止層132。要注意的是，在金屬-絕緣體-金屬區11的上方的第一介層孔127a的底部是齊平於第一蝕刻停止層130的底部，且在非金屬-絕緣體-金屬區12的上方的第二介層孔127b的底部是齊平於第二蝕刻停止層132的底部。此外，第一介層孔127a並未延伸貫穿電容器頂部金屬層126，且第二介層孔127b並未延伸貫穿電容器底部金屬層122。
在某些實施例中，第一蝕刻停止層130不只有一層，且第一蝕刻停止層130的底部是由氮化矽構成。包含CF4、N2或上述之組合的一蝕刻氣體是用在第五蝕刻製程29中，來移除氮化矽。
接下來，在某些實施例中，如第4G圖所示，將導體材料填入第一介層孔127a與第二介層孔127b中，以在金屬-絕緣體-金屬區11的上方形成一第一介層結構128a、128b，並在非金屬-絕緣體-金屬區12的上方形成一第二介層結構128b。上述導體材料是例如銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)或鎢合金。接下來，在第二介層介電層148的上方形成電感器介電層152，且電感器150是嵌於電感器介電層152中。因此，電感器150是藉由第一介層結構128a而電性連接於電容器頂部金屬層126、或藉由第二介層結構128b而電性連接於電容器底部金屬層122。
如第4G圖所示，第一介層結構128a的底部是齊平於第一蝕刻停止層130的底部，且第二介層結構128b的底部是齊平於第二蝕刻停止層132的底部。在某些實施例中，在金屬-絕緣體-金屬區11的上方的第一介層結構128a所具有的厚 度T7是在3000Å至100000Å的範圍。在某些實施例中，在非金屬-絕緣體-金屬區12的上方的第二介層結構128b所具有的厚度T8是在3000Å至100000Å的範圍。在某些實施例中，中間蝕刻停止層146的厚度是厚度T7的0.01倍至0.2倍。在某些實施例中，在電容器頂部金屬層126與中間蝕刻停止層146之間的距離是厚度T7的0.1倍至0.6倍。
本發明是提供形成半導體裝置結構的機制的實施樣態。一中間蝕刻停止層是插入一介層介電層中。因為中間蝕刻停止層的設計，藉由一過蝕刻製程(例如第二蝕刻製程、第四蝕刻製程)的一過蝕刻深度是受到控制，而不會大於蝕刻停止層(例如中間蝕刻停止層、第一蝕刻停止層或第二蝕刻停止層)。因此，解決了燒毀的問題。此外，一金屬-絕緣體-金屬電容器具有改善的效能。
在某些實施例中，是提供一種半導體裝置結構。上述半導體裝置結構包含一金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器，其形成於一基底上。上述半導體裝置結構亦包含一電感器，其形成於上述金屬-絕緣體-金屬電容器上。上述半導體裝置結構還包含一介層結構，其形成於上述金屬-絕緣體-金屬電容器與上述電感器之間，上述介層結構是形成於複數個介電層中，上述介電層包含一蝕刻停止層。
在某些實施例中，是提供一種半導體裝置結構。上述半導體裝置結構包含：一基底，上述基底包含一金屬-絕緣體-金屬區與一非金屬-絕緣體-金屬區；以及一電容器底 部金屬(capacitor bottom metal；CBM)層，其是形成於上述金屬-絕緣體-金屬區的上方及上述非金屬-絕緣體-金屬區的上方。上述半導體裝置結構亦包含：一絕緣層，形成在位於上述金屬-絕緣體-金屬區的上方的上述電容器底部金屬層上；以及一電容器頂部金屬(capacitor top metal；CTM)層，形成於上述絕緣層上。上述半導體裝置結構包含：一第一蝕刻停止層，形成在上述電容器頂部金屬層上；以及一第二蝕刻停止層，形成在位於上述非金屬-絕緣體-金屬區的上方的上述電容器底部金屬層上；上述半導體裝置結構還包含一介電層，其是形成於上述第一蝕刻停止層的上方及上述第二蝕刻停止層的上方，其中上述介電層包含一中間蝕刻停止層。上述半導體裝置結構包含一電感器，其是形成在上述介電層上。上述半導體裝置結構亦包含一第一介層結構，形成在上述電容器頂部金屬層與上述電感器之間；以及一第二介層結構，形成在上述電容器底部金屬層與上述電感器之間。
在某些實施例中，是提供一種半導體裝置結構的形成方法。上述方法包含：提供一基底；以及在上述基底的上方，形成一金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器。上述方法亦包含：在上述金屬-絕緣體-金屬電容器上，形成一第一蝕刻停止層。上述方法還包含：在上述第一蝕刻停止層上，形成一介層介電層，其中上述介層介電層包含一第一介層介電層、一中間蝕刻停止層與一第二介層介電層。上述方法包含在上述介層介電層上，形成一圖形化的光阻層。上述方法亦包含：形成貫穿上述第二介層介電層的一介層孔，其 中上述介層孔的底部是位於上述中間蝕刻停止層的上方。上述方法還包含：擴展上述介層孔而貫穿上述中間蝕刻停止層、上述第一介層介電層與上述第一蝕刻停止層，以曝露上述金屬-絕緣體-金屬電容器的一電容器頂部金屬(capacitor top metal；CTM)層。上述方法包含將一導體材料填入上述介層孔而形成一介層結構。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
11‧‧‧金屬-絕緣體-金屬區
12‧‧‧非金屬-絕緣體-金屬區
100‧‧‧半導體裝置
102‧‧‧半導體基底
110‧‧‧內連線結構
112‧‧‧金屬間介電層
114‧‧‧金屬線
116‧‧‧介層結構
120‧‧‧金屬-絕緣體-金屬電容器
122‧‧‧電容器底部金屬層
124‧‧‧絕緣層
126‧‧‧電容器頂部金屬層
128a、128b‧‧‧介層結構
130‧‧‧第一蝕刻停止層
132‧‧‧第二蝕刻停止層
142‧‧‧介層介電層
150‧‧‧電感器
152‧‧‧電感器介電層

Claims (9)

  1. 一種半導體裝置結構，包含：一金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器，形成於一基底上，其中該金屬-絕緣體-金屬電容器包括一電容器頂部金屬層、一絕緣層及一電容器底部金屬層；一電感器，形成於該金屬-絕緣體-金屬電容器上；以及一介層結構，形成於該金屬-絕緣體-金屬電容器與該電感器之間，其中該介層結構是形成於複數個介電層中，該些介電層包含一蝕刻停止層；一第一蝕刻停止層，形成於該金屬-絕緣體-金屬電容器的頂部，其中，該介層結構的底部係齊平於該第一蝕刻停止層的底部一第二介層結構，形成於該電感器與該電容器底部金屬層之間，並接觸該電容器底部金屬層；以及一第二蝕刻停止層，形成於該電容器底部金屬層上方，其中該第二介層結構的底部係其平於該第二蝕刻停止層的底部，且該第二介層結構的底部接觸該電容器底部金屬層。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中該蝕刻停止層是由氮化矽(SiN)、氧氮化矽(SiON)、碳化矽(SiC)、氧碳化矽(SiCO)或碳氮化矽(SiCN)構成。
  3. 如申請專利範圍第1項所述之半導體裝置結構，其中該介層結構具有一第一高度，該蝕刻停止層的厚度是該第一高度的0.01倍至0.2倍的範圍。
  4. 一種半導體裝置結構，包含： 一基底，包含一金屬-絕緣體-金屬區與一非金屬-絕緣體-金屬區；一電容器底部金屬(capacitor bottom metal；CBM)層，形成於該金屬-絕緣體-金屬區的上方及該非金屬-絕緣體-金屬區的上方；一絕緣層，形成在位於該金屬-絕緣體-金屬區的上方的該電容器底部金屬層上；一電容器頂部金屬(capacitor top metal；CTM)層，形成於該絕緣層上；一第一蝕刻停止層，形成在該電容器頂部金屬層上；一第二蝕刻停止層，形成在位於該非金屬-絕緣體-金屬區的上方的該電容器底部金屬層上方；一介電層，形成於該第一蝕刻停止層的上方及該第二蝕刻停止層的上方，其中該介電層包含一中間蝕刻停止層；一電感器，形成在該介電層上；一第一介層結構，形成在該電容器頂部金屬層與該電感器之間，其中，該第一介層結構的底部係齊平於該第一蝕刻停止層的底部；以及一第二介層結構，形成在該電容器底部金屬層與該電感器之間，其中，該第二介層結構的底部係齊平於該第二蝕刻停止層的底部，且該第二介層結構的底部接觸該電容器底部金屬層。
  5. 如申請專利範圍第4項所述之半導體裝置結構，其中該第一介層結構具有一第一高度，在該電容器頂部金屬層與該中 間蝕刻停止層之間的一距離是該第一高度的0.1倍至0.6倍的範圍，該中間蝕刻停止層的厚度是該第一高度的0.01倍至0.2倍的範圍。
  6. 如申請專利範圍第4項所述之半導體裝置結構，其中該中間蝕刻停止層是由氮化矽(SiN)、氧氮化矽(SiON)、碳化矽(SiC)、氧碳化矽(SiCO)或碳氮化矽(SiCN)構成。
  7. 一種半導體裝置結構的形成方法，包含：提供一基底；在該基底的上方，形成一金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器；在該金屬-絕緣體-金屬電容器上，形成一第一蝕刻停止層；在該第一蝕刻停止層上，形成一介層介電層，其中該介層介電層包含一第一介層介電層、一中間蝕刻停止層與一第二介層介電層；在該介層介電層上，形成一圖形化的光阻層；形成貫穿該第二介層介電層的一介層孔，其中該介層孔的底部是位於該中間蝕刻停止層的上方；擴展該介層孔而貫穿該中間蝕刻停止層、該第一介層介電層與該第一蝕刻停止層，以曝露該金屬-絕緣體-金屬電容器的一電容器頂部金屬(capacitor top metal；CTM)層；將一導體材料填入該介層孔而形成一介層結構，其中，該介層結構的底部係齊平於該第一蝕刻停止層的底部； 在該金屬-絕緣體-金屬電容器的一電容器底部金屬(capacitor bottom metal；CBM)層的上方，形成一第二蝕刻停止層；形成貫穿該第二介層介電層、該中間蝕刻停止層、該第二介層介電層與該第二蝕刻停止層的一第二介層結構，其中，該第二介層結構的底部係齊平於該第二蝕刻停止層的底部，且該第二介層結構的底部接觸該電容器底部金屬層；以及在該基底的上方形成一電感器，其中該介層結構是在該金屬-絕緣體-金屬電容器與該電感器之間。
  8. 如申請專利範圍第7項所述之半導體裝置結構的形成方法，其中形成貫穿該第二介層介電層的該介層孔的步驟包含：執行一第一蝕刻製程與一第二蝕刻製程，以蝕刻該第二介層介電層。
  9. 如申請專利範圍第7項所述之半導體裝置結構的形成方法，其中擴展該介層孔而貫穿該中間蝕刻停止層、該第一介層介電層與該第一蝕刻停止層的步驟包含：執行一第三蝕刻製程與一第四蝕刻製程，以蝕刻該第一介層介電層；以及執行一第五蝕刻製程，以完全移除該第一蝕刻停止層，其中該介層孔的底部齊平於該第一蝕刻停止層的底部。
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