JPH11354726A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11354726A JPH11354726A JP10157083A JP15708398A JPH11354726A JP H11354726 A JPH11354726 A JP H11354726A JP 10157083 A JP10157083 A JP 10157083A JP 15708398 A JP15708398 A JP 15708398A JP H11354726 A JPH11354726 A JP H11354726A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、Ｂｉ層状ぺロ
ブスカイト型酸化物膜などの強誘電体膜を用いて超小型
化されたメモリ・キャパシタの影響に依り、疎密の差が
大きくなったパターンを覆う層間絶縁膜の大きな膜厚差
に依って発生する電極コンタクト・ホール未開口の問題
を簡単な手段で解消しようとする。 【解決手段】 層間絶縁膜１２に開口を形成してからメ
モリ・キャパシタ用下部電極１３とプラグ・パッド１４
を形成し、ＳＯＧをスピン・コートして下部電極１３と
プラグ・パッド１４の周囲を埋めて平坦化する層間絶縁
膜１５を形成し、Ｂｉ層状ぺロブスカイト型酸化物膜１
６を形成し、酸化物膜１６に開口を形成してから下部電
極引き出し用パッド１９とメモリ・キャパシタ用上部電
極１８を形成し、ＳＯＧをスピン・コートして下部電極
引き出し用パッド１９とメモリ・キャパシタ用上部電極
１８の周囲を埋めて平坦化する層間絶縁膜２０を形成す
る。
ブスカイト型酸化物膜などの強誘電体膜を用いて超小型
化されたメモリ・キャパシタの影響に依り、疎密の差が
大きくなったパターンを覆う層間絶縁膜の大きな膜厚差
に依って発生する電極コンタクト・ホール未開口の問題
を簡単な手段で解消しようとする。 【解決手段】 層間絶縁膜１２に開口を形成してからメ
モリ・キャパシタ用下部電極１３とプラグ・パッド１４
を形成し、ＳＯＧをスピン・コートして下部電極１３と
プラグ・パッド１４の周囲を埋めて平坦化する層間絶縁
膜１５を形成し、Ｂｉ層状ぺロブスカイト型酸化物膜１
６を形成し、酸化物膜１６に開口を形成してから下部電
極引き出し用パッド１９とメモリ・キャパシタ用上部電
極１８を形成し、ＳＯＧをスピン・コートして下部電極
引き出し用パッド１９とメモリ・キャパシタ用上部電極
１８の周囲を埋めて平坦化する層間絶縁膜２０を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＲＡＭ（ｆｅｒ
ｒｏｅｌｅｃｔｒｉｃｓ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）と呼ばれる半導体装置を製造するのに
好適な方法に関する。
ｒｏｅｌｅｃｔｒｉｃｓ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）と呼ばれる半導体装置を製造するのに
好適な方法に関する。
【０００２】現在、メモリは依然として高集積化を指向
しているが、その進展につれ、ＲＡＭ（ｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ）に於いては、メモリ・キ
ャパシタが占有できる面積も少なくなりつつある為、小
型であっても容量が大きいメモリ・キャパシタをもつメ
モリの実現が要求されている。
しているが、その進展につれ、ＲＡＭ（ｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ）に於いては、メモリ・キ
ャパシタが占有できる面積も少なくなりつつある為、小
型であっても容量が大きいメモリ・キャパシタをもつメ
モリの実現が要求されている。
【０００３】そこで、誘電体の材料として強誘電体を用
いることで、小型のわりには容量が大きいメモリ・キャ
パシタが実現されたのであるが、それに伴って新たな問
題が発生したので、本発明は、その問題を解消する為の
一手段を開示する。
いることで、小型のわりには容量が大きいメモリ・キャ
パシタが実現されたのであるが、それに伴って新たな問
題が発生したので、本発明は、その問題を解消する為の
一手段を開示する。
【０００４】
【従来の技術】近年、小型で容量が大きいメモリ・キャ
パシタをもつメモリとして、強誘電体キャパシタをもつ
ＦＲＡＭが期待されている。
パシタをもつメモリとして、強誘電体キャパシタをもつ
ＦＲＡＭが期待されている。
【０００５】図４乃至図６は従来の技術を説明する為の
工程要所に於ける強誘電体キャパシタをもつＦＲＡＭを
表す要部切断側面図であり、以下、これ等の図を参照し
つつ製造工程について説明する。
工程要所に於ける強誘電体キャパシタをもつＦＲＡＭを
表す要部切断側面図であり、以下、これ等の図を参照し
つつ製造工程について説明する。
【０００６】図４（Ａ）参照 ４−（１） トランジスタ回路などが作り込まれた基板１を覆う層間
絶縁膜２上に下部電極用金属膜３を成膜する。
絶縁膜２上に下部電極用金属膜３を成膜する。
【０００７】４−（２） 下部電極用金属膜３上にＢｉ層状ぺロブスカイト型酸化
物膜４を成膜する。 ４−（３） Ｂｉ層状ぺロブスカイト型酸化物膜４上に上部電極用金
属膜５を成膜する。
物膜４を成膜する。 ４−（３） Ｂｉ層状ぺロブスカイト型酸化物膜４上に上部電極用金
属膜５を成膜する。
【０００８】図４（Ｂ）参照 ４−（４） 上部電極用金属膜５の加工を行なって上部電極５Ａを形
成する。
成する。
【０００９】４−（５） Ｂｉ層状ぺロブスカイト型酸化物膜４を必要とされる形
状及び大きさに加工する。
状及び大きさに加工する。
【００１０】４−（６） 下部電極用金属膜３の加工を行なって下部電極３Ａを形
成する。
成する。
【００１１】図から明らかなように、ここまでの加工を
行なうことで、下部電極３Ａ及びＢｉ層状ぺロブスカイ
ト型酸化物膜４及び上部電極５Ａからなる階段型強誘電
体キャパシタが形成された。
行なうことで、下部電極３Ａ及びＢｉ層状ぺロブスカイ
ト型酸化物膜４及び上部電極５Ａからなる階段型強誘電
体キャパシタが形成された。
【００１２】図５（Ａ）参照 ５−（１） 全面にＳｉＯ2 などからなる層間絶縁膜６を成膜する。
【００１３】５−（２） 基板１に作り込まれたトランジスタ回路を構成する例え
ばＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）トランジスタのソース領域やドレイン領域
などから引き出された導電プラグ１Ａ上の電極コンタク
ト・ホール６Ａ、下部電極コンタクト・ホール６Ｂ、上
部電極コンタクト・ホール６Ｃを形成する。
ばＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）トランジスタのソース領域やドレイン領域
などから引き出された導電プラグ１Ａ上の電極コンタク
ト・ホール６Ａ、下部電極コンタクト・ホール６Ｂ、上
部電極コンタクト・ホール６Ｃを形成する。
【００１４】図５（Ｂ）参照 ５−（３） 全面に配線用金属膜を形成し、その加工を行なって導電
プラグ１Ａと上部電極５Ａとを結ぶ配線７Ａ及び下部電
極引き出し配線７Ｂなどの局所配線を形成する。
プラグ１Ａと上部電極５Ａとを結ぶ配線７Ａ及び下部電
極引き出し配線７Ｂなどの局所配線を形成する。
【００１５】図６参照 ５−（１） 全面にＳｉＯ2 などからなる層間絶縁膜８を形成する。
【００１６】５−（２） 層間絶縁膜８を加工して配線７Ａや配線７Ｂに対する電
極コンタクト・ホールを形成する。尚、配線７Ａに対す
る電極コンタクト・ホールは、断面の関係で図示されて
いない。
極コンタクト・ホールを形成する。尚、配線７Ａに対す
る電極コンタクト・ホールは、断面の関係で図示されて
いない。
【００１７】５−（３） 全面にＡｌなどの配線用金属膜を形成し、その加工を行
なって導電プラグ１Ａと上部電極５Ａとを結ぶ配線７Ａ
を引き出す配線９Ａ及び下部電極引き出し配線７Ｂを引
き出す配線９Ｂを形成する。
なって導電プラグ１Ａと上部電極５Ａとを結ぶ配線７Ａ
を引き出す配線９Ａ及び下部電極引き出し配線７Ｂを引
き出す配線９Ｂを形成する。
【００１８】この半導体装置を製造する場合、 現在、強誘電体を成膜するには、化学気相成長（ｃ
ｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：
ＣＶＤ）法が用いられている。ＣＶＤ法は、半導体装置
の製造分野に於いて、種々な被膜の成膜技法として多用
されているが、強誘電体を成膜する場合には、未だ確立
した技法であるとは言い難い状態にあり、その関係でキ
ャパシタ構造は階段型にせざるを得ず、従って配線層は
２段〜３段となるので、平坦化することが必要である。
また、図４乃至図６を参照すると判り易いが、強誘電体
メモリ・キャパシタは、パターンの疎密に依って、それ
を覆う層間絶縁膜の膜厚が各所で相違することになる。
例えば、パターンが疎である場合、その上の層間絶縁膜
の膜厚は殆ど同じと考えてよいが、パターンが密になる
につれ、上部電極５Ａとソース領域或いはドレイン領域
から引き出された導電プラグとの距離が近くなることは
当然であり、その上の層間絶縁膜６には、傾斜部分が存
在したり、或いは、谷になった部分は埋まってしまうこ
とも起こり得る。従って、層間絶縁膜６の場合には、上
部電極５Ａ上の電極コンタクト・ホール６Ｃ、下部電極
４Ａ上の電極コンタクト・ホール６Ｂ、導電プラグ１Ａ
上の電極コンタクト・ホール６Ａそれぞれに於けるアス
ペクト比は全て異なり、従って、これ等の電極コンタク
ト・ホール全てについて同時に加工することは甚だ困難
であって、全て個別に形成しなければならない場合も起
こる。 前記に於いて説明した現象は、局所配線である配
線７Ａや配線７Ｂを覆う層間絶縁膜８を加工して電極コ
ンタクト・ホールを形成する際にも起こり、場所に依っ
て、電極コンタクト・ホールが未開口になる場合もあ
る。
ｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：
ＣＶＤ）法が用いられている。ＣＶＤ法は、半導体装置
の製造分野に於いて、種々な被膜の成膜技法として多用
されているが、強誘電体を成膜する場合には、未だ確立
した技法であるとは言い難い状態にあり、その関係でキ
ャパシタ構造は階段型にせざるを得ず、従って配線層は
２段〜３段となるので、平坦化することが必要である。
また、図４乃至図６を参照すると判り易いが、強誘電体
メモリ・キャパシタは、パターンの疎密に依って、それ
を覆う層間絶縁膜の膜厚が各所で相違することになる。
例えば、パターンが疎である場合、その上の層間絶縁膜
の膜厚は殆ど同じと考えてよいが、パターンが密になる
につれ、上部電極５Ａとソース領域或いはドレイン領域
から引き出された導電プラグとの距離が近くなることは
当然であり、その上の層間絶縁膜６には、傾斜部分が存
在したり、或いは、谷になった部分は埋まってしまうこ
とも起こり得る。従って、層間絶縁膜６の場合には、上
部電極５Ａ上の電極コンタクト・ホール６Ｃ、下部電極
４Ａ上の電極コンタクト・ホール６Ｂ、導電プラグ１Ａ
上の電極コンタクト・ホール６Ａそれぞれに於けるアス
ペクト比は全て異なり、従って、これ等の電極コンタク
ト・ホール全てについて同時に加工することは甚だ困難
であって、全て個別に形成しなければならない場合も起
こる。 前記に於いて説明した現象は、局所配線である配
線７Ａや配線７Ｂを覆う層間絶縁膜８を加工して電極コ
ンタクト・ホールを形成する際にも起こり、場所に依っ
て、電極コンタクト・ホールが未開口になる場合もあ
る。
【００１９】
【発明が解決しようとする課題】Ｂｉ層状ぺロブスカイ
ト型酸化物膜などの強誘電体膜を用いることで超小型化
されたメモリ・キャパシタの影響に依り、疎密の差が大
きくなったパターンを覆う層間絶縁膜の大きな膜厚差に
起因して発生する電極コンタクト・ホール未開口の問題
を簡単な手段で解消しようとする。
ト型酸化物膜などの強誘電体膜を用いることで超小型化
されたメモリ・キャパシタの影響に依り、疎密の差が大
きくなったパターンを覆う層間絶縁膜の大きな膜厚差に
起因して発生する電極コンタクト・ホール未開口の問題
を簡単な手段で解消しようとする。
【００２０】
【課題を解決するための手段】本発明では、配線間の層
間絶縁膜として、スピン・コート時に於いて、配線材料
には弾かれてしまうＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓ
ｓ）を用いること、配線材料として、前記した通り、Ｓ
ＯＧのスピン・コート時に於いて、ＳＯＧを弾いてしま
い、その上にはＳＯＧ膜が形成されない性質をもつと共
にＢｉ層状ぺロブスカイト型酸化物膜などの強誘電体膜
の形成時に酸素雰囲気中で加わる熱で酸化されることが
ない程度の耐熱性及び耐酸化性をもった金属を用いるこ
とが基本になっている。
間絶縁膜として、スピン・コート時に於いて、配線材料
には弾かれてしまうＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓ
ｓ）を用いること、配線材料として、前記した通り、Ｓ
ＯＧのスピン・コート時に於いて、ＳＯＧを弾いてしま
い、その上にはＳＯＧ膜が形成されない性質をもつと共
にＢｉ層状ぺロブスカイト型酸化物膜などの強誘電体膜
の形成時に酸素雰囲気中で加わる熱で酸化されることが
ない程度の耐熱性及び耐酸化性をもった金属を用いるこ
とが基本になっている。
【００２１】配線材料でスピン・コート時のＳＯＧを弾
いてしまい、その上にはＳＯＧが堆積されないものは数
多くあるが、耐熱性をもつ旨の条件を付加した場合に
は、その種類は限られたものとなり、例えば配線材料と
して多用されているＡｌは失格であって、Ｔｉ、Ｐｔ、
ＴｉＮ、Ｔａ、Ｉｒ、ＩｒＯ、Ｒｕ、Ｗ、Ｍｏなどを用
いることができる。
いてしまい、その上にはＳＯＧが堆積されないものは数
多くあるが、耐熱性をもつ旨の条件を付加した場合に
は、その種類は限られたものとなり、例えば配線材料と
して多用されているＡｌは失格であって、Ｔｉ、Ｐｔ、
ＴｉＮ、Ｔａ、Ｉｒ、ＩｒＯ、Ｒｕ、Ｗ、Ｍｏなどを用
いることができる。
【００２２】前記したところから、本発明に依る半導体
装置の製造方法に於いては、 （１）半導体装置を構成するのに必要とされる各部分が
作り込まれた半導体基板（例えば半導体基板１１）を覆
う層間絶縁膜（例えば層間絶縁膜１２）に所要の開口
（例えば電極コンタクト・ホール１２Ａ）を形成してか
ら少なくともメモリ・キャパシタ用下部電極（例えばメ
モリ・キャパシタ用下部電極１３）及び前記半導体基板
に作り込まれた部分から導出された導電プラグ（例えば
導電プラグ１１Ａ）とコンタクトしたプラグ・パッド
（例えばプラグ・パッド１４）を形成する工程と、次い
で、ＳＯＧをスピン・コートしてメモリ・キャパシタ用
下部電極及びプラグ・パッドなどの周囲を埋めて平坦化
する層間絶縁膜（例えば層間絶縁膜１５）を形成する工
程と、次いで、強誘電体を材料とするメモリ・キャパシ
タ用誘電体膜（例えばＢｉ層状ぺロブスカイト型酸化物
膜１６）を形成する工程と、次いで、前記メモリ・キャ
パシタ用誘電体膜に必要な開口（例えば下部電極１３へ
の電極コンタクト・ホール及びプラグ・パッド１４への
電極コンタクト・ホール等）を形成してから少なくとも
前記メモリ・キャパシタ用下部電極の引き出し用パッド
（例えば下部電極引き出し用パッド１９）を形成すると
共に前記プラグ・パッドの引き出し用パッド及びその引
き出し用パッドをメモリ・キャパシタ用上部電極に結ぶ
局所配線の両方と一体化されたメモリ・キャパシタ用上
部電極（例えばプラグ・パッド１４の引き出し用パッド
及びその引き出し用パッドをメモリ・キャパシタ用上部
電極に結ぶ局所配線を兼ねたメモリ・キャパシタ用上部
電極１８）を形成する工程と、次いで、ＳＯＧをスピン
・コートしてメモリ・キャパシタ用下部電極の引き出し
用パッド及び前記メモリ・キャパシタ用上部電極などの
周囲を埋めて平坦化する層間絶縁膜（例えば層間絶縁膜
２０）を形成する工程とが含まれてなることを特徴とす
るか、又は、
装置の製造方法に於いては、 （１）半導体装置を構成するのに必要とされる各部分が
作り込まれた半導体基板（例えば半導体基板１１）を覆
う層間絶縁膜（例えば層間絶縁膜１２）に所要の開口
（例えば電極コンタクト・ホール１２Ａ）を形成してか
ら少なくともメモリ・キャパシタ用下部電極（例えばメ
モリ・キャパシタ用下部電極１３）及び前記半導体基板
に作り込まれた部分から導出された導電プラグ（例えば
導電プラグ１１Ａ）とコンタクトしたプラグ・パッド
（例えばプラグ・パッド１４）を形成する工程と、次い
で、ＳＯＧをスピン・コートしてメモリ・キャパシタ用
下部電極及びプラグ・パッドなどの周囲を埋めて平坦化
する層間絶縁膜（例えば層間絶縁膜１５）を形成する工
程と、次いで、強誘電体を材料とするメモリ・キャパシ
タ用誘電体膜（例えばＢｉ層状ぺロブスカイト型酸化物
膜１６）を形成する工程と、次いで、前記メモリ・キャ
パシタ用誘電体膜に必要な開口（例えば下部電極１３へ
の電極コンタクト・ホール及びプラグ・パッド１４への
電極コンタクト・ホール等）を形成してから少なくとも
前記メモリ・キャパシタ用下部電極の引き出し用パッド
（例えば下部電極引き出し用パッド１９）を形成すると
共に前記プラグ・パッドの引き出し用パッド及びその引
き出し用パッドをメモリ・キャパシタ用上部電極に結ぶ
局所配線の両方と一体化されたメモリ・キャパシタ用上
部電極（例えばプラグ・パッド１４の引き出し用パッド
及びその引き出し用パッドをメモリ・キャパシタ用上部
電極に結ぶ局所配線を兼ねたメモリ・キャパシタ用上部
電極１８）を形成する工程と、次いで、ＳＯＧをスピン
・コートしてメモリ・キャパシタ用下部電極の引き出し
用パッド及び前記メモリ・キャパシタ用上部電極などの
周囲を埋めて平坦化する層間絶縁膜（例えば層間絶縁膜
２０）を形成する工程とが含まれてなることを特徴とす
るか、又は、
【００２３】（２）前記（１）に於いて、半導体基板を
覆う層間絶縁膜に形成した導電プラグに対する開口の径
に比較して大きい径をもつプラグ・パッドを形成するこ
とを特徴とするか、又は、
覆う層間絶縁膜に形成した導電プラグに対する開口の径
に比較して大きい径をもつプラグ・パッドを形成するこ
とを特徴とするか、又は、
【００２４】（３）前記（１）或いは（２）に於いて、
強誘電体を材料とするメモリ・キャパシタ用誘電体膜に
形成したメモリ・キャパシタ用下部電極に対する開口の
径に比較して大きい径をもつ引き出し用パッドを形成す
ることを特徴とするか、又は、
強誘電体を材料とするメモリ・キャパシタ用誘電体膜に
形成したメモリ・キャパシタ用下部電極に対する開口の
径に比較して大きい径をもつ引き出し用パッドを形成す
ることを特徴とするか、又は、
【００２５】（４）前記（１）乃至（３）の何れか１に
於いて、強誘電体を材料とするメモリ・キャパシタ用誘
電体膜或いは層間絶縁膜などのうち同一面に在る膜に形
成する全ての開口は同時に形成することを特徴とする。
於いて、強誘電体を材料とするメモリ・キャパシタ用誘
電体膜或いは層間絶縁膜などのうち同一面に在る膜に形
成する全ての開口は同時に形成することを特徴とする。
【００２６】前記手段を採ることに依り、Ｂｉ層状ぺロ
ブスカイト型酸化物膜などの強誘電体膜を用いることで
超小型化された階段状メモリ・キャパシタの影響で、疎
密の差が大きくなったパターンを覆う層間絶縁膜に於け
る大きな膜厚差に起因して発生する電極コンタクト・ホ
ール未開口の問題が簡単且つ容易に解消されるので、面
内に於ける多種類の電極コンタクト・ホールを一回の工
程で完成させることが可能となり、工程数の低減に有効
である。
ブスカイト型酸化物膜などの強誘電体膜を用いることで
超小型化された階段状メモリ・キャパシタの影響で、疎
密の差が大きくなったパターンを覆う層間絶縁膜に於け
る大きな膜厚差に起因して発生する電極コンタクト・ホ
ール未開口の問題が簡単且つ容易に解消されるので、面
内に於ける多種類の電極コンタクト・ホールを一回の工
程で完成させることが可能となり、工程数の低減に有効
である。
【００２７】
【発明の実施の形態】図１乃至図３は本発明に於ける一
実施の形態を説明する為の工程要所に於ける半導体装置
を表す要部切断側面図であり、以下、これ等の図を参照
しつつ説明する。
実施の形態を説明する為の工程要所に於ける半導体装置
を表す要部切断側面図であり、以下、これ等の図を参照
しつつ説明する。
【００２８】図１（Ａ）参照 １−（１） トランジスタ回路などが作り込まれ、そのトランジスタ
回路を構成するＭＯＳトランジスタに於けるソース領域
やドレイン領域などから引き出された導電プラグ１１Ａ
をもち、且つ、表面が厚さ例えば２００〔ｎｍ〕のＳｉ
Ｏ2 からなる層間絶縁膜１２で覆われたＳｉ半導体基板
１１を加工対象物として用意する。
回路を構成するＭＯＳトランジスタに於けるソース領域
やドレイン領域などから引き出された導電プラグ１１Ａ
をもち、且つ、表面が厚さ例えば２００〔ｎｍ〕のＳｉ
Ｏ2 からなる層間絶縁膜１２で覆われたＳｉ半導体基板
１１を加工対象物として用意する。
【００２９】１−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 ／ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、層間絶縁膜１２のエ
ッチングを行ない、導電プラグ１１Ａに対応する同径の
電極コンタクト・ホール１２Ａを形成する。
エッチング・ガスをＣＦ4 ／ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、層間絶縁膜１２のエ
ッチングを行ない、導電プラグ１１Ａに対応する同径の
電極コンタクト・ホール１２Ａを形成する。
【００３０】図１（Ｂ）参照 １−（３） スパッタリング法を適用することに依り、厚さが例えば
２０〔ｎｍ〕のＴｉ膜及び１７５〔ｎｍ〕のＰｔ膜を成
膜する。
２０〔ｎｍ〕のＴｉ膜及び１７５〔ｎｍ〕のＰｔ膜を成
膜する。
【００３１】この場合、成膜技法として、ＣＶＤ法を用
いても良く、また、ＴｉはＴｉＮやＴａなどに、そし
て、ＰｔはＩｒ、ＩｒＯ、Ｒｕなど耐酸化性及び耐熱性
に優れた他の材料に代替することができ、更に、Ｔｉ膜
等の膜厚は１０〔ｎｍ〕〜３０〔ｎｍ〕の範囲で、そし
て、Ｐｔ膜等の膜厚は１００〔ｎｍ〕〜２００〔ｎｍ〕
の範囲で必要に応じて選択することができ、更にまた、
二層の積層体の他、例えば、Ｐｔ／ＩｒＯ／Ｉｒ等の三
層からなる積層体を用いることもできる。
いても良く、また、ＴｉはＴｉＮやＴａなどに、そし
て、ＰｔはＩｒ、ＩｒＯ、Ｒｕなど耐酸化性及び耐熱性
に優れた他の材料に代替することができ、更に、Ｔｉ膜
等の膜厚は１０〔ｎｍ〕〜３０〔ｎｍ〕の範囲で、そし
て、Ｐｔ膜等の膜厚は１００〔ｎｍ〕〜２００〔ｎｍ〕
の範囲で必要に応じて選択することができ、更にまた、
二層の積層体の他、例えば、Ｐｔ／ＩｒＯ／Ｉｒ等の三
層からなる積層体を用いることもできる。
【００３２】１−（４） リソグラフィ技術に於けるレジスト・プロセスとエッチ
ング・ガスをＣｌ2／Ａｒ（Ｐｔ用）及びＣｌ2 ／ＢＣ
ｌ3 （Ｔｉ用）とする高密度プラズマ・エッチング法を
適用することに依り、Ｐｔ膜及びＴｉ膜のエッチングを
行なってメモリ・キャパシタ用下部電極１３及びプラグ
・パッド１４を形成する。
ング・ガスをＣｌ2／Ａｒ（Ｐｔ用）及びＣｌ2 ／ＢＣ
ｌ3 （Ｔｉ用）とする高密度プラズマ・エッチング法を
適用することに依り、Ｐｔ膜及びＴｉ膜のエッチングを
行なってメモリ・キャパシタ用下部電極１３及びプラグ
・パッド１４を形成する。
【００３３】この場合、プラグ・パッド１４の径は導電
プラグ１１Ａの径に比較して大きくすることが好まし
く、その理由は、上部電極を形成する際の位置合わせマ
ージンを大きくすることにある。
プラグ１１Ａの径に比較して大きくすることが好まし
く、その理由は、上部電極を形成する際の位置合わせマ
ージンを大きくすることにある。
【００３４】尚、ここで用いる高密度プラズマは、ＥＣ
Ｒ（ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏ
ｎａｎｃｅ）、ＩＣＰ（ｉｎｄｕｃｔｉｖｅ ｃｏｕｐ
ｌｉｎｇ ｐｌａｓｍａ）、ヘリコン波などの高密度プ
ラズマを利用することができる。
Ｒ（ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏ
ｎａｎｃｅ）、ＩＣＰ（ｉｎｄｕｃｔｉｖｅ ｃｏｕｐ
ｌｉｎｇ ｐｌａｓｍａ）、ヘリコン波などの高密度プ
ラズマを利用することができる。
【００３５】図２（Ａ）参照 ２−（１） スピン・コート法を適用することに依り、ＳＯＧを塗布
する。
する。
【００３６】ＳＯＧ膜は層間絶縁膜１２上にのみ被着
し、下部電極１３及びプラグ・パッド１４の上では弾か
れるので被着されない。
し、下部電極１３及びプラグ・パッド１４の上では弾か
れるので被着されない。
【００３７】２−（２） Ｎ2 雰囲気中で温度を４５０〔℃〕、時間を約３０
〔分〕としてアニールを行なう。
〔分〕としてアニールを行なう。
【００３８】この場合、雰囲気はＮ2 のみでなく、Ｏ2
雰囲気にしても良く、また、温度は４００〔℃〕〜５０
０〔℃〕の範囲で任意に選択して良い。
雰囲気にしても良く、また、温度は４００〔℃〕〜５０
０〔℃〕の範囲で任意に選択して良い。
【００３９】この工程を経ると、下部電極１３及びプラ
グ・パッド１４などの周囲はＳＯＧをアニールすること
で得られるＳｉＯ2 からなる層間絶縁膜１５で埋められ
て完全に平坦化される。
グ・パッド１４などの周囲はＳＯＧをアニールすること
で得られるＳｉＯ2 からなる層間絶縁膜１５で埋められ
て完全に平坦化される。
【００４０】図２（Ｂ）参照 ２−（３） スピン・コート法を適用することに依り、下部電極１３
及びプラグ・パッド１４及び層間絶縁膜１５からなる平
坦な表面に強誘電体を材料とするメモリ・キャパシタ用
誘電体膜であるＢｉ層状ぺロブスカイト型酸化物膜１６
を成膜する。
及びプラグ・パッド１４及び層間絶縁膜１５からなる平
坦な表面に強誘電体を材料とするメモリ・キャパシタ用
誘電体膜であるＢｉ層状ぺロブスカイト型酸化物膜１６
を成膜する。
【００４１】この場合、成膜技法として、スピン・コー
ト法の他にＣＶＤ法、或いは、スパッタリング法を適用
しても良い。
ト法の他にＣＶＤ法、或いは、スパッタリング法を適用
しても良い。
【００４２】２−（４） Ｏ2 雰囲気中で温度を７００〔℃〕〜８００〔℃〕、時
間を約３０〔分〕〜６０〔分〕としてアニールを行なっ
てＢｉ層状ぺロブスカイト型酸化物膜１６を結晶化させ
る。
間を約３０〔分〕〜６０〔分〕としてアニールを行なっ
てＢｉ層状ぺロブスカイト型酸化物膜１６を結晶化させ
る。
【００４３】２−（５） リソグラフィ技術に於けるレジスト・プロセス、並び
に、エッチング・ガスをＣｌ2 ／Ａｒとする高密度プラ
ズマ・エッチング法を適用することに依り、Ｂｉ層状ぺ
ロブスカイト型酸化物膜１６のエッチングを行ない、下
部電極１３への電極コンタクト・ホール及びプラグ・パ
ッド１４への電極コンタクト・ホールを形成する。
に、エッチング・ガスをＣｌ2 ／Ａｒとする高密度プラ
ズマ・エッチング法を適用することに依り、Ｂｉ層状ぺ
ロブスカイト型酸化物膜１６のエッチングを行ない、下
部電極１３への電極コンタクト・ホール及びプラグ・パ
ッド１４への電極コンタクト・ホールを形成する。
【００４４】尚、この場合のエッチング・ガスとして
は、Ｃｌ2 ／Ａｒの他にＢＣｌ3 ／Ａｒを用いても良
い。
は、Ｃｌ2 ／Ａｒの他にＢＣｌ3 ／Ａｒを用いても良
い。
【００４５】２−（６） スパッタリング法を適用することに依り、厚さが例えば
１００〔ｎｍ〕であるＰｔ膜を成膜する。
１００〔ｎｍ〕であるＰｔ膜を成膜する。
【００４６】この場合、成膜技法として、ＣＶＤ法を用
いても良く、また、ＰｔはＩｒ、ＩｒＯ、Ｒｕなどの耐
酸化性及び耐熱性に優れた他の材料に代替することがで
き、更に、Ｐｔ膜の膜厚は１００〔ｎｍ〕〜２００〔ｎ
ｍ〕の範囲で必要に応じて選択することができる。
いても良く、また、ＰｔはＩｒ、ＩｒＯ、Ｒｕなどの耐
酸化性及び耐熱性に優れた他の材料に代替することがで
き、更に、Ｐｔ膜の膜厚は１００〔ｎｍ〕〜２００〔ｎ
ｍ〕の範囲で必要に応じて選択することができる。
【００４７】図３（Ａ）参照 ３−（１） リソグラフィ技術に於けるレジスト・プロセス、並び
に、エッチング・ガスをＣｌ2 ／Ａｒとする高密度プラ
ズマ・エッチング法を適用することに依り、前記工程２
−（６）で形成したＰｔ膜のエッチングを行なってプラ
グ・パッド１４の引き出し用パッド及びその引き出し用
パッドをメモリ・キャパシタ用上部電極に結ぶ局所配線
を兼ねたメモリ・キャパシタ用上部電極１８及び下部電
極引き出し用パッド１９を形成する。
に、エッチング・ガスをＣｌ2 ／Ａｒとする高密度プラ
ズマ・エッチング法を適用することに依り、前記工程２
−（６）で形成したＰｔ膜のエッチングを行なってプラ
グ・パッド１４の引き出し用パッド及びその引き出し用
パッドをメモリ・キャパシタ用上部電極に結ぶ局所配線
を兼ねたメモリ・キャパシタ用上部電極１８及び下部電
極引き出し用パッド１９を形成する。
【００４８】ここで形成したメモリ・キャパシタ用上部
電極１８は、それ自体と基板１１中に在るＭＯＳトラン
ジスタに於けるソース領域或いはドレイン領域から引き
出された導電プラグ１１Ａにコンタクトしているプラグ
・パッド１４との間を結ぶ局所配線の役割も果たしてい
る。
電極１８は、それ自体と基板１１中に在るＭＯＳトラン
ジスタに於けるソース領域或いはドレイン領域から引き
出された導電プラグ１１Ａにコンタクトしているプラグ
・パッド１４との間を結ぶ局所配線の役割も果たしてい
る。
【００４９】また、下部電極引き出しパッド１９の径は
Ｂｉ層状ぺロブスカイト型酸化物膜１６に形成した下部
電極１３への電極コンタクト・ホールの径に比較して大
きくすることが好ましく、その理由は後工程に於ける位
置合わせマージンが大きくなることに依る。
Ｂｉ層状ぺロブスカイト型酸化物膜１６に形成した下部
電極１３への電極コンタクト・ホールの径に比較して大
きくすることが好ましく、その理由は後工程に於ける位
置合わせマージンが大きくなることに依る。
【００５０】図から明らかなように、ここまでの加工を
行なうことで、下部電極１３及びＢｉ層状ぺロブスカイ
ト型酸化物膜１６及び上部電極１８からなる階段型強誘
電体キャパシタが形成された。
行なうことで、下部電極１３及びＢｉ層状ぺロブスカイ
ト型酸化物膜１６及び上部電極１８からなる階段型強誘
電体キャパシタが形成された。
【００５１】３−（２） スピン・コート法を適用することに依り、ＳＯＧを塗布
する。
する。
【００５２】ＳＯＧ膜はＢｉ層状ぺロブスカイト型酸化
物膜１６上にのみ被着し、上部電極１８及び下部電極引
き出しパッド１９の上では弾かれるので被着しない。
物膜１６上にのみ被着し、上部電極１８及び下部電極引
き出しパッド１９の上では弾かれるので被着しない。
【００５３】３−（３） Ｎ2 雰囲気中で温度を４５０〔℃〕、時間を約３０
〔分〕としてアニールを行なう。
〔分〕としてアニールを行なう。
【００５４】この場合に於いても、雰囲気はＮ2 のみで
なく、Ｏ2 雰囲気にしても良く、また、温度は４００
〔℃〕〜５００〔℃〕の範囲で任意に選択して良い。
なく、Ｏ2 雰囲気にしても良く、また、温度は４００
〔℃〕〜５００〔℃〕の範囲で任意に選択して良い。
【００５５】この工程を経ると、上部電極１８及び下部
電極引き出しパッド１９などの周囲はＳＯＧをアニール
することで得られるＳｉＯ2 からなる層間絶縁膜２０で
埋められて完全に平坦化される。
電極引き出しパッド１９などの周囲はＳＯＧをアニール
することで得られるＳｉＯ2 からなる層間絶縁膜２０で
埋められて完全に平坦化される。
【００５６】図３（Ｂ）参照 ３−（４） ＣＶＤ法を適用することに依り、全面に厚さが２００
〔ｎｍ〕である例えばＳｉＯ2 などからなる層間絶縁膜
２１を形成する。
〔ｎｍ〕である例えばＳｉＯ2 などからなる層間絶縁膜
２１を形成する。
【００５７】３−（５） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 ／ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、層間絶縁膜２１を加
工して必要な電極コンタクト・ホールを形成する。尚、
電極コンタクト・ホールの中には、切断面の位置関係で
図示されていないものもある。
エッチング・ガスをＣＦ4 ／ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、層間絶縁膜２１を加
工して必要な電極コンタクト・ホールを形成する。尚、
電極コンタクト・ホールの中には、切断面の位置関係で
図示されていないものもある。
【００５８】３−（６） スパッタリング法を適用することに依り、厚さが例えば
５０〔ｎｍ〕であるＴｉＮ膜、及び、厚さが例えば４０
０〔ｎｍ〕であるＡｌ膜を積層形成する。
５０〔ｎｍ〕であるＴｉＮ膜、及び、厚さが例えば４０
０〔ｎｍ〕であるＡｌ膜を積層形成する。
【００５９】この場合、ＴｉＮ／Ａｌからなる積層体の
構成は、他の構成、例えば、ＴｉＮ／Ａｌ／ＴｉＮ、或
いは、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮなどの積層体に代替
しても良く、また、金属の種類に依っては、成膜技法も
ＣＶＤ法を適用しても良い。
構成は、他の構成、例えば、ＴｉＮ／Ａｌ／ＴｉＮ、或
いは、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮなどの積層体に代替
しても良く、また、金属の種類に依っては、成膜技法も
ＣＶＤ法を適用しても良い。
【００６０】３−（７） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣｌ2 ／ＢＣｌ3 或いはＨＢｒ／Ｂ
Ｃｌ3 とするドライ・エッチング法を適用することに依
り、Ａｌ膜のエッチングを行なって、上部電極１８を引
き出す配線２２及び下部電極引き出しパッド１９を引き
出す配線２３を形成する。
エッチング・ガスをＣｌ2 ／ＢＣｌ3 或いはＨＢｒ／Ｂ
Ｃｌ3 とするドライ・エッチング法を適用することに依
り、Ａｌ膜のエッチングを行なって、上部電極１８を引
き出す配線２２及び下部電極引き出しパッド１９を引き
出す配線２３を形成する。
【００６１】前記工程を経て作成された半導体装置で
は、多種類の電極コンタクト・ホールを同時に形成した
場合であっても、未開口のものは皆無であったことが確
認されている。
は、多種類の電極コンタクト・ホールを同時に形成した
場合であっても、未開口のものは皆無であったことが確
認されている。
【００６２】
【発明の効果】本発明に半導体装置の製造方法に於いて
は、半導体基板を覆う層間絶縁膜に所要の開口を形成し
てから少なくともメモリ・キャパシタ用下部電極及び半
導体基板に作り込まれた部分から導出された導電プラグ
とコンタクトしたプラグ・パッドを形成し、ＳＯＧをス
ピン・コートしてメモリ・キャパシタ用下部電極及びプ
ラグ・パッドなどの周囲を埋めて平坦化する層間絶縁膜
を形成し、強誘電体を材料とするメモリ・キャパシタ用
誘電体膜を形成し、メモリ・キャパシタ用誘電体膜に必
要な開口を形成してから少なくともメモリ・キャパシタ
用下部電極の引き出し用パッドを形成すると共にプラグ
・パッドの引き出し用パッド及びその引き出し用パッド
をメモリ・キャパシタ用上部電極に結ぶ局所配線の両方
と一体化されたメモリ・キャパシタ用上部電極を形成
し、ＳＯＧをスピン・コートしてメモリ・キャパシタ用
下部電極の引き出し用パッド及び前記メモリ・キャパシ
タ用上部電極などの周囲を埋めて平坦化する層間絶縁膜
を形成する。
は、半導体基板を覆う層間絶縁膜に所要の開口を形成し
てから少なくともメモリ・キャパシタ用下部電極及び半
導体基板に作り込まれた部分から導出された導電プラグ
とコンタクトしたプラグ・パッドを形成し、ＳＯＧをス
ピン・コートしてメモリ・キャパシタ用下部電極及びプ
ラグ・パッドなどの周囲を埋めて平坦化する層間絶縁膜
を形成し、強誘電体を材料とするメモリ・キャパシタ用
誘電体膜を形成し、メモリ・キャパシタ用誘電体膜に必
要な開口を形成してから少なくともメモリ・キャパシタ
用下部電極の引き出し用パッドを形成すると共にプラグ
・パッドの引き出し用パッド及びその引き出し用パッド
をメモリ・キャパシタ用上部電極に結ぶ局所配線の両方
と一体化されたメモリ・キャパシタ用上部電極を形成
し、ＳＯＧをスピン・コートしてメモリ・キャパシタ用
下部電極の引き出し用パッド及び前記メモリ・キャパシ
タ用上部電極などの周囲を埋めて平坦化する層間絶縁膜
を形成する。
【００６３】前記構成を採ることに依り、Ｂｉ層状ぺロ
ブスカイト型酸化物膜などの強誘電体膜を用いることで
超小型化された階段状メモリ・キャパシタの影響で、疎
密の差が大きくなったパターンを覆う層間絶縁膜に於け
る大きな膜厚差に起因して発生する電極コンタクト・ホ
ール未開口の問題が簡単且つ容易に解消されるので、面
内に於ける多種類の電極コンタクト・ホールを一回の工
程で完成させることが可能となり、工程数の低減に有効
である。
ブスカイト型酸化物膜などの強誘電体膜を用いることで
超小型化された階段状メモリ・キャパシタの影響で、疎
密の差が大きくなったパターンを覆う層間絶縁膜に於け
る大きな膜厚差に起因して発生する電極コンタクト・ホ
ール未開口の問題が簡単且つ容易に解消されるので、面
内に於ける多種類の電極コンタクト・ホールを一回の工
程で完成させることが可能となり、工程数の低減に有効
である。
【図１】本発明に於ける一実施の形態を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図２】本発明に於ける一実施の形態を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図３】本発明に於ける一実施の形態を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図４】従来の技術を説明する為の工程要所に於ける強
誘電体キャパシタをもつＦＲＡＭを表す要部切断側面図
である。
誘電体キャパシタをもつＦＲＡＭを表す要部切断側面図
である。
【図５】従来の技術を説明する為の工程要所に於ける強
誘電体キャパシタをもつＦＲＡＭを表す要部切断側面図
である。
誘電体キャパシタをもつＦＲＡＭを表す要部切断側面図
である。
【図６】従来の技術を説明する為の工程要所に於ける強
誘電体キャパシタをもつＦＲＡＭを表す要部切断側面図
である。
誘電体キャパシタをもつＦＲＡＭを表す要部切断側面図
である。
１１ 半導体基板 １１Ａ 導電プラグ １２ 層間絶縁膜 １２Ａ 電極コンタクト・ホール １３ メモリ・キャパシタ用下部電極 １４ プラグ・パッド １５ 層間絶縁膜（ＳＯＧ） １６ Ｂｉ層状ぺロブスカイト型酸化物膜 １８ メモリ・キャパシタ用上部電極 １９ 下部電極引き出し用パッド ２０ 層間絶縁膜（ＳＯＧ） ２１ 層間絶縁膜 ２２及び２３ 配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (4)
- 【請求項１】半導体装置を構成するのに必要とされる各
部分が作り込まれた半導体基板を覆う層間絶縁膜に所要
の開口を形成してから少なくともメモリ・キャパシタ用
下部電極及び前記半導体基板に作り込まれた部分から導
出された導電プラグとコンタクトしたプラグ・パッドを
形成する工程と、 次いで、ＳＯＧをスピン・コートしてメモリ・キャパシ
タ用下部電極及びプラグ・パッドなどの周囲を埋めて平
坦化する層間絶縁膜を形成する工程と、 次いで、強誘電体を材料とするメモリ・キャパシタ用誘
電体膜を形成する工程と、 次いで、前記メモリ・キャパシタ用誘電体膜に必要な開
口を形成してから少なくとも前記メモリ・キャパシタ用
下部電極の引き出し用パッドを形成すると共に前記プラ
グ・パッドの引き出し用パッド及びその引き出し用パッ
ドをメモリ・キャパシタ用上部電極に結ぶ局所配線の両
方と一体化されたメモリ・キャパシタ用上部電極を形成
する工程と、 次いで、ＳＯＧをスピン・コートしてメモリ・キャパシ
タ用下部電極の引き出し用パッド及び前記メモリ・キャ
パシタ用上部電極などの周囲を埋めて平坦化する層間絶
縁膜を形成する工程とが含まれてなることを特徴とする
半導体装置の製造方法。 - 【請求項２】半導体基板を覆う層間絶縁膜に形成した導
電プラグに対する開口の径に比較して大きい径をもつプ
ラグ・パッドを形成することを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】強誘電体を材料とするメモリ・キャパシタ
用誘電体膜に形成したメモリ・キャパシタ用下部電極に
対する開口の径に比較して大きい径をもつ引き出し用パ
ッドを形成することを特徴とする請求項１或いは２記載
の半導体装置の製造方法。 - 【請求項４】強誘電体を材料とするメモリ・キャパシタ
用誘電体膜或いは層間絶縁膜などのうち同一面に在る膜
に形成する全ての開口は同時に形成することを特徴とす
る請求項１乃至３の何れか１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10157083A JPH11354726A (ja) | 1998-06-05 | 1998-06-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10157083A JPH11354726A (ja) | 1998-06-05 | 1998-06-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354726A true JPH11354726A (ja) | 1999-12-24 |
Family
ID=15641883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10157083A Withdrawn JPH11354726A (ja) | 1998-06-05 | 1998-06-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354726A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335993A (ja) * | 2002-10-17 | 2004-11-25 | Samsung Electronics Co Ltd | 集積回路キャパシタ構造 |
-
1998
- 1998-06-05 JP JP10157083A patent/JPH11354726A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335993A (ja) * | 2002-10-17 | 2004-11-25 | Samsung Electronics Co Ltd | 集積回路キャパシタ構造 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |