JPH02307260A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02307260A JPH02307260A JP1129406A JP12940689A JPH02307260A JP H02307260 A JPH02307260 A JP H02307260A JP 1129406 A JP1129406 A JP 1129406A JP 12940689 A JP12940689 A JP 12940689A JP H02307260 A JPH02307260 A JP H02307260A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- polycrystalline silicon
- high resistance
- polycide
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 150000004767 nitrides Chemical class 0.000 claims abstract description 9
- 239000011229 interlayer Substances 0.000 claims abstract description 7
- 239000013078 crystal Substances 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 abstract description 25
- 238000000034 method Methods 0.000 abstract description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 9
- 239000011574 phosphorus Substances 0.000 abstract description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052757 nitrogen Inorganic materials 0.000 abstract description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 abstract description 2
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 238000001259 photo etching Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003601 intercostal effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は下層に多結晶シリコン配線又はポリサイド配線
を有し、上層に抵抗として使用される多結晶シリコン配
線を有する半導体積回路装置に関し、下層配線と上層配
線の接続部の構造に関する。
を有し、上層に抵抗として使用される多結晶シリコン配
線を有する半導体積回路装置に関し、下層配線と上層配
線の接続部の構造に関する。
［従来の技術１
高抵抗形成波もトｉはＳＲＡＭ特有でかつ重要なプロセ
ス技術である。高抵抗を流れる電流は、トランジスタの
リークを補うのに十分な量、たとえば１ケタ以上あれば
十分で、それ以上はＳＲＡＭの用途を制限する不必要な
電流である。高抵抗を制限する問題として（１）高抵抗
長、（２）ポリシリコンの膜厚、（３）不純物の流入、
（４）パシベーション膜の水素の流入、などである。
ス技術である。高抵抗を流れる電流は、トランジスタの
リークを補うのに十分な量、たとえば１ケタ以上あれば
十分で、それ以上はＳＲＡＭの用途を制限する不必要な
電流である。高抵抗を制限する問題として（１）高抵抗
長、（２）ポリシリコンの膜厚、（３）不純物の流入、
（４）パシベーション膜の水素の流入、などである。
第３図（ａ）〜第３図（ｃ）及び第４図（ａ）〜第４図
（ｃ）に従来例を挙げて、以下に従来の方法について説
明する。
（ｃ）に従来例を挙げて、以下に従来の方法について説
明する。
第３図（ａ）に示すように、Ｐ型車結晶Ｓｉ基板３１上
にＬＯＣＯ３酸化膜３２を形成し、ゲート酸化１１ｉ３
３を形成し、その一部をエツチング除去する。
にＬＯＣＯ３酸化膜３２を形成し、ゲート酸化１１ｉ３
３を形成し、その一部をエツチング除去する。
第３図（ｂ）に示すように多結晶シリコン層を形成して
、その上からＮ９拡散をおこない、ホ［−エンチンラグ
を行なってからＮ０多結品シリコン配線３４及びＮ゛拡
散層３５を形成する。
、その上からＮ９拡散をおこない、ホ［−エンチンラグ
を行なってからＮ０多結品シリコン配線３４及びＮ゛拡
散層３５を形成する。
第３図（Ｃ）に示すように、イオン打込みをおこなって
ソース、ドレインのＮ１拡散をおこないＮ゛拡散層３６
を形成する。その上に層間絶縁膜３７を形成し一部、ホ
トエツチングにて除去して、その上に多結晶シリコン層
を形成し、さらに部分的に、イオン打ち込みを行ない、
ホトエツチングを行って、多結晶シリコンの低抵抗配線
３９と高抵抗配線３８を形成する。
ソース、ドレインのＮ１拡散をおこないＮ゛拡散層３６
を形成する。その上に層間絶縁膜３７を形成し一部、ホ
トエツチングにて除去して、その上に多結晶シリコン層
を形成し、さらに部分的に、イオン打ち込みを行ない、
ホトエツチングを行って、多結晶シリコンの低抵抗配線
３９と高抵抗配線３８を形成する。
低抵抗配線部にはできるだけ配線抵抗を下げるため、大
量の砒素、又はリンをイオン打込みし゛ている。この方
法では、一部は抵抗をできるだけ下げ、一部では、抵抗
をできるだけ上げるという相反する目的があるため、（
１）ポリシリコンの膜厚を十分薄くできない、（２）重
ね合せ精度を考えると抵抗長を十分長できない、（３）
砒素、又はリンが拡散して流入してきて、マスクの寸法
がら期待できるほどの高抵抗値が得られないなどの問題
がある。
量の砒素、又はリンをイオン打込みし゛ている。この方
法では、一部は抵抗をできるだけ下げ、一部では、抵抗
をできるだけ上げるという相反する目的があるため、（
１）ポリシリコンの膜厚を十分薄くできない、（２）重
ね合せ精度を考えると抵抗長を十分長できない、（３）
砒素、又はリンが拡散して流入してきて、マスクの寸法
がら期待できるほどの高抵抗値が得られないなどの問題
がある。
これらの問題解決のため次の方法がとられるようになっ
た。
た。
第４図（ａ）に示すように、Ｐ型車結晶Ｓｉ基板４１上
にＬＯＣＯ５酸化膜４２を形成し、ゲー１へ酸化膜４３
を形成し、その一部をエツチング除去する。
にＬＯＣＯ５酸化膜４２を形成し、ゲー１へ酸化膜４３
を形成し、その一部をエツチング除去する。
第４図（ｂ）に示すように多結晶シリコン層を形成して
、その上からＮ゛拡散おこない、ホトエツチングをおこ
なう事によってＮ゛多結晶シリコン配線４４及びＮ゛拡
敢層４５を形成する。
、その上からＮ゛拡散おこない、ホトエツチングをおこ
なう事によってＮ゛多結晶シリコン配線４４及びＮ゛拡
敢層４５を形成する。
第４図（Ｃ）に示すように、イオン打込みをおこなって
ソース、ドレインのＮ゛拡散おこなってＮ゛拡散層４６
を形成する。その上に、層間絶縁膜４７を形成し、その
一部ホＩ・エツチングで１１仝去し、その上に多結晶シ
リコン層を形成して、ホトエツチングによって高抵抗配
線４８を形成する。多結晶シリコン層形成時の温度、又
後工程でかかる温度によって、下層の多結晶シリコン配
線からリンが侵入してきて、Ｎ゛拡散層４９が形成され
る。
ソース、ドレインのＮ゛拡散おこなってＮ゛拡散層４６
を形成する。その上に、層間絶縁膜４７を形成し、その
一部ホＩ・エツチングで１１仝去し、その上に多結晶シ
リコン層を形成して、ホトエツチングによって高抵抗配
線４８を形成する。多結晶シリコン層形成時の温度、又
後工程でかかる温度によって、下層の多結晶シリコン配
線からリンが侵入してきて、Ｎ゛拡散層４９が形成され
る。
この方法では、原理的には高抵抗ポリシリコンをいくら
でも薄くする事ができ、かる重ね合せマシンが必要でな
いため、以前の方法よりも高抵抗長が確保できる。
でも薄くする事ができ、かる重ね合せマシンが必要でな
いため、以前の方法よりも高抵抗長が確保できる。
しかし、この方法でも、下層のポリシリコンから〃ｔに
よってリンが侵入してきて高抵抗長が短くなる。メモリ
ーの、１チツプにおけるメモリー密度が大きくなり、高
集積化、高密度化が進むにつれて、このリンの侵入が大
きな問題となってきた。
よってリンが侵入してきて高抵抗長が短くなる。メモリ
ーの、１チツプにおけるメモリー密度が大きくなり、高
集積化、高密度化が進むにつれて、このリンの侵入が大
きな問題となってきた。
〔発明が解決しようとする課題］
本発明の目的は、下層のポリシリコン配線からの高抵抗
配線内へのリンの侵入を防止し、高抵抗配線高抵抗長を
長く保ち、従来以上の高密度化、高集積化にたえつる高
抵抗配線を得る事にある。
配線内へのリンの侵入を防止し、高抵抗配線高抵抗長を
長く保ち、従来以上の高密度化、高集積化にたえつる高
抵抗配線を得る事にある。
［課題を解決するための手段］
本発明の方法は、下層配線と上層の高抵抗配線の接触部
に、適度の材質及び膜厚の窒化膜をもうける串により、
高抵抗の特性をそこなわずに、下層の配線からのリンの
侵入を防止する方法である。
に、適度の材質及び膜厚の窒化膜をもうける串により、
高抵抗の特性をそこなわずに、下層の配線からのリンの
侵入を防止する方法である。
［実 施 例］
第１図（ａ）〜第１図（ｃ）及び第２図（ａ）〜第２図
（ｃ）に本発明の例を挙げて、以下に本発明について説
明する。
（ｃ）に本発明の例を挙げて、以下に本発明について説
明する。
第１図（ａ）に示すように、Ｐを単結晶Ｓｉ基扱１１上
にＬＯＣＯ５酸化膜１２を形成し、グーｌ−酸化膜１３
を形成し、その一部をエツチング除去する。
にＬＯＣＯ５酸化膜１２を形成し、グーｌ−酸化膜１３
を形成し、その一部をエツチング除去する。
第１図（ｂ）に示すように、Ｎ＋ ドープされた多結晶
シリコン配線１４及びＮ゛拡散層１５を形成する。その
上に肋間絶縁膜１６を形成し、一部をホトエ・ンチング
で除去して、接続を取るためのコンタクト孔を形成する
。
シリコン配線１４及びＮ゛拡散層１５を形成する。その
上に肋間絶縁膜１６を形成し、一部をホトエ・ンチング
で除去して、接続を取るためのコンタクト孔を形成する
。
第１図（Ｃ）に示すように、窒素雰囲気中、又はアンモ
ニアガス中で、露出している多結晶シリコン配線の表面
を熱窒化するか、窒素、又はアンモニアガスのプラズマ
中で窒化する等で窒化膜１７を形成する。その上に多結
晶シリコン層を形成してホトエツチングする事により高
抵抗配線を形成する。
ニアガス中で、露出している多結晶シリコン配線の表面
を熱窒化するか、窒素、又はアンモニアガスのプラズマ
中で窒化する等で窒化膜１７を形成する。その上に多結
晶シリコン層を形成してホトエツチングする事により高
抵抗配線を形成する。
第２図（ａ）に示すように、Ｐ型車結晶Ｓｉｇ板２１上
にＬＯＣＯ５酸化膜２２を形成し、ゲート酸化膜２３を
形成し、その一部をエツチング除去する。
にＬＯＣＯ５酸化膜２２を形成し、ゲート酸化膜２３を
形成し、その一部をエツチング除去する。
第２図（ｂ）に示すように、Ｎ３ドープされた多結晶シ
リコン配線２４及びＮ°拡散層２５を形成する。その上
に層間絶縁ｌ１１２６を形成し、一部なホトエツチング
で除去して、接続を取るためのコンタクト孔を形成する
。
リコン配線２４及びＮ°拡散層２５を形成する。その上
に層間絶縁ｌ１１２６を形成し、一部なホトエツチング
で除去して、接続を取るためのコンタクト孔を形成する
。
第２図（Ｃ）に示すように窒化膜２７を薄く形成し、そ
の上に多結晶シリコン層を形成し、ホトエツチングによ
って高抵抗配線２８を形成する。
の上に多結晶シリコン層を形成し、ホトエツチングによ
って高抵抗配線２８を形成する。
［発明の効果］
本発明の方法によると、下層配線とそれに接続を取ると
ころの高抵抗配線の接触部に薄く適度な１ブみと適度な
材質を選ぶ事によって、高抵抗保線の特性をそこなう事
なしに、下層の配線層からのリンの侵入を防ぐ事が可能
であり。高抵抗配線部を可能なかぎり短かくする事がで
き、これからの高密度化、高集積化に最適な方法である
。
ころの高抵抗配線の接触部に薄く適度な１ブみと適度な
材質を選ぶ事によって、高抵抗保線の特性をそこなう事
なしに、下層の配線層からのリンの侵入を防ぐ事が可能
であり。高抵抗配線部を可能なかぎり短かくする事がで
き、これからの高密度化、高集積化に最適な方法である
。
なお、下層の配線がポリサイドでも可能で、窒化する時
にできる窒化膜は材質によって異なった膜が形成される
。又、形成する窒化膜はＳ Ｌ ３Ｎ４膜のかぎりでは
ない
にできる窒化膜は材質によって異なった膜が形成される
。又、形成する窒化膜はＳ Ｌ ３Ｎ４膜のかぎりでは
ない
第１図（ａ）〜第１図（ｃ）及び第２図（ａ）〜第２図
（ｃ）は本発明の例で、工程順の断面略図である。 第３図（ａ）〜第３図（ｃ）及び第４図（ａ）〜第４図
（ｃ）は従来方法の例で、工程順の断面略図である。 以上 郭１０ （α） ＄１喝 Ｃｂ） 駕１０（−ｃ） 笛２１切（に） ９に ＄ ２ １ｉ （１：＞） 簾スｌ”ｆｉ （（：り 算ろｌｉ （０−） 寥−り（２）（１）） 箋３目 （Ｃン 韻ｏＦ弓（Ｑ ｒＩ 愉仔曜（ト） 系′＋ｉ （Ｃ）
（ｃ）は本発明の例で、工程順の断面略図である。 第３図（ａ）〜第３図（ｃ）及び第４図（ａ）〜第４図
（ｃ）は従来方法の例で、工程順の断面略図である。 以上 郭１０ （α） ＄１喝 Ｃｂ） 駕１０（−ｃ） 笛２１切（に） ９に ＄ ２ １ｉ （１：＞） 簾スｌ”ｆｉ （（：り 算ろｌｉ （０−） 寥−り（２）（１）） 箋３目 （Ｃン 韻ｏＦ弓（Ｑ ｒＩ 愉仔曜（ト） 系′＋ｉ （Ｃ）
Claims (1)
- Ｓｉ単結晶基板上に、又は絶縁膜をかいして、形成され
たＮ＾＋ドープされた第１の多結晶シリコン配線、又は
ポリサイド配線と、層間絶縁膜をかいして、少なくても
一個所以上で該層間絶縁膜に穴があけられ該第１の多結
晶シリコン配線、又は該ポリサイド配線と接続をとった
所の抵抗として用いられる第２の多結晶シリコン配線と
を有する半導体集積回路装置において、該第１の多結晶
シリコン配線、又は該ポリサイド配線と、該第２の多結
晶シリコン配線の間で、すくなくとも接合部に窒化膜を
配置した事を特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129406A JPH02307260A (ja) | 1989-05-23 | 1989-05-23 | 半導体集積回路装置 |
| US07/755,598 US5138425A (en) | 1989-05-23 | 1991-09-05 | Semiconductor integrated circuit device with nitride barrier layer ion implanted with resistivity decreasing elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129406A JPH02307260A (ja) | 1989-05-23 | 1989-05-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02307260A true JPH02307260A (ja) | 1990-12-20 |
Family
ID=15008762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129406A Pending JPH02307260A (ja) | 1989-05-23 | 1989-05-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02307260A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314715B1 (ko) * | 1997-01-16 | 2002-02-19 | 가네꼬 히사시 | 고저항막상에열질화막을가지는반도체장치및그제조방법 |
| JP2014197701A (ja) * | 2008-09-25 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1989
- 1989-05-23 JP JP1129406A patent/JPH02307260A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314715B1 (ko) * | 1997-01-16 | 2002-02-19 | 가네꼬 히사시 | 고저항막상에열질화막을가지는반도체장치및그제조방법 |
| US6358808B1 (en) | 1997-01-16 | 2002-03-19 | Nec Corporation | Semiconductor element with thermally nitrided film on high resistance film and method of manufacturing the same |
| JP2014197701A (ja) * | 2008-09-25 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US9960116B2 (en) | 2008-09-25 | 2018-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6173370A (ja) | 半導体装置及びその製造方法 | |
| US4151631A (en) | Method of manufacturing Si gate MOS integrated circuit | |
| JPS643345B2 (ja) | ||
| CA1150416A (en) | Semiconductor device and method for production thereof | |
| US6117792A (en) | Method for manufacturing semiconductor device | |
| JPH0818011A (ja) | 半導体装置及びその製造方法 | |
| JPH02307260A (ja) | 半導体集積回路装置 | |
| US5138425A (en) | Semiconductor integrated circuit device with nitride barrier layer ion implanted with resistivity decreasing elements | |
| KR100232249B1 (ko) | 바이폴라 트랜지스터의 고주파 특성이 개선된 bimos 디바이스의 제조방법 | |
| JPH03153039A (ja) | 半導体集積回路装置 | |
| JPH03153040A (ja) | 半導体集積回路装置 | |
| JPH0319370A (ja) | 半導体装置 | |
| JPH0410427A (ja) | 半導体集積回路装置 | |
| EP0966036A2 (en) | Method for fabricating a semiconductor device having different gate oxide layers | |
| JP3432307B2 (ja) | 半導体装置の製造方法 | |
| JPH0666427B2 (ja) | Ｍｏｓ型半導体集積回路装置の製造方法 | |
| JPH05335306A (ja) | 半導体装置 | |
| JPS60198813A (ja) | 半導体への不純物拡散法 | |
| JPS63170922A (ja) | 配線方法 | |
| JPS6229163A (ja) | 半導体装置およびその製造方法 | |
| JPS57115858A (en) | Semiconductor device | |
| JPS63318769A (ja) | 半導体装置 | |
| JPS6145392B2 (ja) | ||
| JPS6126224A (ja) | 微細穴の加工方法 | |
| JPH021922A (ja) | 半導体装置の製造方法 |