JPS6135550A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6135550A JPS6135550A JP15670584A JP15670584A JPS6135550A JP S6135550 A JPS6135550 A JP S6135550A JP 15670584 A JP15670584 A JP 15670584A JP 15670584 A JP15670584 A JP 15670584A JP S6135550 A JPS6135550 A JP S6135550A
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- insulating film
- layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は半導体装置及びその製造方法に係り、特に電界
効果型半導体装置に於ける接合耐圧を高くする構造及び
方法に関する。
効果型半導体装置に於ける接合耐圧を高くする構造及び
方法に関する。
［発明の技術的背景］
一般に、ＭＯ８型電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴと称す）に於いては、その接合耐圧を高くするた
めに、ソース、ドレインの拡散層の周辺を例えば〜１０
”ｃｍ”オーダの低温度拡散層で覆う方法が用いられて
いる。以下、その方法について、第１図（ａ）〜（Ｃ）
及び第２図（ａ）〜（Ｃ）を参照して、Ｃ／ＭＯ８に於
けるＮチャンネルＭＯ８ＦＥＴを例にとり説明する。
ＦＥＴと称す）に於いては、その接合耐圧を高くするた
めに、ソース、ドレインの拡散層の周辺を例えば〜１０
”ｃｍ”オーダの低温度拡散層で覆う方法が用いられて
いる。以下、その方法について、第１図（ａ）〜（Ｃ）
及び第２図（ａ）〜（Ｃ）を参照して、Ｃ／ＭＯ８に於
けるＮチャンネルＭＯ８ＦＥＴを例にとり説明する。
先ず、第１の方法は、第１図（ａ）に示すようにＮ型の
シリコン基板１１にＰウェル層１２を形成し、フィール
ド領域のＮ１Ｐチャンネル部分にそれぞれチャネルスト
ッパとなるＰ一層１３及びＮ−Ｆｌｉ（図示せず）を形
成した後、フィールド酸化１１１１４を形成する。その
後、ソース、ドレイン及びゲート領域（以下、５ＯＧｆ
ｌＡ域と称す）にゲート酸化Ｒ１Ａ１５を形成し、引き
続き多結晶シリコンを付着し、そのバターニングを行な
うことによりゲート電極１５を形成する。その後、同図
（ｂ）に示すように、イオン注入を行ない高耐圧化用の
Ｎ−１１７を形成し、さらにソース、ドレインあるいは
拡散配線用のＮ＋層１８を上記Ｎ一層１７のうち必要な
部分を残して形成する。その後、同図（Ｃ）に示すよう
に、多結晶シリコンゲートＭＯ８ＦＥＴの製造工程と同
様に、ｍ間絶縁膜としてＣＶＤ（Ｃｅｍｉｃａｌ Ｖ
ａｐｏｕｒ □ｅｐｏｓｉｔｏｎ） ｒｌｉ化ｌ１１９
、ＡＩ（アルミニウム）配線膜２０を形成し、Ｒ後に保
護膜２１を形成する。
シリコン基板１１にＰウェル層１２を形成し、フィール
ド領域のＮ１Ｐチャンネル部分にそれぞれチャネルスト
ッパとなるＰ一層１３及びＮ−Ｆｌｉ（図示せず）を形
成した後、フィールド酸化１１１１４を形成する。その
後、ソース、ドレイン及びゲート領域（以下、５ＯＧｆ
ｌＡ域と称す）にゲート酸化Ｒ１Ａ１５を形成し、引き
続き多結晶シリコンを付着し、そのバターニングを行な
うことによりゲート電極１５を形成する。その後、同図
（ｂ）に示すように、イオン注入を行ない高耐圧化用の
Ｎ−１１７を形成し、さらにソース、ドレインあるいは
拡散配線用のＮ＋層１８を上記Ｎ一層１７のうち必要な
部分を残して形成する。その後、同図（Ｃ）に示すよう
に、多結晶シリコンゲートＭＯ８ＦＥＴの製造工程と同
様に、ｍ間絶縁膜としてＣＶＤ（Ｃｅｍｉｃａｌ Ｖ
ａｐｏｕｒ □ｅｐｏｓｉｔｏｎ） ｒｌｉ化ｌ１１９
、ＡＩ（アルミニウム）配線膜２０を形成し、Ｒ後に保
護膜２１を形成する。
また、第２の方法は、第１の方法と同様に、先ずＮ型の
シリコン基板３１にＰウェル層３２を形成する。次に、
シリコン基板３１の表面に薄い酸化ｌ１１３３を形成し
、さらにその上のＳＤＧ領域形成予定領域に窒化ＩＩ！
（Ｓ ｉｓ Ｎ４ ）３４を形成した後、ＰＥＰ （
Ｐｈｏｔｏ 、ｌ、ｎａｒａｖｉｎａ Ｐｒｏｃｅ
ｓｓ）によりチャネルストッパとなるＰ−石３５を形成
する。続いて、Ｐチャネル側のチャネルストッパ用のＮ
−１１３６及びＮチャネル側の高耐圧化用のＮ一層３７
を形成する。次に、同図（ｂ）に示すように、フィール
ド酸化膜３８、ゲート酸化膜３９及び多結晶シリコンの
ゲート電極４０を順次形成する。その後、同図（Ｃ）に
示すように、第１図の工程と同様、ソース、ドレインあ
るいは拡散配線用のＮ＋層４１、ｐ”［４２を形成し、
更に層間絶縁膜としてＣＶＤ酸化膜４３、Ａ１配線膜４
４及び保！！１１１４５を形成する。
シリコン基板３１にＰウェル層３２を形成する。次に、
シリコン基板３１の表面に薄い酸化ｌ１１３３を形成し
、さらにその上のＳＤＧ領域形成予定領域に窒化ＩＩ！
（Ｓ ｉｓ Ｎ４ ）３４を形成した後、ＰＥＰ （
Ｐｈｏｔｏ 、ｌ、ｎａｒａｖｉｎａ Ｐｒｏｃｅ
ｓｓ）によりチャネルストッパとなるＰ−石３５を形成
する。続いて、Ｐチャネル側のチャネルストッパ用のＮ
−１１３６及びＮチャネル側の高耐圧化用のＮ一層３７
を形成する。次に、同図（ｂ）に示すように、フィール
ド酸化膜３８、ゲート酸化膜３９及び多結晶シリコンの
ゲート電極４０を順次形成する。その後、同図（Ｃ）に
示すように、第１図の工程と同様、ソース、ドレインあ
るいは拡散配線用のＮ＋層４１、ｐ”［４２を形成し、
更に層間絶縁膜としてＣＶＤ酸化膜４３、Ａ１配線膜４
４及び保！！１１１４５を形成する。
［背景技術の問題点コ
しかしながら、上記従来の方法に於いてはいずれも次の
ような欠点があった。先ず、第１の方法については、 （１）マスクの合せずれがあるため、Ｎ−１３１７の寄
生抵抗のｌｌ１ｌＪ ＩＩＩが困ｊｌであり、またこの
Ｎ−５５１７を合わせずれを見込んで余分に大きく形成
する必要があり、これが微細化の障害となっていた。
ような欠点があった。先ず、第１の方法については、 （１）マスクの合せずれがあるため、Ｎ−１３１７の寄
生抵抗のｌｌ１ｌＪ ＩＩＩが困ｊｌであり、またこの
Ｎ−５５１７を合わせずれを見込んで余分に大きく形成
する必要があり、これが微細化の障害となっていた。
（２）Ｐチャネル側に於けるチャネルストッパ用のＮ−
ｆｌと別途に高耐圧化用のＮ一層１７を形成する必要が
あるため、工程が増加していた。
ｆｌと別途に高耐圧化用のＮ一層１７を形成する必要が
あるため、工程が増加していた。
次に、第２の方法にあっては、高耐圧化用−のＮ一層３
７とチャネルストッパ用のＮ−［３６とを同時に形成で
きる長所があるが、Ｎ −層３６．３７を形成する為の
イオン注入の後の重化工程により所謂バードビークが発
生し、これが５ＤＧｉｉｊｉ域に喰い込む。このため、
高耐圧化のためのＮ一層３７が必要以上に長くなり、こ
のため寄生抵抗が大さくなる。
７とチャネルストッパ用のＮ−［３６とを同時に形成で
きる長所があるが、Ｎ −層３６．３７を形成する為の
イオン注入の後の重化工程により所謂バードビークが発
生し、これが５ＤＧｉｉｊｉ域に喰い込む。このため、
高耐圧化のためのＮ一層３７が必要以上に長くなり、こ
のため寄生抵抗が大さくなる。
また、フィールド憩化中にＮ−底３７がゲート領域に染
み出すため、チャネル長を長くしておく必要があり、微
細化には適していない。
み出すため、チャネル長を長くしておく必要があり、微
細化には適していない。
［発明の目的］
本発明は上記実情に鑑みてなされたもので、その目的は
、工程を増加させることなく微細化を実現でき、かつ高
耐圧化層に於ける寄生抵抗の制御も容易な半導体装置及
びその製造方法を提供することにある。
、工程を増加させることなく微細化を実現でき、かつ高
耐圧化層に於ける寄生抵抗の制御も容易な半導体装置及
びその製造方法を提供することにある。
［発明の概要］
本発明は、電界効果型半導体装置に於いて、半導体基体
に不純物層を形成し、引き続きこの不純物層上に絶縁膜
を形成し、その後通常のＰＥＰにより絶縁膜のエツチン
グから基板のエツチングまで選択して行なうことにより
、フィールド及び高耐圧化用の不純物層部とＳＤＧ （
ソース、ドレイン及びゲート）領域とを分離する。すな
わち、通常の素子分離のフィールド酸化膜、ドレインを
囲む高耐圧化用不純物層上のフィールド鼠化膜のみを残
し、それ以外の部分を高耐圧化用不純物層よりも深く、
基板領域までエツチングすることでＳＤＧ領域を形成す
るものである。
に不純物層を形成し、引き続きこの不純物層上に絶縁膜
を形成し、その後通常のＰＥＰにより絶縁膜のエツチン
グから基板のエツチングまで選択して行なうことにより
、フィールド及び高耐圧化用の不純物層部とＳＤＧ （
ソース、ドレイン及びゲート）領域とを分離する。すな
わち、通常の素子分離のフィールド酸化膜、ドレインを
囲む高耐圧化用不純物層上のフィールド鼠化膜のみを残
し、それ以外の部分を高耐圧化用不純物層よりも深く、
基板領域までエツチングすることでＳＤＧ領域を形成す
るものである。
この方法によれば、ゲート及びドレイン領域に対して、
セルファラインにより高耐圧化用不純物層の寄生抵抗を
作ることが可能であり、ｌ２ＰＩＪ化に適した高耐圧電
界効果型半導体装置を得ることができる。
セルファラインにより高耐圧化用不純物層の寄生抵抗を
作ることが可能であり、ｌ２ＰＩＪ化に適した高耐圧電
界効果型半導体装置を得ることができる。
［発明の実ｔｊｒｊ例コ
以下、図面を参照して本発明の一実施例を、多結晶シリ
コンゲートＣ／ＭＯ８に於けるＮチャンネル高耐圧ＭＯ
ＳＦＥＴの製造工程に適用した例について説明する。先
ず、第３図（ａ）に示すように、Ｎ型のシリコン基板４
１の全面に例えば熱醒化を行ない酸化膜４２を形成する
。次に、レジスト１Ｉ４３を用いたＰＥ、Ｐを行ない、
イオン注入、更に追い込み拡故によりＰウェル層４４を
形成する。続いて、同図（ｂ）に示すように、ＰＥＰに
よりＰチャンネル側の全面にチャネルストッパ用のＮ一
層４５を損成すると同時に、Ｎチャネル側にソース及び
ドレイン周辺の耐圧を高くするためρＮ−Ｎ−底金６成
する。引き続き、同図（Ｃ）に示すように、レジストｌ
！１４７をマスクとしてイオン注入を行ない、＾耐圧部
を除くＮチャンネルフィールド領域にＰ−Ｗｉ４８を形
成する。その後、同図（ｄ）に示すようにＣＶＤ法又は
酸化により全面に絶縁膜例えばＰｆ化膜４９を形成する
。続いて、同図（ｅ）に示すようにレジスト膜５０を用
いたＰＥＰを行ない、この酸化膜４９の通常のフィール
ド領域及びドレインを囲むＮ一層４６上の領域を除く部
分（ＳＤＧ領域）を除去する。この除去の為には、ＨＦ
系エツチング液、あるいはより微細化に適したＲＩＥ
（［ｅａｃｔｉｖｅ １−ｏｎ Ｉｔｃｈｉｎｇ）法
が用いられる。
コンゲートＣ／ＭＯ８に於けるＮチャンネル高耐圧ＭＯ
ＳＦＥＴの製造工程に適用した例について説明する。先
ず、第３図（ａ）に示すように、Ｎ型のシリコン基板４
１の全面に例えば熱醒化を行ない酸化膜４２を形成する
。次に、レジスト１Ｉ４３を用いたＰＥ、Ｐを行ない、
イオン注入、更に追い込み拡故によりＰウェル層４４を
形成する。続いて、同図（ｂ）に示すように、ＰＥＰに
よりＰチャンネル側の全面にチャネルストッパ用のＮ一
層４５を損成すると同時に、Ｎチャネル側にソース及び
ドレイン周辺の耐圧を高くするためρＮ−Ｎ−底金６成
する。引き続き、同図（Ｃ）に示すように、レジストｌ
！１４７をマスクとしてイオン注入を行ない、＾耐圧部
を除くＮチャンネルフィールド領域にＰ−Ｗｉ４８を形
成する。その後、同図（ｄ）に示すようにＣＶＤ法又は
酸化により全面に絶縁膜例えばＰｆ化膜４９を形成する
。続いて、同図（ｅ）に示すようにレジスト膜５０を用
いたＰＥＰを行ない、この酸化膜４９の通常のフィール
ド領域及びドレインを囲むＮ一層４６上の領域を除く部
分（ＳＤＧ領域）を除去する。この除去の為には、ＨＦ
系エツチング液、あるいはより微細化に適したＲＩＥ
（［ｅａｃｔｉｖｅ １−ｏｎ Ｉｔｃｈｉｎｇ）法
が用いられる。
続いて、シリコン基板４１をＫＯＨ等のシリコンエツチ
ング液、あるいはＲＩＥ法を用いて先に形成したＰ−１
１４８、Ｎ一層４６よりも深くエツチングする。その後
、同図（ｆ）に示すように、活性領域に清浄なゲート酸
化膜５１を形成する。引き続き、ゲート電極及び配線と
なる多結晶シリコン膜５２を被着形成し、続いてＰＥＰ
により所望のパターニングを行なう。その後、同図（ｑ
）に示すように、ＰＥＰ及びイオン注入等によりソース
、ドレインあるいは拡散配線用のＮ”ｌｉ！５３、Ｐ＋
層５４を順次 ゛形成する。その後、同図（ｈ）に
示すように眉間絶縁膜となるＣＶＤＩ化膜５５を形成し
、このＣＶＤｏｔ化膜５５にＰＥＰに、より電極引き出
し用のコンタクトホール５６を形成する。続いて、全面
にアルミニウム１１９５７を蒸着形成し、ざらにＰＥＰ
により所望のパターンを得る。最後に、ＣＶＤ法により
全面にＰＳＧ （リン・シリケートガラス）等の保護ｊ
１５８を形成し、この保護膜５８の電極部分をエツチン
グ除去して、ウェハ装造工程を終了する。
ング液、あるいはＲＩＥ法を用いて先に形成したＰ−１
１４８、Ｎ一層４６よりも深くエツチングする。その後
、同図（ｆ）に示すように、活性領域に清浄なゲート酸
化膜５１を形成する。引き続き、ゲート電極及び配線と
なる多結晶シリコン膜５２を被着形成し、続いてＰＥＰ
により所望のパターニングを行なう。その後、同図（ｑ
）に示すように、ＰＥＰ及びイオン注入等によりソース
、ドレインあるいは拡散配線用のＮ”ｌｉ！５３、Ｐ＋
層５４を順次 ゛形成する。その後、同図（ｈ）に
示すように眉間絶縁膜となるＣＶＤＩ化膜５５を形成し
、このＣＶＤｏｔ化膜５５にＰＥＰに、より電極引き出
し用のコンタクトホール５６を形成する。続いて、全面
にアルミニウム１１９５７を蒸着形成し、ざらにＰＥＰ
により所望のパターンを得る。最後に、ＣＶＤ法により
全面にＰＳＧ （リン・シリケートガラス）等の保護ｊ
１５８を形成し、この保護膜５８の電極部分をエツチン
グ除去して、ウェハ装造工程を終了する。
上記方法によれば、
（１）高耐圧化用のＮ−１ｉ３４Ｇを、Ｐチャネル側に
於けるチャネルストッパ用のＮ−！！４５と同時に形成
することができる（Ｃ／ＭＯ３に適用した場合）ので、
工程を増加させる必要がない。
於けるチャネルストッパ用のＮ−！！４５と同時に形成
することができる（Ｃ／ＭＯ３に適用した場合）ので、
工程を増加させる必要がない。
＋２）Ｎ−Ｆｆ１４Ｇをセルファラインで形成できるた
め、マスク合わせずれがなく、Ｎ一層４Ｇを余分に大き
く取る必要がない。すなわち、Ｎｌ！４Ｂによる寄生抵
抗の制御が容易である。
め、マスク合わせずれがなく、Ｎ一層４Ｇを余分に大き
く取る必要がない。すなわち、Ｎｌ！４Ｂによる寄生抵
抗の制御が容易である。
（３フィールド酸化膜を形成する際、全面にば化膜４９
を形成し、その後エツチングするようにしているので、
従来のようなバードビーク及びＮ一層４６のしみ出し等
の問題がなく、従って微細化に適している。
を形成し、その後エツチングするようにしているので、
従来のようなバードビーク及びＮ一層４６のしみ出し等
の問題がなく、従って微細化に適している。
尚、上記実施例に於いては、本発明を多結晶シリコンゲ
ートＣ／ＭＯ８のＮチャネル側のトランジスタの製造工
程に適用した例について説明した”が、これに限定する
ものではなく、Ｐチャネル側の１−ランジスタ、ざらに
は単一チャネルのＭＯＳＦＥＴにも適用できるものであ
る。
ートＣ／ＭＯ８のＮチャネル側のトランジスタの製造工
程に適用した例について説明した”が、これに限定する
ものではなく、Ｐチャネル側の１−ランジスタ、ざらに
は単一チャネルのＭＯＳＦＥＴにも適用できるものであ
る。
［発明の効果］
以上のように本発明によれば、従来方法に比べ、工程を
増加させることなく、微細化を実現でき、かつ高耐圧化
層に於ける寄生抵抗の制御も容易であるので、高耐圧電
界効果型半導体装置及びその製造に好適である。
増加させることなく、微細化を実現でき、かつ高耐圧化
層に於ける寄生抵抗の制御も容易であるので、高耐圧電
界効果型半導体装置及びその製造に好適である。
第１図及び第２図はそれぞれ従来の半導体装置の製造工
程を示す断１ｆｆ１図、兜３図は本発明の一実施例に係
る半導体装置の製造工程を示す断面図である。 ４１・・・シリコン基板、４２・・・酸化膜、４４・・
・Ｐウェル層、４６・・・Ｎ−１！！（高耐圧化層）、
４８・・・Ｐ一層（チャネルストッパ）、４９・・・酸
化膜、５１・・・ゲート葭化膜、５２・・・多結品シリ
コン躾、５３・・・Ｎ＋層、５４・・・Ｐ＋層、５５・
・・ＣＶＤ酸化膜、５７・・・アルミニウム膜、５８・
・・保護膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 一９Ｃ：ロー
程を示す断１ｆｆ１図、兜３図は本発明の一実施例に係
る半導体装置の製造工程を示す断面図である。 ４１・・・シリコン基板、４２・・・酸化膜、４４・・
・Ｐウェル層、４６・・・Ｎ−１！！（高耐圧化層）、
４８・・・Ｐ一層（チャネルストッパ）、４９・・・酸
化膜、５１・・・ゲート葭化膜、５２・・・多結品シリ
コン躾、５３・・・Ｎ＋層、５４・・・Ｐ＋層、５５・
・・ＣＶＤ酸化膜、５７・・・アルミニウム膜、５８・
・・保護膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 一９Ｃ：ロー
Claims (2)
- （１）第１導電型の半導体基体と、この半導体基体に形
成された第２導電型のソース及びドレイン領域と、これ
らソース、ドレイン領域それぞれの廻りに形成された第
２導電型で前記ソース及びドレイン領域よりも低濃度の
高耐圧化用不純物層と、前記ソース、ドレイン領域間の
前記半導体基体上に絶縁膜を介して設けられたゲート電
極とを具備し、前記半導体基体と前記絶縁膜との界面が
、前記高耐圧化用不純物層よりも深く形成されたことを
特徴とする半導体装置。 - （２）第１導電型の半導体基体の表面に第２導電型の不
純物層を形成する工程と、前記不純物層上の全面に絶縁
膜を形成する工程と、前記絶縁膜を選択的に除去する工
程と、前記絶縁膜の除去部を介して前記半導体基体を前
記不純物層よりも深くエッチング除去することにより、
同不純物層を部分的に残存させて高耐圧化用不純物層を
形成する工程と、前記エッチング除去部にゲート酸化膜
及びゲート電極を形成する工程と、前記エッチング除去
部を介して前記高耐圧化用不純物層により囲まれた領域
に第２導電型の不純物を導入し、前記高耐圧化用不純物
層よりも高濃度のソース及びドレイン領域を形成する工
程とを具備したことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15670584A JPS6135550A (ja) | 1984-07-27 | 1984-07-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15670584A JPS6135550A (ja) | 1984-07-27 | 1984-07-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135550A true JPS6135550A (ja) | 1986-02-20 |
Family
ID=15633533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15670584A Pending JPS6135550A (ja) | 1984-07-27 | 1984-07-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0571917A (ja) * | 1991-09-12 | 1993-03-23 | Hamamatsu Photonics Kk | 光点位置検出装置 |
-
1984
- 1984-07-27 JP JP15670584A patent/JPS6135550A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0571917A (ja) * | 1991-09-12 | 1993-03-23 | Hamamatsu Photonics Kk | 光点位置検出装置 |
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