JP2590604B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に高速スイ
ッチング回路などに用いられる接合型シリコン・トラン
ジスタを有する半導体装置の製造方法に関する。

〔従来の技術〕

電子計算機などの電気回路に要求される処理能力とし
て、高速の演算処理能力がある。特に、大規模な数値シ
ュミレーションを実用的なものとするためには、こうし
た能力が強く望まれている。このような要請を可能とす
る技術的な要素としては、回路設計なども当然含まれる
が、用いられる半導体装置の基本動作特性に拠るところ
が極めて大きいことが知られている。

接合型トランジスタは、その高い電流駆動能力から、
高速のスイッチング回路を構成する能動素子として適し
ている。しかしながら、その高速性を活かすためには、
デバイス構造の構成に注意が必要である。一般的には、
コレクタ，ベース，エミッタの３端子素子として、順次
段階的に濃度を高くした、Ｎ型,P型,N型のキャリア不純
物を拡散させた領域を持つトランジスタ構造となってい
る。特に、高速スイッチング動作用途としては、次に説
明するセルフ・アライン構造が用いられている。

第３図（ａ），（ｂ）は従来の半導体装置の製造方法
を説明するための工程順に示した半導体チップの断面図
である。

まず、第３図（ａ）に示すように、Ｐ型シリコン基板
１の一主面にN⁺型コレクタ領域２及びＮ型コレクタ領域
３を設け、溝内に酸化シリコン膜31及び多結晶シリコン
膜32を埋込んでトレンチ素子分離領域を設け、Ｎ型コレ
クタ領域３を含む表面に酸化シリコン膜34を形成する。
次に、Ｎ型コレクタ領域３上の酸化シリコン膜34を選択
的にエッチングして開口部を設け、開口部を含む表面に
多結晶シリコン膜33を堆積する。次に、多結晶シリコン
膜33に、イオン注入法などによりホウ素をドーピングす
る。次に、開口部底部の多結晶シリコン膜33を選択的に
エッチングし、Ｎ型コレクタ領域３の表面を露出させ
る。次に、開口部のＮ型コレクタ領域３を含む表面にホ
ウ素イオンをイオン注入し、熱処理により、Ｎ型コレク
タ領域３のホウ素を活性化してベース領域10を形成する
と同時に、多結晶シリコン膜33からＮ型コレクタ領域33
の表面にホウ素を拡散してベース領域10と接続するグラ
フトベース領域６を形成し、グラフトベース領域６と多
結晶シリコン膜33とのオーミックコンタクトを得る。

次に、第３図（ｂ）に示すように、コレクタコンタク
ト形成領域上の多結晶シリコン膜33を選択的に除去し、
全面に酸化シリコン膜35を堆積し、開口部底部の酸化シ
リコン膜35を選択的にエッチングしてベース領域10の表
面を露出させる。次に、開口部を含む表面に多結晶シリ
コン膜36を堆積し、ヒ素イオンをイオン注入して多結晶
シリコン膜36にドーピングする。次に、多結晶シリコン
膜36をパターニングした後熱処理して多結晶シリコン膜
36からベース領域10の表面にヒ素を拡散してエミッタ領
域13を形成する。

このセルフアライン構造と称される構造を用いると、
ベース領域10、エミッタ領域13を目合わせすることなく
形成できるため、目合わせ操作に伴う誤差を排除するこ
とが出来る。特に、微細化されたトランジスタでは、0.
1μｍのオーダーが問題となるため、このようなセルフ
・アライン構造は画期的であった。

〔発明が解決しようとする課題〕

しかしながら、この従来の半導体装置の製造方法は、
第３図（ａ）に示すように、酸化シリコン膜34の肩部の
多結晶シリコン膜33の膜厚ｄや、グラフトベース領域６
と多結晶シリコン膜33との接触部分の寸法ｌなどの制御
が困難である。さらに、セルフ・アライン構造であるが
ため、単にベース領域ばかりでなく、エミッタ領域の寸
法にも波及して、電気特性上の大きなばらつきを誘発し
ていた。

それは、下地の酸化シリコン膜の開口テーパー角度に
左右されてしまうからである。また、複雑な傾斜を持つ
構造に対するこれらの開口部形成の際にも、残滓が生
じ、形状異常を多発していた。一方、垂直な開口形状で
は、開口部上端の端部における多結晶シリコン膜の被覆
性が十分でなく、膜厚が極端に薄くなり断線や抵抗の増
大が問題となり、素子の微細化が阻害され、また特性上
のばらつきも大きいという問題点があった。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、一導電型半導体基
板の一主面に逆導電型のコレクタ領域を設ける工程と、
前記コレクタ領域を含む表面に第１の絶縁膜を設け前記
コレクタ領域上の前記第１の絶縁膜に選択的に第１の開
口部を設ける工程と、前記第１の絶縁膜をマスクとして
前記コレクタ領域の表面に一導電型不純物を導入してグ
ラフトベース領域を設ける工程と、前記第１の絶縁膜を
マスクとして選択成長法により前記グラフトベース領域
上に一導電型のシリコン層を成長させて前記第１の開口
部内を充填する工程と、前記シリコン層を含む表面に一
導電型不純物をドープした多結晶シリコン及び第２の絶
縁膜を順次堆積する工程と、前記第２の絶縁膜及び多結
晶シリコン層及び第１の絶縁膜を選択的に順次エッチン
グして前記グラフトベース領域に隣接する領域に第２の
開口部を設ける工程と、前記第２の開口部のコンタクト
領域の表面に一導電型不純物を導入して前記グラフトベ
ース領域と接続するベース領域を形成する工程と、前記
第２の開口部を含む表面に第３の絶縁膜を堆積してエッ
チバックし前記第２の開口部の側壁にのみ前記第３の絶
縁膜を残して前記ベース領域の表面を露出させる工程
と、前記第２の開口部を含む表面に逆導電型不純物をド
ープした多結晶シリコン層を堆積し熱処理により前記ベ
ース領域の表面に逆導電型不純物を拡散させてエミッタ
領域を形成する工程とを含んで構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図であ
る。

まず、第１図（ａ）に示すように、Ｐ型シリコン基板
１の一主面にN⁺型コレクタ領域２及びＮ型コレクタ領域
３を形成し、酸化シリコン膜４を0.3μｍの厚さに堆積
する。次に、酸化シリコン膜４の上にレジスト膜５を塗
布してパターニングし、レジスト膜５をマスクとしてＮ
型コレクタ領域３上の酸化シリコン膜４をドライエッチ
ングし、中央に残したベース領域形成用の0.8μｍ幅の
パターンの周囲に幅１μｍの開口部を設ける。次に、レ
ジスト膜５をマスクとしてホウ素イオンを加速エネルギ
ー50KeV、ドーズ量２×10¹⁵cm^-2でイオン注入し、Ｐ型
グラフトベース領域６を形成する。

次に、第１図（ｂ）に示すように、レジスト膜５を除
去し、酸化シリコン膜４をマスクとして気相化学反応法
により、10Torrの減圧下でジクロルシランと塩酸の混合
ガス系を水素で希釈し750℃で反応させる条件で325nmの
厚さの単結晶のシリコン層７を選択成長させると同時に
アルゴン希釈の50ppmのジボランを用いてドーピングす
る。このときの流量はジクロルシランが毎分300cm³、塩
酸が毎分600cm³、ジボランが毎分80cm³、水素が毎分40
であり、毎分8.2nmの成長速度が得られた。次に、こ
の選択成長工程に続いて、塩酸ガスの供給を止め、ジボ
ランの流量を毎分250cm³に増加させた条件で全面に多結
晶シリコン膜８を0.2μｍの厚さに堆積する。ここで、
シリコン膜７及び多結晶シリコン層８は不純物濃度10²⁰
〜10²¹cm^-3のホウ素がドーピングされている。次に、多
結晶シリコン膜８の上に窒化シリコン膜９を0.15μｍの
厚さに堆積する。

次に、第１図（ｃ）に示すように、窒化シリコン膜９
を、フォトリソグラフィ技術及びドライエッチング法を
用いて開口し、さらに、この窒化シリコン膜９をマスク
にして、ヒドラジン溶液を用いて多結晶シリコン膜８を
エッチング除去し、さらに下地の酸化シリコン膜４を、
希釈したフッ酸溶液を用いてエッチングし、Ｎ型コレク
タ領域３の表面を露出させる。次に、窒化シリコン膜９
をマスクとして露出したＮ型コレクタ領域３の表面にホ
ウ素イオンを加速エネルギー75KeV、ドーズ量２×10¹⁴c
m^-2でイオン注入し、1000℃30分の熱処理により活性化
し、グラフトベース領域６に接続したベース領域10を形
成する。

次に、第１図（ｄ）に示すように、開口部を含む表面
に酸化シリコン膜11を0.2μｍの厚さに堆積する。

次に、第１図（ｅ）に示すように、全面をCHF₃ガスを
用いて異方性ドライエッチングし、開口部の側壁にのみ
酸化シリコン膜11を残してベース領域10の表面を露出さ
せた後、開口部を含む表面に多結晶シリコン膜12を堆積
して開口部内を充填し、ヒ素イオンを加速エネルギー55
KeV、ドーズ量２×10¹⁶cm^-2でイオン注入して、多結晶
シリコン膜12にヒ素をドーピングする。次に、多結晶シ
リコン膜12をパターニングしたのち、900℃13分の熱処
理により多結晶シリコン膜12中の不純物をベース領域10
の表面に拡散させてエミッタ領域13を形成する。次に、
N⁺型コレクタ領域２に達する開口部を設けて層間絶縁膜
14を堆積し、層間絶縁膜14を選択的に開口してコンタク
トホールを設け、コンタクトホールを含む表面にアルミ
ニウム層を設けてパターニングし、多結晶シリコン膜12
に接続するエミッタ電極15、多結晶シリコン膜８に接続
するベース電極16、N⁺型コレクタ領域に接続するコレク
タ電極17を夫々形成する。

第２図（ａ）〜（ｈ）は本発明の第２の実施例を説明
するための工程順に示した半導体チップの断面図であ
る。

第２図（ａ）に示すように、Ｐ型のシリコン基板１の
一主面に設けたN⁺型の埋込層2aを選択的に設け、埋込層
2aを含む表面にＮ型エピタキシャル層3aを設け、エピタ
キシャル層3aの上に厚さ0.3μｍの酸化シリコン膜４及
び厚さ120nmの窒化シリコン膜20を堆積し、窒化シリコ
ン膜20の上に設けてパターニングしたレジスト膜21をマ
スクとして窒化シリコン膜20及び酸化シリコン膜４を順
次エッチングして開口部を設け、エピタキシャル層3aの
表面を露出させる。

次に、第２図（ｂ）に示すように、希釈したフッ酸溶
液を用いて開口部内の酸化シリコン膜４の側面をエッチ
ングする。次に、スパッタ法により酸化シリコン膜22及
び多結晶シリコン膜23を夫々50nmの厚さで順次堆積す
る。次に、レジスト膜24を塗布して開口部内を充填し、
パターニングする。

次に、第２図（ｃ）に示すように、レジスト膜24をマ
スクとして、先ず最上層部の多結晶シリコン膜23をドラ
イエッチングし、次に希釈したフッ酸溶液で酸化シリコ
ン膜22をエッチングして除去する。次に、レジスト膜24
を剥離した後、熱リン酸で窒化シリコン膜20を除去す
る。次に、酸化シリコン膜４をマスクとしてホウ素イオ
ンを、85KeVの加速エネルギー、ドーズ量２×10¹⁴cm^-2
でイオン注入し、開口部の中心の酸化シリコン膜22の直
下のベース領域10及びベース領域10の周囲のグラフトベ
ース領域６を形成する。

次に、第２図（ｄ）に示すように、選択成長法によ
り、単結晶のシリコン層７及び多結晶シリコン層7aを形
成する。このとき、開口部の多結晶シリコン膜23の真上
部分の多結晶シリコン層7aは、その表面のモホロジーを
反映して、特に細かい結晶粒となる。この効果を有効に
利用するためには、多結晶シリコン膜23の形成材料とし
て、アモルファスと呼ばれるほどに細まい結晶粒を用い
ると良い。なお、この時のシリコン層７の成長条件とし
て、40Torrの減圧下で、ジクロルシランと塩酸の混合ガ
ス系を水素で希釈し、且つ、50ppmのジボランをアルゴ
ンで希釈し、900℃で反応させ、0.32μｍの厚さのシリ
コン層７を堆積した。このときの流量は、ジクロルシラ
ンが毎分600cm³、塩酸が毎分900cm³、ジボランが毎分40
0cm³、水素が毎分90である。次に、ホウ素をドープし
た多結晶シリコン膜８、酸化シリコン膜25、窒化シリコ
ン膜９を順次堆積し、窒化シリコン膜９及び酸化シリコ
ン膜25を選択的に順次ドライエッチングし、多結晶シリ
コン膜８の表面を露出させる。

次に、第２図（ｅ）に示すように、ヒドラジン溶液を
用いて、多結晶シリコン膜8,7a,23をエッチングする。

次に、第２図（ｆ）に示すように、希釈したフッ酸溶
液により、酸化シリコン膜22を除去し、熱リン酸で窒化
シリコン膜９を除去した後、酸化シリコン膜を開口部を
含む表面に堆積して酸化シリコン膜26を形成する。次
に、全面を異方性ドライエッチングして開口部のベース
領域10の表面を露出させ、開口部を含む表面に多結晶シ
リコン膜27を堆積する。次に、多結晶シリコン膜27にヒ
素イオンを加速エネルギー55KeV、ドーズ量２×10¹⁴cm
^-2でイオン注入してドーピングし、パターニングする。
次に、900℃13分の熱処理によりベース領域10の表面に
ヒ素を拡散させてエミッタ領域13を形成する。

次に、第２図（ｈ）に示すように、第１の実施例とほ
ぼ同様の方法でエミッタ電極15,ベース電極16,コレクタ
電極17の夫々を形成する。ここで、コレクタ部分は、リ
ンを高濃度に含んだ多結晶シリコン層を用いて、熱処理
により、リンを熱拡散させ形成する。

〔発明の効果〕

以上説明したように本発明は、ドライエッチングによ
る急峻な開口形状を有する開口部内に選択成長方により
ベース領域コンタクト用のシリコン層を成長することに
より、ベース引き出し電極の被覆性を向上させて、素子
を精度良く高密度に形成できるという効果を有してお
り、トランジスタ特性の遮断周波数も従来構造の20GHz
から、36GHzまで向上することができるという効果を有
する。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｈ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図
（ａ），（ｂ）は従来の半導体装置の製造方法を説明す
るための工程順に示した半導体チップの断面図である。 １……シリコン基板、２……N⁺型コレクタ領域、2a……
埋込層、３……Ｎ型コレクタ領域、3a……エピタキシャ
ル層、４……酸化シリコン層、５……レジスト膜、６…
…グラフトベース領域、７……シリコン層、7a……多結
晶シリコン層、８……多結晶シリコン膜、９……窒化シ
リコン膜、10……ベース領域、11……酸化シリコン膜、
12……多結晶シリコン膜、13……エミッタ領域、14……
層間絶縁膜、15……エミッタ電極、16……ベース電極、
17……コレクタ電極、20……窒化シリコン膜、21……レ
ジスト膜、22……酸化シリコン膜、23……多結晶シリコ
ン膜、24……レジスト膜、25,26……酸化シリコン膜、2
7……多結晶シリコン膜、31……酸化シリコン膜、32,33
……多結晶シリコン膜、34,35……酸化シリコン膜、36
……多結晶シリコン膜。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】一導電型半導体基板の一主面に逆導電型の
   コレクタ領域を設ける工程と、前記コレクタ領域を含む
   表面に第１の絶縁膜を設け前記コレクタ領域上の前記第
   １の絶縁膜に選択的に第１の開口部を設ける工程と、前
   記第１の絶縁膜をマスクとして前記コレクタ領域の表面
   に一導電型不純物を導入してグラフトベース領域を設け
   る工程と、前記第１の絶縁膜をマスクとして選択成長法
   により前記グラフトベース領域上に一導電型のシリコン
   層を成長させて前記第１の開口部内を充填する工程と、
   前記シリコン層を含む表面に一導電型不純物をドープし
   た多結晶シリコン及び第２の絶縁膜を順次堆積する工程
   と、前記第２の絶縁膜及び多結晶シリコン層及び第１の
   絶縁膜を選択的に順次エッチングして前記グラフトベー
   ス領域に隣接する領域に第２の開口部を設ける工程と、
   前記第２の開口部のコンタクト領域の表面に一導電型不
   純物を導入して前記グラフトベース領域と接続するベー
   ス領域を形成する工程と、前記第２の開口部を含む表面
   に第３の絶縁膜を堆積してエッチバックし前記第２の開
   口部の側壁にのみ前記第３の絶縁膜を残して前記ベース
   領域の表面を露出させる工程と、前記第２の開口部を含
   む表面に逆導電型不純物をドープした多結晶シリコン層
   を堆積し熱処理により前記ベース領域の表面に逆導電型
   不純物を拡散させてエミッタ領域を形成する工程とを含
   むことを特徴とする半導体装置の製造方法。