JPS5939049A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5939049A JPS5939049A JP14892582A JP14892582A JPS5939049A JP S5939049 A JPS5939049 A JP S5939049A JP 14892582 A JP14892582 A JP 14892582A JP 14892582 A JP14892582 A JP 14892582A JP S5939049 A JPS5939049 A JP S5939049A
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- JP
- Japan
- Prior art keywords
- wiring
- layer
- transition metal
- resistance
- semiconductor
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１ｋ） 発明の技術分野
本発明は半導体装置の構造に係り、特に遷移金属の輩化
物、はう化物、炭化物等を配線として用いる半導体装置
に於ける配線と半導体基体との電気的接続部の構造に関
する。
物、はう化物、炭化物等を配線として用いる半導体装置
に於ける配線と半導体基体との電気的接続部の構造に関
する。
（ｂ） 技術の背景
高集積度の半導体集積回路装置（ＬＳＩ）に於ては、多
くはその配線が多層に形成される。この場合製造工程に
於て、下層配線が形成された後に多くの熱処理が行われ
る。従って該多層配線構造に料で形成する必要がある。
くはその配線が多層に形成される。この場合製造工程に
於て、下層配線が形成された後に多くの熱処理が行われ
る。従って該多層配線構造に料で形成する必要がある。
（ｅ） 従来技術と問題点
上記観点からβ〃従来多層配線構造の半導体ＬＳＩに於
ける下層配線は多結晶シリコン（８１’）成るいはモリ
ブデン・シリサイド（Ｍｏ Ｓ ｉｔ ） ＋ タング
ステン・シリサイド（ＷＳｉｚ）等の高融点金属の珪化
物（メタル・シリサイド）で形成していた。
ける下層配線は多結晶シリコン（８１’）成るいはモリ
ブデン・シリサイド（Ｍｏ Ｓ ｉｔ ） ＋ タング
ステン・シリサイド（ＷＳｉｚ）等の高融点金属の珪化
物（メタル・シリサイド）で形成していた。
しかしこれら従来の下層配線は、それぞれに問題点を有
していた。
していた。
即ち多結晶Ｓｌ下層配線は抵抗率が２００〜３００〔μ
Ω−ｅ＋＋＋）程度と比較的高いために、素子が高密度
・高集積化され、配線パターンが微細化された際、該配
線が高抵抗となＪ、ＬＳＩの動作速度を低下させるとい
う問題があった。
Ω−ｅ＋＋＋）程度と比較的高いために、素子が高密度
・高集積化され、配線パターンが微細化された際、該配
線が高抵抗となＪ、ＬＳＩの動作速度を低下させるとい
う問題があった。
又メタル・シリサイド配線に於ては、ス〆くツタ法で形
成するメタル・シリサイド層に、ターゲット中に微量含
まれる放射性元素が混入し、半導体メモリ素子等にソフ
ト・エラーを発生させるという問題がある。セして又メ
タル・シリサイドの多くはぶつ酸（ＨＦ）等の酸類に対
する耐性が弱く、そのため上層配線形成に際しての蒸着
前処理等に於て、下層のメタル・シリサイド配線が腐食
されその品質が低下するという問題もある。そして更に
前記メタル・シリサイド層をスパッタ形成する際にター
ゲットから発生するターゲラ）ｌ料の微粉末が被処理基
板面に付着して、製造歩留まりを低下させるという問題
もあった。
成するメタル・シリサイド層に、ターゲット中に微量含
まれる放射性元素が混入し、半導体メモリ素子等にソフ
ト・エラーを発生させるという問題がある。セして又メ
タル・シリサイドの多くはぶつ酸（ＨＦ）等の酸類に対
する耐性が弱く、そのため上層配線形成に際しての蒸着
前処理等に於て、下層のメタル・シリサイド配線が腐食
されその品質が低下するという問題もある。そして更に
前記メタル・シリサイド層をスパッタ形成する際にター
ゲットから発生するターゲラ）ｌ料の微粉末が被処理基
板面に付着して、製造歩留まりを低下させるという問題
もあった。
（ｄ） 発明の目的
本発明の目的とするところは、上記問題点を除去して高
密度・高集積化された半導体ＬＳＩの動作速度の低下を
防止し、且つ製造歩留まり及び信頼性を向上せしめるこ
とにある。
密度・高集積化された半導体ＬＳＩの動作速度の低下を
防止し、且つ製造歩留まり及び信頼性を向上せしめるこ
とにある。
（ｅ） 発明の構成
即ち本発明は半導体装置に於て、下層配線に遷移金属と
窒素、はう素、炭素のいずれか一元素との化合物からな
る配線を有し、該配線の一部が、単体遷移金属層を介し
て半導体基体と電気的に接続せしめられてなることを特
徴とする。
窒素、はう素、炭素のいずれか一元素との化合物からな
る配線を有し、該配線の一部が、単体遷移金属層を介し
て半導体基体と電気的に接続せしめられてなることを特
徴とする。
（ｆ） 発明の実施例
本発明の構造に於ては上記発明の構成に示したように、
配線材料としてチタン（Ｔｉ）、ジルコン（Ｚｒ ）、
バナジウムＭ等の遷移金属の窒化物、はり化物、炭化物
等を使用する。このことは、これら遷移金属の窒化物、
はう化物、炭化物が極めて耐水性、耐薬品性に優れ、且
つ第１表に示すように通常の配線材料例えばアルミニウ
ム（ＡＱ ）、チタン（Ｔｌ）、白金（Ｐｔ）等に対し
て殆んど同等成るいはそれに近い抵抗率を有することに
よっている。
配線材料としてチタン（Ｔｉ）、ジルコン（Ｚｒ ）、
バナジウムＭ等の遷移金属の窒化物、はり化物、炭化物
等を使用する。このことは、これら遷移金属の窒化物、
はう化物、炭化物が極めて耐水性、耐薬品性に優れ、且
つ第１表に示すように通常の配線材料例えばアルミニウ
ム（ＡＱ ）、チタン（Ｔｌ）、白金（Ｐｔ）等に対し
て殆んど同等成るいはそれに近い抵抗率を有することに
よっている。
第１表
遷移金属の窒化物、はう化物、炭化物が上記のように配
線材料として優れた性質を有していながら実用化されて
いなかったのは、これらが半導体層に対して極めて高い
コンタクト抵抗を示すためである。
線材料として優れた性質を有していながら実用化されて
いなかったのは、これらが半導体層に対して極めて高い
コンタクト抵抗を示すためである。
そこで本発明に於ては、上記材料からなる配線と半導体
層の間に単体の遷移金属例えばチタン（ＴＩ）、ジルコ
ン（Ｚｒ’）、バナジウムＭ等の薄層を介在させること
によシ、これら配線の半導体層に対するコンタクト抵抗
を大幅に減少せしめ、その実用化を図った。
層の間に単体の遷移金属例えばチタン（ＴＩ）、ジルコ
ン（Ｚｒ’）、バナジウムＭ等の薄層を介在させること
によシ、これら配線の半導体層に対するコンタクト抵抗
を大幅に減少せしめ、その実用化を図った。
以下、本発明を実施例について図を用い詳細に説明する
。
。
第１図はコンタクト抵抗比較用に形成した半導体装置の
模式構造の一例を示したもので、図中１はｐ生型シリコ
ン（Ｓｔ’）基体、２ａ、２ｂはｎ＋型配線接続層、３
は二酸化シリコン（Ｓｉｎ、）、９ん珪酸ガラス等の絶
縁膜、４は配線コンタクト窓、５は１０００八程度の厚
さのチタン（Ｔｉ ）層、６ａ、６ｂ＋ ６ｃは３００
０−６０００ＣＡ）程度の厚さの窒化チタン（ＴｉＮ’
）配線である。
模式構造の一例を示したもので、図中１はｐ生型シリコ
ン（Ｓｔ’）基体、２ａ、２ｂはｎ＋型配線接続層、３
は二酸化シリコン（Ｓｉｎ、）、９ん珪酸ガラス等の絶
縁膜、４は配線コンタクト窓、５は１０００八程度の厚
さのチタン（Ｔｉ ）層、６ａ、６ｂ＋ ６ｃは３００
０−６０００ＣＡ）程度の厚さの窒化チタン（ＴｉＮ’
）配線である。
セして１５ 〔ａｍ）のピッチ（４で３×３〔μＩ＋１
０〕の配線コンタクト窓５を設け、所定数のコンタクト
窓５間を図のようにｎ十壓配線接続湘２ａ、２ｂ等を介
しＴｉＮ配紳６ａｌ ６ｂｌ ６（！等で直列に接続し
た際の配線抵抗は第２表の通りで、その値は通常用いら
れる例えば１（チ）程度のＳｉを含むＡε配線と殆んど
同等成るいはそれ以下の値になる。なお配線抵抗を低下
せしめるためには４５０〜５５０（ロ）程度のアニール
処理が必要で、表に示した抵抗値は蟹素（Ｎ２）中に於
て表記各温度のアニール処理を３０分程度施した後の値
である。又配線幅は通常の配線パターンと同等にしであ
る。更に又表中に記し第２表 なお上記実施例に於ては、Ｔｉ層４がＴｉＮ配線６ａ、
６ｂ、 ６ｃ等の下部全域にわたって形成されている
が、該Ｔｉ層４は少なくとも配線コンタクト部のみに配
設されることにより、その目的は達せられる。
０〕の配線コンタクト窓５を設け、所定数のコンタクト
窓５間を図のようにｎ十壓配線接続湘２ａ、２ｂ等を介
しＴｉＮ配紳６ａｌ ６ｂｌ ６（！等で直列に接続し
た際の配線抵抗は第２表の通りで、その値は通常用いら
れる例えば１（チ）程度のＳｉを含むＡε配線と殆んど
同等成るいはそれ以下の値になる。なお配線抵抗を低下
せしめるためには４５０〜５５０（ロ）程度のアニール
処理が必要で、表に示した抵抗値は蟹素（Ｎ２）中に於
て表記各温度のアニール処理を３０分程度施した後の値
である。又配線幅は通常の配線パターンと同等にしであ
る。更に又表中に記し第２表 なお上記実施例に於ては、Ｔｉ層４がＴｉＮ配線６ａ、
６ｂ、 ６ｃ等の下部全域にわたって形成されている
が、該Ｔｉ層４は少なくとも配線コンタクト部のみに配
設されることにより、その目的は達せられる。
本発明の構造は上記のように優れた点を持ち、更にその
形成方法は極めて容易である。
形成方法は極めて容易である。
以下、その形成方法の一例を第２図（イ）乃至に）に示
す工程断面図を用いて説明する。
す工程断面図を用いて説明する。
即ち、先ず第２図（イ）に示すように例えばｎ十型配線
接続層２ａ、２ｂ等が形成されたｐ＋型Ｓｔ基体１上の
絶縁膜３（通常５１０２膜上にＰＳＧ膜が積層される）
に通常のフォト・エツチング手段により配線コンタクト
窓４を形成し、リフロー処理により該コンタクト窓４開
口部の斜面化等を図った後、第２図（ロ）に示すように
該基体面に、Ｔｉターゲットを用いアルゴン（Ａｔ ）
ガス中の通常スパッタ技術によって厚さ１０００（Ａ３
程度のＴｉ／＊５を形成する。
接続層２ａ、２ｂ等が形成されたｐ＋型Ｓｔ基体１上の
絶縁膜３（通常５１０２膜上にＰＳＧ膜が積層される）
に通常のフォト・エツチング手段により配線コンタクト
窓４を形成し、リフロー処理により該コンタクト窓４開
口部の斜面化等を図った後、第２図（ロ）に示すように
該基体面に、Ｔｉターゲットを用いアルゴン（Ａｔ ）
ガス中の通常スパッタ技術によって厚さ１０００（Ａ３
程度のＴｉ／＊５を形成する。
次いでスパッタ雰囲気をＮ２ガスに切換え引続いてスパ
ックを行い、第２図（ハ）に示すように前記１１層５上
に厚さ３０００〜６０００（Ａ程度のＴＩＮ層６′を形
成する。
ックを行い、第２図（ハ）に示すように前記１１層５上
に厚さ３０００〜６０００（Ａ程度のＴＩＮ層６′を形
成する。
次いで、例えば塩素（Ｃｔ）系のエツチング・ガスによ
るドライ・エツチング技術を用いるフォトエツチング法
等により、上記ＴｉＮ層６′及びその下部のＴｉ層５の
パターニングを行った後、該基体をＮ、中に於て４５０
〜５５０（’Ｃ）程度の温度で３０分程度加熱し、該Ｔ
ｉＮパターンのアニールを行うことにより、第２区に）
に示すような構造を有し、前述したように低い配線抵抗
を有すＴｉＮ配ＩＪ６ａ。
るドライ・エツチング技術を用いるフォトエツチング法
等により、上記ＴｉＮ層６′及びその下部のＴｉ層５の
パターニングを行った後、該基体をＮ、中に於て４５０
〜５５０（’Ｃ）程度の温度で３０分程度加熱し、該Ｔ
ｉＮパターンのアニールを行うことにより、第２区に）
に示すような構造を有し、前述したように低い配線抵抗
を有すＴｉＮ配ＩＪ６ａ。
６ｂ、６ｃ等が形成される。
上記実施例に於ては、本発明を配線材料にＴｉＮを用い
た場合について説明したが、本発明はＴＩのほう化物、
炭化物及びＴｉ以外の遷移金属の窒化物、１・１う化物
、炭化物によっても実施できる。
た場合について説明したが、本発明はＴＩのほう化物、
炭化物及びＴｉ以外の遷移金属の窒化物、１・１う化物
、炭化物によっても実施できる。
そしてこの場合配線材料と同種の単体遷移金属を配線と
半導体基体間の介在層として用いた方が、製造工程上有
利である。
半導体基体間の介在層として用いた方が、製造工程上有
利である。
（ｇ） 発明の詳細
な説明したように本発明によれば、容易に遷移金属の屋
化物、はう化物、炭化物を半導体ＩＣの下層配線として
用いることができる。
化物、はう化物、炭化物を半導体ＩＣの下層配線として
用いることができる。
従って下層配線の耐薬品性が増し、且つ下層配線に放射
性元素が含まれることがなくなるので、半導体ＩＣの製
造歩留まり及び信頼性の向上が図れる。
性元素が含まれることがなくなるので、半導体ＩＣの製
造歩留まり及び信頼性の向上が図れる。
例を示す工程断面図である。
図に於て、１はｐ型シリコン基板、２ａ、２ｂはｎ十型
配線接続層、３は絶縁膜、４は配線コンタクト窓、５は
チタン層、６ａ、６ｂ、６ｃは窒化チタン配線、６′は
窒化チタン層、ｔは配線コンタクト窓のピンチ間隔を示
す。
配線接続層、３は絶縁膜、４は配線コンタクト窓、５は
チタン層、６ａ、６ｂ、６ｃは窒化チタン配線、６′は
窒化チタン層、ｔは配線コンタクト窓のピンチ間隔を示
す。
Claims (1)
- 遷移金属と窒素、はう素、炭素のいずれか一元素との化
合物からなる配線を有し、該配線の一部が単体遷移金属
層を介して半導体基体と電気的に接続せしめられてなる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14892582A JPS5939049A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14892582A JPS5939049A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5939049A true JPS5939049A (ja) | 1984-03-03 |
Family
ID=15463724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14892582A Pending JPS5939049A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939049A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200747A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03218626A (ja) * | 1989-11-14 | 1991-09-26 | Mitsubishi Electric Corp | 半導体装置の配線接触構造 |
| US6054771A (en) * | 1997-01-31 | 2000-04-25 | Nec Corporation | Interconnection system in a semiconductor device |
| US20150123066A1 (en) * | 2013-11-07 | 2015-05-07 | F. Daniel Gealy | Electrode materials and interface layers to minimize chalcogenide interface resistance |
-
1982
- 1982-08-27 JP JP14892582A patent/JPS5939049A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200747A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03218626A (ja) * | 1989-11-14 | 1991-09-26 | Mitsubishi Electric Corp | 半導体装置の配線接触構造 |
| US6054771A (en) * | 1997-01-31 | 2000-04-25 | Nec Corporation | Interconnection system in a semiconductor device |
| US20150123066A1 (en) * | 2013-11-07 | 2015-05-07 | F. Daniel Gealy | Electrode materials and interface layers to minimize chalcogenide interface resistance |
| US9543515B2 (en) * | 2013-11-07 | 2017-01-10 | Intel Corporation | Electrode materials and interface layers to minimize chalcogenide interface resistance |
| US20170084835A1 (en) * | 2013-11-07 | 2017-03-23 | Intel Corporation | Electrode materials and interface layers to minimize chalcogenide interface resistance |
| US9716226B2 (en) * | 2013-11-07 | 2017-07-25 | Intel Corporation | Electrode materials and interface layers to minimize chalcogenide interface resistance |
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