DE4345194C2 - Halbleitereinrichtung und Herstellungsverfahren dafür - Google Patents

Description

Die Erfindung betrifft Halbleitereinrichtungen und ein Herstellungsverfahren dafür.

Die Erfindung betrifft insbesondere eine Struktur eines dynamischen Direktzugriffsspeichers (DRAM) und ein Herstellungsverfahren dafür.

In letzter Zeit ist die Forderung nach Halbleiterspeichereinrichtungen unter den Halbleitereinrichtungen schnell angestiegen, weil sich Informationsverarbeitungssausrüstungen wie z. B. Computer bemerkenswert durchgesetzt haben. Darüber hinaus sind Halbleiterspeichereinrichtungen mit großer Speicherkapazität und der Fähigkeit zu einem Hochgeschwindigkeitsbetrieb erforderlich. Entsprechend ist eine technologische Entwicklung für eine hohe Integrationsdichte, ein Hochgeschwindigkeitsverhalten und eine hohe Zuverlässigkeit gefördert worden.

Unter den Halbleiterspeichereinrichtungen ist ein DRAM als ein Speicher bekannt, bei dem eine wahlfreie (direkte) Ein-/Ausgabe gespeicherter Information ausgeführt wird. Allgemein besteht der DRAM aus einem Speicherzellenfeldabschnitt, der einen Speicherbereich zum Speichern von viel Information darstellt, und einem Peripherieschaltungsabschnitt, der zur externen Ein-/Ausgabe notwendig ist. Fig. 13 ist ein Blockschaltbild, das eine allgemeine DRAM-Struktur zeigt. Wie in Fig. 13 dargestellt ist, weist ein DRAM 120 ein Speicherzellenfeld 121 zum Speichern eines Datensignals von Information, einen Zeilen- und Spaltenadreßpuffer 122 zum externen Entgegennehmen eines Adreßsignals zum Auswählen einer Speicherzelle, die eine Einheitsspeicherschaltung bildet, einen Zeilendekoder 123 und einen Spaltendekoder 124 zum Bestimmen einer Speicherzelle durch Dekodieren des Adreßsignals, einen Lese-/Auffrischungsverstärker 125 zum Verstärken und Auslesen eines Signals, das in einer bestimmten Speicherzelle gespeichert ist, einen Dateneingabepuffer 126 und einen Datenausgabepuffer 127 zur Ein-/Ausgabe von Daten und einen Taktsignalgenerator 128 zum Erzeugen eines Taktsignals auf.

Das Speicherzellenfeld 121, das eine große Fläche auf einem Halbleiterchip belegt, weist eine Mehrzahl von Speicherzellen in einer Matrix zum Speichern von Einheitsspeicherinformation auf. Das bedeutet, daß eine Speicherzelle üblicherweise aus einem MOS- Transistor und einem damit verbundenen Kondensator besteht. Diese Speicherzelle ist als 1-Transistor-1-Kondensator-Speicherzelle bekannt. Weil die Struktur einer solchen Speicherzelle einfach ist, ist es einfach, die Integrationsdichte eines Speicherzellenfeldes zu erhöhen, und damit wird sie in großem Umfang für einen DRAM mit hoher Kapazität benutzt.

Speicherzellen von DRAMs können entsprechend den Strukturen ihrer Kondensatoren in mehrere Arten unterteilt werden. In einem Stapelkondensator, der eine dieser Arten darstellt, kann die Kapazität des Kondensators erhöht werden, indem sich der Hauptabschnitt des Kondensators auf einen Gate-Elektrode und einen Feldisolationsfilm erstreckt, um die Fläche zu vergrößern, an der sich die Elektroden des Kondensators gegenüberliegen. Der Stapelkondensator weist eine derartige Besonderheit auf, so daß die Kapazität des Kondensators selbst in einer miniaturisierten Einrichtung mit hoher Integrationsdichte sichergestellt werden kann. Folglich ist ein Stapelkondensator in hohem Maße benutzt worden, als die Integrationsdichte der Halbleitereinrichtungen erhöht worden ist.

Fig. 14 zeigt einen Querschnitt der Struktur eines intern vorhandenen DRAM mit einem Stapelkondensator. Wie in Fig. 14 gezeigt ist, weist dieser DRAM ein p-Einkristall-Siliziumsubstrat 241 mit einem Graben 241a, der in einem vorbestimmten Abschnitt auf seiner Hauptoberfläche gebildet ist, einen Isolieroxidfilm 242 zur Bauelementisolierung, der auf der Hauptoberfläche des Einkristall-Siliziumsubstrats 241 gebildet und dem Graben 241a benachbart ist, eine n⁺- Störstellenimplantationsschicht 243b, deren Endabschnitt in Kontakt mit einer Seitenwand des Grabens 241 gebildet ist, eine n⁺- Störstellenimplantationsschicht 243a, die so gebildet ist, daß ein Kanalbereich 257 zwischen den n⁺-Störstellenimplantationsschichten 243a und 243b in einem vorbestimmten Abstand voneinander eingeschlossen wird, eine n⁺-Störstellenimplantationsschicht 244, die entlang der Oberfläche des Grabens 241a gebildet ist, eine Gate- Elektrode 247, die auf dem Kanalbereich 257 mit einem Gate-Oxidfilm 246 dazwischen gebildet ist, ein Zwischenschichtisolierfilm 248 mit Kontaktlöchern 248a bzw. 248b über der n⁺- Störstellenimplantationsschicht 243a und einem vertieften Abschnitt 241a, eine untere Kondensatorelektrode 250 aus einem polykristallinen Siliziumfilm mit geringem Widerstand, der eine große Menge von Störstellen (Phosphor (P) mit 4-8_*10²⁰/cm³) besitzt und so gebildet ist, daß er sich auf einer Oberfläche des Zwischenschichtisolierfilms 248 erstreckt und auf der n⁺- Störstellenimplantationsschicht 244, die sich auf dem Boden und der Seitenwand des vertieften Abschnitts 241a befindet, gebildet ist, einen dielektrischen Kondensatorfilm 251, der auf der unteren Kondensatorelektrode geschaffen ist, eine obere Kondensatorelektrode 252, die auf dem dielektrischen Kondensatorfilm 251 gebildet ist, eine n⁺-Störstellendiffusionsschicht 245, die durch thermische Diffusion von Störstellen in der unteren Kondensatorelektrode 250 gebildet wird, ein Zwischenschichtisolierfilm 253, der so gebildet ist, daß er die gesamte Oberfläche bedeckt und ein Kontaktloch 253a über der n⁺-Störstellenimplantationsschicht 243a besitzt, ein polykristalliner Siliziumfilm 254a, der in Kontaktlöchern 248a, 253a elektrisch mit der n⁺-Störstellenimplantationsschicht 243a verbunden und entlang der Oberfläche des Zwischenschichtisolierfilms 253 gebildet ist, ein Silizidfilm 254b, der auf dem polykristallinen Siliziumfilm 254a gebildet ist, ein Zwischenschichtisolierfilm 255, der auf dem Silizidfilm 254b geschaffen ist, und Aluminiumverdrahtungen 256, die in vorbestimmten Abständen voneinander auf dem Zwischenschichtisolierfilm 255 gebildet sind, auf.

Der DRAM mit einer solchen Struktur weist Probleme auf. Das heißt, daß zur Einebnung der Oberfläche der Zwischenschichtisolierfilme 253 und 255 eine Wärmebehandlung bei etwa 850°C in einem Aufschmelzverfahren ausgeführt wird. Diese Wärmebehandlung bewirkt, daß Störstellen (Phosphor) in der unteren Kondensatorelektrode 250 thermisch zum Einkristall-Siliziumsubstrat diffundieren. Damit erweitert sich der Diffusionsbereich der n⁺- Störstellendiffusionsschicht 245 weiter. Das führt zu dem Nachteil, daß sich ein Endabschnitt B der n⁺-Störstellendiffusionsschicht 245 von einem Endabschnitt A der n⁺-Störstellenimplantationsschicht 243 auf der Seite der Gate-Elektrode 247 zum niedrigeren Teil erweitert Dies resultiert im Auftreten eines Kurzkanaleffekts und der Wahrscheinlichkeit einer Durchgrifferscheinung.

Aus der US-PS 5 010 379 ist eine Halbleitereinrichtung bekannt. Die Halbleitereinrichtung weist ein Halbleitersubstrat eines ersten Leitfähigkeitstypes mit einer Hauptoberfläche und einen vertieften Abschnitt in einem vorbereiteten Bereich der Haupt­ oberfläche auf. Ein erster Störstellenbereich eines zweiten Leitfähigkeitstypes ist in einem vorbestimmten Bereich in der Hauptoberfläche des Halbleitersubstrates gebildet. Ein zweiter Störstellenbereich ist in einem vorbestimmten Bereich in einem Abstand von dem ersten Störstellenbereich so gebildet, daß ein Kanalbereich zwischen ihnen liegt. Eine Gateelektrode ist auf dem Kanalbereich mit einem Gateisolierfilm dazwischen gebildet. Ein dritter Störstellenbereich ist entlang der Oberfläche des ver­ tieften Abschnittes gebildet. Ein Seitenwandisolierfilm ist auf dem dritten Störstellenbereich auf der Seitenwand des vertieften Abschnittes gebildet. Eine leitende Schicht erstreckt sich ent­ lang des Seitenwand-Isolierfilmes und ist mit dem zweiten Stör­ stellenbereich auf der Oberfläche des Halbleitersubstrates ver­ bunden.

Aus IEDM 87, Seiten 332 bis 335 ist eine Halbleitereinrichtung mit einem Halbleitersubstrat bekannt, wobei ein vertiefter Ab­ schnitt in einem vorbestimmten Bereich der Hauptoberfläche ge­ bildet ist. Auf der Seitenwand des vertieften Abschnittes ist ein Seitenwand-Isolierfilm vorgesehen.

Aus der US-PS 5 045 904 ist eine Halbleitereinrichtung mit einem Substrat bekannt, wobei in der Hauptoberfläche des Substrates zwei Störstellenbereiche mit einem Kanal dazwischen gebildet sind und über dem Kanal eine Gate-Elektrode mit einem Gate-Isolierfilm dazwischen vorgesehen sind. Ein vertiefter Bereich enthält eine leitende Schicht, die mit einem der Störstellenbereiche verbunden ist.

Es ist Aufgabe der Erfindung, die Verkürzung einer effektiven Gate-Länge in einer Halbleitereinrichtung zu verhindern. Des weiteren sollen Herstellungsverfahren für diese Halbleiterein­ richtung vorgesehen werden.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung mit den Merkmalen des Patentanspruches 1.

Der zweite Störstellenbereich ist entlang des vertieften Abschnitts in der Oberfläche des Halbleitersubstrats gebildet, und der Seitenwand-Isolierfilm ist auf den zweiten Störstellenbereich auf der Seitenwand des vertieften Abschnitts geschaffen. Eine leitende Schicht ist so gebildet, daß sie mit dem zweiten Störstellenbereich am Bodenabschnitt des vertieften Abschnittes verbunden ist und sich entlang des Seitenwand-Isolierfilms erstreckt. Selbst wenn die Störstellen in der leitenden Schicht durch eine Wärmebehandlung für die leitende Schicht in das Halbleitersubstrat diffundiert werden, wird folglich effektiv verhindert, daß ein Störstellenbereich, der durch die Wärmebehandlung gebildet wird, mit dem Kanalbereich zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich überlappt. Selbst wenn eine Schwankung der Ausrichtung der leitenden Schicht und der Gate-Elektrode auftritt, kann ferner effektiv verhindert werden, daß der Störstellenbereich mit dem Kanalbereich überlappt.

Eine bevorzugte Ausgestaltung der Erfindung ist in Anspruch 2 angegeben.

Der zweite Störstellenbereich ist entlang des vertieften Abschnitts in der Oberfläche des Halbleitersubstrats gebildet, der Seitenwand-Diffusionsverminderungsfilm ist auf dem zweiten Störstellenbereich an der Seitenwand des vertieften Abschnitts geschaffen, und die leitende Schicht ist so gebildet, daß sie mit dem zweiten und dritten Störstellenbereich am Boden des vertieften Abschnitts verbunden ist und sich entlang des Seitenwand- Diffusionsverminderungsfilms erstreckt. Selbst wenn Störstellen in der leitenden Schicht durch eine Wärmebehandlung der leitenden Schicht in das Halbleitersubstrat diffundieren, wird entsprechend effektiv verhindert, daß der durch die thermische Diffusion gebildete dritte störstellenbereich mit dem Kanalbereich überlappt, der sich zwischen dem ersten und zweiten Störstellenbereich befindet. Selbst wenn es Schwankungen der Ausrichtung bei der Musterung der leitenden Schicht und der Gate-Elektrode gibt, wird ferner eine Überlappung des dritten Störstellenbereichs und des Kanalbereichs effektiv verhindert.

Die Aufgabe wird auch gelöst durch ein Herstellungsverfahren mit den Merkmalen des Anspruches 10.

Der vertiefte Abschnitt wird in der Hauptoberfläche des Halbleitersubstrats, der zweite Störstellenbereich entlang der Hauptoberfläche des vertieften Abschnitts, der Seitenwand- Isolierfilm auf dem Seitenwandabschnitt des vertieften Abschnitts, und die leitende Schicht, die elektrisch mit dem Bodenabschnitt des vertieften Abschnitts verbunden ist und Störstellen aufweist, entlang des Seitenwand-Isolierfilms gebildet. Selbst wenn die Störstellen der leitenden Schicht in der nachfolgenden Wärmebehandlung weiter diffundiert werden, kann folglich verhindert werden, daß der durch Diffusion gebildete Störstellenbereich den Kanalbereich zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich überlappt. Selbst wenn beim Mustern eine Schwankung der Ausrichtung der Gate-Elektrode und der leitenden Schicht auftritt, wird ferner verhindert, daß der durch Diffusion geschaffene Störstellenbereich mit dem Kanalbereich überlappt, und daher kann auch eine Variation der Transistoreigenschaften verhindert werden.

Des weiteren wird die Aufgabe gelöst durch ein Herstellungsverfahren mit den Merkmalen des Anspruches 11.

Der vertiefte Abschnitt wird in der Hauptoberfläche des Halbleitersubstrats, der zweite Störstellenbereich entlang der Hauptoberfläche des vertieften Abschnitts, der Seitenwand- Diffusionsverminderungsfilm auf der Seitenwand des vertieften Abschnitts, die leitende Schicht mit Störstellen, die elektrisch mit dem Boden des vertieften Abschnitts verbunden ist, entlang des Seitenwand-Diffusionsverminderungsfilms und der dritte Störstellenbereich durch thermische Diffusion der Störstellen in der leitenden Schicht zum Boden des vertieften Abschnitts gebildet. Selbst wenn die Störstellen in der leitenden Schicht durch eine nachfolgende Wärmebehandlung weiter diffundiert werden, kann entsprechend effektiv verhindert werden, daß der durch Diffusion gebildete dritte Störstellenbereich den Kanalbereich zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich überlappt. Selbst wenn beim Mustern eine Schwankung der Ausrichtung der Gate-Elektrode und der leitenden Schicht auftritt, wird ferner verhindert, daß der durch Diffusion geschaffene dritte Störstellenbereich mit dem Kanalbereich überlappt. Daher werden Schwankungen der Transistoreigenschaften verhindert.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1: einen Querschnitt eines DRAM mit einem Stapelkondensator nach einer ersten Ausführungsform der Erfindung;

Fig. 2 bis 11: Querschnitte der jeweiligen Schritte eines Herstellungsverfahrens für den in Fig. 1 gezeigten DRAM nach der ersten Ausführungsform;

Fig. 12: einen Querschnitt eines DRAM mit einem Stapelkondensator; nach einer zweiten Ausführungsform der Erfindung;

Fig. 13: ein Blockschaltbild der Struktur eines allgemeinen DRAM;

Fig. 14: einen Querschnitt eines intern vorhandenen DRAM mit einem Stapelkondensator.

Wie in Fig. 1 gezeigt ist, weist ein DRAM nach einer ersten Ausführungsform ein p-Einkristall-Siliziumsubstrat 41 mit einem Graben 41a in einem vorbestimmten Bereich in seiner Hauptoberfläche, einen Isolieroxidfilm (einen dicken Siliziumoxidfilm) 42 benachbart zum Graben 41a zur Isolierung von Bauelementen, die auf der Hauptoberfläche des Einkristall-Siliziumsubstrat 41 gebildet sind, eine n⁺-Störstellenimplantationsschicht 43b, deren Endabschnitt benachbart zum Seitenwandabschnitt des Grabens 41a ist, eine n⁺- Störstellenimplantationsschicht 43a, zwischen der und der n⁺- Störstellenimplantationsschicht 43b sich ein Kanalbereich 57 mit vorbestimmter Breite befindet, eine n⁺- Störstellenimplantationsschicht 44 entlang der Oberfläche des Grabens 41a, eine Gate-Elektrode 47, die auf dem Kanalbereich 57 mit einem Gate-Oxidfilm 46 dazwischen gebildet ist, einen Zwischenschichtisolierfilm 48, der zum Bedecken der gesamten Oberfläche gebildet ist und Kontaktlöcher 48a, 48b auf der n⁺- Störstellenimplantationsschicht 43a bzw. einem vertieften Abschnitt 41a aufweist, einen Seitenwandisolierfilm 49, der auf den Seitenwandabschnitten des Kontaktlochs 48b des Zwischenschichtisolierfilms 48 und des vertieften Abschnitts 41a gebildet ist, eine untere Kondensatorelektrode 50 aus einem polykristallinen Siliziumfilm mit niedrigem Widerstand, der eine große Menge von Störstellen (Phosphor (P) zu 4-8_*10²⁰/cm³) aufweist, elektrisch mit der n⁺-Störstellenimplantationsschicht 44 am Bodenabschnitt des vertieften Abschnitts 41a verbunden ist und sich entlang des Seitenwandisolierfilms 49 und des Zwischenschichtisolierfilms 48 erstreckt, einen dielektrischen Kondensatorfilm 51 aus einer Einzelschicht wie z. B. einem thermischen Oxidfilm, einem Mehrschichtfilm mit einer Struktur von z. B. einem Siliziumoxidfilm/einem Siliziumnitridfilm/einem Siliziumoxidfilm oder Ta₂O₅ oder ähnlichem auf der unteren Kondensatorelektrode 50, eine obere Kondensatorelektrode 52 aus einem polykristallinen Siliziumfilm mit niedrigem Widerstand, der nahezu dieselbe Menge von Störstellen (4-8_*10²⁰/cm³) wie die untere Kondensatorelektrode 50 aufweist und auf dem dielektrischen Kondensatorfilm 51 gebildet ist, eine n⁺- Störstellendiffusionsschicht 45, die durch thermische Diffusion der Störstellen (Phosphor) in der unteren Kondensatorelektrode 50 gebildet ist, einen Zwischenschichtisolierfilm 53, der zum Bedecken der gesamten Oberfläche gebildet ist und ein Kontaktloch 53a, 48a über der n⁺-Störstellenimplantationsschicht 43a aufweist, einen polykristallinen Siliziumfilm 54a, der mit der n⁺- Störstellenimplantationsschicht 43a in den Kontaktlöchern 48a, 53a elektrisch verbunden ist und sich entlang der Oberfläche des Zwischenschichtisolierfilms 53 erstreckt, einen Silizidfilm 54b aus WSi oder ähnlichem, der auf dem polykristallinen Siliziumfilm 54a gebildet ist, einen Zwischenschichtisolierfilm 55, der auf dem Silizidfilm 54b gebildet ist, und Aluminiumverdrahtungen 56, die auf dem Zwischenschichtisolierfilm 55 mit einem vorbestimmten Abstand voneinander gebildet sind, auf.

Ein schaltender MOS-Transistor wird von einem Paar von n⁺- Störstellenimplantationsschichten 43a, 43b, der n⁺- Störstellenimplantationsschicht 44 und der Gate-Elektrode 47 gebildet. Eine Bitleitung 54 zum Übertragen eines Datensignals ist aus dem polykristallinen Siliziumfilm 54a und dem Silizidfilm 54b gebildet. Ein Stapelkondensator mit dem Graben 41a zum Speichern von Ladungen entsprechend dem Datensignal besteht aus der unteren Kondensatorelektrode 50, dem dielektrischen Kondensatorfilm 51 und der oberen Kondensatorelektrode 52.

Bei der ersten Ausführungsform ist ein Graben 41a im Einkristall- Siliziumsubstrat 41 gebildet, und ein Seitenwandisolierfilm 49 ist auf Seitenwandabschnitten des Grabens 41a und dem Zwischenschichtisolierfilm 48 gebildet, so daß die untere Kondensatorelektrode 50 nur am Bodenbereich des Grabens 41a elektrisch in Kontakt mit der n⁺-Störstellenimplantationsschicht 44 steht.

Das bedeutet, daß bei der ersten Ausführungsform die untere Kondensatorelektrode 50 in einer solchen Tiefe in elektrischem Kontakt mit der n⁺-Störstellenimplantationsschicht 44 ist, daß die schließlich durch Störstellendiffusion von der unteren Kondensatorelektrode gebildete n⁺-Störstellendiffusionsschicht 45 den Bereich nicht überlappt, in dem der Kanalbereich 57 gebildet wird. Selbst wenn der Diffusionsbereich der n⁺- Störstellendiffusionsschicht 45 durch eine Wärmebehandlung zur Einebnung der Zwischenschichtisolierfilme 53, 55 erweitert wird, überlappt durch diese Struktur die n⁺-Störstellendiffusionsschicht 45 den Kanalbereich 57 zwischen den n⁺- Störstellenimplantationsschichten 43a und 43b nicht. Damit wird die effektive Gate-Länge nicht verkürzt, und ein Kurzkanaleffekt, bei dem die Schwellenspannung sinkt, und ein Durchgriff können effektiv verhindert werden. Selbst wenn die Diffusionsposition der n⁺- Störstellendiffusionsschicht 45 in Abhängigkeit von Schwankungen bei der Ausrichtung der Gate-Elektrode 47 und der unteren Kondensatorelektrode 50 bei der Musterung variiert, ist die Kanallänge der Ausführungsform ferner durch die n⁺- Störstellenimplantationsschicht 43b definiert, die in selbstausrichtender Weise gebildet wird, so daß die Transistoreigenschaften nicht schwanken.

Unter Bezugnahme auf die Fig. 1 bis 11 wird nun ein Herstellungsverfahren für den DRAM nach der ersten Ausführungsform beschrieben.

Wie in Fig. 2 gezeigt ist, wird unter Anwendung eines LOCOS- Verfahrens ein dicker Siliziumoxidfilm (ein Isolationsoxidfilm) 42 selektiv auf der Hauptoberfläche des p-Einkristall-Siliziumsubstrats 41 gebildet.

Wie in Fig. 3 dargestellt ist, wird eine (nicht gezeigte) Gate- Oxidfilmschicht auf der gesamten Oberfläche unter Verwendung eines thermischen Oxidationsverfahrens geschaffen, und eine mit Phosphor dotierte (nicht gezeigte) polykristalline Siliziumschicht wird unter Verwendung des CVD-Verfahrens darauf gebildet. Dann wird eine Musterung unter Verwendung von Lithographie und Trockenätzung ausgeführt, um eine Mehrzahl von Gate-Oxidfilmen 46 und Gate- Elektroden 47 mit einem vorbestimmten Abstand voneinander zu schaffen.

Wie in Fig. 4 gezeigt ist, wird Arsen (As) mit 4_*10¹⁵/cm² bei 50 keV unter Verwendung der Gate-Elektrode 47 als Maske ionenimplantiert, so daß n⁺-Störstellenimplantationsschichten 43a, 43b gebildet werden.

Wie in Fig. 5 dargestellt ist, wird ein Zwischenschichtisolierfilm 48 unter Verwendung des CVD-Verfahrens auf der gesamten Oberfläche geschaffen.

Wie in Fig. 6 gezeigt ist, wird nach diesen Schritten durch bekannte Lithographie und Trockenätzung der Graben 41a und das Kontaktloch 48b in einem Bereich geschaffen, der einen vorbestimmten Abstand von der Gate-Elektrode 47 der n⁺- Störstellenimplantationsschicht 43b besitzt. Die n⁺- Störstellenimplantationsschicht 44 wird in der Seitenoberfläche und der Bodenfläche des Grabens 41a unter Verwendung eines Schrägionenimplantationsverfahrens so gebildet, daß sie nahezu dieselbe Störstellenkonzentration wie die n⁺- Störstellenimplantationsschicht 43b aufweist.

Wie in Fig. 7 dargestellt ist, wird durch das CVD-Verfahren ein Oxidfilm 49a mit einer Dicke von nicht weniger als 500Å auf der gesamten Oberfläche gebildet.

Wie in Fig. 8 gezeigt ist, wird durch anisotropes Ätzen der Seitenwandisolierfilm 49 nur auf den Seitenwandabschnitten des Kontaktlochs 48a und des Grabens 41a gebildet.

Wie in Fig. 9 dargestellt ist, wird die untere Kondensatorelektrode 50 durch Musterung geschaffen, nachdem eine mit Phosphor zu 4- 8_*10²⁰/cm³ dotierte (nicht dargestellte) polykristalline Siliziumschicht mit geringem Widerstand mittels des CVD-Verfahrens gebildet worden ist. Bei der Bildung der unteren Kondensatorelektrode 50 wird eine Temperatur von 700°C erreicht, so daß die Störstellen (Phosphor) in der unteren Kondensatorelektrode 50 thermisch zum Einkristall-Siliziumsubstrat 41 diffundiert werden. Damit wird die n⁺-Störstellendiffusionsschicht 45 gebildet und die n⁺-Störstellenimplantationsschicht 44 und die untere Kondensatorelektrode 50 werden elektrisch verbunden.

Wie in Fig. 10 gezeigt ist, wird ein dielektrischer Kondensatorfilm 51 aus einer Einzelschicht wie z. B. einem thermischen Oxidfilm, einem Mehrschichtfilm mit einer Struktur von z. B. einem Siliziumoxidfilm/einem Siliziumnitridfilm/einem Siliziumoxidfilm oder Ta₂O₅ oder ähnlichem auf der unteren Kondensatorelektrode 50 gebildet. Die obere Kondensatorelektrode 52 aus einem polykristallinen Siliziumfilm mit niedrigem Widerstand mit nahezu derselben Störstellenkonzentration (4-8_*10²⁰/cm³) wie die untere Kondensatorelektrode 50 wird mittels des CVD-Verfahrens, Lithographie und Trockenätzung auf dem dielektrischen Kondensatorfilm 51 geschaffen. Der Zwischenschichtisolierfilm 53 wird auf der gesamten Oberfläche unter Verwendung des CVD-Verfahrens gebildet. Zu Einebnung der Oberfläche des Zwischenschichtisolierfilms 53 wird eine Wärmebehandlung bei einer Temperatur von 850°C durch das Aufschmelzverfahren ausgeführt.

Wie in Fig. 11 dargestellt ist, werden Kontaktlöcher 48a, 53a in einem Bereich der Zwischenschichtisolierfilme 48 bzw. 53 auf der n⁺- Störstellenimplantationsschicht 43a geschaffen. Der polykristalline Siliziumfilm 54a wird mittels des CVD-Verfahrens so gebildet, daß er mit der n⁺-Störstellenimplantationsschicht 43a in den Kontaktlöchern 48a, 53a elektrisch in Kontakt steht und sich entlang des Zwischenschichtisolierfilms 53 erstreckt. Ein Silizidfilm 54b aus WSi₂ oder ähnlichem wird auf dem polykristallinen Siliziumfilm 54a unter Verwendung des Sputter-Verfahrens geschaffen. Der Zwischenschichtisolierfilm 55 wird auf dem Silizidfilm 54b mittels des CVD-Verfahrens gebildet. Zur Einebnung der Oberfläche des Zwischenschichtisolierfilms 55 wird eine Wärmebehandlung bei einer Temperatur von 850°C durch das Aufschmelzverfahren ausgeführt.

Schließlich werden Aluminiumverdrahtungen 56 in einem vorbestimmten Abstand voneinander auf dem Zwischenschichtisolierfilm 55 geschaffen, wie in Fig. 1 gezeigt ist. Damit ist der DRAM nach der dritten Ausführungsform fertig.

Wie in Fig. 12 gezeigt ist, ist bei einer zweiten Ausführungsform ein Isolieroxidfilm 102 in einem vorbestimmten Bereich des p- Einkristall-Siliziumsubstrat 101 gebildet. Ein Graben 101a ist in einem Bereich des Einkristall-Siliziumsubstrats 101 benachbart zum Isolieroxidfilm 102 gebildet. Eine n⁺- Störstellenimplantationsschicht 103b ist so gebildet, daß ihr Endabschnitt in Kontakt mit einem Seitenabschnitt des Grabens 101a steht. Eine n⁺-Störstellenimplantationsschicht 103a ist so gebildet, daß der Kanalbereich 117 zwischen den n⁺- Störstellenimplantationsschichten 103a und 103b liegt. Eine Gate- Elektrode 107 ist auf dem Kanalbereich 117 mit einem Gate-Oxidfilm 106 dazwischen gebildet. Eine n⁺-Störstellenimplantationsschicht 104 ist entlang eines Seitenwandabschnitts und einer Bodenfläche des Grabens 101a geschaffen. Im Bodenbereich des Grabens 101a ist eine n⁺-Störstellendiffusionsschicht 105 so gebildet, daß sie die n⁺- Störstellenimplantationsschicht 104 überlappt. Es ist ein Zwischenschichtisolierfilm 108 mit Öffnungen 108a, 108b auf der n⁺- Störstellenimplantationsschicht 103a bzw. dem Graben 101a gebildet, um die gesamte Oberfläche zu bedecken. Ein polykristalliner Siliziumfilm 109a, der eine Bitleitung 109 bildet, ist so geschaffen, daß er mit der n⁺-Störstellenimplantationsschicht 103a im Kontaktloch 108a verbunden ist und sich entlang des Zwischenschichtisolierfilms 108 erstreckt. Ein Silizidfilm 109b aus WSi₂ oder ähnlichem, der die Bitleitung 109 bildet, ist auf dem polykristallinen Siliziumfilm 109a geschaffen. Auf dem Silizidfilm 88b ist ein Zwischenschichtisolierfilm 110 mit einer eingeebneten Oberfläche und einem Kontaktloch 110a über dem Graben 101a gebildet. Ein Seitenwandisolierfilm 111 ist mit einer vorbestimmten Dicke auf dem Seitenwandabschnitt des Grabens und den Oberflächen der Kontaktlöcher 108b, 110a gebildet. Eine untere Kondensatorelektrode 112 ist elektrisch mit der n⁺-Störstellenimplantationsschicht 104 im Bodenbereich des Grabens 101a innerhalb eines Abschnitts gebildet, der vom Seitenwandisolierfilm 111 umgeben ist. Die untere Kondensatorelektrode 112 ist aus einem polykristallinen Siliziumfilm mit niedrigem Widerstand gebildet, der mit einer großen Menge an Störstellen (Phosphor) dotiert ist (4-8_*10²⁰/cm³).

Ein dielektrischer Kondensatorfilm 113 ist aus einer Einzelschicht wie z. B. einem thermischen Oxidfilm, einem Mehrschichtfilm mit einer Struktur von z. B. einem Siliziumoxidfilm/einem Siliziumnitridfilm/einem Siliziumoxidfilm oder Ta₂O₅ oder ähnlichem auf der unteren Kondensatorelektrode 112 gebildet. Eine obere Kondensatorelektrode 114 aus einem polykristallinen Siliziumfilm mit geringem Widerstand mit nahezu derselben Störstellenkonzentration (4-8_*10²⁰/cm³) wie die untere Kondensatorelektrode 112 ist auf dem dielektrischen Kondensatorfilm 113 gebildet. Auf der oberen Kondensatorelektrode 114 ist ein Zwischenschichtisolierfilm 115 mit einer eingeebneten Oberfläche geschaffen. Es sind Aluminiumverdrahtungen 116 mit einem vorbestimmten Abstand voneinander auf dem Zwischenschichtisolierfilm 115 gebildet.

Bei der zweiten Ausführungsform ist wie bei der in Fig. 1 gezeigten ersten Ausführungsform die untere Kondensatorelektrode 112 mit der n⁺-Störstellenimplantationsschicht 104 nur im Bodenabschnitt des Grabens 101a in Kontakt. Obwohl der Diffusionsbereich der durch thermische Diffusion von Störstellen (Phosphor) in der unteren Kondensatorelektrode 112 gebildeten n⁺- Störstellendiffusionsschicht 105 vergrößert wird, überlappt die n⁺- Störstellendiffusionsschicht 105 daher nicht den Kanalbereich 117 zwischen den n⁺-Störstellenimplantationsschichten 103a und 103b. Damit wird wie bei der ersten Ausführungsform die Kanallänge nicht verkürzt und ein Kurzkanaleffekt und ein Durchgreifen kann effektiv verhindert werden. Bei der zweiten Ausführungsform befindet sich im Gegensatz zur in Fig. 1 dargestellten ersten Ausführungsform die Bitleitung 109 unter der unteren Kondensatorelektrode 112.

Bei einer Ausführungsform der vorliegenden Erfindung wird ein zweiter Störstellenbereich entlang der Seitenwand und der Bodenfläche eines vertieften Abschnitts in der Hauptoberfläche des Halbleitersubstrats gebildet, ein Seitenwandisolierfilm wird auf dem zweiten Störstellenbereich auf der Seitenwand des vertieften Abschnitts geschaffen, und der zweite Störstellenbereich und die zweite leitende Schicht werden im Bodenbereich des vertieften Abschnitts elektrisch verbunden. Damit wird effektiv verhindert, daß der dritte Störstellenbereich, der durch thermische Diffusion von Störstellen in der zweiten leitenden Schicht vom Bodenabschnitt des vertieften Bereichs gebildet wird, einen Kanalbereich zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich überlappt. Damit wird die Kanallänge nicht verkürzt, und ein Kurzkanaleffekt und ein Durchgriff kann effektiv verhindert werden.

Nach einem weiteren Aspekt der vorliegenden Erfindung wird ein zweiter Störstellenbereich entlang der Oberfläche einer Seitenwand und des Bodens eines vertieften Abschnitts, der in einem vorbestimmten Bereich in der Hauptoberfläche des Halbleitersubstrats gebildet ist, geschaffen, ein Seitenwand-Diffusionsverminderungsfilm wird auf dem zweiten Störstellenbereich auf der Seitenwand des vertieften Abschnitts geschaffen, und der zweite Störstellenbereich wird elektrisch mit einer leitenden Schicht am Boden des vertieften Abschnitts verbunden. Das verhindert effektiv, daß ein dritter Störstellenbereich, der durch thermische Diffusion von Störstellen in der zweiten leitenden Schicht vom Bodenabschnitt des vertieften Bereichs gebildet wird, einen Kanalbereich zwischen einem ersten Störstellenbereich und dem zweiten Störstellenbereich überlappt. Das führt zu einer effektiven Verhinderung eines Kurzkanaleffekts und eines Durchgriffs, ohne daß die Kanallänge vermindert wird.

Bei einem weiteren Herstellungsverfahren für eine Halbleitereinrichtung der vorliegenden Erfindung wird in der Hauptoberfläche eines Halbleitersubstrats in einem vorbestimmten Abstand von einem ersten Störstellenbereich ein vertiefter Abschnitt geschaffen, ein zweiter Störstellenbereich wird entlang der Hauptoberfläche des vertieften Abschnitts gebildet, ein Seitenwandisolierfilm wird auf der Seitenwand des vertieften Abschnitts geschaffen, und eine leitende Schicht wird gebildet, die mit dem Bodenbereich des vertieften Abschnitts elektrisch verbunden ist und sich entlang eines Zwischenschichtisolierfilms erstreckt. Damit ist die leitende Schicht nur im Bodenabschnitt des vertieften Abschnitts mit dem zweiten Störstellenbereich verbunden. Selbst wenn der Diffusionsbereich des Störstellenbereichs, der durch thermische Diffusion geschaffen wird, durch die nachfolgende Wärmebehandlung erweitert wird, kann damit effektiv verhindert werden, daß der Störstellenbereich mit dem Kanalbereich überlappt. Damit wird die effektiv Gate-Länge nicht verkürzt, und ein Kurzkanaleffekt und ein Durchgriff kann effektiv verhindert werden.

Nach einem weiteren Aspekt der vorliegenden Erfindung wird in der Hauptoberfläche eines Halbleitersubstrats in einem vorbestimmten Abstand von einem ersten Störstellenbereich ein vertiefter Abschnitt geschaffen, ein zweiter Störstellenbereich wird entlang der Hauptoberfläche des vertieften Abschnitts gebildet, ein Seitenwand- Diffusionsverminderungsfilm wird auf einer Seitenwand des vertieften Abschnitts geschaffen, eine leitende Schicht mit einer vorbestimmten Menge an Störstellen wird so gebildet, daß sie mit dem Boden des vertieften Abschnitts elektrisch in Kontakt steht und sich entlang eines Zwischenschichtisolierfilms erstreckt, und ein dritter Störstellenbereich wird durch thermische Diffusion der Störstellen in der leitenden Schicht geschaffen.

Damit erfolgt die Verbindung der leitenden Schicht mit dem zweiten Störstellenbereich nur im Bodenabschnitt des vertieften Abschnitts. Selbst wenn sich der Diffusionsbereich des dritten Störstellenbereichs durch einen nachfolgenden Wärmebehandlungsschritt erweitert, kann damit effektiv verhindert werdend daß der dritte Störstellenbereich einen Kanalbereich überlappt. Das führt zu einer effektiven Verhinderung eines Kurzkanaleffekts und eines Durchgriffs, ohne die effektive Gate- Länge zu verkürzen.

Claims (12)

1. Halbleitereinrichtung, mit

• i) einem Halbleitersubstrat (41, 101) eines ersten Leitfähig­ keitstyps mit einer Hauptoberfläche,
• ii) einem vertieften Abschnitt (41a, 101a) in einem vorbestimm­ ten Bereich der Hauptoberfläche,
• iii) einem ersten Störstellenbereich (43a, 103a) eines zweiten Leitfähigkeitstyps, der in einem vorbestimmten Bereich auf der Hauptoberfläche des Halbleitersubstrats (41, 101) gebil­ det ist,
• iv) einem zweiten Störstellenbereich (43b, 44, 103b, 104) des zweiten Leitfähigkeitstyps, der entlang des vertieften Ab­ schnitts in der Oberfläche des Halbleitersubstrats und ent­ lang der Oberfläche des vertieften Abschnittes (41a, 101a) gebildet ist und einen Abstand vom ersten Störstellenbereich (43a, 103a) aufweist, so daß ein Kanalbereich (57, 117) zwischen ihnen liegt,
• v) einer Gate-Elektrode (47, 107), die auf dem Kanalbereich (57, 117) mit einem Gate-Isolierfilm (46, 106) dazwischen gebildet ist,
• vi) einem Seitenwand-Isolierfilm (49, 111), der auf dem zweiten Störstellenbereich (43b, 44, 103b, 104) auf der Seitenwand des vertieften Abschnitts (41a, 101a) gebildet ist, und
• vii) einer leitenden Schicht (50, 112), die mit dem zweiten Störstellenbereich (43b, 44, 103b, 104) am Boden des ver­ tieften Abschnittes (41a, 101a) verbunden ist und sich ent­ lang des Seitenwand-Isolierfilms (49, 111) erstreckt.

2. Halbleitereinrichtung nach Anspruch 1, mit

• vi′) einem Seitenwand-Diffusionsverminderungsfilm (49, 111) als ein Seitenwandisolierfilm (49, 111) und
• viii) einem dritten Störstellenbereich (45, 105) des zweiten Leitfähigkeitstyps, der so gebildet ist, daß er den zweiten Störstellenbereich (43b, 44, 103b, 104) in der Bodenfläche des vertieften Abschnitts (41a, 101a) des Halbleitersub­ strats (41, 101) überlappt.

3. Halbleitereinrichtung nach Anspruch 2, mit
einer ersten Isolierschicht (48), die zum Bedecken der Gate- Elektrode (47) gebildet ist und eine erste und zweite Öffnung (48a, 48b) auf dem ersten Störstellenbereich (43a) bzw. dem vertieften Abschnitt (41a) aufweist,
wobei ein Kondensator, der aus einer unteren Kondensatorelektrode (50), die mit dem zweiten und dritten Störstellenbereich in einem Bodenabschnitt des vertieften Abschnitts (41a) verbunden ist und sich entlang des Seitenwand-Isolierfilms (49) und der ersten Isolierschicht (48) erstreckt, und einer oberen Kondensatorelek­ trode (52), die darauf mit einem Kondensatorisolierfilm (51) dazwischen gebildet ist, gebildet ist, vorgesehen ist,
einer zweiten Isolierschicht (53), die zum Bedecken der oberen Kondensatorelektrode (52) gebildet ist und eine dritte Öffnung (53a) auf der ersten Öffnung (48a) aufweist,
einer ersten Bitleitung (54), die elektrisch mit dem ersten Störstellenbereich (43a) innerhalb der ersten (48a) und dritten Öffnung (53a) verbunden ist und sich entlang der zweiten Iso­ lierschicht (53) erstreckt,
einer dritten Isolierschicht (55), die auf der ersten Bitleitung (54) gebildet ist, und
einer ersten Verdrahtungsschicht (56), die auf der dritten Iso­ lierschicht (55) gebildet ist (Fig. 1).

4. Halbleitereinrichtung nach Anspruch 2, mit
einer vierten Isolierschicht (108), die zum Bedecken der Gate- Elektrode (107) gebildet ist und eine erste und zweite Öffnung (108a, 108b) auf dem ersten Störstellenbereich (103a) bzw. dem vertieften Abschnitt (101a) aufweist,
einer zweiten Bitleitung (109), die elektrisch mit dem ersten Störstellenbereich (103a) innerhalb der ersten Öffnung (108a) verbunden ist und sich entlang der vierten Isolierschicht (108) erstreckt,
einer fünften Isolierschicht (110), die auf der zweiten Bitlei­ tung (109) gebildet ist und eine dritte Öffnung (110a) auf der zweiten Öffnung (108b) aufweist,
wobei der Seitenwand-Isolierfilm (111) mit einer vorbestimmten Dicke auf den Oberflächen des vertieften Abschnitts (101a), der zweiten Öffnung (108b) und der dritten Öffnung (110a) gebildet ist, und
wobei ein Kondensator, der aus einer unteren Kondensatorelektrode (112), die mit dem zweiten und dritten Störstellenbereich (104, 105) in einem Bodenabschnitt des vertieften Abschnitts (101a) innerhalb eines Bereichs verbunden ist, der vom Seitenwand-Iso­ lierfilm (111) umgeben ist, und die sich entlang des Seitenwand- Isolierfilms (111) und der fünften Isolierschicht (110) er­ streckt, und einer oberen Kondensatorelektrode (114), die darauf mit einem Kondensatorisolierfilm (113) dazwischen gebildet ist, gebildet ist, vorgesehen ist,
einer sechsten Isolierschicht (115), die zum Bedecken der oberen Kondensatorelektrode (114) gebildet ist, und
einer zweiten Verdrahtungsschicht (56), die auf der sechsten Isolierschicht (115) gebildet ist (Fig. 12).

5. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Schicht (50, 112) eine untere Kondensatorelektrode bildet.

6. Halbleitereinrichtung nach Anspruch 5,
dadurch gekennzeichnet, daß
eine obere Kondensatorelektrode (52) auf der unteren Kondensatorelektrode mit einer Kondensatoriso­ lierschicht (51) dazwischen gebildet ist,
eine erste Bitleitung (54) mit dem ersten Störstellenbereich (43a) verbunden ist, und
die erste Bitleitung (54) so gebildet ist, daß sie sich auf der oberen Kondensatorelektrode (52) mit einer zweiten Zwischeniso­ lierschicht (53) dazwischen erstreckt.

7. Halbleitereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß eine erste Verdrahtungsschicht (56) auf der ersten Bitleitung (54) mit einer dritten Zwischeniso­ lierschicht (55) dazwischen gebildet ist.

8. Halbleitereinrichtung nach Anspruch 5,
dadurch gekennzeichnet, daß eine obere Kondensatorelektrode (114) auf der unteren Kondensatorelektrode mit einer Kondensatoriso­ lierschicht (113) dazwischen gebildet ist,
eine zweite Bitleitung (109) mit dem ersten Störstellenbereich (103a) verbunden ist, und
die zweite Bitleitung (109) so gebildet ist, daß sie sich unter der unteren Kondensatorelektrode mit einer fünften Zwischeniso­ lierschicht (110) dazwischen erstreckt.

9. Halbleitereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß eine zweite Verdrahtungsschicht (116) auf der oberen Kondensatorelektrode (114) mit einer sechsten Zwischenisolierschicht (115) dazwischen gebildet ist.

10. Herstellungsverfahren für die Halbleitereinrichtung von An­ spruch 1,
gekennzeichnet durch die Schritte:

• a) Bilden der Gate-Elektrode (47, 107) auf der Hauptoberfläche des Halbleitersubstrats (41, 101) des ersten Leitfähigkeitstyps mit dem Gate-Isolierfilm (46, 106) dazwischen,
• b) Bilden des ersten Störstellenbereiches (43a, 103a) des zweiten Leitfähigkeitstyps durch Einlagern von Störstellen,
• c) Bilden des vertieften Abschnitts (41a, 101a) auf der Haupt­ oberfläche des Halbleitersubstrats (41, 101) in einem Abstand vom ersten Störstellenbereich (43a, 103a),
• d) Bilden des zweiten Störstellenbereichs (44, 104) des zweiten Leitfähigkeitstyps entlang der Oberfläche des vertieften Abschnitts (41a, 101a),
• e) Bilden des Seitenwand-Isolierfilms (49, 111) in einem Seiten­ wandabschnitt des vertieften Abschnitts (41a, 101a) und
• f) Bilden der leitenden Schicht (50, 112), die elektrisch mit dem Bodenabschnitt des vertieften Abschnitts (41a, 101a) verbunden ist und sich entlang des Seitenwand-Isolierfilms (49, 111) erstreckt.

11. Herstellungsverfahren für die Halbleitereinrichtung von An­ spruch 2,
gekennzeichnet durch die Schritte:

• a) Bilden der Gate-Elektrode (47, 107) auf der Hauptoberfläche des Halbleitersubstrats (41, 101) des ersten Leitfähigkeitstyps mit dem Gate-Isolierfilm (46, 106) dazwischen,
• b) Bilden des ersten Störstellenbereiches (43a, 103a) des zweiten Leitfähigkeitstyps durch Einlagern von Störstellen,
• c) Bilden des vertieften Abschnitts (41a, 101a) auf der Haupt­ oberfläche des Halbleitersubstrats (41, 101) in einem Abstand vom ersten Störstellenbereich (43a, 103a),
• d) Bilden des zweiten Störstellenbereichs (44, 104) des zweiten Leitfähigkeitstyps entlang der Hauptoberfläche des vertieften Abschnitts (41a, 101a),
• e′) Bilden des Seitenwand-Diffusionsverminderungsfilms (49, 111) in einem Seitenwandabschnitt des vertieften Abschnitts (41a, 101a),
• f) Bilden der leitenden Schicht (50, 112) mit vorbestimmten Störstellen, die elektrisch mit dem Boden des vertieften Ab­ schnitts (41a, 101a) verbunden ist und sich entlang des Sei­ tenwand-Diffusionsverminderungsfilms (49, 111) erstreckt, und
• g) Bilden des dritten Störstellenbereichs (45, 105) durch ther­ mische Diffusion von Störstellen in der leitenden Schicht (50, 112) in den Bodenabschnitt des vertieften Abschnitts (41a, 101a).

12. Herstellungsverfahren nach Anspruch 11, dadurch gekennzeichnet, daß sich der Bodenabschnitt des vertief­ ten Abschnitts (41a, 101a) in einer solchen Tiefe befindet, daß der dritte Störstellenbereich (45, 105) tiefer als der Kanalbe­ reich (57, 117) zwischen dem ersten und zweiten Störstellenbe­ reich gebildet wird.