KR100760791B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

DRAM의 메모리 셀을 구성하는 메모리 셀 선택용 MISFET(Qs)가 형성되는 활성 영역(L)은, 반도체 기판(1)의 주면의 X 방향을 따라 곧바로 연장하는 섬 형상의 패턴으로 구성되어 있다. 메모리 셀 선택용 MISFET(Qs)의 게이트 전극(7) (워드선 WL)은, 반도체 기판(1)의 주면의 Y 방향을 따라 동일 폭으로 연장하고, 상호 인접하는 게이트 전극(7)(워드선 WL)끼리의 간격은 상기 폭보다도 좁다. 또한, 메모리 셀 선택용 MISFET(Qs)의 상부에 형성되는 비트선(BL)은 반도체 기판(1)의 주면의 X 방향을 따라 동일 폭으로 연장하고, 상호 인접하는 비트선(BL)끼리의 간격은, 상기 폭보다도 넓다.
반도체 집적 회로 장치, 워드선, 게이트 전극, 소자 분리 영역, 비트선, 용량 소자

Description

반도체 집적 회로 장치 및 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF FABRICATING THE SAME}
본 발명은, 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)를 갖는 반도체 집적 회로 장치에 적용하여 유효한 기술에 관한 것이다.
DRAM의 메모리 셀은, 반도체 기판의 주면에 매트릭스형으로 배치된 복수의 워드선과 복수의 비트선의 교점에 배치되고, 하나의 정보 축적용 용량 소자, 및 이에 직렬로 접속된 하나의 메모리 셀 선택용 MISFET로 구성되어 있다. 메모리 셀 선택용 MISFET는, 주위가 소자 분리 영역으로 둘러싸인 반도체 기판의 활성 영역에 형성되고, 주로 게이트 산화막과, 워드선과 일체로 구성된 게이트 전극과, 소스 및 드레인을 구성하는 한쌍의 반도체 영역으로 구성되어 있다. 비트선은, 메모리 셀 선택용 MISFET의 상부에 배치되고, 2개의 메모리 셀 선택용 MISFET에 의해 공유된 상기 소스와 드레인 중 한쪽과 전기적으로 접속되어 있다. 정보 축적용 용량 소자는, 마찬가지로 메모리 셀 선택용 MISFET의 상부에 배치되고, 상기 소스와 드레인 중 다른쪽과 전기적으로 접속되어 있다.
이러한 종류의 메모리 셀 구조를 구비한 DRAM에 대해서는, 일본 특개평5-291532호 공보 등에 기재되어 있다. 이 공보에 기재된 DRAM의 메모리 셀은, 메모리 셀 선택용 MISFET를 미세화했을 때에 그 게이트 길이를 확보하고, 아울러 워드선의 피치를 좁힐 수 있도록 하기 위해, 워드선의 폭을 활성 영역(워드선이 메모리 셀 선택용 MISFET의 게이트 전극으로서 기능하는 영역)에서 굵게 하고, 그 밖의 영역에서 가늘게 하고 있다.
또한, 상기 공보에 기재된 DRAM의 메모리 셀은, 메모리 셀 선택용 MISFET의 소스와 드레인 중 한쪽과 비트선을 접속하는 컨택트 홀의 도통을 양호하게 확보할 수 있도록 하기 위해, 비트선의 폭을 일부에서 굵게 하여 활성 영역의 상부까지 연장함과 함께, 활성 영역의 평면 패턴을 걸윙(gullwing)형으로 하여 그 일부를 비트선측으로 절곡하고 있다.
그러나, 상기 공보에 기재된 DRAM의 메모리 셀은, 메모리 셀 사이즈의 미세화가 진행되고, 최소 가공 치수가 포토리소그래피의 해상 한계 정도가 되면, 포토리소그래피가 미세한 곡선 패턴이나 절곡 패턴을 해상하는 것이 곤란해지기 때문에, 워드선이나 비트선의 폭을 일부에서 굵게 하거나, 활성 영역의 평면 패턴을 걸윙형으로 하는 경우, 양호한 치수 정밀도를 확보할 수 없게 된다. 또한, 정보 축적용 용량 소자의 하부 전극과 메모리 셀 선택용 MISFET의 소스와 드레인 중 다른쪽을 접속하는 관통 홀은, 비트선과 비트선 사이에 배치되므로, 비트선의 폭을 일부에서 굵게 한 경우, 관통 홀의 개공 마진을 확보하는 것이 곤란해지고, 관통 홀내의 하부 전극과 비트선과의 쇼트를 확실하게 방지할 수 없게 된다.
본 발명의 목적은, DRAM의 메모리 셀의 미세화를 추진할 수 있는 기술을 제 공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.
<발명의 개시>
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
(1) 본 발명의 반도체 집적 회로 장치는, 반도체 기판의 주면의 제1 방향을 따라 연장하는 복수의 워드선과 상기 제1 방향과 직교하는 제2 방향을 따라 연장하는 복수의 비트선과의 교점에 배치되고, 상기 워드선과 일체로 구성된 게이트 전극을 구비한 메모리 셀 선택용 MISFET, 및 이에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 DRAM의 메모리 셀을 구비하고, 상기 복수의 워드선은, 상기 반도체 기판의 주면의 제1 방향을 따라 동일 폭으로 직선적으로 연장하며, 상호 인접하는 워드선끼리의 간격은 상기 폭보다도 좁다.
(2) 본 발명의 반도체 집적 회로 장치는, 상기 상호 인접하는 게이트 전극끼리의 간격이 포토리소그래피의 해상 한계로 결정되는 최소 치수로 구성되어 있다.
(3) 본 발명의 반도체 집적 회로 장치는, 상기 워드선 및 이와 일체로 구성된 상기 메모리 셀 선택용 MISFET의 게이트 전극이 적어도 일부에 금속막을 포함한 도전막으로 구성되어 있다.
(4) 본 발명의 반도체 집적 회로 장치는, 상기 메모리 셀 선택용 MISFET가 형성된 활성 영역이 상기 반도체 기판의 주면의 제2 방향을 따라 연장하는, 주위가 소자 분리 영역으로 둘러싸인 섬 형상의 패턴으로 구성되어 있다.
(5) 본 발명의 반도체 집적 회로 장치는, 상기 활성 영역을 둘러싼 소자 분리 영역이 상기 반도체 기판의 주면에 개공한 홈에 절연막을 매립하여 형성한 소자 분리 홈으로 구성되어 있다.
(6) 본 발명의 반도체 집적 회로 장치는, 상기 비트선이 절연막을 개재하여 상기 메모리 셀 선택용 MISFET의 상측에 형성되고, 상기 메모리 셀 선택용 MISFET의 소스와 드레인 중 한쪽과 상기 비트선을 전기적으로 접속하는 컨택트 홀이 상기 메모리 셀 선택용 MISFET의 게이트 전극에 대해 자기 정합으로 형성되어 있다.
(7) 본 발명의 반도체 집적 회로 장치는, 상기 정보 축적용 용량 소자가 절연막을 개재하여 상기 메모리 셀 선택용 MISFET의 상측에 형성되고, 상기 메모리 셀 선택용 MISFET의 소스와 드레인 중 다른쪽과 상기 정보 축적용 용량 소자의 한쪽 전극을 전기적으로 접속하는 컨택트 홀이 상기 메모리 셀 선택용 MISFET의 게이트 전극에 대해 자기 정합으로 형성되어 있다.
(8) 본 발명의 반도체 집적 회로 장치는, 반도체 기판의 주면의 제1 방향을 따라 연장하는 복수의 워드선과 상기 제1 방향과 직교하는 제2 방향을 따라 연장하는 복수의 비트선과의 교점에 배치되고, 상기 워드선과 일체로 구성된 게이트 전극을 구비한 메모리 셀 선택용 MISFET, 및 이에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 DRAM의 메모리 셀을 구비하고, 상기 비트선은, 상기 반도체 기판의 주면의 제2 방향을 따라 동일 폭으로 직선적으로 연장하며, 상호 인접하는 비트선끼리의 간격은 상기 폭보다도 넓다.
(9) 본 발명의 반도체 집적 회로 장치는, 상기 비트선의 폭이 포토리소그래피의 해상 한계로 결정되는 최소 치수 이하의 치수로 구성되어 있다.
(10) 본 발명의 반도체 집적 회로 장치는, 상기 비트선이 적어도 일부에 금속막을 포함한 도전막으로 구성되어 있다.
(11) 본 발명의 반도체 집적 회로 장치는, 반도체 기판의 주면의 제1 방향을 따라 연장하는 복수의 워드선과 상기 제1 방향과 직교하는 제2 방향을 따라 연장하는 복수의 비트선과의 교점에 배치되고, 상기 워드선과 일체로 구성된 게이트 전극을 구비한 메모리 셀 선택용 MISFET, 및 이에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 DRAM의 메모리 셀을 구비하고, 상기 메모리 셀 선택용 MISFET가 형성된 활성 영역은, 상기 반도체 기판의 주면의 제2 방향을 따라 연장하는, 주위가 소자 분리 영역으로 둘러싸인 섬 형상의 패턴으로 구성되며, 상기 복수의 워드선은, 상기 반도체 기판의 주면의 제1 방향을 따라 동일 폭 및 동일 간격으로 연장하고, 제1 절연막을 개재하여 상기 소자 분리 영역의 상부에 형성된 상기 비트선은, 상기 반도체 기판의 주면의 제2 방향을 따라 동일 폭 및 동일 간격으로 연장하며, 상기 활성 영역에 형성된 상기 메모리 셀 선택용 MISFET의 소스와 드레인 중 한쪽과 상기 소자 분리 영역의 상부에 형성된 상기 비트선을 전기적으로 접속하는 제1 컨택트 홀은, 제1 방향의 직경이 제2 방향의 직경보다도 크고, 그 일부가 상기 소자 분리 영역 상으로 연장하고 있다.
(12) 본 발명의 반도체 집적 회로 장치는, 상기 제1 컨택트 홀의 내부에, 상기 메모리 셀 선택용 MISFET의 소스 및 드레인과 동일 도전형의 불순물을 도핑한 다결정 실리콘막이 매립되어 있다.
(13) 본 발명의 반도체 집적 회로 장치는, 상기 비트선과 상기 메모리 셀 선택용 MISFET의 소스와 드레인 중 한쪽이 상기 비트선과 상기 제1 절연막 사이에 개재하는 제2 절연막에 형성된 제1 관통 홀을 통하여 전기적으로 접속되어 있다.
(14) 본 발명의 반도체 집적 회로 장치는, 상기 비트선의 폭이 상기 제1 관통 홀의 직경보다도 작다.
(15) 본 발명의 반도체 집적 회로 장치는, 상기 제1 컨택트 홀이 제1 방향의 직경이 제2 방향의 직경보다도 커서, 그 일부가 상기 소자 분리 영역 상으로 연장하고 있는 제1 영역, 및 상기 제1 영역의 하부에 형성되고, 제1 방향의 직경과 제2 방향의 직경이 거의 같은 제2 영역으로 구성되며, 상기 제1 영역은 상기 메모리 셀 선택용 MISFET의 상측에 형성되어 있다.
(16) 본 발명의 반도체 집적 회로 장치는, 상기 정보 축적용 용량 소자가 제3 절연막을 개재하여 상기 비트선의 상측에 형성되고, 상기 제3 절연막에 형성된 제2 관통 홀과, 상기 제2 관통 홀의 하부의 상기 제1 절연막에 형성된 제2 컨택트 홀을 통해 상기 메모리 셀 선택용 MISFET의 소스와 드레인 중 다른쪽과 전기적으로 접속되어 있다.
(17) 본 발명의 반도체 집적 회로 장치는, 상기 제2 컨택트 홀의 내부에 상기 메모리 셀 선택용 MISFET의 소스 및 드레인과 동일 도전형의 불순물을 도핑한 다결정 실리막이 매립되어 있다.
(18) 본 발명의 반도체 집적 회로 장치는, 상기 제2 관통 홀이 상호 인접하는 상기 비트선 사이에 배치되고, 상기 비트선에 대해 자기 정합으로 형성되어 있다.
(19) 본 발명의 반도체 집적 회로 장치는, 소스와 드레인 및 게이트 전극을 갖는 메모리 셀 선택용 MISFET와, 제1 전극, 유전체막 및 제2 전극을 갖는 정보 축적용 용량 소자가 직렬로 접속된 메모리 셀을 복수개 구비하고, 또한 각각 반도체 기판의 주면 상의 제1 방향으로 연장하며, 또한 각각의 일부가 상기 메모리 셀 선택용 MISFET의 게이트 전극을 구성하는 제1, 제2 및 제3 워드선과, 각각이 상기 반도체 기판의 주면 상의 상기 제1 방향과 직교하는 제2 방향으로 연장하고, 또한 상호 인접하여 배치된 제1 및 제2 비트선을 구비하며, 상기 제1, 제2 및 제3 워드선은 이들 폭이 거의 동일하고, 상기 제1 워드선 및 이와 인접하는 상기 제2 워드선의 간격, 및 상기 제2 워드선 및 이와 인접하는 상기 제3 워드선의 간격은 거의 동일하며, 또한 각각 상기 폭보다도 작아지도록 구성되어 있고, 상기 제1 및 제2 비트선은 이들의 폭이 거의 동일하며, 또한 서로의 간격이 상기 폭보다도 커지도록 구성되어 있다.
(20) 본 발명의 반도체 집적 회로 장치는, 상기 메모리 셀 선택용 MISFET의 상기 소스와 드레인 중 한쪽과 상기 제1 비트선을 접속하고, 또한 상기 제1 워드선과 상기 제2 워드선 사이에 위치하는 제1 도체층과, 상기 메모리 셀 선택용 MISFET의 상기 소스와 드레인 중 다른쪽과 상기 정보 축적용 용량 소자의 상기 제1 전극을 접속하고, 또한 상기 제2 워드선과 상기 제3 워드선 사이에 위치하는 제2 도체층을 더 구비하고, 상기 메모리 셀 선택용 MISFET의 상기 소스와 드레인 중 한쪽과 상기 제1 도체층은 상기 제1 워드선과 상기 제2 워드선에 대해 자기 정합으로 접속되어 있으며, 상기 메모리 셀 선택용 MISFET의 상기 소스와 드레인 중 다른쪽과 상기 제2 도체층은 상기 제2 워드선과 상기 제3 워드선에 대해 자기 정합으로 접속되어 있다.
(21) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 반도체 기판의 주면의 제1 방향을 따라 연장하는 복수의 워드선과 상기 제1 방향과 직교하는 제2 방향을 따라 연장하는 복수의 비트선과의 교점에 배치되고, 상기 워드선과 일체로 구성된 게이트 전극을 구비한 메모리 셀 선택용 MISFET, 및 이에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 DRAM의 메모리 셀을 갖는 반도체 집적 회로 장치의 제조 방법으로서,
(a) 제1 도전형의 반도체 기판의 주면에, 소자 분리 영역, 및 주위가 상기 소자 분리 영역으로 둘러싸이고 상기 반도체 기판의 주면의 제2 방향을 따라 연장하는 섬 형상의 패턴으로 구성된 활성 영역을 형성하는 공정,
(b) 상기 반도체 기판의 주면 상에 형성한 제1 도전막을 패터닝함으로써, 상기 반도체 기판의 주면의 제1 방향을 따라 연장하고, 이들의 간격이 그 폭보다도 좁은 워드선을 형성하는 공정,
(c) 상기 반도체 기판의 주면에 제2 도전형의 불순물을 도입함으로써, 상기 메모리 셀 선택용 MISFET의 소스와 드레인을 형성하는 공정
을 포함하고 있다.
(22) 본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 게이트 전극의 간격을 포토리소그래피의 해상 한계로 결정되는 최소 치수로 형성한다.
(23) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 상기 (c) 공정 후,
(d) 상기 메모리 셀 선택용 MISFET의 상부에 제1 절연막을 형성하고, 이어서 상기 제1 절연막의 상부에 상기 제1 절연막은 에칭율이 다른 제2 절연막을 형성하는 공정,
(e) 상기 제1 절연막에 대한 상기 제2 절연막의 에칭율이 커지는 조건으로 상기 메모리 셀 선택용 MISFET의 소스와 드레인의 상부의 상기 제2 절연막을 에칭한 후, 상기 메모리 셀 선택용 MISFET의 소스와 드레인 상부의 상기 제1 절연막을 에칭함으로써, 상기 소스와 드레인 중 한쪽의 상부에 제1 방향의 직경이 제2 방향의 직경보다도 크고, 그 일부가 상기 소자 분리 영역으로 연장하는 제1 컨택트 홀을 상기 게이트 전극에 대해 자기 정합으로 형성하고, 다른 상부에 제1 방향의 직경과 제2 방향의 직경이 거의 동일한 제2 컨택트 홀을 상기 게이트 전극에 대해 자기 정합으로 형성하는 공정,
(f) 상기 제1 컨택트 홀 및 상기 제2 컨택트 홀의 내부에 도전막을 매립한 후, 상기 제2 절연막의 상부에 제3 절연막을 형성하고, 이어서 상기 제1 컨택트 홀의 상기 소자 분리 영역으로 연장하는 영역 상의 상기 제3 절연막에 제1 관통 홀을 형성하는 공정,
(g) 상기 제3 절연막의 상부에 형성한 제2 도전막을 패터닝함으로써, 상기 반도체 기판의 주면의 제2 방향을 따라 동일 폭으로 연장하고, 또한 이들의 간격이 상기 폭보다도 넓은 비트선을 형성하고, 상기 제3 절연막에 형성한 상기 제1 관통 홀을 통해 상기 비트선과 상기 제1 컨택트 홀을 전기적으로 접속하는 공정
을 더 포함하고 있다.
(24) 본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 비트선의 폭을 포토리소그래피의 해상 한계에서 결정되는 최소 치수 이하의 치수로 형성한다.
(25) 본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 (g) 공정 후,
(h) 상기 비트선의 상부에 제4 절연막을 형성하고, 이어서 상기 제4 절연막의 상부에 상기 제4 절연막과는 에칭율이 다른 제5 절연막을 형성하는 공정,
(i) 상기 제4 절연막에 대한 상기 제5 절연막의 에칭율이 커지는 조건으로 상기 제2 컨택트 홀의 상부의 상기 제5 절연막을 에칭한 후, 상기 제2 컨택트 홀의 상부의 상기 제4 절연막을 에칭함으로써, 상기 제2 컨택트 홀의 상부에 상기 비트선에 대해 자기 정합으로 제2 관통 홀을 형성하는 공정,
(j) 상기 제5 절연막의 상부에 형성한 제3 도전막을 패터닝함으로써, 상기 제2 관통 홀을 통해 상기 제2 컨택트 홀과 전기적으로 접속되는 정보 축적용 용량 소자의 하부 전극을 형성하는 공정
을 더 포함하고 있다.
도 1은, 본 발명의 실시예 1인 DRAM의 등가 회로도.
도 2는, 본 발명의 실시예 1인 DRAM의 메모리 어레이의 일부를 나타내는 반도체 기판의 개략 평면도.
도 3은, 도 2의 일부를 확대하여 나타내는 평면도.
도 4는, 도 3의 A-A'선 및 B-B'선에 따른 반도체 기판의 단면도.
도 5∼도 7은, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 8은, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 9 및 도 10은, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 11은, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 12∼도 14는, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 15는, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 16 및 도 17은, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 18은, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 19는, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 20은, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 21∼도 24는, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 25는, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 26∼도 30은, 본 발명의 실시예 1인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 31은, 본 발명의 실시예 2인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 32는, 본 발명의 실시예 2인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 33은, 본 발명의 실시예 2인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 34∼도 36은, 본 발명의 실시예 2인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 37은, 본 발명의 실시예 3인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 38∼도 42은, 본 발명의 실시예 3인 DRAM의 메모리 셀의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에 있어서, 동일 기능을 갖는 부재에는 동일 부호를 붙여, 그 반복의 설명은 생략한다.
(실시예 1)
도 1은, 본 발명의 일 실시예인 DRAM의 등가 회로도이다. 도시된 바와 같이, 이 DRAM의 메모리 어레이(MARY)는, 매트릭스형으로 배치된 복수의 워드선 WL (WLn-1, WLn, WLn+1, …)과 복수의 비트선 BL 및 이들의 교점에 배치된 복수의 메모리 셀(MC)로 구성되어 있다. 1 비트의 정보를 기억하는 하나의 메모리 셀은, 하나의 정보 축적용 용량 소자 C와 이에 직렬로 접속된 하나의 메모리 셀 선택용 MISFETQs로 구성되어 있다. 메모리 셀 선택용 MISFETQs의 소스와 드레인 중 한쪽은, 정보 축적용 용량 소자 C와 전기적으로 접속되고, 다른쪽은 비트선 BL과 전기적으로 접속되어 있다. 워드선 WL의 일단은 워드 드라이버 WD에 접속되고, 비트선 BL의 일단은, 센스 앰프 SA에 접속되어 있다.
도 2는, 상기 메모리 어레이의 일부를 나타내는 반도체 기판의 개략 평면도, 도 3은 도 2의 일부를 확대하여 도시하는 평면도, 도 4의 좌측은 도 3의 A-A'선에 따른 단면도, 우측은 마찬가지로 B-B'선에 따른 단면도이다. 또, 도 2 및 도 3은 메모리 셀을 구성하는 도전층(플레이트 전극을 제외함)만을 나타내고, 도전층 사이의 절연막이나 메모리 셀의 상부에 형성되는 배선의 도시는 생략되어 있다.
DRAM의 메모리 셀은, p형의 반도체 기판(1)의 주면에 형성된 p형 웰(2)에 형성되어 있다. 이 메모리 셀의 평면 치수는, 예를 들면 0.46㎛ ×0.46㎛이다. 특별히 한정되지 않지만, 메모리 셀이 형성된 영역(메모리 어레이)의 p형 웰(2)은, 반도체 기판(1)의 다른 영역에 형성된 회로(예를 들면 주변 회로의 일부인 입출력 회로)로부터의 노이즈의 영향을 방지하기 위해, 그 하부에 형성된 n형 반도체 영역(3)에 의해 p형의 반도체 기판(1)과 전기적으로 분리되어 있다.
메모리 셀의 메모리 셀 선택용 MISFETQs는 n 채널형으로 구성되고, 상기 p형 웰(2)의 활성 영역 L에 형성되어 있다. 도 2 및 도 3에 도시된 바와 같이, 이 활성 영역 L은, 도면의 좌우 방향(X 방향)을 따라 똑바르게 연장하는 가늘고 긴 섬 형상의 패턴으로 구성되고, X 방향의 치수는 1.16㎛, 도면의 상하 방향(Y 방향)의 치수는 0.24㎛이다. 활성 영역 L을 이러한 단순한 직선 패턴으로 구성한 경우에는, 그 치수를 포토리소그래피의 해상 한계까지 미세화해도 해상 곤란한 미세한 패턴이 생기지 않으므로, 양호한 치수 정밀도를 확보할 수 있다. 또, 상기된 활성 영역 L의 치수 및 이하에 기술하는 메모리 셀의 각 구성 요소의 치수는, 예시적인 것으로, 본 발명을 한정하기 위한 것이 아니다.
도 4에 도시된 바와 같이, 상기 활성 영역 L을 둘러싼 소자 분리 영역은, p형 웰(2)에 개공한 얕은 홈에 산화실리콘막(4)을 매립하여 형성한 소자 분리 홈(5)으로 이루어져 있다. 소자 분리 홈(5)에 매립된 산화실리콘막(4)은, 그 표면이 활성 영역 L의 표면과 거의 동일한 높이가 되도록 평탄화되어 있다. 소자 분리 홈(5)으로 구성된 소자 분리 영역은, 활성 영역의 단부에 버즈 비크(bird's beak)가 존재하지 않으므로, LOCOS법(선택 산화법)으로 형성된 동일 치수의 소자 분리 영역(필드 산화막)에 비하여 활성 영역 L의 실효적인 면적을 크게 할 수 있다.
상기 활성 영역 L의 각각은, 소스와 드레인 중 한쪽을 상호 공유하는 2개의 메모리 셀 선택용 MISFETQs가 X 방향으로 인접하여 형성되어 있다. 메모리 셀 선택용 MISFETQs는, 주로 게이트 산화막(6)과, 게이트 전극(7)과, 소스, 드레인을 구성하는 한쌍의 n형 반도체 영역(8, 8)으로 구성되어 있다.
도 2 및 도 3에 도시된 바와 같이, 메모리 셀 선택용 MISFETQs의 게이트 전극(7)은 워드선 WL과 일체로 구성되고, 동일 폭, 동일 간격으로 Y 방향을 따라 메모리 어레이의 단부까지 똑바르게(직선적으로) 연장하고 있다. 이 게이트 전극(7) (워드선 WL)의 폭, 즉 게이트 길이는, 메모리 셀 선택용 MISFETQs의 단채널 효과를 억제하여, 임계치 전압을 일정치 이상으로 확보할 수 있는 치수(예를 들면 0.24㎛)로 구성되어 있다. 또한, 인접하는 2개의 게이트 전극(7)(워드선 WL)의 간격은, 포토리소그래피의 해상 한계로 결정되는 최소 치수(예를 들면 0.22㎛)로 구성되고, 게이트 전극(7)(워드선 WL)의 게이트 길이보다도 짧아지고 있다. 게이트 전극(7)(워드선 WL)을 이러한 단순한 직선 패턴으로 구성한 경우에는, 그 간격을 포토리소그래피의 해상 한계까지 미세화해도 양호한 치수 정밀도를 확보할 수 있다.
상기 게이트 전극(7)(워드선 WL)은, 예를 들면 P(인) 등의 n형 불순물이 도핑된 저저항 다결정 실리콘막의 상부에 TiN막을 통해 W(텅스텐)막을 적층한 다층구조(폴리메탈 구조)로 구성되어 있다. 게이트 전극(5)(워드선 WL)의 일부를 저저항의 금속(W)으로 구성한 경우에는, 그 시트 저항을 2Ω/□ 정도로까지 저감시킬 수 있으므로, 워드선 지연을 저감시킬 수 있다. 또한, 게이트 전극(5)(워드선 WL)을 저저항의 금속 배선으로 뒷받침하지 않아도 워드선 지연을 저감시킬 수 있으므로, 메모리 셀의 상부에 형성된 배선층의 수를 1층 감소시킬 수 있다.
상기 게이트 전극(7)(워드선 WL)의 상부는 질화실리콘막(9)으로 덮어져 있고, 이 질화실리콘막(9)과 게이트 전극(7)(워드선 WL)의 측벽 및 소자 분리 홈(5)의 표면에는, 질화실리콘막(10)이 형성되어 있다. 게이트 전극(7)(워드선 WL)을 덮는 질화실리콘막(9)의 상부에는 2층의 산화실리콘막(11, 12)이 형성되어 있고, 상층의 산화실리콘막(12)은, 그 표면이 반도체 기판(1)의 전역에서 거의 동일한 높이가 되도록 평탄화되어 있다.
메모리 셀 선택용 MISFETQs의 소스와 드레인을 구성하는 한쌍의 n형 반도체 영역(8)의 상부에는, 산화실리콘막(12, 11) 및 게이트 산화막(6)을 관통하여 n형 반도체 영역(8)에 달하는 컨택트 홀(13, 14)이 형성되어 있다. 이들 컨택트 홀(13, 14)의 내부에는, n형 불순물(예를 들면 P(인))이 도핑된 저저항 다결정 실리콘막으로 이루어지는 플러그(도체층)(15)가 매립되어 있다.
상기 컨택트 홀(13, 14) 및 플러그(도체층)(15)는, 게이트 전극(7)(워드선 WL)에 대해 자기 정합으로 형성되어 있다. 즉, 컨택트 홀(13, 14)의 바닥부의 X 방향의 직경은, 인접하는 2개의 게이트 전극(7)(워드선 WL) 중 한쪽의 측벽의 질화실리콘막(10)과 다른쪽의 측벽의 질화실리콘막(10)과의 간격과 같은 치수로 되어 있다. 질화실리콘막(10)의 X 방향의 막 두께는, 적어도 컨택트 홀(13, 14) 내의 플러그(도체층 : 15)와 게이트 전극(7)(워드선 WL)과의 누설을 방지할 수 있는 막 두께(예를 들면 0.05㎛)로 할 필요가 있다. 따라서, 게이트 전극(7)(워드선 WL)의 간격을 포토리소그래피의 해상 한계의 치수(0.22㎛)로 한 경우, 컨택트 홀(13, 14)의 바닥부의 X 방향의 직경은, 최대로도 해상 한계 이하의 0.12(=0.22-(0.05 ×2))㎛이 된다. 또, 컨택트 홀(13, 14)의 상단부의 X 방향의 직경은, 0.24㎛ 정도이다. 이와 같이, 컨택트 홀(13, 14)을 게이트 전극(7)(워드선 WL)에 대해 자기 정합으로 형성한 경우에는, 게이트 전극(7)(워드선 WL)의 간격을 포토리소그래피의 해상 한계까지 미세화한 경우라도, 컨택트 홀(13, 14)과 게이트 전극(7)(워드선 WL)과의 쇼트를 확실하게 방지할 수 있다. 다시 말하면, 컨택트 홀(13, 14) 및 플러그(도체층 : 15)를 게이트 전극(7)(워드선 WL)에 대해 자기 정합으로 형성하고 있으므로, 워드선 WL의 간격을 포토리소그래피의 해상 한계로 결정되는 최소 치수로 할 수 있다.
상기 컨택트 홀(13, 14) 중, 컨택트 홀(14)의 Y 방향의 직경은, 활성 영역 L의 Y 방향의 치수와 동일하다(0.24㎛). 이에 대해, 다른 한쪽의 컨택트 홀(2개의 메모리 셀 선택용 MISFETQs에 의해 공유된 n형 반도체 영역(8) 상의 컨택트 홀 : 13)의 Y 방향의 직경은, 활성 영역 L의 Y 방향의 치수(0.24㎛)보다도 크다(예를 들면 0.48㎛). 즉, 컨택트 홀(13)은, Y 방향의 직경이 X 방향의 (상단부의) 직경보다도 큰 대략 직사각형의 평면 패턴으로 구성되고, 그 일부는 활성 영역 L로부터 떨어져 소자 분리 홈(5)의 상부에까지 연장하고 있다.
상기 컨택트 홀(13, 14)이 형성된 산화실리콘막(12)의 상부에는 산화실리콘막(16)이 형성되고, 또 그 상부에는 비트선 BL이 형성되어 있다. 도 2 및 도 3에 도시된 바와 같이, 비트선 BL은 소자 분리 홈(5)의 상부에 배치되고, 동일 폭, 동 일 간격으로 X 방향을 따라 메모리 어레이의 단부까지 똑바르게(직선적으로) 연장하고 있다. 인접하는 2개의 비트선 BL의 피치는, 메모리 셀의 Y 방향의 치수(0.46㎛)와 동일하다.
비트선 BL은, 인접하는 비트선 BL과의 사이에 형성되는 기생 용량을 가능한 한 저감시켜 정보의 판독 및 기록의 속도를 향상시키기 위해, 그 간격을 그 폭보다도 길게 해둔다. 즉, 비트선 BL은, 그 폭을 작게 하여 인접하는 비트선 BL과의 간격을 넓게 함으로써, 그 기생 용량을 저감시킬 수 있다. 비트선 BL의 간격은, 예를 들면 0.32㎛이다. 이 경우, 비트선 BL의 폭은, 포토리소그래피의 해상 한계로 결정되는 최소 치수보다도 미세한 0.14㎛(=0.46-0.32)가 된다. 비트선 BL을 단순한 직선 패턴으로 구성한 경우에는, 그 폭을 포토리소그래피의 해상 한계까지 미세화해도, 양호한 치수 정밀도를 확보할 수 있다. 또한, 비트선 BL의 간격을 그 폭보다도 길게 함으로써, 메모리 셀 사이즈를 축소한 경우라도, 후술되는 비트선 BL 사이와 게이트 전극(7) 사이와의 교점에 배치되는 관통 홀(정보 축적용 용량 소자 C와 컨택트 홀(14)을 접속하는 관통 홀 : 21)의 개공 마진을 확보할 수 있다.
상기 비트선 BL은, 예를 들면 TiN막의 상부에 W막을 적층한 다층 구조로 구성되어 있다. 비트선 BL의 일부를 저저항의 금속(W)으로 구성한 경우에는, 그 시트 저항을 2Ω/□ 정도까지 저감시킬 수 있으므로, 정보의 판독, 기록을 고속으로 행할 수 있다. 또한, 비트선 BL을 형성하는 공정으로 DRAM의 주변 회로의 배선을 동시에 형성할 수 있으므로, DRAM의 제조 공정을 간략화할 수 있다. 또한, 비트선 BL을 일렉트로 마이그레이션 내성이 큰 재료(W, TiN)로 구성한 경우에는, 비트선 BL의 폭을 포토리소그래피의 해상 한계 이하로까지 미세화해도, 단선 불량율을 저감시킬 수 있다.
상기 비트선 BL은, 산화실리콘막(16)에 형성된 관통 홀(17)을 통해 상기 컨택트 홀(13) 내의 플러그(도체층 : 15)와 전기적으로 접속되고, 또한 이 플러그(도체층 : 15)를 통해 2개의 메모리 셀 선택용 MISFETQs에 의해 공유되는 n형 반도체 영역(8)(소스와 드레인 중 한쪽)과 전기적으로 접속되어 있다. 비트선 BL과 컨택트 홀(13) 내의 플러그(도체층 : 15)를 접속하기 위한 관통 홀(17)은, 소자 분리 홈(5)의 상부에 배치된 비트선 BL의 바로 아래에 형성되고, 비트선 BL의 폭보다도 큰 직경으로 구성되어 있다. 이와 같이, 컨택트 홀(13)의 Y 방향의 직경을 X 방향의 직경보다도 크게 하여 그 일부를 소자 분리 홈(5)의 상부까지 연장함으로써, 비트선 BL의 폭을 일부에서 굵게 하여 활성 영역 L의 상부까지 연장하거나, 활성 영역 L의 일부를 비트선 BL 방향으로 절곡하거나 하지 않아도, 비트선 BL과 n형 반도체 영역(8)을 전기적으로 접속할 수 있다.
상기 비트선 BL의 상부는 산화실리콘막(18, 19)으로 덮어져 있고, 또한 그 상부는 질화실리콘막(20)으로 덮어져 있다. 산화실리콘막(19)은, 그 표면이 반도체 기판(1)의 전역에서 거의 동일한 높이가 되도록 평탄화되어 있다. 질화실리콘막(20)의 상부에는, 정보 축적용 용량 소자 C가 형성되어 있다. 정보 축적용 용량 소자 C는, 하층으로부터 순서대로 하부 전극(축적 전극 : 22), 용량 절연막(23) 및 상부 전극(플레이트 전극 : 24)을 적층한 스택 구조로 구성되어 있다. 하부 전극(22)과 상부 전극(24)은, 예를 들면 P(인)이 도핑된 저저항 다결정 실리콘막으로 구성되고, 용량 절연막(23)은, 예를 들면 Ta2O5 (산화탄탈) 등의 고유전체막으로 구성되어 있다.
도 2 및 도 3에 도시된 바와 같이, 정보 축적용 용량 소자 C의 하부 전극(22)은, 도면의 X 방향을 따라 똑바르게 연장하는 가늘고 긴 패턴으로 구성되고, 그 치수는, 예를 들면 X 방향이 0.77㎛, Y 방향이 0.31㎛이다. 또한, 인접하는 하부 전극(22)끼리의 간격은, 예를 들면 X 방향, Y 방향 모두 0.15㎛이다. 하부 전극(22)을 이러한 단순한 직선 패턴으로 구성한 경우에는, 그 간격을 포토리소그래피의 해상 한계까지 미세화해도 해상 곤란한 미세한 패턴이 생기지 않으므로, 양호한 치수 정밀도를 확보할 수 있다.
정보 축적용 용량 소자 C의 하부 전극(22)은, 질화실리콘막(20), 산화실리콘막(19, 18) 및 그 하층의 산화실리콘막(16)을 관통하여 형성된 관통 홀(21)을 통해 상기 컨택트 홀(14) 내의 플러그(도체층 : 15)와 전기적으로 접속되고, 또한 이 플러그(도체층 : 15)를 통해 메모리 셀 선택용 MISFETQs의 소스와 드레인 중 다른쪽과 전기적으로 접속되어 있다. 하부 전극(22)과 컨택트 홀(14) 내의 플러그(도체층 : 15)를 접속하는 관통 홀(21)은, 비트선 BL과 비트선 BL 사이에 배치되므로, 관통 홀(21)의 개공 면적은, 비트선 BL의 간격에 의해 규정된다. 상기된 바와 같이, 비트선 BL을 동일 폭, 동일 간격으로 X 방향을 따라 곧바로 연장하고, 그 간격을 그 폭보다도 크게 한 경우에는, 메모리 셀 사이즈를 축소해도 관통 홀(21)의 개공 마진을 확보할 수 있으므로, 관통 홀(21) 내의 하부 전극(22)과 비트선 BL과의 쇼트를 확실하게 방지할 수 있다.
상기 정보 축적용 용량 소자 C의 상부에는 층간 절연막이 형성되고, 또한 그 상부에는 1∼2층의 금속 배선이 형성되어 있지만, 이들의 도시는 생략한다.
이어서, 상기된 바와 같이 구성된 메모리 셀의 제조 방법의 일례를 도 5∼도 30을 이용하여 공정순으로 설명한다. 또, 이하의 설명에서 도시되는 이온 주입의 조건이나 열 처리 온도 등의 수치는 예시적인 것으로, 본 발명을 한정하기 위한 것이 아니다.
우선, 도 5에 도시된 바와 같이, p형의 반도체 기판(1)을 열 처리하여 그 표면에 산화실리콘막(30)을 형성한 후, 이 산화실리콘막(30) 상에 CVD (Chemical Vapor Deposition)법으로 질화실리콘막(31)을 퇴적시킨다. 이어서, 활성 영역을 덮고, 소자 분리 영역이 개공된 포토레지스트막(32)을 질화실리콘막(31) 상에 형성하며, 이 포토레지스트막(32)을 마스크로 하여 질화실리콘막(31)을 패터닝한다.
이어서, 포토레지스트막(32)을 제거한 후, 도 6에 도시된 바와 같이, 질화실리콘막(31)을 마스크로 하여 산화실리콘막(30)과 반도체 기판(1)을 에칭하여 반도체 기판(1)에 깊이 300∼400㎚ 정도의 홈(5a)을 형성한다.
이어서, 도 7 및 도 8에 도시된 바와 같이, 반도체 기판(1) 상에 CVD법으로 산화실리콘막(4)을 퇴적하고, 약 1000℃의 열 처리를 실시하여 덴시파이(치밀)한 후, 이 산화실리콘막(4)을 화학적 기계 연마(Chemical Mechanical Polishing : CMP)법으로 연마하여 홈(5a)의 내부에 남김에 따라, 소자 분리 홈(5) 및 활성 영역 L을 형성한다.
이어서, 열 인산을 이용한 웨트 에칭으로 활성 영역 L의 반도체 기판(1) 상에 남은 질화실리콘막(31)을 제거한 후, 도 9에 도시된 바와 같이, 반도체 기판(1)에 n형 반도체 영역(3)을 형성하고, 계속해서 이 n형 반도체 영역(3)의 얕은 부분에 p형 웰(2)을 형성한다. n형 반도체 영역(3)은, 반도체 기판(1)에 가속 에너지 500∼1000keV, 도우즈량 약 1 ×1012atoms/㎠의 조건으로 P(인)을 이온 주입한 후, 약 1000℃의 열 처리로 P(인)을 활성화하여 형성한다. n형 반도체 영역(3)은, 복수의 메모리 셀의 하부에 연속적으로 형성된다. 또한, p형 웰(2)은, n형 반도체 영역(3)에 가속 에너지 200∼300keV, 도우즈량 약 1 ×1013atoms/㎠의 조건으로 B(붕소)를 이온 주입한 후, 950℃ 정도의 열 처리로 B(붕소)를 활성화하여 형성한다. 이 때 동시에, 메모리 셀 선택용 MISFETQs의 임계치 전압을 조정하기 위한 불순물(예를 들면 BF2(불화 붕소))을 가속 에너지 약 40keV, 도우즈량 약 2 ×1012/㎠의 조건으로 이온 주입한다.
이어서, 활성 영역 L의 표면의 산화실리콘막(30)을 웨트 세정으로 제거한 후, 도 10 및 도 11에 도시된 바와 같이, 활성 영역 L의 p형 웰(2)의 표면에 메모리 셀 선택용 MISFETQs의 게이트 산화막(6)을 형성하고, 또한 그 상부에 게이트 전극(7)(워드선 WL)을 형성한다. 게이트 산화막(6)은, p형 웰(2)의 표면을 800∼900℃로 습식 산화하여 형성한다. 게이트 전극(7)(워드선 WL)은, 반도체 기판(1) 상에 P(인)을 도핑한 다결정 실리콘막(33)을 CVD법으로 퇴적하고, 그 상부에 스퍼터링법으로 TiN막(34) 및 W막(35)을 퇴적하고, 또한 그 상부에 CVD법으로 질화실리콘막(9)을 퇴적한 후, 포토레지스트막을 마스크로 한 에칭으로 이들 막을 패터닝하여 형성한다. 상기된 바와 같이 게이트 전극(7)(워드선 WL)은, 동일 폭(0.24㎛), 동일 간격(0.22㎛)으로 Y 방향을 따라 똑바르게(직선적으로) 메모리 어레이의 단부까지 연장하도록 형성한다.
이어서, 도 12에 도시된 바와 같이, 활성 영역 L의 p형 웰(2)에 n형 반도체 영역(8)(소스와 드레인)을 형성하여 메모리 셀 선택용 MISFETQs를 형성한 후, 이 메모리 셀 선택용 MISFETQs의 상부에 CVD법으로 질화실리콘막(10) 및 2층의 산화실리콘막(11, 12)을 퇴적한다. n형 반도체 영역(8)은, p형 웰(2)에 가속 에너지 약 30keV, 도우즈량 약 1 ×1014atoms/㎠의 조건으로 P(인)을 이온 주입한 후, 약 900℃의 열 처리로 P(인)을 활성화하여 형성한다. 상층의 산화실리콘막(12)은, 그 표면이 반도체 기판(1)의 전역에서 거의 동일한 높이가 되도록 화학적 기계 연마법으로 평탄화한다.
이어서, 도 13에 도시된 바와 같이, 포토레지스트막(36)을 마스크로 한 에칭으로 메모리 셀 선택용 MISFETQs의 n형 반도체 영역(8)(소스와 드레인)의 상부의 산화실리콘막(12, 11)을 제거한다. 이 에칭은, 질화실리콘막(10)에 대한 산화실리콘막(12, 11)의 에칭율이 커지는 조건으로 행하고, n형 반도체 영역(8) 및 소자 분리 홈(5)의 상부의 질화실리콘막(10)이 제거되지 않도록 한다.
이어서, 도 14 및 도 15에 도시된 바와 같이, 상기 포토레지스트막(36)을 마스크로 한 에칭으로 메모리 셀 선택용 MISFETQs의 n형 반도체 영역(8)(소스와 드레인)의 상부의 질화실리콘막(10)과 게이트 산화막(6)을 제거함으로써, 소스와 드레인 중 한쪽의 상부에 컨택트 홀(13)을 형성하고, 다른쪽의 상부에 컨택트 홀(14)을 형성한다. 상술된 바와 같이, 컨택트 홀(13)은, Y 방향의 직경이 X 방향의 직경보다도 커지는 대략 직사각형의 패턴으로 형성하고, 컨택트 홀(14)은, Y 방향의 직경과 X 방향의 직경이 거의 동일해지는 패턴으로 형성한다. 이 에칭은, 산화실리콘막(게이트 산화막(6) 및 소자 분리 홈(5) 내의 산화실리콘막(4))에 대한 질화실리콘막(10)의 에칭율이 커지는 조건으로 행하고, n형 반도체 영역(8)이나 소자 분리 홈(5)이 깊게 깎이지 않도록 한다. 또한, 이 에칭은, 질화실리콘막(10)이 이방적으로 에칭되는 조건으로 행하고, 게이트 전극(7)(워드선 WL)의 측벽에 질화실리콘막(10)이 남도록 한다. 이에 따라, 컨택트 홀(13, 14)이 게이트 전극(7)(워드선 WL)의 측벽의 질화실리콘막(10)에 대해 자기 정합으로 형성된다. 컨택트 홀(13, 14)을 질화실리콘막(10)에 대해 자기 정합으로 형성하기 위해서는, 미리 질화실리콘막(10)을 이방성 에칭하여 게이트 전극(7)(워드선 WL)의 측벽에 측벽 스페이서를 형성해 두어도 좋다.
이어서, 포토레지스트막(36)을 제거한 후, 도 16에 도시된 바와 같이, 컨택트 홀(13, 14)의 내부에 플러그(도체층 : 15)를 형성한다. 플러그(도체층 : 15)는, 산화실리콘막(12)의 상부에 n형 불순물(예를 들면 P(인))을 도핑한 다결정 실리콘막을 CVD법으로 퇴적하고, 그 후 이 다결정 실리콘막을 화학적 기계 연마법으로 연마하여 컨택트 홀(13, 14)의 내부에 남김에 따라 형성한다. 플러그(도체층 : 15)를 구성하는 다결정 실리콘막 중의 n형 불순물은, 후의 고온 열 처리로 컨택트 홀(13, 14)의 바닥부로부터 n형 반도체 영역(8)(소스와 드레인)으로 확산하고, n형 반도체 영역(8)을 저저항화한다.
이어서, 도 17 및 도 18에 도시된 바와 같이, 산화실리콘막(12)의 상부에 CVD법으로 산화실리콘막(16)을 퇴적시킨 후, 포토레지스트막(37)을 마스크로 하여 산화실리콘막(16)을 에칭함으로써, 컨택트 홀(13)의 상부에 관통 홀(17)을 형성한다. 상기된 바와 같이 관통 홀(17)은, 활성 영역 L로부터 떨어진 소자 분리 홈(5)의 상부에 형성한다. 이 관통 홀(17)의 내부에는, 다결정 실리콘막이나 W막 등의 도전막으로 이루어지는 플러그를 매립해도 좋다.
이어서, 포토레지스트막(37)을 제거한 후, 도 19 및 도 20에 도시된 바와 같이, 산화실리콘막(12)의 상부에 비트선 BL을 형성하고, 상기 관통 홀(17)을 통해 비트선 BL과 컨택트 홀(13)을 전기적으로 접속한다. 비트선 BL은, 산화실리콘막(12)의 상부에 스퍼터링법으로 TiN막과 W막을 퇴적하고, 계속해서 포토레지스트막을 마스크로 한 에칭으로 이들 막을 패터닝하여 형성한다. 상기된 바와 같이 비트선 BL은, 동일 폭(0.14㎛), 동일 간격(0.32㎛)으로 X 방향을 따라 똑바르게 연장하도록 형성한다.
이어서, 도 21에 도시된 바와 같이, 비트선 BL의 상부에 CVD법으로 산화실리콘막(18, 19) 및 질화실리콘막(20)을 퇴적한다. 산화실리콘막(19)은, 그 표면이 반도체 기판(1)의 전역에서 거의 동일한 높이가 되도록 화학적 기계 연마법으로 평탄화한다.
이어서, 도 22에 도시된 바와 같이, 질화실리콘막(20)의 상부에 CVD법으로 산화실리콘막(38)과 P(인)을 도핑한 다결정 실리콘막(39)을 퇴적시킨 후, 포토레지스트막(40)을 마스크로 한 에칭으로 상기 컨택트 홀(14)의 상부의 다결정 실리콘막(39)에 개공(25)을 형성한다. 이 개공(25)은, 포토리소그래피의 해상 한계에서 결정되는 최소 치수로 형성한다.
이어서, 도 23에 도시된 바와 같이, 상기 개공(25)의 측벽에 다결정 실리콘으로 이루어지는 측벽 스페이서(41)를 형성한다. 측벽 스페이서(41)는, 후공정에서 개공(25)의 하부에 형성되는 관통 홀(21)의 개공 마진을 확보하여, 비트선 BL과 관통 홀(21) 내의 하부 전극(22)과의 쇼트를 방지하기 위해 형성된다. 측벽 스페이서(41)는, 다결정 실리콘막(39)의 상부에 P(인)을 도핑한 다결정 실리콘막을 CVD법으로 퇴적하고, 계속해서 이 다결정 실리콘막을 이방성 에칭으로 가공하여 형성한다.
이어서, 도 24 및 도 25에 도시된 바와 같이, 상기 다결정 실리콘막(39) 및 측벽 스페이서(41)를 마스크로 하여 개공(25)의 하부의 산화실리콘막(38), 질화실리콘막(20), 산화실리콘막(19, 18, 16)을 차례로 에칭함으로써, 컨택트 홀(14)의 상부에 관통 홀(21)을 형성한다. 개공(25)의 측벽에 측벽 스페이서(41)를 형성함에 따라, 이 관통 홀(21)의 직경은, 개공(25)의 직경, 즉 포토리소그래피의 해상 한계에서 결정되는 최소 치수보다도 미세해진다.
이어서, 도 26에 도시된 바와 같이, 다결정 실리콘막(39)의 상부 및 관통 홀(21)의 내부에 n형 불순물(예를 들면 P(인))을 도핑한 다결정 실리콘막(42)을 CVD법으로 퇴적한 후, 이 다결정 실리콘막(42)의 상부에 CVD법으로 산화실리콘막(43)을 퇴적시킨다.
이어서, 도 27에 도시된 바와 같이, 포토레지스트막을 마스크로 한 에칭으로 관통 홀(21)의 상부 이외의 영역의 산화실리콘막(43)을 제거한 후, 산화실리콘막(43)의 상부 및 측벽을 포함하는 다결정 실리콘막(42)의 상부에 P(인)을 도핑한 다결정 실리콘막(44)을 CVD법으로 퇴적한다.
이어서, 도 28에 도시된 바와 같이, 다결정 실리콘막(44, 42, 39)을 이방성 에칭으로 가공하여 산화실리콘막(43)의 측벽에 다결정 실리콘막(44)을 남기고, 산화실리콘막(43)의 하부에 다결정 실리콘막(42, 39)을 남긴다.
이어서, 도 29에 도시된 바와 같이, 산화실리콘막(43) 및 산화실리콘막(38)을 웨트 에칭으로 제거함으로써, 정보 축적용 용량 소자 C의 하부 전극(22)을 형성한다. 이 에칭은, 질화실리콘막(20)에 대한 산화실리콘막(43, 38)의 에칭율이 커지는 조건으로 행하고, 질화실리콘막(20)의 하층의 산화실리콘막(19)이 에칭되지 않도록 한다.
이어서, 도 30에 도시된 바와 같이, 하부 전극(22)의 표면에 Ta2O5 (산화탄탈) 등의 고유전체막을 CVD법으로 퇴적함으로써, 정보 축적용 용량 소자 C의 용량 절연막(23)을 형성한다. 그 후, 용량 절연막(23)의 상부에 P(인)을 도핑한 다결정 실리콘막을 퇴적하여 정보 축적용 용량 소자 C의 상부 전극(24)을 형성함에 따라, 상기 도 2∼도 4에 도시된 DRAM의 메모리 셀이 완성한다.
(실시예 2)
메모리 셀 선택용 MISFETQs의 n형 반도체 영역(8)과 비트선 BL과의 접속은, 다음과 같은 방법으로 행할 수도 있다.
우선, 상기 실시예 1의 도 5∼도 12에 도시된 공정에 따라, 메모리 셀 선택용 MISFETQs를 형성한 상부에 질화실리콘막(10) 및 산화실리콘막(11, 12)을 퇴적시킨 후, 도 31 및 도 32에 도시된 바와 같이, 포토레지스트막(45)을 마스크로 한 에칭으로 메모리 셀 선택용 MISFETQs의 n형 반도체 영역(8)(소스와 드레인 중 한쪽)의 상부에 관통 홀(46)을 형성한다. 이 관통 홀(46)은, 상기 실시예 1의 컨택트 홀(13)과 마찬가지로 Y 방향의 직경이 X 방향의 직경보다도 커지는 대략 직사각형의 패턴으로 형성하지만, 그 바닥부가 게이트 전극(7)(워드선 WL)보다도 상측에 위치하도록 얕게 형성한다.
이어서, 상기 포토레지스트막(45)을 제거한 후, 도 33 및 도 34에 도시된 바와 같이, 제2 포토레지스트막(47)을 마스크로 한 에칭으로 메모리 셀 선택용 MISFETQs의 소스와 드레인 중 한쪽의 상부에 컨택트 홀(48)을 형성하고, 다른쪽의 상부에 컨택트 홀(49)을 형성한다. 컨택트 홀(48, 49)은, 모두 Y 방향의 직경과 X 방향의 직경이 거의 동일해지는 패턴으로 형성한다. 또한, 컨택트 홀(48, 49)은, 상기 실시예 1에서 컨택트 홀(13, 14)을 형성했을 때와 마찬가지로 질화실리콘막(10)을 에칭 스토퍼로 이용한 2단계 에칭으로 형성하고, n형 반도체 영역(8)이나 소자 분리 홈(5)이 깊게 깎이지 않도록 한다.
이어서, 상기 포토레지스트막(47)을 제거한 후, 도 35에 도시된 바와 같이, 상기 실시예 1과 동일한 방법으로 관통 홀(46) 및 컨택트 홀(48, 49)의 내부에 플러그(도체층 : 15)를 형성한다.
이어서, 도 36에 도시된 바와 같이, 상기 실시예 1과 동일한 방법으로 산화실리콘막(12)의 상부에 산화실리콘막(16)을 형성하고, 관통 홀(46)의 상부의 산화실리막(16)을 에칭하여 관통 홀(17)을 형성한 후, 산화실리콘막(16)의 상부에 비트선 BL을 형성한다. 관통 홀(17)의 내부에는, 다결정 실리콘막이나 W막 등의 도전막으로 이루어지는 플러그를 매립해도 좋다. 그 후의 공정은, 상기 실시예 1과 동일하다.
상기된 본 실시예의 제조 방법에 따르면, Y 방향의 직경이 X 방향의 직경보다도 큰 관통 홀(46)을 게이트 전극(7)(워드선 WL)의 상측에 형성하고, 이 관통 홀(46)의 하부에 Y 방향의 직경과 X 방향의 직경이 거의 같은 컨택트 홀(48)을 형성함으로써, 컨택트 홀(48)에 매립된 플러그(도체층 : 15)와 게이트 전극(7)(워드선 WL)의 측벽이 대향하는 면적이 상기 실시예 1의 그것보다도 작아진다. 이에 따라, 플러그(도체층 : 15)와 게이트 전극(7)(워드선 WL) 사이에 형성되는 기생 용량을 저감할 수 있으므로, 그 만큼, 워드선 지연을 저감시킬 수 있다.
(실시예 3)
메모리 셀 선택용 MISFETQs의 n형 반도체 영역(8)의 상부에 형성한 관통 홀(14)과 정보 축적용 용량 소자 C의 하부 전극(22)을 접속하는 관통 홀은, 비트선 BL에 대해 자기 정합으로 형성할 수 있다.
이 경우는, 우선 도 37(메모리 어레이의 일부를 나타내는 반도체 기판의 개략 평면도), 및 도 38(좌측은 도 37의 A-A'선에 따른 단면도, 우측은 마찬가지로 C-C'선에 따른 단면도)에 도시된 바와 같이, 상기 실시예 1과 동일한 방법으로 메모리 셀 선택용 MISFETQs의 소스와 드레인의 상부에 대략 직사각형의 컨택트 홀(13)과 대략 정사각형의 컨택트 홀(14)을 형성하고, 계속해서 이들의 내부에 플러그(도체층 : 15)를 형성한 후, 컨택트 홀(13, 14)의 상부에 퇴적한 산화실리콘막(12)을 에칭하여 활성 영역 L로부터 떨어진 소자 분리 홈(5)의 상부에 관통 홀(17)을 형성한다.
계속해서, 산화실리콘막(12)의 상부에 비트선 BL을 형성하고, 관통 홀(17)을 통해 비트선 BL과 컨택트 홀(13) 내의 플라스틱(도체층 : 15)을 전기적으로 접속한다. 비트선 BL은, 산화실리콘막(12)의 상부에 스퍼터링법으로 TiN막과 W막을 퇴적하고, 계속해서 W막의 상부에 CVD법으로 질화실리콘막(50)을 퇴적한 후, 포토레지스트막을 마스크로 한 에칭으로 이들 막을 패터닝하여 형성한다. 비트선 BL은, 동일 폭, 동일 간격으로 X 방향을 따라 똑바르게 연장하도록 형성한다.
상기 비트선 BL은, 인접하는 비트선 BL 사이에 형성되는 기생 용량을 가능한한 저감시켜 정보의 판독 속도 및 기록 속도를 향상시키기 위해, 그 간격을 그 폭보다도 길게 한다. 비트선 BL의 간격은, 예를 들면 0.24㎛로 한다. 이 때, 인접하는 2개의 비트선 BL의 피치, 즉 메모리 셀의 Y 방향의 치수를 0.46㎛로 하면, 비트선 BL의 폭은, 포토리소그래피의 해상 한계로 결정되는 최소 치수와 동일한 정도의 0.22㎛(=0.46-0.24)가 된다.
이어서, 도 39에 도시된 바와 같이, 비트선 BL의 측벽에 질화실리콘막으로 이루어지는 측벽 스페이서(51)를 형성한 후, 비트선 BL의 상부에 CVD법으로 산화실리콘막(19), 질화실리콘막(20) 및 산화실리콘막(38)을 차례로 퇴적한다. 측벽 스페이서(51)는, 비트선 BL의 상부에 CVD법으로 퇴적한 질화실리콘막을 이방성 에칭으로 가공하여 형성한다. 산화실리콘막(38)은, 그 표면이 반도체 기판(1)의 전역에서 거의 동일한 높이가 되도록 화학적 기계 연마법으로 평탄화한다.
이어서, 도 40에 도시된 바와 같이, 포토레지스트막(52)을 마스크로 한 에칭으로 상기 컨택트 홀(14)의 상부의 산화실리콘막(38)을 에칭한다. 이 에칭은, 질화실리콘막(20)에 대한 산화실리콘막(38)의 에칭율이 커지는 조건으로 행하고, 질화실리콘막(20)이 제거되지 않도록 한다.
이어서, 도 41에 도시된 바와 같이, 상기 포토레지스트막(52)을 마스크로 한 에칭으로 질화실리콘막(20)을 제거한 후, 비트선 BL의 상부의 질화실리콘막(50) 및 측벽의 질화실리콘막으로 이루어지는 측벽 스페이서(51)에 대한 에칭율이 작아지는 조건으로 산화실리콘막(19) 및 산화실리콘막(16)을 에칭함으로써, 컨택트 홀(14)의 상부의 관통 홀(53)을 비트선 BL에 대해 자기 정합으로 형성한다.
그 후, 도 42에 도시된 바와 같이, 상기 실시예 1과 동일한 방법으로 관통 홀(53)의 상부에 하부 전극(축적 전극 : 22), 용량 절연막(23) 및 상부 전극(플레이트 전극 : 24)으로 이루어지는 스택 구조의 정보 축적용 용량 소자 C를 형성한다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않은 범위에서 여러 가지 변경 가능한 것은 물론이다.
<산업상의 이용 가능성>
이상과 같이, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 포토레지스트막의 해상 마진과 치수 정밀도를 확보할 수 있고, 또한 레이아웃의 제한도 저감시킬 수 있기 때문에, 게이트 전극(워드선)의 피치 및 비트선의 피치를 함께 축소하는 것이 가능해지고, DRAM의 메모리 셀 사이즈를 축소하여 고집적화를 꾀할 수 있다. 또한, DRAM을 형성한 반도체 칩의 면적을 축소할 수 있기 때문에 DRAM의 제조 수율을 향상시킬 수 있다.

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  99. 반도체 집적 회로 장치에 있어서,
    소자 분리 영역에 의해 규정되는 활성 영역, MISFET(metal insulator semiconductor field effect transistor)의 게이트 전극들이 워드선들에 전기적으로 접속되도록 상기 활성 영역 상에 제1 방향으로 연장되는 워드선들, 및 반도체 영역들이 각 MISFET의 소스 영역 또는 드레인 영역으로서 기능하도록 상기 제1 방향에 수직인 제2 방향으로 연장되는 상기 활성 영역에 형성되는 반도체 영역들이 제공되는 반도체 기판;
    상기 활성 영역, 상기 워드선들, 및 상기 반도체 영역들을 피복하는 제1 절연막 및 제2 절연막;
    상기 워드선들 사이에 배치되며, 반도체 영역으로부터 상기 소자 분리 영역까지 상기 제1 방향으로 연장되도록 상기 제1 절연막에 형성되는 제1 개구;
    상기 제1 개구 아래의 상기 제2 절연막에 형성되는 제2 개구로서, 상기 제1 방향으로의 상기 제2 개구의 직경은 상기 제1 개구의 직경보다 작으며, 상기 제2 개구는 상기 반도체 영역들에 도달하도록 형성되어 있는 제2 개구;
    상기 제1 개구 및 상기 제2 개구 내에 매립되는 도전 재료; 및
    상기 도전 재료에 전기적으로 접속되며, 상기 워드선들을 횡단하여 연장되도록 상기 제1 개구 상에 형성되는 비트선
    을 포함하며,
    상기 제1 개구의 상기 제1 방향으로의 한쪽 단부는, 상기 제2 개구 상에, 그리고 상기 반도체 영역 위에 형성되고, 또한 상기 비트선에 의해 피복되지 않으며,
    상기 제1 개구의 상기 제1 방향으로의 다른쪽 단부는, 상기 제2 절연막 상에, 그리고 상기 소자 분리 영역 위에, 또한 상기 비트선 아래에 형성되는 반도체 집적 회로 장치.
  100. 제99항에 있어서,
    상기 제1 절연막 위에 형성되는 용량 소자(capacitor element);
    다른 반도체 영역에 도달하도록 상기 제1 절연막 및 상기 제2 절연막 내에 형성되는 제3 개구; 및
    상기 제3 개구 내에 매립되는 도전 재료
    를 더 포함하고,
    상기 용량 소자는, 상기 제3 개구 내에 매립되는 상기 도전 재료를 통해 상기 다른 반도체 영역에 전기적으로 접속되는 반도체 집적 회로 장치.
  101. 제100항에 있어서,
    상기 MISFET 및 상기 용량 소자에 의해 DRAM(dynamic random access memory)의 메모리 셀이 구성되는 반도체 집적 회로 장치.
  102. 반도체 집적 회로 장치에 있어서,
    소자 분리 영역에 의해 규정되는 활성 영역, MISFET의 게이트 전극들이 워드선들에 전기적으로 접속되도록 제1 방향에 수직인 제2 방향으로 연장되는 상기 활성 영역 상에 제1 방향으로 연장되는 워드선들, 및 반도체 영역들이 각 MISFET의 소스 영역 또는 드레인 영역으로서 기능하도록 상기 활성 영역에 형성되는 반도체 영역들이 제공되는 반도체 기판;
    상기 활성 영역, 상기 워드선들, 및 상기 반도체 영역들 위에 피착되는 제1 절연막 및 제2 절연막;
    상기 워드선들 사이에 배치되며, 반도체 영역으로부터 상기 소자 분리 영역까지 상기 제1 방향으로 연장되도록 상기 제1 절연막에 형성되는 제1 개구;
    상기 제1 개구 아래의 상기 제2 절연막에 형성되는 제2 개구로서, 상기 제1 방향으로의 상기 제2 개구의 직경은 상기 제1 개구의 직경보다 작으며, 상기 제2 개구는 상기 반도체 영역들에 도달하도록 형성되어 있는 제2 개구;
    다른 반도체 영역에 도달하도록 상기 제1 절연막 및 상기 제2 절연막에 형성되는 제3 개구;
    상기 제1 개구, 상기 제2 개구, 및 상기 제3 개구 내에 매립되는 도전 재료; 및
    상기 도전 재료에 전기적으로 접속되며, 상기 워드선들을 횡단하여 연장되도록 상기 제1 개구 상에 형성되는 비트선
    을 포함하며,
    상기 제1 개구의 상기 제1 방향으로의 한쪽 단부는, 상기 제2 개구 상에, 그리고 상기 반도체 영역 위에 형성되고, 또한 상기 비트선에 의해 피복되지 않으며,
    상기 제1 개구의 상기 제1 방향으로의 다른쪽 단부는, 상기 제2 절연막 상에, 그리고 상기 소자 분리 영역 위에, 또한 상기 비트선 아래에 형성되는 반도체 집적 회로 장치.
  103. 제102항에 있어서,
    상기 제1 절연막 위에 형성되는 용량 소자
    를 더 포함하고,
    상기 용량 소자는, 상기 제3 개구 내에 매립되는 상기 도전 재료를 통해 상기 다른 반도체 영역에 전기적으로 접속되는 반도체 집적 회로 장치.
  104. 제103항에 있어서,
    상기 MISFET 및 상기 용량 소자에 의해 DRAM의 메모리 셀이 구성되는 반도체 집적 회로 장치.
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