WO1998059372A1 - Circuit integre a semiconducteur et son procede de fabrication - Google Patents

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WO1998059372A1
WO1998059372A1 PCT/JP1998/002726 JP9802726W WO9859372A1 WO 1998059372 A1 WO1998059372 A1 WO 1998059372A1 JP 9802726 W JP9802726 W JP 9802726W WO 9859372 A1 WO9859372 A1 WO 9859372A1
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WO
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integrated circuit
memory cell
circuit device
semiconductor integrated
insulating film
Prior art date
Application number
PCT/JP1998/002726
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English (en)
French (fr)
Inventor
Makoto Yoshida
Takahiro Kumauchi
Yoshitaka Tadaki
Isamu Asano
Norio Hasegawa
Keizo Kawakita
Original Assignee
Hitachi, Ltd.
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Priority to EP98928574A priority patent/EP1018766A1/en
Priority to US09/446,302 priority patent/US6483136B1/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
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    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Definitions

  • the present invention relates to a semiconductor integrated circuit device and a manufacturing technology thereof, and more particularly to a technology effective when applied to a semiconductor integrated circuit device having a DRAM (Dynamic Random Access Memory).
  • DRAM Dynamic Random Access Memory
  • DRAM memory cells are arranged at the intersections of multiple word lines and multiple bit lines arranged in a matrix on the main surface of a semiconductor substrate, and are connected in series with a single information storage capacitor. It consists of one memory cell selection MISF ET.
  • the MIS FET for memory cell selection is formed in the active region of the semiconductor substrate surrounded by the element isolation region, and mainly comprises the gate oxide film, the gate electrode integrated with the word line, and the source and drain. And a pair of semiconductor regions.
  • the bit line is disposed above the memory cell selecting MISFET, and is electrically connected to one of the source and drain shared by the two memory cell selecting MISFETs.
  • the information storage capacitance element is also arranged above the memory cell selection MISFET, and is electrically connected to the other of the source and the drain.
  • a DRAM having this type of memory cell structure is described in, for example, Japanese Patent Application Laid-Open No. Hei 5-292153.
  • the memory cell of the DRAM described in this publication secures the gate length when the MIS FET for memory cell selection is miniaturized, and at the same time, the word line pitch can be narrowed.
  • the active region (the region where the lead line functions as the gate electrode of the MIS FET for memory cell selection) is thick, and the other regions are thin.
  • the DRAM memory cell described in the above publication has a contact hole for connecting one of the source and drain of the memory cell selection MLS FET and the bit line.
  • the width of the bit line is increased in part to extend to the upper part of the active area, and the active area is formed in a gull-wing plane pattern, and a part of the bit line is extended to the bit line. Folded to the side.
  • An object of the present invention is to provide a technique capable of promoting miniaturization of a DRAM memory cell.
  • a semiconductor integrated circuit device includes a plurality of word lines extending along a first direction on a main surface of a semiconductor substrate, and a plurality of word lines extending along a second direction orthogonal to the first direction.
  • a MISFET for selecting a memory cell which is disposed at an intersection with a number of bit lines, and has a gate electrode integrally formed with the gate line, and an information storage capacitor connected in series to the MISFET.
  • the plurality of word lines extend linearly with the same width along the first direction of the main surface of the semiconductor substrate, and have a distance between adjacent word lines. Is smaller than the width.
  • the word line and the gate electrode of the memory cell selecting MISFET integrally formed with the word line are formed of a conductive film including at least a part of a metal film. Have been.
  • the active region in which the MISFET for selecting a memory cell is formed extends along a second direction of a main surface of the semiconductor substrate. It consists of an island-shaped pattern surrounded by.
  • the element isolation region surrounding the active region is constituted by an element isolation groove formed by embedding an insulating film in a groove opened in the main surface of the semiconductor substrate. I have.
  • the bit line is formed above the MISFET for selecting a memory cell with an insulating film interposed therebetween, and one of a source and a drain of the MISFET for selecting a memory cell.
  • a contact hole electrically connecting the bit line is formed in a self-aligned manner with respect to the gate electrode of the memory cell selecting MISFET.
  • the information storage capacitance element is formed above the memory cell selection MISFET with an insulating film interposed therebetween, and a source of the memory cell selection MISFET is provided.
  • a contact hole that electrically connects the other of the drain and one electrode of the information storage capacitor element is formed in a self-aligned manner with respect to the gate electrode of the memory cell selection MISFET.
  • a semiconductor integrated circuit device includes a plurality of word lines extending along a first direction on a main surface of a semiconductor substrate, and a plurality of word lines extending along a second direction orthogonal to the first direction.
  • DRAM comprising a memory cell selecting MISFET having a gate electrode integrally formed with the word line, arranged at an intersection with a number of bit lines, and an information storage capacitance element connected in series to the MISFET.
  • the bit lines extend linearly with the same width along the second direction of the main surface of the semiconductor substrate, and the interval between adjacent bit lines is Wider than the width.
  • the width of the bit line is configured to be equal to or smaller than a minimum dimension determined by a resolution limit of a photolithography.
  • the bit line is formed of a conductive film at least partially including a metal film.
  • a semiconductor integrated circuit device includes a plurality of lead lines extending along a first direction on a main surface of a semiconductor substrate, and extending along a second direction orthogonal to the first direction.
  • a DR which is arranged at the intersection with a plurality of bit lines and includes a memory cell selecting MISFET having a gate electrode integrally formed with the word line, and an information storage capacitor connected in series to the MISFET.
  • An active region having an AM memory cell and in which the memory cell selecting MISFET is formed extends along a second direction of a main surface of the semiconductor substrate, and is an island surrounded by an element isolation region.
  • the plurality of word lines extend at the same width and the same interval along a first direction of a main surface of the semiconductor substrate, and the element isolation is provided with a first insulating film interposed therebetween.
  • the bit line formed above the region is the semiconductor substrate One of a source and a drain of the memory cell selecting MISFET formed in the active region and extending above the element isolation region, extending at the same width and the same interval along the second direction of the main surface.
  • the first contact hole electrically connected to the bit line formed in the first direction has a diameter in the first direction larger than the diameter in the second direction, and a part of the first contact hole extends on the element isolation region. .
  • a polycrystalline silicon film doped with an impurity having the same conductivity type as a source and a drain of the memory cell selection MISFET is embedded in the first contact hole. I have.
  • the semiconductor integrated circuit device further comprising: a second line interposed between the bit line and the first insulating film. It is electrically connected through the first through hole formed in the insulating film.
  • a width of the bit line is smaller than a diameter of the first through hole.
  • the first contact hole may be such that a diameter in the first direction is larger than a diameter in the second direction, and a part of the first contact hole extends on the element isolation region.
  • the information storage capacitor is formed above the bit line with a third insulating film interposed therebetween, and the second through-hole formed in the third insulating film is formed.
  • the hole and the second contact hole formed in the first insulating film below the second through hole are electrically connected to the other of the source and the drain of the memory cell selecting MISFET.
  • a polycrystalline silicon film doped with an impurity having the same conductivity type as a source and a drain of the MISFET for memory cell selection is embedded in the second contact hole. ing.
  • the second through holes are arranged between the bit lines adjacent to each other, and are formed in a self-alignment manner with respect to the bit lines.
  • an MISFET for selecting a memory cell having a source, a drain, and a gate electrode and an information storage capacitor having a first electrode, a dielectric film, and a second electrode are connected in series.
  • the second wire and the wire adjacent thereto The intervals between the three word lines are substantially the same and are each configured to be smaller than the width, and the first and second bit lines are substantially equal in width and mutually different.
  • the space is configured to be larger than the width.
  • one of the source and the drain of the memory cell selection MISFET is connected to the first bit line, and the first and second lines are connected to each other.
  • a first conductor layer located between the first and second lines, the other of the source and the drain of the memory cell selecting MISFET, and the first of the information storage capacitor elements.
  • a second conductor layer connected between the first electrode and the second lead and the third lead; and one of the source and the drain of the memory cell selecting MIS FET and the second conductor layer.
  • the first conductive layer is connected to the first lead line and the second lead line in a self-aligned manner, and the other of the source and the drain of the memory cell selecting MISFET and the second conductive line.
  • the conductor layer is connected to the second word line and the third word line in a self-aligned manner.
  • a plurality of lead wires extending along the first direction of the main surface of the semiconductor substrate may be provided along a second direction orthogonal to the first direction.
  • a memory cell selecting MISFET having a gate electrode integrally formed with the word line, which is arranged at the intersection with a plurality of bit lines extending therefrom, and an information storage capacitive element connected in series to the memory cell selecting MISFET.
  • the interval between the gate electrodes is formed to a minimum dimension determined by a resolution limit of photolithography.
  • the second conductive film formed on the third insulating film By patterning the second conductive film formed on the third insulating film, the second conductive film extends at the same width along the second direction of the main surface of the semiconductor substrate, and the interval between them Forming a bit line wider than the width, and electrically connecting the bit line and the first contact hole through the first through hole formed in the third insulating film;
  • the width of the bit line is formed to a size smaller than a minimum size determined by a resolution limit of photolithography.
  • FIG. 1 is an equivalent circuit diagram of the DRAM according to the first embodiment of the present invention.
  • FIG. 2 is a schematic plan view of a semiconductor substrate showing a part of a DRAM memory array according to the first embodiment of the present invention.
  • FIG. 3 is an enlarged plan view showing a part of FIG.
  • FIG. 4 is a cross-sectional view of the semiconductor substrate taken along line AA ′ and line BB in FIG.
  • 5 to 7 are cross-sectional views of main parts of a semiconductor substrate showing a method for manufacturing a DRAM memory cell according to Embodiment 1 of the present invention.
  • FIG. 8 is a plan view of a main part of a semiconductor substrate, illustrating a method for manufacturing a memory cell of the DRAM according to the first embodiment of the present invention.
  • FIGS. 9 and 10 are cross-sectional views of main parts of a semiconductor substrate showing a method of manufacturing a DRAM memory cell according to Embodiment 1 of the present invention.
  • FIG. 11 is a plan view of a principal part of a semiconductor substrate showing a method for manufacturing a DRAM memory cell according to Embodiment 1 of the present invention.
  • FIG. 12 to FIG. 14 are cross-sectional views of main parts of a semiconductor substrate showing a method of manufacturing a memory cell of a DRAM according to the first embodiment of the present invention.
  • FIG. 15 is a plan view of a main part of a semiconductor substrate, illustrating a method for manufacturing a memory cell of the DRAM according to the first embodiment of the present invention.
  • FIGS. 16 and 17 are cross-sectional views of main parts of a semiconductor substrate showing a method of manufacturing a memory cell of a DRAM according to the first embodiment of the present invention.
  • FIG. 18 is a fragmentary plan view of the semiconductor substrate, illustrating the method for manufacturing the memory cell of the DRAM according to the first embodiment of the present invention.
  • FIG. 19 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the memory cell of the DRAM according to the first embodiment of the present invention.
  • FIG. 20 is a plan view of a main part of a semiconductor substrate, illustrating a method for manufacturing a DRAM memory cell according to the first embodiment of the present invention.
  • 21 to 24 are main-portion cross-sectional views of a semiconductor substrate, illustrating a method for manufacturing a DRAM memory cell according to Embodiment 1 of the present invention.
  • FIG. 25 is a fragmentary plan view of the semiconductor substrate, illustrating the method for manufacturing the DRAM memory cell according to Embodiment 1 of the present invention.
  • 26 to 30 are main-portion cross-sectional views of a semiconductor substrate, illustrating a method for manufacturing a DRAM memory cell according to Embodiment 1 of the present invention.
  • FIG. 31 is a plan view of main parts of a semiconductor substrate, illustrating a method for manufacturing a DRAM memory cell according to Embodiment 2 of the present invention.
  • FIG. 32 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM memory cell according to Embodiment 2 of the present invention.
  • FIG. 33 is a plan view of relevant parts of a semiconductor substrate, illustrating a method of manufacturing a DRAM memory cell according to Embodiment 2 of the present invention.
  • 34 to 36 are main-portion cross-sectional views of a semiconductor substrate, illustrating a method for manufacturing a DRAM memory cell according to Embodiment 2 of the present invention.
  • FIG. 37 is a main-portion plan view of the semiconductor substrate, illustrating the method for manufacturing the DRAM memory cell according to Embodiment 3 of the present invention.
  • 38 to 42 are cross-sectional views of main parts of a semiconductor substrate showing a method for manufacturing a memory cell of a DRAM according to the third embodiment of the present invention.
  • FIG. 1 is an equivalent circuit diagram of a DRAM according to an embodiment of the present invention.
  • this DRAM memory array has a plurality of word lines WL (WLn-1, WLn, WLn + n ...) and a plurality of bit lines BL arranged in a matrix. It is composed of a plurality of memory cells (MC) arranged at the intersection of.
  • One memory cell that stores one bit of information is composed of one information storage capacitor c and It consists of one MISFETQs for memory cell selection connected in series.
  • One of the source and the drain of the memory cell selection MISFET Qs is electrically connected to the information storage capacitor C, and the other is electrically connected to the bit line BL.
  • One end of the word line WL is connected to a word driver WD, and one end of the bit line BL is connected to a sense amplifier SA.
  • FIG. 2 is a schematic plan view of a semiconductor substrate showing a part of the memory array
  • FIG. 3 is a plan view showing an enlarged part of FIG. 2, and the left side of FIG. The right side is a cross-sectional view along the line BB ′.
  • FIGS. 2 and 3 show only the conductive layers (excluding the plate electrode) constituting the memory cell, and the illustration of the insulating film between the conductive layers and the wiring formed above the memory cell is omitted.
  • the DRAM memory cell is formed in a p-type well 2 formed on a main surface of a p-type semiconductor substrate 1.
  • the plane dimensions of this memory cell are, for example, 0.46 ⁇ m ⁇ 0.46 // m.
  • a p-type well 2 in a region (memory array) in which a memory cell is formed is a circuit formed in another region of the semiconductor substrate 1 (for example, an input / output circuit which is a part of a peripheral circuit).
  • the p-type semiconductor substrate 1 is electrically separated by an n-type semiconductor region 3 formed thereunder.
  • the memory cell selection MISFETQs of the memory cell is of an n-channel type and is formed in the active region L of the p-type well 2.
  • the active region L is formed of an elongated island-shaped pattern extending straight in the horizontal direction (X direction) of the figure, and has a dimension in the X direction of 1.16. ⁇ m, and the dimension in the vertical direction (Y direction) in the figure is 0.24 m.
  • the active area L is composed of such a simple linear pattern, a fine pattern that is difficult to resolve does not occur even if the dimensions are reduced to the resolution limit of photolithography. can do.
  • the dimensions of the active region L and the dimensions of each component of the memory cell described below are merely examples, and are not intended to limit the present invention.
  • the element isolation region surrounding the active region L is constituted by an element isolation groove 5 formed by embedding a silicon oxide film 4 in a shallow groove opened in a p-type well 2.
  • the silicon oxide film 4 buried in the element isolation groove 5 is flattened so that its surface is almost as high as the surface of the active region L.
  • the element isolation region formed by the element isolation groove 5 has the same size as the element isolation region (field) formed by the LOCOS method (selective oxidation method) because there is no bird's beak at the end of the active region.
  • the effective area of the active region L can be made larger than that of the oxide film.
  • the MISFETQs for memory cell selection mainly includes a gate oxide film 6, a gate electrode 7, and a pair of n-type semiconductor regions 8 and 8 constituting a source and a drain.
  • the gate electrode 7 of the MISF ETQs for memory cell selection is formed integrally with the word line WL, and has the same width and the same interval as the memory array along the Y direction. It extends straight (linearly) to the end.
  • the width of the gate electrode 7 (word line WL), that is, the gate length is a dimension (for example, 0 ⁇ m) that can suppress the short channel effect of the MISFE TQs for memory cell selection and secure the threshold voltage to a certain value or more. . 24 ⁇ ).
  • the distance between two adjacent gate electrodes 7 (word lines WL) is a minimum dimension (for example, 0.22 / xm) determined by the resolution limit of photolithography. ) Is shorter than the gate length.
  • the gate electrode 7 (word line WL) is formed by laminating a W (tanstain) film on top of a low-resistance polycrystalline silicon film doped with an n-type impurity such as P (phosphorus) via a TiN film. It has a multilayer structure (polymetal structure). If a part of the gate electrode 5 (word line WL) is made of low-resistance metal (W), the sheet resistance can be reduced to about 2 ⁇ / port, and the lead line delay can be reduced. You. In addition, since the gate line 5 (word line WL) does not need to be lined with low-resistance metal wiring to reduce the line delay, the number of wiring layers formed above the memory cell is reduced. Can be reduced by one layer.
  • the upper portion of the gate electrode 7 (word line WL) is covered with a silicon nitride film 9.
  • the silicon nitride film 9, the side walls of the gate electrode 7 (word line WL), and the surface of the A film 10 is formed.
  • a pair of n-type semiconductor regions 8 constituting the source and drain of the memory cell selection MIS FETQs are formed on the n-type semiconductor region 8 through the silicon oxide films 12 and 11 and the gate oxide film 6.
  • Contact holes 13 and 14 are reached.
  • Plugs (conductor layers) 15 made of a low-resistance polycrystalline silicon film doped with n-type impurities (for example, P (lin)) are embedded in the contact holes 13 and 14.
  • the contact holes 13 and 14 and the plug (conductor layer) 15 are formed in self-alignment with the gate electrode 7 (word line WL). That is, the diameter in the X direction at the bottom of the contact holes 13 and 14 is determined by the silicon nitride film 10 on one side wall of the two adjacent gate electrodes 7 (word lines WL) and the silicon nitride film on the other side wall. The size is equal to the distance from 10.
  • the thickness of the silicon nitride film 10 in the X direction should be at least a film thickness that can prevent leakage between the plug (conductor layer) 15 in the contact holes 13 and 14 and the gate electrode 7 (word line WL). For example, it is necessary to set it to 0.05 ⁇ ).
  • the diameter in the X direction of the upper ends of the contact holes 13 and 14 is about 0.24 ⁇ .
  • contact holes 13 and 14 and the gate electrode 7 can be reliably prevented.
  • contact holes 13 and 14 And the plug (conductor layer) 15 are formed in a self-aligned manner with respect to the gate electrode 7 (word line WL), so that the interval between the lead lines WL can be set to the minimum dimension determined by the resolution limit of photolithography. it can.
  • the diameter of the contact hole 14 in the Y direction is the same as the dimension of the active region L in the Y direction (0.24 im).
  • the diameter of the other contact hole (the contact hole on the n-type semiconductor region 8 shared by the two MIS FETQs for selecting two memory cells) 13 in the Y direction is the diameter of the active region L in the Y direction. Size (0.24 / zm) (eg 0.48 ⁇ m). That is, the contact hole 13 is formed of a substantially rectangular planar pattern whose diameter in the Y direction is larger than the diameter in the X direction (at the upper end), and a part of the contact hole 13 deviates from the active region L and has an element separation groove. Extends to the top of 5.
  • a silicon oxide film 16 is formed on the silicon oxide film 12 on which the contact holes 13 and 14 are formed, and a bit line BL is formed on the silicon oxide film 16.
  • the bit line BL is disposed above the isolation trench 5 and is straight (in a straight line) along the X direction at the same width and the same interval to the end of the memory array. ) It extends.
  • the pitch between two adjacent bit lines BL is the same as the dimension in the Y direction of the memory cell (0.46 ⁇ ).
  • the interval between the bit lines BL is made longer than the width thereof in order to reduce the parasitic capacitance formed between the adjacent bit lines BL as much as possible and to improve the speed of reading and writing information.
  • the parasitic capacitance of the bit line BL can be reduced by reducing its width and increasing the distance between adjacent bit lines BL.
  • the interval between the bit lines BL is, for example, 0.32 ⁇ m.
  • the bit line BL has, for example, a multilayer structure in which a W film is laminated on a TiN film. If a part of the bit line BL is made of low-resistance metal (W), its sheet resistance can be reduced to about 2 ⁇ / port, so that information can be read and written at high speed. Further, the wiring of the peripheral circuit of the DRAM can be formed simultaneously in the process of forming the bit line BL, so that the manufacturing process of the DRAM can be simplified. In addition, when the bit line BL is made of a material (W, TIN) having a high resistance to the migration of an electron port, even if the width of the bit line BL is reduced to a value less than the resolution limit of photolithography, The disconnection failure rate can be reduced.
  • W low-resistance metal
  • the bit line BL is electrically connected to a plug (conductor layer) 15 in the contact hole 13 through a through hole 17 formed in the silicon oxide film 16. It is electrically connected to the n-type semiconductor region 8 (one of the source and drain) shared by the two memory cell selection MISFETs s through 15.
  • a through-hole 17 for connecting the bit line BL to the plug (conductor layer) 15 in the contact hole 13 is formed immediately below the bit line BL disposed above the element isolation groove 5. It has a diameter larger than the width of the line BL.
  • the upper portion of the bit line BL is covered with silicon oxide films 18 and 19, and the upper portion is further covered with a silicon nitride film 20.
  • the silicon oxide film 19 is flattened so that its surface is substantially the same height over the entire area of the semiconductor substrate 1.
  • An information storage capacitor C is formed on the silicon nitride film 20.
  • the information storage capacitor C has a stacked structure in which a lower electrode (storage electrode) 22, a capacitor insulating film 23, and an upper electrode (plate electrode) 24 are stacked in order from the lower layer.
  • the lower electrode 22 and the upper electrode 24 are made of, for example, a low-resistance polycrystalline silicon doped with P (phosphorus).
  • Is composed of silicon films, capacitor insulating film 2 3, for example T a 2 0 5 is composed of a high dielectric film such as (tantalum oxide).
  • the lower electrode 22 of the information storage capacitor C is formed in an elongated pattern extending straight along the X direction in the figure, and its dimensions are, for example, in the X direction. 0.77 m, 0.31 ⁇ in the Y direction.
  • the interval between the adjacent lower electrodes 22 is, for example, 0.15 ⁇ in both the X and ⁇ directions.
  • the lower electrode 22 of the information storage capacitor C is formed through the contact hole 21 formed through the silicon nitride film 20, the silicon oxide films 19 and 18, and the silicon oxide film 16 thereunder. It is electrically connected to the plug (conductor layer) 15 in the through hole 14, and further electrically connected to the other of the source and drain of the M SFETQs for memory cell selection via the plug (conductor layer) 15. Have been. Since the through-hole 21 connecting the lower electrode 22 and the plug (conductor layer) 15 in the contact hole 14 is disposed between the bit lines BL, the through-hole 21 is opened. The hole area is defined by the interval between the bit lines BL.
  • bit line BL extends straight along the X direction at the same width and the same interval, and the interval is made larger than the width, even if the memory cell size is reduced, Since the opening margin of the through hole 21 can be secured, a short circuit between the lower electrode 22 in the through hole 21 and the bit line BL can be reliably prevented.
  • An interlayer insulating film is formed on the information storage capacitor C, and one or two layers of metal wirings are formed on the interlayer insulating film, but these are not shown.
  • a CVD Chemical Vapor Deposition
  • a photoresist film 32 covering the active region and having an element isolation region formed thereon is formed on the silicon nitride film 31.
  • the silicon nitride film 31 is patterned using the photoresist film 32 as a mask.
  • the silicon oxide film 30 and the semiconductor substrate 1 are etched using the silicon nitride film 31 as a mask, and the A groove 5a having a thickness of about 300 to 40 ⁇ is formed.
  • a silicon oxide film 4 is deposited on the semiconductor substrate 1 by a CVD method, subjected to a heat treatment at about 1,000 ° C., densified (sintered), and
  • the element isolation groove 5 and the active region L are formed by polishing the silicon film 4 by chemical mechanical polishing (CMP) and leaving it inside the groove 5a.
  • CMP chemical mechanical polishing
  • n-type semiconductor region 3 is formed by ion-implanting P (phosphorus) into the semiconductor substrate 1 under the conditions of an acceleration energy of 500 to 1 000 keV and a dose of about 1 X 1 O 12 atoms / cm 2 , and then about 1 000 Formed by activating P (phosphorus) by heat treatment at ° C.
  • P phosphorus
  • the p-type well 2 implants B (boron) into the n-type semiconductor region 3 under the conditions of an acceleration energy of 200 to 300 keV and a dose of about 1 X 1 O 13 atoms / cm 2. It is formed by activating B (boron) by heat treatment at about 50 ° C.
  • an impurity for example, BF 2 (boron fluoride)
  • BF 2 boron fluoride
  • the MISF for selecting a memory cell is formed on the surface of the p-type well 2 of the active region L.
  • a gate oxide film 6 of ETQs is formed, and a gate electrode 7 (word line WL) is further formed thereon.
  • the gate oxide film 6 covers the surface of the p-type Formed by wet oxidation at 800-900 ° C.
  • the gate electrode 7 (word line WL) is formed by depositing a P (phosphorus) -doped polycrystalline silicon film 33 on the semiconductor substrate 1 by the CVD method, and by sputtering the TiN film 34 and the W film on the semiconductor substrate 1.
  • the gate electrode 7 (word line WL) has the same width (0.24 / m) and the same interval (0.22 / m), and has a straight (linear) memory along the Y direction. It is formed to extend to the end of the array.
  • an n-type semiconductor region 8 (source, drain) is formed in the p-type well 2 of the active region L to form the MISF ETQ s for memory cell selection.
  • a silicon nitride film 10 and two silicon oxide films 11 and 12 are deposited on the MISF ETQs for use by CVD.
  • n-type semiconductor region 8, p-type Ueru 2 in acceleration energy of about 3 0 ke V, after ion implantation of P (phosphorus) in a dose of about 1 X 1 0 "atoms N m 2, about 900 ° C
  • the heat treatment activates P (phosphorus) to form the upper silicon oxide film 12.
  • the upper silicon oxide film 12 is planarized by a chemical mechanical polishing method so that the surface of the upper silicon oxide film 12 becomes almost the same height over the entire semiconductor substrate 1.
  • the silicon oxide film 12 on the n-type semiconductor region 8 (source, drain) of the MISF ETQs for memory cell selection is etched by etching using the photoresist film 36 as a mask.
  • 1 Remove 1 This etching is performed under conditions such that the etching rate of the silicon oxide films 12 and 11 with respect to the silicon nitride film 10 is increased, and the n-type semiconductor region 8 and the silicon nitride film 10 above the element isolation trench 5 are removed. Not be removed.
  • the upper portion of the n-type semiconductor region 8 (source, drain) of the MISF ETQs for memory cell selection is formed.
  • a contact hole 13 is formed on one of the source and the drain, and a contact hole 14 is formed on the other.
  • the contact hole 13 is formed in a substantially rectangular pattern such that the diameter in the Y direction is larger than the diameter in the X direction, and the contact hole 14 is formed with a diameter in the Y direction and a diameter in the X direction. Are almost the same It is formed in such a pattern.
  • This etching is performed under conditions that increase the etching rate of the silicon nitride film 10 with respect to the silicon oxide film (the gate oxide film 6 and the silicon oxide film 4 in the element isolation trench 5). Make sure that groove 5 is not cut deeply.
  • This etching is performed under the condition that the silicon nitride film 10 is anisotropically etched so that the silicon nitride film 10 remains on the side wall of the gate electrode 7 (word line WL).
  • contact holes 13 and 14 are formed in a self-alignment manner with respect to silicon nitride film 10 on the side wall of gate electrode 7 (word line WL).
  • the silicon nitride film 10 is anisotropically etched beforehand on the side wall of the gate electrode 7 (word line WL). A side wall spacer may be formed.
  • a plug (conductor layer) 15 is formed inside the contact holes 13 and 14, as shown in FIG.
  • the plug (conductor layer) 15 is formed by depositing a polycrystalline silicon film doped with an n-type impurity (for example, P (phosphorus)) on the silicon oxide film 12 by a CVD method. It is formed by polishing by chemical mechanical polishing and leaving it inside the contact holes 13 and 14.
  • the n-type impurities in the polycrystalline silicon film constituting the plug (conductor layer) 15 diffuse into the n-type semiconductor region 8 (source, drain) from the bottom of the contact holes 13 and 14 by high-temperature heat treatment. Then, the resistance of the n-type semiconductor region 8 is reduced.
  • a silicon oxide film 16 is deposited on the silicon oxide film 12 by the CVD method, and then the silicon oxide film 1 is formed using the photoresist film 37 as a mask.
  • etching 6 a through hole 17 is formed above the contact hole 13.
  • the through hole 17 is formed above the element isolation groove 5 which is separated from the active region.
  • a plug made of a conductive film such as a polycrystalline silicon film or a W film may be embedded in the through hole 17.
  • bit line BL is formed on the silicon oxide film 12 as shown in FIGS. 19 and 20, and the bit line BL is formed through the through hole 17.
  • the bit line BL is electrically connected to the contact hole 13.
  • the bit line BL is formed by depositing a TiN film and a W film on the silicon oxide film 12 by sputtering, Next, these films are patterned and formed by etching using a photoresist film as a mask. As described above, the bit lines BL are formed so as to extend straight along the X direction at the same width (0.14 // m) and the same interval (0.32 / m). Next, as shown in FIG.
  • silicon oxide films 18 and 19 and a silicon nitride film 20 are deposited on the bit line BL by a CVD method.
  • the silicon oxide film 19 is flattened by a chemical mechanical polishing method so that the surface thereof is substantially the same in the entire area of the semiconductor substrate 1.
  • a silicon oxide film 38 and a P (phosphorus) -doped polycrystalline silicon film 39 are deposited on the silicon nitride film 20 by a CVD method, and then a photoresist is formed.
  • An opening 25 is formed in the polycrystalline silicon film 39 above the contact hole 14 by etching using the film 40 as a mask. The opening 25 is formed with a minimum size determined by the resolution limit of photolithography.
  • a side wall spacer 41 made of polycrystalline silicon is formed on the side wall of the opening 25.
  • the side wall spacer 41 secures an opening margin of a through hole 21 formed below the opening 25 in a later step, and is provided with a lower electrode 2 2 in the bit line BL and the through hole 21. It is formed in order to prevent short circuit.
  • the side wall spacer 41 is formed by depositing a polycrystalline silicon film doped with P (phosphorus) on the polycrystalline silicon film 39 by a CVD method, and then adding the polycrystalline silicon film by anisotropic etching. Formed.
  • the silicon oxide film 38 below the opening 25 the silicon nitride film
  • the through holes 21 are formed above the contact holes 14 by sequentially etching the silicon oxide films 19, 18, and 16.
  • the diameter of the through hole 21 is smaller than the diameter of the opening 25, that is, the minimum dimension determined by the resolution limit of photolithography.
  • a polycrystalline silicon film 42 doped with an n-type impurity for example, P (phosphorus)
  • an n-type impurity for example, P (phosphorus)
  • the polycrystalline silicon film 42 is oxidized by CVD on the upper part.
  • a silicon film 43 is deposited.
  • the silicon oxide film 43 in a region other than the upper portion of the through hole 21 is removed by etching using the photoresist film as a mask, the upper portion of the silicon oxide film 43 and A polycrystalline silicon film 44 doped with P (phosphorus) is deposited by a CVD method on the polycrystalline silicon film 42 including the side walls.
  • the polycrystalline silicon films 44, 42, and 39 are processed by anisotropic etching to leave the polycrystalline silicon film 44 on the side walls of the silicon oxide film 43.
  • the polycrystalline silicon films 42, 39 are left under the silicon oxide film 43.
  • the silicon oxide film 43 and the silicon oxide film 38 are removed by wet etching to form the lower electrode 22 of the information storage capacitor C.
  • This etching is performed under such conditions that the etching rates of the silicon oxide films 43 and 38 with respect to the silicon nitride film 20 are increased, so that the silicon oxide film 19 under the silicon nitride film 20 is not etched.
  • the information storage capacitor C of the volume is formed.
  • a polycrystalline silicon film doped with P (phosphorus) is deposited on the upper part of the capacitor insulating film 23 to form the upper electrode 24 of the information storage capacitor C.
  • the DRAM cell shown is completed.
  • connection between the n-type semiconductor region 8 of the memory cell selection MISFETQs and the bit line BL can also be performed in the following manner.
  • a silicon nitride film 10 and silicon oxide films 11 and 12 are deposited on top of the formation of the MISFET Qs for memory cell selection according to the steps shown in FIGS.
  • through holes 46 are formed above the n-type semiconductor region 8 (one of the source and drain) of the MISFET Qs for memory cell selection by etching using the photoresist film 45 as a mask.
  • the through hole 46 is formed in a substantially rectangular pattern in which the diameter in the Y direction is larger than the diameter in the X direction. Form shallow so that it is located above electrode 7 (word line WL). You.
  • the source and drain of the MISFET Qs for memory cell selection are etched by using the second photoresist film 47 as a mask.
  • a contact hole 48 is formed on one of the upper portions, and a contact hole 49 is formed on the other upper portion.
  • Each of the contact holes 48 and 49 is formed in a pattern such that the diameter in the Y direction and the diameter in the X direction are almost the same.
  • contact holes 48 and 49 are formed by two-step etching using silicon nitride film 10 as an etching stopper, as in the case of forming contact holes 13 and 14 in the first embodiment.
  • the n-type semiconductor region 8 and the element isolation groove 5 are not deeply cut.
  • a silicon oxide film 16 is formed on the silicon oxide film 12 in the same manner as in the first embodiment, and the silicon oxide film 1 on the through hole 46 is formed.
  • a bit line BL is formed on the silicon oxide film 16.
  • a plug made of a conductive film such as a polycrystalline silicon film or a W film may be embedded in the through hole 17. Subsequent steps are the same as in the first embodiment.
  • the through hole 46 whose diameter in the Y direction is larger than the diameter in the X direction is formed above the gate electrode 7 (word line WL).
  • a contact hole 48 having a diameter in the Y direction and a diameter in the X direction substantially equal to each other at the bottom of the contact hole 48, the plug (conductor layer) 15 embedded in the contact hole 48 and the gate electrode 7 (word line WL)
  • the area facing the side wall is smaller than that of the first embodiment.
  • the parasitic capacitance formed between the plug (conductor layer) 15 and the gate electrode 7 (word line WL) can be reduced, and the word line delay can be reduced accordingly.
  • the through-hole formed on the n-type semiconductor region 8 of the MISFET Qs for memory cell selection The through hole connecting one hole 14 and the lower electrode 22 of the information storage capacitor C can be formed in a self-aligned manner with respect to the bit line BL.
  • Fig. 37 (schematic plan view of the semiconductor substrate showing a part of the memory array) and Fig. 38 (the left side is a cross-sectional view taken along line A-A 'in Fig. 37, and the right side is CC
  • a substantially rectangular contact hole 13 and a substantially square contact hole 14 are formed above the source and drain of the MISF ETQs for memory cell selection in the same manner as in the first embodiment.
  • plugs (conductor layers) 15 the silicon oxide film 12 deposited on the contact holes 13 and 14 is etched away from the active region L.
  • a through hole 17 is formed above the element isolation groove 5.
  • bit line BL is formed on the silicon oxide film 12, and the bit line BL is electrically connected to the plug (conductor layer) 15 in the contact hole 13 through the through hole 17.
  • the bit line BL is formed by depositing a TiN film and a W film on the silicon oxide film 12 by a sputtering method, and then depositing a silicon nitride film 50 on the W film by a CVD method. These films are patterned and formed by etching using the resist film as a mask.
  • the bit lines BL are formed so as to extend straight along the X direction at the same width and at the same intervals.
  • the interval between the bit lines BL is made longer than the width thereof in order to reduce the parasitic capacitance formed between the adjacent bit lines BL as much as possible and to improve the speed of reading and writing information.
  • the interval between the bit lines BL is, for example, 0.24 ⁇ m.
  • a silicon oxide film 19 is formed on the bit line BL by CVD.
  • a silicon film 20 and a silicon oxide film 38 are sequentially deposited.
  • the side wall spacer 51 is formed by processing a silicon nitride film deposited by a CVD method on the bit line BL by anisotropic etching.
  • the silicon oxide film 38 The surface is flattened by a chemical mechanical polishing method so that the entire surface of the semiconductor substrate 1 has substantially the same height.
  • the silicon oxide film 38 on the contact hole 14 is etched by etching using the photoresist film 52 as a mask.
  • This etching is performed under such conditions that the etching rate of the silicon oxide film 38 with respect to the silicon nitride film 20 is increased, so that the silicon nitride film 20 is not removed.
  • the silicon nitride film 50 on the bit line BL and the silicon nitride film on the side wall are removed.
  • the through hole 53 above the contact hole 14 is formed into a bit. Formed self-aligned to line BL.
  • the resolution margin and dimensional accuracy of the photoresist film can be ensured, and the limitation on the layout can be reduced. Therefore, both the pitch of the gate electrode (word line) and the pitch of the bit line can be reduced, and the size of the DRAM memory cell can be reduced to achieve high integration. Further, since the area of the semiconductor chip on which the DRAM is formed can be reduced, the manufacturing yield of the DRAM can be improved.

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Description

明 細 書 半導体集積回路装置およびその製造方法 技術分野
本発明は、 半導体集積回路装置およびその製造技術に関し、 特に、 DRAM (Dynamic Random Access Memory) を有する半導体集積回路装置に適用して有効 な技術に関するものである。 背景技術
DRAMのメモリセルは、 半導体基板の主面にマトリクス状に配置された複数 のワード線と複数のビット線との交点に配置され、 1個の情報蓄積用容量素子と これに直列に接続された 1個のメモリセル選択用 M I S F ETとで構成されてい る。 メモリセル選択用 M I S FETは、 周囲を素子分離領域で囲まれた半導体基 板の活性領域に形成され、 主としてゲート酸化膜と、 ワード線と一体に構成され たゲート電極と、 ソースおよびドレインを構成する一対の半導体領域とで構成さ れている。 ビット線は、 メモリセル選択用 M I S FETの上部に配置され、 2個 のメモリセル選択用 M I S F ETによって共有された上記ソース、 ドレインの一 方と電気的に接続されている。 情報蓄積用容量素子は、 同じくメモリセル選択用 M I S FETの上部に配置され、 上記ソース、 ドレインの他方と電気的に接続さ れている。
この種のメモリセル構造を備えた DRAMについては、 特開平 5— 2 9 1 5 3 2号公報などに記載がある。 この公報に記載された DRAMのメモリセルは、 メ モリセル選択用 M I S FETを微細化したときにそのゲート長を確保し、 併せて ワード線のピッチを狭くできるようにするため、 ワード線の幅を活性領域 （ヮー ド線がメモリセル選択用 M I S FETのゲート電極として機能する領域） で太く、 その他の領域で細くしている。
また、 上記公報に記載された DRAMのメモリセルは、 メモリセル選択用 M l S FETのソース、 ドレインの一方とビット線とを接続するコンタク トホールの 導通を良好に確保できるようにするため、 ビッ ト線の幅を一部で太く して活性領 域の上部まで延在すると共に、 活性領域の平面パターンをガルウィング状にして その一部をビット線側に折り曲げている。
しかしながら、 前記公報に記載された D R AMのメモリセルは、 メモリセルサ ィズの微細化が進行し、 最小加工寸法がフォトリソグラフィの解像限界程度にな つてくると、 フォ トリソグラフィが微細な曲線パターンや折れ曲がりパターンを 解像することが困難になるため、 ワード線ゃビット線の幅を一部で太くしたり、 活性領域の平面パターンをガルウィング状にしたりした場合、 良好な寸法精度を 確保することができなくなる。 また、 情報蓄積用容量素子の下部電極とメモリセ ル選択用 M I S F E Tのソース、 ドレインの他方とを接続するスルーホールは、 ビット線とビット線との間に配置されるので、 ビット線の幅を一部で太く した場 合、 スルーホールの開孔マージンを確保することが困難となり、 スルーホール内 の下部電極とビット線とのショートを確実に防止することができなくなる。
本発明の目的は、 D R AMのメモリセルの微細化を推進することのできる技術 を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれば、 次のとおりである。
( 1 ) 本発明の半導体集積回路装置は、 半導体基板の主面の第 1方向に沿って延 在する複数のワード線と、 前記第 1方向と直交する第 2方向に沿って延在する複 数のビット線との交点に配置され、 前記ヮ一ド線と一体に構成されたゲート電極 を備えたメモリセル選択用 M I S F E Tとこれに直列に接続された情報蓄積用容 量素子とで構成される D R AMのメモリセルを有し、 前記複数のワード線は、 前 記半導体基板の主面の第 1方向に沿って同一の幅で直線的に延在し、 互いに隣接 するワード線同士の間隔は、 前記幅よりも狭い。
( 2 ) 本発明の半導体集積回路装置は、 前記互いに隣接するゲート電極同士の間 隔が、 フォトリソグラフィの解像限界で決まる最小寸法で構成されている。
(3) 本発明の半導体集積回路装置は、 前記ワード線およびこれと一体に構成さ れた前記メモリセル選択用 M I S FETのゲート電極が、 少なく とも一部に金属 膜を含んだ導電膜で構成されている。
(4) 本発明の半導体集積回路装置は、 前記メモリセル選択用 M I S FETが形 成された活性領域が、 前記半導体基板の主面の第 2方向に沿って延在する、 周囲 が素子分離領域で囲まれた島状のパターンで構成されている。
(5) 本発明の半導体集積回路装置は、 前記活性領域を囲む素子分離領域が、 前 記半導体基板の主面に開孔した溝に絶縁膜を埋め込んで形成した素子分離溝で構 成されている。
(6) 本発明の半導体集積回路装置は、 前記ビット線が、 絶縁膜を介在して前記 メモリセル選択用 M I S FETの上方に形成され、 前記メモリセル選択用 M I S FETのソース、 ドレインの一方と前記ビット線とを電気的に接続するコンタク トホールが、 前記メモリセル選択用 M I S F ETのゲート電極に対して自己整合 で形成されている。
(7) 本発明の半導体集積回路装置は、 前記情報蓄積用容量素子が、 絶縁膜を介 在して前記メモリセル選択用 M I S FETの上方に形成され、 前記メモリセル選 択用 M I S F ETのソース、 ドレインの他方と前記情報蓄積用容量素子の一方の 電極とを電気的に接続するコンタク トホールが、 前記メモリセル選択用 M I S F ETのゲート電極に対して自己整合で形成されている。
(8) 本発明の半導体集積回路装置は、 半導体基板の主面の第 1方向に沿って延 在する複数のワード線と、 前記第 1方向と直交する第 2方向に沿って延在する複 数のビット線との交点に配置され、 前記ワード線と一体に構成されたゲート電極 を備えたメモリセル選択用 M I S F E Tとこれに直列に接続された情報蓄積用容 量素子とで構成される DRAMのメモリセルを有し、 前記ビット線は、 前記半導 体基板の主面の第 2方向に沿って同一の幅で直線的に延在し、 互いに隣接するビ ット線同士の間隔は、 前記幅よりも広い。
(9) 本発明の半導体集積回路装置は、 前記ビット線の幅が、 フォ トリ ィの解像限界で決まる最小寸法以下の寸法で構成されている。 (1 0) 本発明の半導体集積回路装置は、 前記ビット線が、 少なくとも一部に金 属膜を含んだ導電膜で構成されている。
(1 1) 本発明の半導体集積回路装置は、 半導体基板の主面の第 1方向に沿って 延在する複数のヮード線と、 前記第 1方向と直交する第 2方向に沿って延在する 複数のビット線との交点に配置され、 前記ワード線と一体に構成されたゲート電 極を備えたメモリセル選択用 M I S F E Tとこれに直列に接続された情報蓄積用 容量素子とで構成される D R AMのメモリセルを有し、 前記メモリセル選択用 M I S F ETが形成された活性領域は、 前記半導体基板の主面の第 2方向に沿って 延在する、 周囲が素子分離領域で囲まれた島状のパターンで構成され、 前記複数 のワード線は、 前記半導体基板の主面の第 1方向に沿って同一の幅および同一の 間隔で延在し、 第 1絶縁膜を介在して前記素子分離領域の上部に形成された前記 ビット線は、 前記半導体基板の主面の第 2方向に沿って同一の幅および同一の間 隔で延在し、 前記活性領域に形成された前記メモリセル選択用 M I S F E Tのソ ース、 ドレインの一方と前記素子分離領域の上部に形成された前記ビット線とを 電気的に接続する第 1コンタク トホールは、 第 1方向の径が第 2方向の径よりも 大きく、 その一部が前記素子分離領域上に延在している。
(1 2) 本発明の半導体集積回路装置は、 前記第 1 コンタク トホールの内部に、 前記メモリセル選択用 M I S FETのソース、 ドレインと同一導電型の不純物を ドープした多結晶シリコン膜が埋め込まれている。
(1 3) 本発明の半導体集積回路装置は、 前記ビット線と前記メモリセル選択用 M I S FETのソース、 ドレインの一方と力 前記ビッ ト線と前記第 1絶縁膜と の間に介在する第 2絶縁膜に形成された第 1スルーホールを通じて電気的に接続 されている。
(1 4) 本発明の半導体集積回路装置は、 前記ビット線の幅が前記第 1スルーホ 一ルの径よりも小さい。
(1 5) 本発明の半導体集積回路装置は、 前記第 1コンタク トホールが、 第 1方 向の径が第 2方向の径ょりも大きく、 その一部が前記素子分離領域上に延在して いる第 1領域と、 前記第 1領域の下部に形成され、 第 1方向の径と第 2方向の径 がほぼ等しい第 2領域とで構成され、 前記第 1領域は、 前記メモリセル選択用 M I S F ETの上方に形成されている。
(1 6) 本発明の半導体集積回路装置は、 前記情報蓄積用容量素子が、 第 3絶縁 膜を介在して前記ビット線の上方に形成され、 前記第 3絶縁膜に形成された第 2 スルーホールと、 前記第 2スルーホールの下部の前記第 1絶縁膜に形成された第 2コンタク トホールとを通じて、 前記メモリセル選択用 M I S FETのソース、 ドレインの他方と電気的に接続されている。
(1 7) 本発明の半導体集積回路装置は、 前記第 2コンタク トホールの内部に、 前記メモリセル選択用 M I S FETのソース、 ドレインと同一導電型の不純物を ドープした多結晶シリ コン膜が埋め込まれている。
(1 8) 本発明の半導体集積回路装置は、 前記第 2スルーホールが、 互いに隣接 する前記ビット線の間に配置され、 前記ビット線に対して自己整合で形成されて レヽる。
(1 9) 本発明の半導体集積回路装置は、 ソース、 ドレインおよびゲート電極を 有するメモリセル選択用 M I S F E Tと、 第 1電極、 誘電体膜および第 2電極を 有する情報蓄積用容量素子とが直列に接続されたメモリセルを複数備え、 かつそ れぞれが半導体基板の主面上の第 1方向に延在し、 かつそれぞれの一部が前記メ モリセル選択用 M I S FETのゲート電極を構成する第 1、 第 2および第 3ヮー ド線と、 それぞれが前記半導体基板の主面上の前記第 1方向と直交する第 2方向 に延在し、 かつ互いに隣接して配置された第 1および第 2ビット線とを備えてお り、 前記第 1、 第 2および第 3ワード線は、 それらの幅がほぼ同一であり、 前記 第 1ヮード線およびこれと隣接する前記第 2ヮード線の間隔と、 前記第 2ヮード 線およびこれと隣接する前記第 3ワード線の間隔とは、 ほぼ同一で、 かつそれぞ れ前記幅よりも小さくなるように構成されており、 前記第 1および第 2ビット線 は、 それらの幅がほぼ同一で、 かつ互いの間隔が前記幅よりも大きくなるように 構成されている。
(20) 本発明の半導体集積回路装置は、 前記メモリセル選択用 M I S FETの 前記ソース、 ドレインの一方と前記第 1 ビッ ト線とを接続し、 かつ前記第 1 ヮー ド線と前記第 2ヮード線との間に位置する第 1導体層と、 前記メモリセル選択用 M I S FETの前記ソース、 ドレインの他方と前記情報蓄積用容量素子の前記第 1電極とを接続し、 かつ前記第 2ヮード線と前記第 3ヮード線との間に位置する 第 2導体層とをさらに備え、 前記メモリセル選択用 M I S FETの前記ソース、 ドレインの一方と前記第 1導体層とは、 前記第 1 ヮ一ド線と前記第 2ヮード線と に対して自己整合で接続されており、 前記メモリセル選択用 M I S F ETの前記 ソース、 ドレインの他方と前記第 2導体層とは、 前記第 2ワード線と前記第 3ヮ 一ド線とに対して自己整合で接続されている。
(2 1) 本発明の半導体集積回路装置の製造方法は、 半導体基板の主面の第 1方 向に沿って延在する複数のヮード線と、 前記第 1方向と直交する第 2方向に沿つ て延在する複数のビット線との交点に配置され、 前記ワード線と一体に構成され たゲート電極を備えたメモリセル選択用 M I S F ETとこれに直列に接続された 情報蓄積用容量素子とで構成される DRAMのメモリセルを有する半導体集積回 路装置の製造方法であって、
(a) 第 1導電型の半導体基板の主面に、 素子分離領域と、 周囲が前記素子分離 領域で囲まれ、 前記半導体基板の主面の第 2方向に沿って延在する島状のパター ンで構成された活性領域とを形成する工程、
(b) 前記半導体基板の主面上に形成した第 1導電膜をパターニングすることに より、 前記半導体基板の主面の第 1方向に沿って延在し、 それらの間隔がその幅 よりも狭いヮード線を形成する工程、
(c) 前記半導体基板の主面に第 2導電型の不純物を導入することにより、 前記 メモリセル選択用 M I S FETのソース、 ドレインを形成する工程、
を含んでいる。
(2 2) 本発明の半導体集積回路装置の製造方法は、 前記ゲート電極の間隔をフ オトリソグラフィの解像限界で決まる最小寸法で形成する。
(2 3) 本発明の半導体集積回路装置の製造方法は、 前記 （c) 工程の後、 (d) 前記メモリセル選択用 M I S FETの上部に第 1絶縁膜を形成し、 次いで 前記第 1絶縁膜の上部に前記第 1絶縁膜とはェツチングレートが異なる第 2絶縁 膜を形成する工程、
(e) 前記第 1絶縁膜に対する前記第 2絶縁膜のエッチングレートが大きくなる 条件で前記メモリセル選択用 M I S F ETのソース、 ドレインの上部の前記第 2 絶縁膜をエッチングした後、 前記メモリセル選択用 M I S F E Tのソース、 ドレ インの上部の前記第 1絶縁膜をエッチングすることにより、 前記ソース、 ドレイ ンの一方の上部に第 1方向の径が第 2方向の径よりも大きく、 その一部が前記素 子分離領域に延在する第 1コンタク トホールを前記ゲート電極に対して自己整合 で形成し、 他方の上部に第 1方向の径と第 2方向の径がほぼ同じ第 2コンタク ト ホールを前記ゲート電極に対して自己整合で形成する工程、
( f ) 前記第 1 コンタク トホールおよび前記第 2コンタク トホールの内部に導電 膜を埋め込んだ後、 前記第 2絶縁膜の上部に第 3絶縁膜を形成し、 次いで前記第 1 コンタク トホールの前記素子分離領域に延在する領域上の前記第 3絶縁膜に第 1スルーホールを形成する工程、
( g ) 前記第 3絶縁膜の上部に形成した第 2導電膜をパターニングすることによ り、 前記半導体基板の主面の第 2方向に沿って同一の幅で延在し、 かつそれらの 間隔が前記幅よりも広いビット線を形成し、 前記第 3絶縁膜に形成した前記第 1 スルーホールを通じて前記ビット線と前記第 1 コンタク トホールを電気的に接続 する工程、
をさらに含んでいる。
( 2 4 ) 本発明の半導体集積回路装置の製造方法は、 前記ビット線の幅をフォト リソグラフィの解像限界で決まる最小寸法以下の寸法で形成する。
( 2 5 ) 本発明の半導体集積回路装置の製造方法は、 前記 （g ) 工程の後、
( h ) 前記ビット線の上部に第 4絶縁膜を形成し、 次いで前記第 4絶縁膜の上部 に前記第 4絶縁膜とはェッチングレートが異なる第 5絶縁膜を形成する工程、
( i ) 前記第 4絶縁膜に対する前記第 5絶縁膜のエッチングレートが大きくなる 条件で前記第 2コンタク トホールの上部の前記第 5絶縁膜をェツチングした後、 前記第 2コンタク トホールの上部の前記第 4絶縁膜をエッチングすることにより . 前記第 2コンタク トホールの上部に前記ビット線に対して自己整合で第 2スルー ホールを形成する工程、
( j ) 前記第 5絶縁膜の上部に形成した第 3導電膜をパターニングすることによ り、 前記第 2スルーホールを通じて前記第 2コンタク トホールと電気的に接続さ れる情報蓄積用容量素子の下部電極を形成する工程、 をさらに含んでいる。 図面の簡単な説明
図 1は、 本発明の実施の形態 1である DRAMの等価回路図である。
図 2は、 本発明の実施の形態 1である DRAMのメモリアレイの一部を示す半 導体基板の概略平面図である。
図 3は、 図 2の一部を拡大して示す平面図である。
図 4は、 図 3の A— A' 線 よび B— B， 線に沿った半導体基板の断面図であ る。
図 5〜図 7は、 本発明の実施の形態 1である DRAMのメモリセルの製造方法 を示す半導体基板の要部断面図である。
図 8は、 本発明の実施の形態 1である DRAMのメモリセルの製造方法を示す 半導体基板の要部平面図である。
図 9、 図 1 0は、 本発明の実施の形態 1である DRAMのメモリセルの製造方 法を示す半導体基板の要部断面図である。
図 1 1は、 本発明の実施の形態 1である DRAMのメモリセルの製造方法を示 す半導体基板の要部平面図である。
図 1 2〜図 1 4は、 本発明の実施の形態 1である DRAMのメモリセルの製造 方法を示す半導体基板の要部断面図である。
図 1 5は、 本発明の実施の形態 1である DRAMのメモリセルの製造方法を示 す半導体基板の要部平面図である。
図 1 6、 図 1 7は、 本発明の実施の形態 1である DRAMのメモリセルの製造 方法を示す半導体基板の要部断面図である。
図 1 8は、 本発明の実施の形態 1である DRAMのメモリセルの製造方法を示 す半導体基板の要部平面図である。
図 1 9は、 本発明の実施の形態 1である DRAMのメモリセルの製造方法を示 す半導体基板の要部断面図である。
図 2 0は、 本発明の実施の形態 1である DRAMのメモリセルの製造方法を示 す半導体基板の要部平面図である。 図 21〜図 24は、 本発明の実施の形態 1である DRAMのメモリセルの製造 方法を示す半導体基板の要部断面図である。
図 25は、 本発明の実施の形態 1である DRAMのメモリセルの製造方法を示 す半導体基板の要部平面図である。
図 26〜図 30は、 本発明の実施の形態 1である DRAMのメモリセルの製造 方法を示す半導体基板の要部断面図である。
図 31は、 本発明の実施の形態 2である DRAMのメモリセルの製造方法を示 す半導体基板の要部平面図である。
図 32は、 本発明の実施の形態 2である DRAMのメモリセルの製造方法を示 す半導体基板の要部断面図である。
図 33は、 本発明の実施の形態 2である DRAMのメモリセルの製造方法を示 す半導体基板の要部平面図である。
図 34〜図 36は、 本発明の実施の形態 2である DRAMのメモリセルの製造 方法を示す半導体基板の要部断面図である。
図 37は、 本発明の実施の形態 3である DRAMのメモリセルの製造方法を示 す半導体基板の要部平面図である。
図 38〜図 42は、 本発明の実施の形態 3である DRAMのメモリセルの製造 方法を示す半導体基板の要部断面図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。 なお、 実施の形 態を説明するための全図において、 同一の機能を有する部材には同一の符号を付 し、 その繰り返しの説明は省略する。
(実施の形態 1 )
図 1は、 本発明の一実施の形態である DRAMの等価回路図である。 図示のよ うに、 この DRAMのメモリアレイ （MARY) は、 マトリクス状に配置された 複数のワード線 WL (WLn- 1、 WLn、 WLn+Ι···) と複数のビット線 B Lおよ びそれらの交点に配置された複数のメモリセル （MC) により構成されている。
1ビットの情報を記憶する 1個のメモリセルは、 1個の情報蓄積用容量素子 cと これに直列に接続された 1個のメモリセル選択用 M I S F E T Q sとで構成され ている。 メモリセル選択用 M I S F E T Q sのソース、 ドレインの一方は、 情報 蓄積用容量素子 Cと電気的に接続され、 他方はビット線 B Lと電気的に接続され ている。 ワード線 W Lの一端は、 ワードドライバ WDに接続され、 ビット線 B L の一端は、 センスアンプ S Aに接続されている。
図 2は、 上記メモリアレイの一部を示す半導体基板の概略平面図、 図 3は、 図 2の一部を拡大して示す平面図、 図 4の左側は図 3の A— A ' 線に沿った断面図、 右側は同じく B— B ' 線に沿った断面図である。 なお、 図 2および図 3はメモリ セルを構成する導電層 （プレート電極を除く） のみを示し、 導電層間の絶縁膜や メモリセルの上部に形成される配線の図示は省略してある。
D R AMのメモリセルは、 p型の半導体基板 1の主面に形成された p型ゥエル 2に形成されている。 このメモリセルの平面寸法は、 例えば 0 . 4 6 μ m X 0 . 4 6 // mである。 特に限定はされないが、 メモリセルが形成された領域 （メモリア レイ） の p型ゥエル 2は、 半導体基板 1の他の領域に形成された回路 （例えば周 辺回路の一部である入出力回路） からのノイズの影響を防止するために、 その下 部に形成された n型半導体領域 3によって p型の半導体基板 1と電気的に分離さ れている。
メモリセルのメモリセル選択用 M I S F E T Q sは nチャネル型で構成され、 上記 p型ゥエル 2の活性領域 Lに形成されている。 図 2および図 3に示すように、 この活性領域 Lは、 図の左右方向 （X方向） に沿って真っ直ぐに延在する細長い 島状のパターンで構成され、 X方向の寸法は 1 . 1 6 μ m、 図の上下方向 （Y方 向） の寸法は 0 . 2 4 mである。 活性領域 Lをこのような単純な直線パターン で構成した場合には、 その寸法をフォトリソグラフィの解像限界まで微細化して も解像困難な微細なパターンが生じないので、 良好な寸法精度を確保することが できる。 なお、 上記した活性領域 Lの寸法および以下に記述するメモリセルの各 構成要素の寸法は、 例示的なものであって、 本発明を限定するためのものではな レ、。
図 4に示すように、 上記活性領域 Lを囲む素子分離領域は、 p型ゥエル 2に開 孔した浅い溝に酸化シリコン膜 4を埋め込んで形成した素子分離溝 5によって構 成されている。 素子分離溝 5に埋め込まれた酸化シリコン膜 4は、 その表面が活 性領域 Lの表面とほぼ同じ高さになるように平坦化されている。 素子分離溝 5で 構成された素子分離領域は、 活性領域の端部にパーズビーク（bird's beak)が存 在しないので、 LOCOS法 （選択酸化法） で形成された同一寸法の素子分離領 域 （フィールド酸化膜） に比べて活性領域 Lの実効的な面積を大きくすることが できる。
上記活性領域 Lのそれぞれには、 ソース、 ドレインの一方を互いに共有する 2 個のメモリセル選択用 M I S F ETQ sが X方向に隣接して形成されている。 メ モリセル選択用 M I S F ETQ sは、 主としてゲート酸化膜 6と、 ゲート電極 7 と、 ソース、 ドレインを構成する一対の n型半導体領域 8、 8とによって構成さ れている。
図 2および図 3に示すように、 メモリセル選択用 M I S F ETQ sのゲート電 極 7は、 ワード線 WLと一体に構成され、 同一の幅、 同一の間隔で Y方向に沿つ てメモリアレイの端部まで真っ直ぐに （直線的に） 延在している。 このゲート電 極 7 (ワード線 WL) の幅、 すなわちゲート長は、 メモリセル選択用 M I S F E TQ sの短チャネル効果を抑制して、 しきい値電圧を一定値以上に確保できる寸 法 （例えば 0. 24 μ πι) で構成されている。 また、 隣接する 2本のゲート電極 7 (ワード線 WL) の間隔は、 フォ トリソグラフィの解像限界で決まる最小寸法 (例えば 0. 2 2 /x m) で構成され、 ゲート電極 7 (ワード線 WL) のゲート長 よりも短くなつている。 ゲート電極 7 (ワード線 WL) をこのような単純な直線 パターンで構成した場合には、 その間隔をフォトリソグラフィの解像限界まで微 細化しても、 良好な寸法精度を確保することができる。
上記ゲート電極 7 (ワード線 WL) は、 例えば P (リン） などの n型不純物が ドープされた低抵抗多結晶シリコン膜の上部に T i N膜を介して W (タンダステ ン） 膜を積層した多層構造 （ポリメタル構造） で構成されている。 ゲート電極 5 (ワード線 WL) の一部を低抵抗の金属 （W) で構成した場合には、 そのシート 抵抗を 2 Ω /口程度にまで低減できるので、 ヮード線遅延を低減することができ る。 また、 ゲート電極 5 (ワード線 WL) を低抵抗のメタル配線で裏打ちしなく ともヮード線遅延を低減できるので、 メモリセルの上部に形成される配線層の数 を 1層減らすことができる。
上記ゲート電極 7 (ワード線 WL) の上部は窒化シリコン膜 9で覆われており、 この窒化シリコン膜 9とゲート電極 7 (ヮード線 W L ) の側壁および素子分離溝 5の表面には、 窒化シリコン膜 1 0が形成されている。 ゲート電極 7 (ワード線 WL) を覆う窒化シリコン膜 9の上部には 2層の酸化シリコン膜 1 1、 1 2が形 成されており、 上層の酸化シリコン膜 1 2は、 その表面が半導体基板 1の全域で ほぼ同じ高さになるように平坦ィ匕されている。
メモリセル選択用 M I S FETQ sのソース、 ドレインを構成する一対の n型 半導体領域 8の上部には、 酸化シリ コン膜 1 2、 1 1およびゲート酸化膜 6を貫 通して n型半導体領域 8に達するコンタク トホール 1 3、 1 4が形成されている。 これらのコンタク トホール 1 3、 1 4の内部には、 n型不純物 （例えば P (リ ン） ） がドープされた低抵抗多結晶シリコン膜からなるプラグ （導体層） 1 5が 埋め込まれている。
上記コンタク トホール 1 3、 1 4およびブラグ （導体層） 1 5は、 ゲート電極 7 (ワード線 WL) に対して自己整合で形成されている。 すなわち、 コンタク ト ホール 1 3、 1 4の底部の X方向の径は、 隣接する 2本のゲート電極 7 (ワード 線 WL) の一方の側壁の窒化シリコン膜 1 0と他方の側壁の窒化シリコン膜 1 0 との間隔に等しい寸法となっている。 窒化シリコン膜 1 0の X方向の膜厚は、 少 なくともコンタク トホール 1 3、 1 4内のプラグ （導体層） 1 5とゲート電極 7 (ワード線 WL) とのリークを防止できる膜厚 （例えば 0. 0 5 μπι) とする必 要がある。 従って、 ゲート電極 7 (ワード線 WL) の間隔をフォトリソグラフィ の解像限界の寸法 （0. 2 2 μ m) とした場合、 コンタク トホール 1 3、 1 4の 底部の X方向の径は、 最大でも解像限界以下の 0. 1 2 (= 0. 2 2— (0. 0 5 X 2) ) / mとなる。 なお、 コンタク トホール 1 3、 1 4の上端部の X方向の径 は、 0. 24 μπι程度である。 このように、 コンタク トホール 1 3、 1 4をゲー ト電極 7 (ワード線 WL) に対して自己整合で形成した場合には、 ゲート電極 7 (ヮ一ド線 W L) の間隔をフォ トリソグラフィの解像限界まで微細化した場合で も、 コンタク トホール 1 3、 1 4とゲート電極 7 (ワード線 WL) とのショート を確実に防止することができる。 言い換えると、 コンタク トホール 1 3、 1 4お よびプラグ （導体層） 1 5をゲート電極 7 (ワード線 WL) に対して自己整合で 形成しているので、 ヮード線 WLの間隔をフォトリソグラフィの解像限界で決ま る最小寸法にすることができる。
上記コンタク トホール 1 3、 1 4のうち、 コンタク トホール 1 4の Y方向の径 は、 活性領域 Lの Y方向の寸法と同じ （0. 24 im) である。 これに対し、 も う一方のコンタク トホール （2個のメモリセル選択用 M I S FETQ sによって 共有された n型半導体領域 8上のコンタク トホール） 1 3の Y方向の径は、 活性 領域 Lの Y方向の寸法 （0. 24 /zm) よりも大きい （例えば 0. 4 8 μ m) 。 す なわち、 コンタク トホール 1 3は、 Y方向の径が X方向の （上端部の） 径よりも 大きい略長方形の平面パターンで構成され、 その一部は活性領域 Lから外れて素 子分離溝 5の上部にまで延在している。
上記コンタク トホール 1 3、 1 4が形成された酸化シリコン膜 1 2の上部には 酸化シリコン膜 1 6が形成され、 さらにその上部にはビット線 B Lが形成されて レ、る。 図 2および図 3に示すように、 ビッ ト線 B Lは素子分離溝 5の上部に配置 され、 同一の幅、 同一の間隔で X方向に沿ってメモリアレイの端部まで真っ直ぐ に （直線的に） 延在している。 隣接する 2本のビット線 B Lのピッチは、 メモリ セルの Y方向の寸法 （0. 4 6 μ πι) と同じである。
ビット線 B Lは、 隣接するビット線 B Lとの間に形成される寄生容量をできる だけ低減して情報の読み出しおよび書き込みの速度を向上させるため、 その間隔 をその幅よりも長くしてある。 すなわち、 ビット線 B Lは、 その幅を小さく して 隣接するビット線 B Lとの間隔を広くすることにより、 その寄生容量を低滅する ことができる。 ビット線 B Lの間隔は、 例えば 0. 3 2 μ mである。 この場合、 ビット線 B Lの幅は、 フォトリソグラフィの解像限界で決まる最小寸法よりも微 細な 0. 1 4 μ m (= 0. 4 6— 0. 3 2) となる。 ビッ ト線 B Lを単純な直線パ ターンで構成した場合には、 その幅をフォトリソグラフィの解像限界まで微細化 しても、 良好な寸法精度を確保することができる。 また、 ビット線 B Lの間隔を その幅よりも長くすることにより、 メモリセルサイズを縮小した場合でも、 後述 するビット線 B L間とゲート電極 7間との交点に配置されるスルーホール （情報 蓄積用容量素子 Cとコンタク トホール 1 4とを接続するスルーホール） 2 1の開 孔マージンを確保することができる。
上記ビット線 B Lは、 例えば T i N膜の上部に W膜を積層した多層構造で構成 されている。 ビット線 B Lの一部を低抵抗の金属 （W) で構成した場合には、 そ のシート抵抗を 2 Ω /口程度にまで低減できるので、 情報の読み出し、 書き込み を高速で行うことができる。 また、 ビット線 B Lを形成する工程で D R AMの周 辺回路の配線を同時に形成することができるので、 D R AMの製造工程を簡略化 することができる。 さらに、 ビッ ト線 B Lをエレク ト口マイグレーション耐性の 大きい材料 （W、 T i N ) で構成した場合には、 ビット線 B Lの幅をフォ トリソ グラフィの解像限界以下にまで微細化しても、 断線不良率を低減することができ る。
上記ビット線 B Lは、 酸化シリコン膜 1 6に形成されたスルーホール 1 7を通 じて前記コンタク トホール 1 3内のプラグ （導体層） 1 5と電気的に接続され、 さらにこのプラグ （導体層） 1 5を介して 2個のメモリセル選択用 M I S F E T Q sによって共有される n型半導体領域 8 (ソース、 ドレインの一方） と電気的 に接続されている。 ビッ ト線 B Lとコンタク トホール 1 3内のプラグ （導体層） 1 5とを接続するためのスルーホール 1 7は、 素子分離溝 5の上部に配置された ビット線 B Lの直下に形成され、 ビット線 B Lの幅よりも大きい径で構成されて いる。 このように、 コンタク トホール 1 3の Y方向の径を X方向の径よりも大き くしてその一部を素子分離溝 5の上部まで延在することにより、 ビット線 B Lの 幅を一部で太く して活性領域 Lの上部まで延在したり、 活性領域 Lの一部をビッ ト線 B L方向に折り曲げたりしなくとも、 ビット線 B Lと n型半導体領域 8とを 電気的に接続することができる。
上記ビット線 B Lの上部は酸化シリコン膜 1 8、 1 9で覆われており、 さらに その上部は窒化シリコン膜 2 0で覆われている。 酸化シリコン膜 1 9は、 その表 面が半導体基板 1の全域でほぼ同じ高さになるように平坦化されている。 窒化シ リコン膜 2 0の上部には、 情報蓄積用容量素子 Cが形成されている。 情報蓄積用 容量素子 Cは、 下層から順に下部電極 （蓄積電極） 2 2、 容量絶縁膜 2 3および 上部電極 （プレート電極） 2 4を積層したスタック ド構造で構成されている。 下 部電極 2 2と上部電極 2 4は、 例えば P (リン） がドープされた低抵抗多結晶シ リコン膜で構成され、 容量絶縁膜 2 3は、 例えば T a 205 (酸化タンタル） など の高誘電体膜で構成されている。
図 2および図 3に示すように、 情報蓄積用容量素子 Cの下部電極 2 2は、 図の X方向に沿って真っ直ぐに延在する細長いパターンで構成され、 その寸法は、 例 えば X方向が 0 . 7 7 m、 Y方向が 0 . 3 1 μ πιである。 また、 隣接する下部電 極 2 2同士の間隔は、 例えば X方向、 Υ方向共に 0 . 1 5 μ πιである。 下部電極 2 2をこのような単純な直線パターンで構成した場合には、 その間隔をフォトリ ソグラフィの解像限界まで微細化しても解像困難な微細なパターンが生じないの で、 良好な寸法精度を確保することができる。
情報蓄積用容量素子 Cの下部電極 2 2は、 窒化シリコン膜 2 0、 酸化シリコン 膜 1 9、 1 8およびその下層の酸化シリコン膜 1 6を貫通して形成されたスルー ホール 2 1を通じて前記コンタク トホール 1 4内のプラグ （導体層） 1 5と電気 的に接続され、 さらにこのプラグ （導体層） 1 5を介してメモリセル選択用 M l S F E T Q sのソース、 ドレインの他方と電気的に接続されている。 下部電極 2 2とコンタク トホール 1 4内のプラグ （導体層） 1 5とを接続するスルーホール 2 1は、 ビット線 B Lとビット線 B Lとの間に配置されるので、 スルーホール 2 1の開孔面積は、 ビット線 B Lの間隔によって規定される。 前記のように、 ビッ ト線 B Lを同一の幅、 同一の間隔で X方向に沿って真っ直ぐに延在し、 その間隔 をその幅よりも大きく した場合には、 メモリセルサイズを縮小してもスルーホー ル 2 1の開孔マージンを確保することができるので、 スルーホール 2 1内の下部 電極 2 2とビット線 B Lとのショートを確実に防止することができる。
上記情報蓄積用容量素子 Cの上部には層間絶縁膜が形成され、 さらにその上部 には 1〜 2層のメタル配線が形成されているが、 それらの図示は省略する。
次に、 上記のように構成されたメモリセルの製造方法の一例を図 5〜図 3 0を 用いて工程順に説明する。 なお、 以下の説明において示されるイオン打ち込みの 条件や熱処理温度などの数値は例示的なものであって、 本発明を限定するための ものではない。
まず、 図 5に示すように、 p型の半導体基板 1を熱処理してその表面に酸化シ リコン膜 3 0を形成した後、 この酸化シリコン膜 3 0上に C V D (Chemical Vap or Deposition) 法で窒化シリコン膜 3 1を堆積する。 次に、 活性領域を覆い、 素子分離領域が開孔されたフォ トレジスト膜 3 2を窒化シリコン膜 3 1上に形成 し、 このフォ トレジス ト膜 3 2をマスクにして窒化シリコン膜 3 1をパターニン グする。
次に、 フォ トレジス ト膜 3 2を除去した後、 図 6に示すように、 窒化シリコン 膜 3 1をマスクにして酸化シリコン膜 3 0と半導体基板 1とをエッチングして半 導体基板 1に深さ 300〜40 Οηιιι程度の溝 5 aを形成する。
次に、 図 7および図 8に示すように、 半導体基板 1上に CVD法で酸化シリコ ン膜 4を堆積し、 約 1 000°Cの熱処理を施してデンシフアイ （焼き締め） した 後、 この酸化シリコン膜 4を化学的機械研磨（Chemical Mechanical Polishing; CMP)法で研磨して溝 5 aの内部に残すことにより、 素子分離溝 5および活性 領域 Lを形成する。
次に、 熱リン酸を用いたゥエツトエッチングで活性領域 Lの半導体基板 1上に 残った窒化シリコン膜 3 1を除去した後、 図 9に示すように、 半導体基板 1に n 型半導体領域 3を形成し、 続いてこの n型半導体領域 3の浅い部分に p型ゥエル 2を形成する。 n型半導体領域 3は、 半導体基板 1に加速エネルギー 500〜 1 000 k e V、 ドーズ量約 1 X 1 O12atoms/cm2の条件で P (リン） をイオン打 ち込みした後、 約 1 000°Cの熱処理で P (リン） を活性化して形成する。 n型 半導体領域 3は、 複数のメモリセルの下部に連続的に形成される。 また、 p型ゥ エル 2は、 n型半導体領域 3に加速エネルギー 200〜3 00 k e V、 ドーズ量 約 1 X 1 O13atoms/cm2の条件で B (ホウ素） をイオン打ち込みした後、 9 5 0°C程度の熱処理で B (ホウ素） を活性化して形成する。 このとき同時に、 メモ リセル選択用 M I S F ETQ sのしきい値電圧を調整するための不純物 （例えば BF2(フッ化ホウ素）） を加速エネルギー約 40 k e V、 ドーズ量約 2 X 1 012ん m2の条件でイオン打ち込みする。
次に、 活性領域 Lの表面の酸化シリコン膜 3 0をゥエツト洗浄で除去した後、 図 1 0および図 1 1に示すように、 活性領域 Lの p型ゥエル 2の表面にメモリセ ル選択用 M I S F ETQ sのゲート酸化膜 6を形成し、 さらにその上部にゲート 電極 7 (ワード線 WL) を形成する。 ゲート酸化膜 6は、 p型ゥエル 2の表面を 800〜900°Cで湿式酸化して形成する。 ゲート電極 7 (ワード線 WL) は、 半導体基板 1上に P (リン） をドープした多結晶シリコン膜 3 3を C V D法で堆 積し、 その上部にスパッタリング法で T i N膜 34および W膜 3 5を堆積し、 さ らにその上部に CVD法で窒化シリコン膜 9を堆積した後、 フォトレジスト膜を マスクにしたエッチングでこれらの膜をパターユングして形成する。 前記のよう にゲート電極 7 (ワード線 WL) は、 同一の幅 （0. 24 / m) 、 同一の間隔 (0. 2 2 /m) で Y方向に沿って真っ直ぐに （直線的に） メモリアレイの端部 まで延在するように形成する。
次に、 図 1 2に示すように、 活性領域 Lの p型ゥエル 2に n型半導体領域 8 (ソース、 ドレイン） を形成してメモリセル選択用 M I S F ETQ sを形成した 後、 このメモリセル選択用 M I S F ETQ sの上部に CVD法で窒化シリコン膜 1 0および 2層の酸化シリコン膜 1 1、 1 2を堆積する。 n型半導体領域 8は、 p型ゥエル 2に加速エネルギー約 3 0 k e V、 ドーズ量約 1 X 1 0 "atomsん m2 の条件で P (リン） をイオン打ち込みした後、 約 900°Cの熱処理で P (リン） を活性化して形成する。 上層の酸化シリコン膜 1 2は、 その表面が半導体基板 1 の全域でほぼ同じ高さになるように化学的機械研磨法で平坦化する。
次に、 図 1 3に示すように、 フォ トレジス ト膜 3 6をマスクにしたエッチング でメモリセル選択用 M I S F ETQ sの n型半導体領域 8 (ソース、 ドレイン） の上部の酸化シリコン膜 1 2、 1 1を除去する。 このエッチングは、 窒化シリコ ン膜 1 0に対する酸化シリコン膜 1 2、 1 1のエッチングレートが大きくなるよ うな条件で行い、 n型半導体領域 8および素子分離溝 5の上部の窒化シリコン膜 1 0が除去されないようにする。
次に、 図 1 4および図 1 5に示すように、 上記フォトレジスト膜 3 6をマスク にしたエッチングでメモリセル選択用 M I S F ETQ sの n型半導体領域 8 (ソ ース、 ドレイン） の上部の窒化シリコン膜 1 0とゲート酸化膜 6とを除去するこ とにより、 ソース、 ドレインの一方の上部にコンタク トホール 1 3を形成し、 他 方の上部にコンタク トホール 1 4を形成する。 前述したように、 コンタクトホー ル 1 3は、 Y方向の径が X方向の径よりも大きくなるような略長方形のパターン で形成し、 コンタク トホール 1 4は、 Y方向の径と X方向の径がほぼ同じになる ようなパターンで形成する。 このエッチングは、 酸化シリコン膜 （ゲート酸化膜 6および素子分離溝 5内の酸化シリコン膜 4 ) に対する窒化シリコン膜 1 0のェ ッチングレートが大きくなるような条件で行い、 n型半導体領域 8や素子分離溝 5が深く削れないようにする。 また、 このエッチングは、 窒化シリコン膜 1 0が 異方的にエッチングされるような条件で行い、 ゲート電極 7 (ワード線 W L ) の 側壁に窒化シリ コン膜 1 0が残るようにする。 これにより、 コンタク トホール 1 3、 1 4がゲート電極 7 (ワード線 W L ) の側壁の窒化シリコン膜 1 0に対して 自己整合で形成される。 コンタク トホール 1 3、 1 4を窒化シリコン膜 1 0に対 して自己整合で形成するには、 あらかじめ窒化シリコン膜 1 0を異方性エツチン グしてゲート電極 7 (ワード線 W L ) の側壁にサイ ドウォールスぺーサを形成し ておいてもよい。
次に、 フォトレジスト膜 3 6を除去した後、 図 1 6に示すように、 コンタク ト ホール 1 3、 1 4の内部にプラグ （導体層） 1 5を形成する。 プラグ （導体層） 1 5は、 酸化シリ コン膜 1 2の上部に n型不純物 （例えば P (リン） ） をドープ した多結晶シリコン膜を C V D法で堆積し、 その後、 この多結晶シリコン膜を化 学的機械研磨法で研磨してコンタク トホール 1 3、 1 4の内部に残すことにより 形成する。 プラグ （導体層） 1 5を構成する多結晶シリコン膜中の n型不純物は、 後の高温熱処理でコンタク トホール 1 3、 1 4の底部から n型半導体領域 8 (ソ ース、 ドレイン） に拡散し、 n型半導体領域 8を低抵抗化する。
次に、 図 1 7および図 1 8に示すように、 酸化シリコン膜 1 2の上部に C V D 法で酸化シリコン膜 1 6を堆積した後、 フォトレジスト膜 3 7をマスクにして酸 化シリコン膜 1 6をエッチングすることにより、 コンタク トホール 1 3の上部に スルーホール 1 7を形成する。 前記のようにスルーホール 1 7は、 活性領域しか ら外れた素子分離溝 5の上部に形成する。 このスルーホール 1 7の内部には、 多 結晶シリコン膜や W膜などの導電膜からなるプラグを埋め込んでもよい。
次に、 フォ トレジス ト膜 3 7を除去した後、 図 1 9および図 2 0に示すように、 酸化シリコン膜 1 2の上部にビット線 B Lを形成し、 上記スルーホール 1 7を通 じてビット線 B Lとコンタク トホール 1 3とを電気的に接続する。 ビット線 B L は、 酸化シリコン膜 1 2の上部にスパッタリング法で T i N膜と W膜とを堆積し、 次いでフォトレジスト膜をマスクにしたエッチングでこれらの膜をパターニング して形成する。 前記のようにビット線 B Lは、 同一の幅 （0 . 1 4 // m) 、 同一 の間隔 （0 . 3 2 / m) で X方向に沿って真っ直ぐに延在するように形成する。 次に、 図 2 1に示すように、 ビット線 B Lの上部に C V D法で酸化シリコン膜 1 8、 1 9および窒化シリコン膜 2 0を堆積する。 酸化シリコン膜 1 9は、 その 表面が半導体基板 1の全域でほぼ同じ高さになるように化学的機械研磨法で平坦 化する。
次に、 図 2 2に示すように、 窒化シリコン膜 2 0の上部に C V D法で酸化シリ コン膜 3 8と P (リン） をドープした多結晶シリコン膜 3 9とを堆積した後、 フ オトレジスト膜 4 0をマスクにしたエッチングで前記コンタク トホール 1 4の上 部の多結晶シリコン膜 3 9に開孔 2 5を形成する。 この開孔 2 5は、 フォトリソ グラフィの解像限界で決まる最小寸法で形成する。
次に、 図 2 3に示すように、 上記開孔 2 5の側壁に多結晶シリ コンからなるサ ィ ドウォールスぺーサ 4 1を形成する。 サイ ドウォールスぺーサ 4 1は、 後のェ 程で開孔 2 5の下部に形成されるスルーホール 2 1の開孔マージンを確保して、 ビット線 B Lとスルーホール 2 1内の下部電極 2 2とのショートを防止するため に形成される。 サイ ドウォールスぺーサ 4 1は、 多結晶シリコン膜 3 9の上部に P (リン） をドープした多結晶シリ コン膜を C V D法で堆積し、 次いでこの多結 晶シリコン膜を異方性ェッチングで加ェして形成する。
次に、 図 2 4および図 2 5に示すように、 上記多結晶シリコン膜 3 9およびサ ィ ドウォールスぺーサ 4 1をマスクにして開孔 2 5の下部の酸化シリコン膜 3 8、 窒化シリコン膜 2 0、 酸化シリコン膜 1 9、 1 8、 1 6を順次ェツチングするこ とにより、 コンタク トホール 1 4の上部にスルーホール 2 1を形成する。 開孔 2 5の側壁にサイ ドウォールスぺーサ 4 1を形成したことにより、 このスルーホー ル 2 1の径は、 開孔 2 5の径、 すなわちフォ トリソグラフィの解像限界で決まる 最小寸法よりも微細となる。
次に、 図 2 6に示すように、 多結晶シリコン膜 3 9の上部およびスルーホール 2 1の内部に n型不純物 （例えば P (リン） ） をドープした多結晶シリコン膜 4 2を C V D法で堆積した後、 この多結晶シリコン膜 4 2の上部に C V D法で酸化 シリコン膜 4 3を堆積する。
次に、 図 2 7に示すように、 フォ トレジス ト膜をマスクにしたエッチングでス ルーホール 2 1の上部以外の領域の酸化シリコン膜 4 3を除去した後、 酸化シリ コン膜 4 3の上部および側壁を含む多結晶シリコン膜 4 2の上部に P (リン） を ドープした多結晶シリコン膜 4 4を C V D法で堆積する。
次に、 図 2 8に示すように、 多結晶シリコン膜 4 4、 4 2、 3 9を異方性エツ チングで加工して酸化シリコン膜 4 3の側壁に多結晶シリコン膜 4 4を残し、 酸 化シリコン膜 4 3の下部に多結晶シリコン膜 4 2、 3 9を残す。
次に、 図 2 9に示すように、 酸化シリコン膜 4 3および酸化シリコン膜 3 8を ゥヱットエッチングで除去することにより、 情報蓄積用容量素子 Cの下部電極 2 2を形成する。 このエッチングは、 窒化シリコン膜 2 0に対する酸化シリコン膜 4 3、 3 8のエッチングレートが大きくなるような条件で行い、 窒化シリコン膜 2 0の下層の酸化シリコン膜 1 9がエッチングされないようにする。
次に、 図 3 0に示すように、 下部電極 2 2の表面に T a 205 (酸化タンタル） などの高誘電体膜を C V D法で堆積することにより、 情報蓄積用容量素子 Cの容 量絶縁膜 2 3を形成する。 その後、 容量絶縁膜 2 3の上部に P (リン） をドープ した多結晶シリコン膜を堆積して情報蓄積用容量素子 Cの上部電極 2 4を形成す ることにより、 前記図 2〜図 4に示す D R AMのメモリセルが完成する。
(実施の形態 2 )
メモリセル選択用 M I S F E T Q sの n型半導体領域 8とビッ ト線 B Lとの接 続は、 次のような方法で行うこともできる。
まず、 前記実施の形態 1の図 5〜図 1 2に示す工程に従って、 メモリセル選択 用 M I S F E T Q sを形成の上部に窒化シリコン膜 1 0および酸化シリコン膜 1 1、 1 2を堆積した後、 図 3 1および図 3 2に示すように、 フォ トレジス ト膜 4 5をマスクにしたエッチングでメモリセル選択用 M I S F E T Q sの n型半導体 領域 8 (ソース、 ドレインの一方） の上部にスルーホール 4 6を形成する。 この スルーホール 4 6は、 前記実施の形態 1のコンタク トホール 1 3と同様、 Y方向 の径が X方向の径ょりも大きくなるような略長方形のパターンで形成するが、 そ の底部がゲート電極 7 (ワード線 W L ) よりも上方に位置するように浅く形成す る。
次に、 上記フォトレジスト膜 4 5を除去した後、 図 3 3および図 3 4に示すよ うに、 第 2のフォトレジスト膜 4 7をマスクにしたエッチングでメモリセル選択 用 M I S F E T Q sのソース、 ドレインの一方の上部にコンタク トホール 4 8を 形成し、 他方の上部にコンタク トホール 4 9を形成する。 コンタク トホール 4 8、 4 9は、 いずれも Y方向の径と X方向の径がほぼ同じになるようなパターンで形 成する。 また、 コンタク トホール 4 8、 4 9は、 前記実施の形態 1でコンタク ト ホール 1 3、 1 4を形成した時と同様、 窒化シリコン膜 1 0をエッチングストツ パに用いた 2段階ェツチングで形成し、 n型半導体領域 8や素子分離溝 5が深く 削れないようにする。
次に、 上記フォ トレジス ト膜 4 7を除去した後、 図 3 5に示すように、 前記実 施の形態 1と同様の方法でスルーホール 4 6およびコンタク トホール 4 8、 4 9 の内部にプラグ （導体層） 1 5を形成する。
次に、 図 3 6に示すように、 前記実施の形態 1と同様の方法で酸化シリコン膜 1 2の上部に酸化シリコン膜 1 6を形成し、 スルーホール 4 6の上部の酸化シリ コン膜 1 6をエッチングしてスルーホール 1 7を形成した後、 酸化シリコン膜 1 6の上部にビッ ト線 B Lを形成する。 スルーホール 1 7の内部には、 多結晶シリ コン膜ゃ W膜などの導電膜からなるプラグを埋め込んでもよい。 その後の工程は、 前記実施の形態 1 と同じである。
上記した本実施の形態の製造方法によれば、 Y方向の径が X方向の径よりも大 きいスルーホール 4 6をゲート電極 7 (ワード線 W L ) の上方に形成し、 このス ルーホール 4 6の下部に Y方向の径と X方向の径がほぼ等しいコンタク トホール 4 8を形成することにより、 コンタク トホール 4 8に埋め込まれたプラグ （導体 層） 1 5とゲート電極 7 (ワード線 W L ) の側壁とが対向する面積が前記実施の 形態 1のそれよりも小さくなる。 これにより、 プラグ （導体層） 1 5とゲート電 極 7 (ワード線 W L ) との間に形成される寄生容量を低減することができるので、 その分、 ワード線遅延を低減することができる。
(実施の形態 3 )
メモリセル選択用 M I S F E T Q sの n型半導体領域 8の上部に形成したスル 一ホール 1 4と情報蓄積用容量素子 Cの下部電極 2 2とを接続するスルーホール は、 ビット線 B Lに対して自己整合で形成することもできる。
この場合は、 まず図 3 7 (メモリアレイの一部を示す半導体基板の概略平面 図） 、 および図 3 8 (左側は図 3 7の A— A' 線に沿った断面図、 右側は同じく C-C 線に沿った断面図） に示すように、 前記実施の形態 1と同じ方法でメモ リセル選択用 M I S F ETQ sのソース、 ドレインの上部に略長方形のコンタク トホール 1 3と略正方形のコンタク トホール 1 4とを形成し、 次いでそれらの内 部にプラグ （導体層） 1 5を形成した後、 コンタク トホール 1 3、 1 4の上部に 堆積した酸化シリコン膜 1 2をエッチングして活性領域 Lから外れた素子分離溝 5の上部にスルーホール 1 7を形成する。
続いて、 酸化シリコン膜 1 2の上部にビット線 B Lを形成し、 スルーホール 1 7を通じてビット線 B Lとコンタク トホール 1 3内のプラグ （導体層） 1 5とを 電気的に接続する。 ビッ ト線 B Lは、 酸化シリコン膜 1 2の上部にスパッタリン グ法で T i N膜と W膜とを堆積し、 次いで W膜の上部に CVD法で窒化シリコン 膜 50を堆積した後、 フォトレジス ト膜をマスクにしたエッチングでこれらの膜 をパターニングして形成する。 ビット線 B Lは、 同一の幅、 同一の間隔で X方向 に沿って真っ直ぐに延在するように形成する。
上記ビット線 B Lは、 隣接するビット線 B Lとの間に形成される寄生容量をで きるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、 その間隔をその幅よりも長くする。 ビット線 B Lの間隔は、 例えば 0. 24 μ m とする。 このとき、 隣接する 2本のビット線 B Lのピッチ、 すなわちメモリセル の Y方向の寸法を 0. 46 μ mとすると、 ビッ ト線 B Lの幅は、 フォトリソグラ フィの解像限界で決まる最小寸法と同程度の 0. (= 0. 46— 0. 2
4) となる。
次に、 図 3 9に示すように、 ビット線 B Lの側壁に窒化シリコン膜からなるサ ィ ドウォールスぺーサ 5 1を形成した後、 ビット線 B Lの上部に CVD法で酸化 シリコン膜 1 9、 窒化シリコン膜 2 0およびを酸化シリコン膜 3 8を順次堆積す る。 サイ ドウォールスぺーサ 5 1は、 ビット線 B Lの上部に CVD法で堆積した 窒化シリコン膜を異方性エッチングで加工して形成する。 酸化シリコン膜 3 8は、 その表面が半導体基板 1の全域でほぼ同じ高さになるように化学的機械研磨法で 平坦化する。 次に、 図 4 0に示すように、 フォ トレジス ト膜 5 2をマスクにしたエッチング で前記コンタク トホール 1 4の上部の酸化シリコン膜 3 8をエッチングする。 こ のエッチングは、 窒化シリコン膜 2 0に対する酸化シリコン膜 3 8のエッチング レートが大きくなるような条件で行い、 窒化シリコン膜 2 0が除去されないよう にする。 次に、 図 4 1に示すように、 上記フォ トレジスト膜 5 2をマスクにしたエッチ ングで窒化シリコン膜 2 0を除去した後、 ビット線 B Lの上部の窒化シリコン膜 5 0および側壁の窒化シリコン膜からなるサイ ドウォールスぺーサ 5 1に対する エツチングレートが小さくなるような条件で酸化シリコン膜 1 9および酸化シリ コン膜 1 6をエッチングすることにより、 コンタク トホール 1 4の上部のスルー ホール 5 3をビット線 B Lに对して自己整合で形成する。 その後、 図 4 2に示すように、 前記実施の形態 1と同じ方法でスルーホール 5 3の上部に下部電極 （蓄積電極） 2 2、 容量絶縁膜 2 3および上部電極 （プレー ト電極） 2 4からなるスタックド構造の情報蓄積用容量素子 Cを形成する。 以上、 本発明者によってなされた発明を発明の実施の形態に基づき具体的に説 明したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱 しない範囲で種々変更可能であることは言うまでもない。
産業上の利用可能性 以上のように、 本発明の半導体集積回路装置の製造方法によれば、 フォ トレジ スト膜の解像マージンと寸法精度を確保することができ、 またレイァゥトの制限 も低減できるため、 ゲート電極 （ワード線） のピッチおよびビット線のピッチを 共に縮小することが可能となり、 D R AMのメモリセルサイズを縮小して高集積 ィ匕を図ることができる。 また、 D R AMを形成した半導体チップの面積を縮小す ることができるため、 D R AMの製造歩留まりを向上させることができる。

Claims

請 求 の 範 囲
1 . 半導体基板の主面の第 1方向に沿って延在する複数のワード線と、 前記第 1 方向と直交する第 2方向に沿つて延在する複数のビット線との交点に配置され、 前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用 M I S F E Tとこれに直列に接続された情報蓄積用容量素子とで構成される D R AMのメ モリセルを有する半導体集積回路装置であって、 前記複数のワード線は、 前記半 導体基板の主面の第 1方向に沿って同一の幅で直線的に延在し、 互いに隣接する ヮード線同士の間隔は、 前記幅よりも狭いことを特徴とする半導体集積回路装置。
2 . 請求項 1記載の半導体集積回路装置であって、 前記互いに隣接するゲート電 極同士の間隔は、 フォ トリソグラフィの解像限界で決まる最小寸法で構成されて いることを特徴とする半導体集積回路装置。
3 . 請求項 1記載の半導体集積回路装置であって、 前記ワード線およびこれと一 体に構成された前記メモリセル選択用 M I S F E Tのゲート電極は、 少なくとも 一部に金属膜を含んだ導電膜で構成されていることを特徴とする半導体集積回路
4 . 請求項 1記載の半導体集積回路装置であって、 前記メモリセル選択用 M I S F E Tが形成された活性領域は、 前記半導体基板の主面の第 2方向に沿って延在 する、 周囲が素子分離領域で囲まれた島状のパターンで構成されていることを特 徴とする半導体集積回路装置。
5 . 請求項 4記載の半導体集積回路装置であって、 前記活性領域を囲む素子分離 領域は、 前記半導体基板の主面に開孔した溝に絶縁膜を埋め込んで形成した素子 分離溝で構成されていることを特徴とする半導体集積回路装置。
6 . 請求項 1記載の半導体集積回路装置であって、 前記ビット線は、 絶縁膜を介 在して前記メモリセル選択用 M I S F E Tの上方に形成され、 前記メモリセル選 択用 M I S F E Tのソース、 ドレインの一方と前記ビット線とを電気的に接続す るコンタク トホールは、 前記メモリセル選択用 M I S F E Tのゲート電極に対し て自己整合で形成されていることを特徴とする半導体集積回路装置。
7 . 請求項 1記載の半導体集積回路装置であって、 前記情報蓄積用容量素子は、 絶縁膜を介在して前記メモリセル選択用 M I S F E Tの上方に形成され、 前記メ モリセル選択用 M I S F E Tのソース、 ドレインの他方と前記情報蓄積用容量素 子の一方の電極とを電気的に接続するコンタク トホールは、 前記メモリセル選択 用 M I S F E Tのグート電極に対して自己整合で形成されていることを特徴とす る半導体集積回路装置。
8 . 半導体基板の主面の第 1方向に沿って延在する複数のワード線と、 前記第 1 方向と直交する第 2方向に沿って延在する複数のビット線との交点に配置され、 前記ワード線と一体に構成されたゲート電極を備えたメモリセル選択用 M I S F E Tとこれに直列に接続された情報蓄積用容量素子とで構成される D R AMのメ モリセルを有する半導体集積回路装置であって、 前記ビッ ト線は、 前記半導体基 板の主面の第 2方向に沿って同一の幅で直線的に延在し、 互いに隣接するビット 線同士の間隔は、 前記幅よりも広いことを特徴とする半導体集積回路装置。
9 . 請求項 8記載の半導体集積回路装置であって、 前記ビッ ト線の幅は、 フォ ト リソグラフィの解像限界で決まる最小寸法以下の寸法で構成されていることを特 徴とする半導体集積回路装置。
1 0 . 請求項 8記載の半導体集積回路装置であって、 前記ビット線は、 少なくと も一部に金属膜を含んだ導電膜で構成されていることを特徴とする半導体集積回
1 1 . 半導体基板の主面の第 1方向に沿って延在する複数のワード線と、 前記第 1方向と直交する第 2方向に沿って延在する複数のビット線との交点に配置され、 前記ヮード線と一体に構成されたゲート電極を備えたメモリセル選択用 M I S F E Tとこれに直列に接続された情報蓄積用容量素子とで構成される D R AMのメ モリセルを有する半導体集積回路装置であって、 前記メモリセル選択用 M I S F E Tが形成された活性領域は、 前記半導体基板の主面の第 2方向に沿って延在す る、 周囲が素子分離領域で囲まれた島状のパターンで構成され、 前記複数のヮー ド線は、 前記半導体基板の主面の第 1方向に沿って同一の幅および同一の間隔で 延在し、 第 1絶縁膜を介在して前記素子分離領域の上部に形成された前記ビット 線は、 前記半導体基板の主面の第 2方向に沿って同一の幅および同一の間隔で延 在し、 前記活性領域に形成された前記メモリセル選択用 M I S F E Tのソース、 ドレインの一方と前記素子分離領域の上部に形成された前記ビット線とを電気的 に接続する第 1 コンタク トホールは、 第 1方向の径が第 2方向の径よりも大きく、 その一部が前記素子分離領域上に延在していることを特徴とする半導体集積回路 1 2 . 請求項 1 1記載の半導体集積回路装置であって、 前記第 1 コンタク トホー ルの内部には、 前記メモリセル選択用 M I S F E Tのソース、 ドレインと同一導 電型の不純物をドープした多結晶シリコン膜が埋め込まれていることを特徴とす る半導体集積回路装置。
1 3 . 請求項 1 1記載の半導体集積回路装置であって、 前記ビット線と前記メモ リセル選択用 M I S F E Tのソース、 ドレインの一方とは、 前記ビッ ト線と前記 第 1絶縁膜との間に介在する第 2絶縁膜に形成された第 1スルーホールを通じて 電気的に接続されていることを特徴とする半導体集積回路装置。
1 4 . 請求項 1 3記載の半導体集積回路装置であって、 前記ビット線の幅は、 前 記第 1スルーホールの径よりも小さいことを特徴とする半導体集積回路装置。
1 5 . 請求項 1 1記載の半導体集積回路装置であって、 前記第 1 コンタク トホー ルは、 第 1方向の径が第 2方向の径よりも大きく、 その一部が前記素子分離領域 上に延在している第 1領域と、 前記第 1領域の下部に形成され、 第 1方向の径と 第 2方向の径がほぼ等しい第 2領域とで構成され、 前記第 1領域は、 前記メモリ セル選択用 M I S F E Tの上方に形成されていることを特徴とする半導体集積回 路装置。
1 6 . 請求項 1 1記載の半導体集積回路装置であって、 前記情報蓄積用容量素子 は、 第 3絶縁膜を介在して前記ビット線の上方に形成され、 前記第 3絶縁膜に形 成された第 2スルーホールと、 前記第 2スルーホールの下部の前記第 1絶縁膜に 形成された第 2コンタク トホールとを通じて、 前記メモリセル選択用 M I S F E Tのソース、 ドレインの他方と電気的に接続されていることを特徴とする半導体
1 7 . 請求項 1 6記載の半導体集積回路装置であって、 前記第 2コンタク トホー ルの内部には、 前記メモリセル選択用 M I S F E Tのソース、 ドレインと同一導 電型の不純物をドープした多結晶シリコン膜が埋め込まれていることを特徴とす る半導体集積回路装置。
1 8 . 請求項 1 6記載の半導体集積回路装置であって、 前記第 2スルーホールは、 互いに隣接する前記ビット線の間に配置され、 前記ビット線に対して自己整合で 形成されていることを特徴とする半導体集積回路装置。
1 9 . ソース、 ドレインおよびゲート電極を有するメモリセル選択用 M I S F E Tと、 第 1電極、 誘電体膜および第 2電極を有する情報蓄積用容量素子とが直列 に接続されたメモリセルを複数備えた半導体集積回路装置であって、
それぞれが半導体基板の主面上の第 1方向に延在し、 かつそれぞれの一部が前 記メモリセル選択用 M I S F E Tのゲート電極を構成する第 1、 第 2および第 3 ヮード線と、
それぞれが前記半導体基板の主面上の前記第 1方向と直交する第 2方向に延在 し、 かつ互いに隣接して配置された第 1および第 2ビット線とを備え、
前記第 1、 第 2および第 3ワード線は、 それらの幅がほぼ同一であり、 前記第 1ヮード線およびこれと隣接する前記第 2ヮード線の間隔と、 前記第 2ヮード線 およびこれと隣接する前記第 3ワード線の間隔とは、 ほぼ同一で、 かつそれぞれ 前記幅よりも小さくなるように構成されており、
前記第 1および第 2ビット線は、 それらの幅がほぼ同一で、 かつ互いの間隔が 前記幅よりも大きくなるように構成されていることを特徴とする半導体集積回路
2 0 . 請求項 1 9記載の半導体集積回路装置であって、
前記メモリセル選択用 M I S F E Tの前記ソース、 ドレインの一方と前記第 1 ビット線とを接続し、 かつ前記第 1ワード線と前記第 2ワード線との間に位置す る第 1導体層と、
前記メモリセル選択用 M I S F E Tの前記ソース、 ドレインの他方と前記情報 蓄積用容量素子の前記第 1電極とを接続し、 かつ前記第 2ヮード線と前記第 3ヮ ード線との間に位置する第 2導体層とをさらに備え、
前記メモリセル選択用 M I S F E Tの前記ソース、 ドレインの一方と前記第 1 導体層とは、 前記第 1ヮ一ド線と前記第 2ヮード線とに対して自己整合で接続さ れており、 前記メモリセル選択用 M I S FETの前記ソース、 ドレインの他方と前記第 2 導体層とは、 前記第 2ヮード線と前記第 3ヮ一ド線とに対して自己整合で接続さ れていることを特徴とする半導体集積回路装置。
2 1. 半導体基板の主面の第 1方向に沿って延在する複数のワード線と、 前記第 1方向と直交する第 2方向に沿って延在する複数のビット線との交点に配置され、 前記ヮード線と一体に構成されたゲート電極を備えたメモリセル選択用 M I S F E Tとこれに直列に接続された情報蓄積用容量素子とで構成される DRAMのメ モリセルを有する半導体集積回路装置の製造方法であって、
(a) 第 1導電型の半導体基板の主面に、 素子分離領域と、 周囲が前記素子分離 領域で囲まれ、 前記半導体基板の主面の第 2方向に沿って延在する島状のパター ンで構成された活性領域とを形成する工程、
( b ) 前記半導体基板の主面上に形成した第 1導電膜をパターユングすることに より、 前記半導体基板の主面の第 1方向に沿って延在し、 それらの間隔がその幅 よりも狭いヮード線を形成する工程、
(c) 前記半導体基板の主面に第 2導電型の不純物を導入することにより、 前記 メモリセル選択用 M I S FETのソース、 ドレインを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
2 2. 請求項 2 1記載の半導体集積回路装置の製造方法であって、 前記ゲート電 極の間隔をフォトリソグラフィの解像限界で決まる最小寸法で形成することを特 徴とする半導体集積回路装置の製造方法。
2 3. 請求項 2 1記載の半導体集積回路装置の製造方法であって、 前記 （c) ェ 程の後、
(d) 前記メモリセル選択用 M I S FETの上部に第 1絶縁膜を形成し、 次いで 前記第 1絶縁膜の上部に前記第 1絶縁膜とはェッチングレートが異なる第 2絶縁 膜を形成する工程、
(e) 前記第 1絶縁膜に対する前記第 2絶縁膜のエッチングレートが大きくなる 条件で前記メモリセル選択用 M I S F ETのソース、 ドレインの上部の前記第2 絶縁膜をエッチングした後、 前記メモリセル選択用 M I S FETのソース、 ドレ インの上部の前記第 1絶縁膜をエッチングすることにより、 前記ソース、 ドレイ ンの一方の上部に第 1方向の径が第 2方向の径ょりも大きく、 その一部が前記素 子分離領域に延在する第 1 コンタク トホールを前記ゲート電極に対して自己整合 で形成し、 他方の上部に第 1方向の径と第 2方向の径がほぼ同じ第 2コンタク ト ホールを前記ゲート電極に対して自己整合で形成する工程、
( f ) 前記第 1コンタク トホールおよび前記第 2コンタク トホールの内部に導電 膜を埋め込んだ後、 前記第 2絶縁膜の上部に第 3絶縁膜を形成し、 次いで前記第
1コンタク トホールの前記素子分離領域に延在する領域上の前記第 3絶縁膜に第
1スルーホールを形成する工程、
( g ) 前記第 3絶縁膜の上部に形成した第 2導電膜をパターニングすることによ り、 前記半導体基板の主面の第 2方向に沿って同一の幅で延在し、 かつそれらの 間隔が前記幅よりも広いビット線を形成し、 前記第 3絶縁膜に形成した前記第 1 スルーホールを通じて前記ビット線と前記第 1 コンタク トホールを電気的に接続 する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
2 4 . 請求項 2 3記載の半導体集積回路装置の製造方法であって、 前記ビット線 の幅をフォトリソグラフィの解像限界で決まる最小寸法以下の寸法で形成するこ とを特徴とする半導体集積回路装置の製造方法。
2 5 . 請求項 2 3記載の半導体集積回路装置の製造方法であって、 前記 （g ) ェ 程の後、
( h ) 前記ビット線の上部に第 4絶縁膜を形成し、 次いで前記第 4絶縁膜の上部 に前記第 4絶縁膜とはエッチングレートが異なる第 5絶縁膜を形成する工程、
( i ) 前記第 4絶縁膜に対する前記第 5絶縁膜のエッチングレートが大きくなる 条件で前記第 2コンタク トホールの上部の前記第 5絶縁膜をェツチングした後、 前記第 2コンタク トホールの上部の前記第 4絶縁膜をエッチングすることにより、 前記第 2コンタク トホールの上部に前記ビット線に対して自己整合で第 2スルー ホールを形成する工程、
( j ) 前記第 5絶縁膜の上部に形成した第 3導電膜をパターユングすることによ り、 前記第 2スルーホールを通じて前記第 2コンタク トホールと電気的に接続さ れる情報蓄積用容量素子の下部電極を形成する工程、 をさらに含むことを特徴とする半導体集積回路装置の製造方法。
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