TW454339B - Semiconductor integrated circuit apparatus and its fabricating method - Google Patents

Description

經濟部中央揉準局員工消费合作社印装 454339 A7 B7 五、發明説明1() (發明所屬之技術領域） 本發明有關於半導體積體電路裝置及其製造方法，特 別是適用於備有 DRAM ( Dynamic Random Access Memory)(動態隨機存取記億體）（下面簡稱DRAM)之半 導體積體電路裝置上有效之技術。 (先前技術） DRAM之存儲單元乃配置於在半導體基板之主面上 矩陣狀地配置·之複數之字線及複數之位線之交點上，由一 個資訊存儲用容量元件及與它串聯連接之存儲單元選擇用 MI SFET所構成》 存儲單元選擇用Μ I S F E T乃形成於以元件分離領 域所圍繞之半導體基板之活性領域，主要係由閘氧化膜， 及與字線成一體而構成之閘電極•及構成源極及漏極之一 對之半導體領域而構成。位線乃配置於存儲單元選擇用 Μ I S F Ε Τ之上部，電氣的連結於由二個存儲單元選擇 用MI SFET所共有之上述源極•漏極之一方•資訊存 儲用容量元件乃同樣地配置於存儲單元選擇用Μ I S FE Τ之上部，電氣的連接於上述源極•漏極之另一方。 關於此種備有存儲單元構造之DRAM之情形在日本 專利公報特開平5 — 2 9 1 5 3 2號等有記述。此公報中 所述之D RAM之存儲單元乃爲了令存儲單元選擇用 MI SFET微細化時可確保其閘長度，同時使字線之節 距可狹窄化起見，使字線之寬度在活性領域（字線之做爲 本紙張尺度遥用中國囷家標準（CNS ) A4规格（210X W7公釐）_ 4 (诗先Μ讀背面之注$項再埃窝本頁) 一裝· 訂 4S4339 A7 B7 經濟部中央標準局貞工消費合作社印裝 五、發明説明2() 存儲單元選擇用M I.S F E T之閘電極之機能之領域）較 粗，其他領域即使之較狹。 又記述於上述公報之D RAM之存儲單元乃爲了連接 該可以良好的確保存儲單元選擇用Μ I S F E T之源極· 漏極之一方與位線之接觸孔之導通使位線之寬度一部份加 粗（增加寬度）而延在到活性領域之上部|同時使活性領 域之平面圖案予以形成爲曲折狀（方少夕4 狀）而其 —部份折彎至位線側。 (發明所欲解決之課題） 惟記述於上述公報之DRAM之存儲單元乃隨著存儲 單元之尺寸之微細化之進行，最小加工尺寸之近乎光蝕法 之解像限界程度時，光蝕法很困難於微細之曲線圖案或折 彎之圖案，因此對於字線或位線之寬度一部份加粗或活性 領域之平面圖案予以曲折狀（方、νβ狀）時無法確 保良好之尺寸精度。又該連接資訊存儲用容量元件之下部 電極與存瀹單元選擇用Μ I S F E T之源極漏極之另一方 之穿通孔乃由於配置於位線與位線之間，因此如果使位線 在一部份予以加寬時很難確保穿通孔之開孔限度，無法確 實防止在穿通孔上發生下部電極與位線之短路。 本發明之目的乃提供可推進D RAM之存儲單元之微 細化之技術。 本發明之上述及其他之目的以及其新穎之特徵乃當由 本說明書中之記述及附圖而可以明瞭。 本紙張尺度適用中國國家標準（CNS ) A4规格（210 X 297公嫠> .c. ' {请先閲讀背面之注意事項再填寫本頁) 4^4339 A7 B7 五、發明说明3() (解決課題之手段） 本案中所揭示之發明中，代表性者之槪要簡單的說明 時即有如下： (1)本發明半導體積體電路裝置，主要係具有：沿 著半導體基板之主面之第1方向所延在之複數之字線，及 配置於沿著與上述第1方向直交之第2方向而延在之複數 之位線之交點，備有與上述字線成一體構成之閘電極之存 儲單元選擇用Μ I S F ET，及與它串聯地連接之資訊存 儲用容量元件所構成之DRAM之存儲單元之半導體積體 電路裝置中，其特徵爲： 上述之複數之字線乃沿著上述半導體基板之主面之第 1方向，以同一寬度直線地延在•而互相鄰接之字線與字 線之間隔乃與上述之寬度比較更狹者。 (2 )本發明之半導體積體電路裝置，乃上述友.相鄰 接之字線與字線之間隔乃以光蝕法之解像限界所定之最小 尺寸所構成者。 經濟部中央搮準局貝工消费合作社印笨 <請先S讀背面之注意事項再填寫本頁) (3 )本發明之半導體積體電路裝置，乃上述字線及 與它成一體地構成之上述存儲單元選擇用Μ I S F Ε Τ之 閘電極乃，至少於其一部份含有金屬膜之導電膜所構成。 (4 )本發明之半導體積體電路裝置，乃形成上述存 儲單元選擇用Μ I S F Ε Τ之活性領域乃以沿著上述半導 體基板之主面之第2方向地延在之，周屑係以元件分離領 域所圍繞之島狀之圖案所構成。 本紙張尺度逍用f國國家標準（CNS ) Α4规格（210Χ297公釐）.0. 454339 A7 _B7_ 五、發明説明4() (5 )本發明之半導體積體電路裝置，乃上述園繞活 性領域之元件分離領域乃以•在開孔於上述半導體基板之 主面之溝中埋入絕緣膜之元件分離溝所構成。 (6 )本發明之半導體積體電路裝置，乃上述位線乃 介置有絕緣膜而形成於上述存儲單元選擇用Μ I S F E T 之上方，該電氣的連接上述存儲單元選擇用Μ I S F Ε Τ 之源極、漏極之一方與上述位線之接觸孔乃對於上述存儲 單元選擇用Μ I S F Ε Τ之閘電極而以自己整合而彤成者 〇 (7 )本發明之半導體稹體電路裝置，乃上述資訊存 儲用容量元件乃介置有絕緣膜而.形成於上述存儲單元選擇 用MISFET之上方，該電氣的連接上存儲單元選擇用 Μ I SFETQ之源極、漏極之另一方與上述資訊存儲用 容量元件之一方之電極之接觸孔乃對於上述存儲軍元選擇 用Μ I S F ΕΤ之閘電極而以自己整合而形成者。 經濟部中央揉丰局貝工消費合作社印¾ <請先閲讀背面之注意事項再填寫本頁) (8 )本發明之半導體積體電路裝置，主要係具有： 沿著半導體基板之主面之第1方向延在之複數之字線，及 配置於沿著與上述第1方向直交之第2方向而延在之複數 之位線之交點，備有與上述字線成一體構成之閘電極之存 儲單元選擇用Μ I S F Ε Τ，及與它串聯地連接之資訊存 儲用容量元件所構成之D RA Μ之存儲單元之半導體積體 電路中，其特徵爲： 上述之位線乃沿著上述半導體基板之主面之第2方向 而以同一寬度直線地延在，互相連接之位線與位線之間隔 本—紙張尺度遥用中囷國家揉準（CNS ) Α4规格（210X297公釐)~ΓΤΙ 154339 Α7 Β7 五、發明説明ί ) 乃與上述之寬度比較更寬者。 (9 )本發明之半導體積體電路裝置，乃上述位線之 寬度乃以光蝕法之解像限界所定之之最小尺寸或其以下之 尺寸所構成者。 (10)本發明之半導體積體電路裝置，乃上述位線 乃以至少其一部份含有金屬膜之導電膜所構成。 (1 1 )本發明之半導體積體電路裝置，主要係具有 :沿著半導體基板之主面之第1方向所延在之複數之字線 ，及配置於沿‘著與上述第1方向直交之第2方向延在之複 數之倬線之交點，備有與上述字線成一體構成之閘電極之 存儲單元選擇用MI SFET及.與它串聯地連接之資訊存 儲用容量元件所構成之D RAM之存儲單元之半導體積體 電路裝置中，其特徵爲： 上述存儲單冗選擇用Μ I S F E T所形成之活性領域 乃由，沿著上述半導體基板之主面之第2方向而延在之周 圍之由活性領域所圍繞之島狀之圖案所構成， 經濟部中央橾率局貝工消費合作社印製 <請先S讀背面之注意事項再填寫本頁) 上述複數之字線乃沿著上述半導體基板之主面之第1 方向，而以同一寬度及同一間隔而延在， 介置著第1絕緣膜而形成於上述活性領域之上部之上述 位線乃，沿著上述半導體基板之主面之第2方向·而以同 一寬度及同一間隔而延在， 該電氣的連接I形成於上述活性領域之上存儲單元選 擇用MISFET之源極•漏極之一方，與形成於上述元 件分離領域之上部之上述位線之第1接觸孔乃，第1方向 本紙張尺度適用中國國家樣準（CNS ) Α4規格（210X297公釐)~~ 164339 Α7 Β7 五、發明説明0() 之直徑乃較第2方向之直徑爲大，而其一部乃延在於上述 元件分離領域上者。 (1 2 )本發明之半導體積體電路裝置，乃在上述接 觸孔之內部埋入有摻雜了與上述存儲單元選擇用 M I S F E T之源極•漏極同一導電型之不純物之多晶矽 膜者。 (1 3 )本發明之半導體積體電路裝置，乃上述位線 與上述存儲單元選擇用Μ I S F E T之源極•漏極之一方 乃通經介置於·上述位線與上述第1絕緣膜之間之第2絕緣 膜上所形成之第1穿通孔而電氣的連接者 (1 4 )本發明之半導體積體電路裝置，乃上述位線 之寬度乃較上述第1穿通孔之直徑爲小。 經濟部中央揉準局員工消费合作社印製 (請先《讀背面之注意事項再填寫本頁) (1 5 )本發明之半導體積體電路裝置，乃上述第1 接觸孔乃由：第1方向之直徑係較第2方向之直徑爲大， 而其一部份延在於上述元件分離領域上之第1之領域，及 形成於上述第1領域之下部，而第1方向之直徑與第2方 向之直徑乃大致相等之第2領域所構成，上述領域乃形成 於上述存儲單元選擇用Μ I S F Ε Τ之上方者》 (1 6)本發明之半導體積體電路裝置，乃上述資訊 存儲用容量元件乃，介置第3絕緣膜地形成於上述位線之 上方，而通經形成於第3絕緣膜之第2穿通孔及形成於上 述第2穿通孔之下部之上述第1絕緣膜之第2接觸孔而電 氣的連結於上述存儲單元選擇用 MISFET之源極•漏極之另一方者。 本紙張尺度適用中國國家樣準（CNS ) Α4規格（210X297公兼)~Γ〇Τ 154339 A7 _B7_ 五、發明説明< )

(1 7 )本發明之半導體積體電路裝置，乃上述第2 接觸孔之內部中埋入有摻雜了上述存儲單元選擇用Μ I S F Ε Τ之源極•漏極之同一導電型之不純物之多晶矽膜者 〇 (1 8 )本發明之半導體積體電路裝置，乃上述第2 穿逋孔乃配置於互相鄰接之上述位線之間，且對於上述位 線以自己整合形成者。 (1 9 )本發明之半導體積體電路裝置之製造方法， 主要係具有：‘沿著半導體基板之主面之第1方向所延在之 複數之字線，及配置於沿著與上述第1方向直交之第2方 向而延在之複數之位線之交點，備有與上述字線一體構成 之閘電極之存儲單元選擇用Μ I S F ΕΤ，及與它串聯地 連接之資訊存儲用容量元件所構成之D R AM之存儲單元 之半導體積體電路裝置製造方法中*其特徴爲：含有下述 之過程， 經濟部中央標準局貝工消費合作杜印製 {請先S讀背面之注項再填寫本頁) (a)在第1導電型之半導體基板之主面形成•元件 分離領域，及周圍之由上述元件分離領域所圍繞，沿著上 述半導體基板之主面之第2方向而延在之島狀之圖案所構 之活性領域之過程； (b )對於形成於上述半導體基板之主面上之第1導 電膜施以圖案處理以資形成，沿著上述半導體基板之主面 1方向而延在，而該間隔係較其寬度爲狹之字線之過程； (c )在上述半導體基板之主面上導入第2導電型之 不純物，由而形成上述存儲單元選擇用Μ i S F E 丁之源 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210X297公釐）· 1〇 _ 64339 A7 B7 五、發明説明ί ) 極·漏極之過程。 (2 0 )本發明之半導體積體電路裝置’乃上述閘電 極之間隔乃以光蝕法之解像限界所決定之最小尺寸來形成 者。 (21)本發明之半導體積體電路裝置之製造方法’ 乃在於上述（c )過程之後再包含下述之過程者， (d)於上述存儲單元選擇用MISFET之上部形 成第1絕緣膜，接著在上述第1絕緣膜之上部形成與上述 第1絕緣膜触刻比率不同之第2絕緣膜之過程.； 經濟部中央揉準局員工消費合作杜印製 (請先閲讀背面之注意事項再填窝本頁) (e )以對於上述第1絕緣膜之上述第2絕緣膜之蝕 刻比，率變大之條件下，將上述存儲單元選擇用MISFE T之源極•漏極之上部之上述第2絕緣膜施予蝕刻之後， 對於上述存儲單元選擇用Μ I S F E T之源極•漏極上部 之上述第1絕緣膜施予蝕刻，以資在上述源極•漏極之一 方之上部，以對上述閘電極而自己整合地形成第1方向之 直徑之大於第2方向之直徑爲大，且其一部份之延在於上 述元件分離領域之第1接觸孔，在另一方之上面對菸上述 閘電極而自己整合地形成第1方向之直徑與第20向之直 徑大致相同之第2接觸孔之過程；. .(f )於上述第1接觸孔及上述第2接觸孔之內部埋 入導電之後，在上述第2絕緣膜之上部形成第3絕緣膜， 接著於上述第1接觸孔之延在於上述元件分離領域之領域 上之上述第3絕緣膜形成第1穿通孔之過程； (g)對於形成於上述第3絕緣膜上部之第2導電膜 本紙法尺度適用中國國家揉準（CNS ) A4規格（210 X 297公釐）.-J1 . 經濟部中央樣準局属工消費合作社印製 454339 A7 B7 五、發明説明s() 施予圖案處理，以資形成沿著上述半導體基板之主面之第 2方向而以同一之寬度而延在，且該間隔之較上述寬度爲 寬之位線，而通經形成於上述第3絕緣膜之上述第1穿通 孔而電氣的連接上述位線及上述第1接觸孔之過程。 (2 2 )本發明之半導體積體電路裝置之製造方法， 乃上述位線之寬度乃以光蝕法之解像限界所決定之最小尺 寸或其以下之尺寸來形成者》 (2 3 )本發明之半導體積體電路裝置之製造方法* 乃於上述（g_)之後再含有下述之過程， (h )在上述位線之上部形成第4絕緣膜，接著在上 述第4絕緣膜之上部形成與上述第4絕緣膜之蝕刻比率不 同之第5絕緣膜之過程： (i )在對於上述第4絕緣膜而上述第5絕緣膜之蝕 刻比率會大之條件之下，對上述第2接觸孔上部之上述第 5絕緣膜施予蝕刻之後，對於上述第2接觸孔之上都之上 述第4絕緣膜施予蝕刻，以資在上述第2接觸孔之上部， 形成對於上述位線自己整合之第2穿通孔之過程： (j )對於形成於上述第5絕緣膜之上部之第3導電 膜施予圖案處理，以資形成通經上述第2穿通孔使之與第 2穿通孔連結之資訊存儲用容量元件之下部電極之過程· (2 4 )本發明之半導體稹體電路裝置，主要係複數 的具有，備有源極、漏極以及閘極之存儲單元選擇用 MI SFET ’及第1電介質膜，及第2電極之資訊存儲 用容量元件之被串聯連接而成之存儲單元之半導體積體電 本^从適用中關家標率（〇«)八4胁（21(^297公釐)~~7^. (請先聞讀背面之注意事項再填寫本頁) 裝 訂 464339 Α7 Β7 五、發明説明lfo ) 路裝置中，其特徵爲，由： 半導體基板，及 在上述半導體基板之主面上，各自均以規定之寬度及 規定之間隔地延在於上述主面上之第1方向，其一部份將 成爲上述存儲單元選擇用MI SFET之閘電極之第1乃 至第3之字線，及 在上述半導體基板之主面上，各自均以規定之寬度及 規定之間隔地延在於直交於上述第1方向之第2方向，而 互相鄰接之第_ 1及第2位線所構成· 上述第1乃至第3字線乃互相具有大致同一之寬度， 且以大致同一之間隔地配置而成.，上述第1乃至第3字線 之寬度乃較所鄰接之第1及第2字線之間隔爲大， 上述第1及第2位線乃互相具有大致同一寬度，且以 大致同一之間隔地配置而成，上述第1乃至第2位線之寬 度乃較上述鄰接之第1及第2位線之間隔爲小者。‘ 經濟部中央橾準局属工消费合作社印裝 (請先閲讀背面之注意Ϋ項再填寫本頁) (2 5 )本發明之半導體積體電路裝置，乃更備有： 連接上述存儲單元選擇用Μ I S F Ε Τ之源極•漏極之一 方與上述位線，而據位於上述第2及第3字線間位置之第 1導體層，及 連接上述存儲單元選擇用Μ I S F Ε Τ之源極•漏極 之另一方與上述資訊存儲用容量元舯之第1電極，而據位 於上述第1及第2字線間之第2導體層· 上述第1導體層係對於上述第2及第3字線而以自己 整合地連接於上述存儲單元選擇用Μ I S F Ε Τ之源極、 本紙張尺度適用中國國家標率（CNS > Α4规格{ 210乂297公羞)~. 13_ 經濟部中央揉準局員工消费合作社印製 454339 A7 _ .___ 五、發明説明<1 ) 漏極之一方，而上述第2導體層係對於上述第1及第2字 線而以自己整合地連接於上述存儲單元選擇用Μ I S F E Τ之源極、漏極之另一方者。 (發明之實施形態） 下面依據圖面詳細的說明本發明之實施形態* 再者在於說明實施形態之全圖中，對於具有同一機能 之構件即標上同一標號而省略其反複之說明。 (實施形態1 ) 圖1乃本發明之一實施彤態之D R A M之等效電路圖 ，如圖示，此DRAM之存儲器陣列（MARY)乃由矩 陣狀地配置之複數之字線WL ，WLn，’ W L η + 1 .........)及複數之位線B L以及配置於這些之交 點之複數之存儲單元（MC )所構成♦爲了記億1位元之 資訊（信息）之一個存儲單元乃由一個資訊存儲用容量元 件C及串聯地連接於它之一個存儲單元選擇用 MISFETQs所構成。 存儲單元選擇用MISFETQs之源極•漏極之一 方乃電氣的連接於資訊存儲用容量元件C。另一方即電氣 的連接於位線B L。字線WL之一端乃連接於字驅動器W D *位線BL之一端即連接於讀取放大器SA。 圖2乃表示上述存儲器陣列之一部份之半導體基板之 槪略平面圖，圖3乃擴大圖2之一部份表示之平面圖，圖 本紙張尺度適用中國囯家橾芈（CNS ) Α4规格（2Ι0Χ 297公釐）· 14 - (請先Μ讀背面之注$項再填寫本頁) ,装· -訂 A7 ___B7_ 五、發明説明ife ) 4之左側乃沿著圖3之A — A —線之剖面圖，右側即同樣 沿著B — B >線之剖面圖，又圖2及圖3係只表示構成存 儲單元之導電層（除去閘電極）、省略導電層間之絕緣膜 及形成於存儲單元上部之配線之圖示。 DRAM之存儲單元乃形成於形成在P型之半導體基 板_1之主面之P型阱2。此存儲單先之平面尺寸乃例如 〇.4_6111111〇，4 6111111。雖不特別限定，惟存儲澤元 所形成之領域（存儲器陣列）之P型阱2乃爲了防止來自 半導體基板1之其他領域之電路（例如周邊電路之一部份 之輸入出電路）之雜訊之影響，而由形成於其下部之η型 半導體領域3而與Ρ型之半導體基板1電氣的被分離。 經涛部中央標準局負工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 存儲單元之存儲單元選擇用Μ I S F E TQ s係由η 通道型所構成，形成於上述Ρ型阱2之活性領域L。如圖 2及圖3所示，該活性領域L乃由沿著圖之左右方向（X 方向）而直線地延在之細長之島狀圖案所構成之X方向之 尺寸爲1 · 1 6 jtzm，圖之上下方向（Υ方向）之尺寸爲 0·24#m。以此種單純的直線圖案來成活性領域L時 ，如將其尺寸微細化到光蝕法之解像限界之下仍能不會發 生解像圖案之微細圖案，因此可確保良好之尺寸精度。又 上述之活性領域L之尺寸以及下面所記述之存儲單元之各 構成要素之尺寸乃屬例示之尺寸，不是限定本發明者β 如圖4所示，圍繞上述活性領域L之元件分離領域乃 由，開孔於Ρ型阱2之淺溝內埋入氧化矽膜而形成之元件 分離溝5所構成。埋入於元件分離溝5之氧化矽膜4乃使 本紙張尺度適用中國國家揉率（CNS ) Α4规格（210X297公羞)~~,15- 454339 A7 _B7__ 五、發明説明迨 ) 之該活性領域L之表面能成爲大致同一高度地被平坦化， 由於以元件分離溝5所構成之元件分離領域乃在其活性領 域之端部沒有鳥嘴型部（bird、beak)存在，所以與以 L〇C 0 S法（選擇氧化法）所形成之同一尺寸之元件分 離領域（電場氧化膜）相比較時間可加大活性領域L之實 效的面積。 於上述活性領城L之每一個上，以X方向鄰接地形成 有互相供有源極·漏極之一方之二個存儲單元選擇用 MI SFETQs。該存儲單元選擇用MI SFETQs 乃主要由閘氧化膜6，及閘電極7，及構成源極·漏極之 —對η型半導體領域8，8所構成。 經濟部中央梯準局貝工消費合作社印製 <請先聞讀背面之注意事項再填寫本頁) 如圖2及圖3所示存儲單元選擇用MISFETQs 之閘電極7乃與字線WL成一體地被形成，以同一寬度， 同一間隔地沿著Y方向一直地（直線地）延在至存儲器陣 列之端部。此P電極7 (字線WL)之寬度、換言之閘長 乃以可抑制存儲單元選擇用MI SFETQ s之短通道之 效果，能確保閾値電壓之一定値以上之尺寸（例如0 2 4βπι)來構成。又鄰接之二支閘電極7 (字線WL)之 間隔，係由光蝕法之解像限界所決定之最小尺寸（例如 0 · 22#m〉所構成，而成爲較閘電極7 (字線WL) 之閘長度爲短，以此單純的直線圖案而構成此閘電極7( 字線WL )時，即使間隔微細化到光蝕法之解像限界之下 仍然可確保良好之尺寸精度》 上述閘電極7 (字線WL)乃在於摻雜了例如P (磷 紙張尺度通用中國國家標準（CNS ) A4规格（210Χ297公釐）_ 16 · 經濟部中央樣準局貝工消费合作社印製 4i4339 A7 B7 五、發明説明1¾ ) )等之n型不純物之低電阻多晶矽膜之上部介著T i N膜 而疊層W (鎢）膜之多層構造（多金靥膜構造）所構成。 如以閘電極5 (字線WL)之一部份以低電阻之金屬（W )來構成時，可以將其膜片電阻減低到2 Ω/□程度，因 此可減低字線延遲。又不需要以低電阻之金屬配線來背襯 閘電極5 (字線WL )之下可減低字線延遲，因此減少形 成於存儲單元之上.部之一層配線層。 上述閘電極7 (位線WL)之上部乃以氮化矽膜9覆 蓋，在此氮化矽膜9及閘電極7 (字線WL )之側壁以及 元件分離溝5之表面上形成有氮化矽膜1 0，覆罩閘電極 7 (字線WL)之氮化矽膜9之上部形成有二層之氧化矽 膜1 1，1 2。上層之氧化矽膜1 2即使其表面能與半導 體基板1之全域而呈大致同一高度地被平坦化。 構成存儲單元選擇用MISFETQs之源極•漏極 之一對η型半導體領域8之上部形成有貫穿氧化矽腠12 • 11及閘氧化膜6而到達於η型半導體領域8之接觸孔 13，14。這些接觸孔13，14之內部埋入有•由摻 雜η型不純物（例如Ρ (磷））之低電阻多晶矽膜所成之 針形電極（導體層）1 5。 上述接觸孔1 3，1 4及針形電極（導體層）1 5乃 對於閘電極7 (字線WL )以自己整合地形成。詳述之接 觸孔1 3，1 4之底部之X方向之直徑乃相等於鄰接之二 支閘電極7 (字線WL)之一方之側壁之氮化矽膜1 0及 另一方之側壁之氧化矽膜10之間隔相等之尺寸氮化矽膜 本紙張尺度逍用中國國家標準（CNS ) Α4此格（210 X 297公釐）· 17 _ (請先聞讀背面之注意事項再填寫本頁) 裝· •訂 454339 經濟部令央樣準局員工消费合作社印製 A7 B7 五、發明説明ife ) 1 0之X方向之膜厚必須使之能防止至少接觸孔1 3， 1 4內之針形電極（導體層）1 5以及閘電極7 (字線W L)之漏洩之膜厚（例如〇·〇5#ιη) »所以將閘電極 7 (字線WL )之間隔定爲光蝕法之解像限界之尺寸（ 0 · 22#m)時，接觸孔13，14之底部之X方向之 直徑乃最大也只是解像限界以下之0 · 12 ( = 0 · 22 一（0 · 05x2) /zm。如上所述將接觸孔13，14 對於閘電極7 (字線WL )而以自己整合地形成時，雖然 將閘電極7 (字線W L )之間隔微細化到光蝕法之解像限 界之下，仍然可以確實地防止接觸孔1 3，1 4與閘電極 7(字線WL)之短路也。換言之對於閘電極7 (字線 WL)而以自己整合地形成接觸孔1 3，1 4及針形電極 (導體層）15，所以使字線WL之間隔設爲以光蝕法之 解像限界所決定之最小尺寸。 上述接觸孔13，14中，接觸孔14之Y方向之直 徑係與活性領域L之Y方向之尺寸相同（〇 · 24#m) 。相對地另一方之接觸孔（由二個存儲單元選擇用 MISFETQs所共有之η型半導體領域8上之接觸孔 )13之Υ方向之直徑乃較活性領域L之Υ方向之尺寸（ 0 · 2 4只m )大，（例如0 · 4 8 # m )，即接觸孔 1 3乃以Y方向之直徑大於X方向（上端部之）直徑之略 長方形之平面圖案所構成，其一部份即離開了活性領域L 延在至元件分離溝5之上部。 在於形成上述接觸孔1 3，1 4之氧化膜1 2之上部 本紙張尺度適用中國國家揉準（CNS > A4规格（210X297公釐）.-JQ. (請先»讀背面之注i項再填寫本頁) :裝‘ -訂 娌濟？央揉準局貝工消費合作社印装 4 5 4 3 3 9 A7 B7__ 五、發明説明《6 ) 將形成氧化矽膜1 6，再在其上部形成有位線B L。如圖 2及圖3所示*位線B L乃配置於元件分離溝5之上部。 以同一寬度，同一間隔沿著X方向一直（直線的）延在至 存儲器陣列之端部。相鄰接之二條位線B L之節距乃與存 儲單元之Y方向之尺寸相同（〇 · 46jt/m)。 位線BL乃爲了盡量減少形成於鄰接之位線BL之間 之寄生容量以提高資訊之讀出及寫入之速度起見，使甚間 隔大於其^度》換言之，位線B L乃減少寬度，加大所鄰 ·— . —' 接之位線B L·之間隔擴大就可減低該寄生容量。位縝BL 之間隔例如係0 · 3 2 。此時位線B L之寬度將是較 以光蝕法之解像限界所決定之最小尺寸更微細之0 · 1 4 ^m( = 〇- 46-0-32)，以單純的直線圖案來構 成位線B L時，即其寬度微細化到光蝕法之解像限界之下 仍然可以確保良好的尺寸精度。又位線B L之間隔較其寬 度爲長之結果，雖然縮小存儲單元之尺寸之下，仍能夠確 保•配置於位線B L間與閘電極7間之交點之穿通孔2 1 資訊存儲用容量元件C與接觸孔14之連接用之穿通孔之 開孔限界。 例如上述位線B L乃例如於T i N膜之上部疊層W膜 之多層構造構成，將位線B L之一部份以低電阻之金屬（ W)來構成時，可以將其膜片電阻減低到2 Ω/□程度， 因此得於高速的實施資訊之讀出•寫入。又於形成位線.B L之過程中同時的可形成DRAM之週邊電路之配線，因 此可以簡略化D RAM之製造過程。又以電子遷移耐性大 m -Is ^^1 - -"^^1 I ii Λ, / , - (请先閲讀背面之注意事項再填寫本頁) 订 本纸依尺度適用ts®家揉準（CNS ) A4规格（210X297公嫠）.《jg - 454339 A7 B7 五、發明説明☆) 之材料（W· T i N)來構成位線時，將位線BL之寬度 微細化到光蝕法之解像限界以下之條件下仍然可減低斷線 不良率。 上述位線BL乃通經形成於氧化矽膜16之穿通孔 17而電氣的連接於上述接觸孔13內之針形電極（導體 層）1 5，又介著此針形電極（導體層）1 5而電氣的連 接於由二個存儲單元選擇用Μ I S F E TQ s所共有之η 型半導體領域8 (源極•漏極之一方）。連接位線BL與 接觸孔1 3內之針形電極（導體層）1 5用之穿通孔1 7 乃形成於配置於元件分離溝5之上部之位線B L之直下* 且以較位線B L之寬度爲大之直徑地被構成。如上所述， 使接觸孔13之Υ方向之直徑大於X方向之直徑而使其一 部份延在至元件分離溝5之上部，由而不需要位線δ L之 寬度之一部份予以加大而延在至活性領域L之上部，或將 活性領域L之一部分折彎於位線B L方向之下仍然可以使 位線B L與η型半導體領域8電氣的連接也。 經濟部中央揉準局貝工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 上述位線BL之上部乃以氧化矽膜18，19所罩覆 •又該上部即以氮化矽膜2 0所罩覆，氧化矽膜1 9即其 表面在半導體基體基板1之全域地能呈大致同一高度狀地 被平坦化，氮化矽膜2 0之上部乃形成有資訊存儲用容量 元件C。資訊存儲用容量元件C乃由下層而依予疊層3下 部電極（存儲電極）2 2，容量絕緣膜2 3以及上部電極 (板電極）2 4之疊層構造所構造*下部電極2 2與上部 電極2 4乃例如以Ρ (磷）來摻雜之低電阻多晶矽膜所構 本紙張尺度適用中國國家揉準（CNS ) A4*IL格（210 X 297公釐）.〇0- A7 B7 五、發明説明ife ) 成，容量絕緣膜23乃例如以Ta2〇5 (氧化鉅）等之高 介電質膜所構成。 如圖2及圖3所示，資訊存儲用容量元件C之下部電 極2 2乃*由沿著圖之X方向一直地延在之細長之圖案所 構成*其尺寸乃例如X方向爲0 · 77#m，Y方向爲 0*3 1//111。又相鄰接之兩下部22，2 2之間隔乃例 如X方向，Υ方向均0 _ 1 5#m，以此種單純之直線圖 案來形成下部電極2 2時，其間隔之被微細化到光蝕法之 解像限界之下·，仍然不會發生解像困難之微細圖案，因此 可以確保良好之尺寸精度。 資訊存儲用容量元件C之下部電極2 2乃通經貫穿了 氮化矽膜2 0，氧化矽膜1 9，1 8以及其下層之氧化矽 膜1 6而形成之穿通孔2 1而電氣的連接於上述接觸孔 1 4內之針形電極（導體層）1 5，又介著此針形電極（ 導體層）15而電氣地連接於存儲單元選擇用 MISFETQs之源極•漏極之另一方。連接下部電極 經濟部中央揉準局負工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 2 2與接觸孔1 4內之針形電極（導體層）1.5之穿通孔 2 1乃由於配置於位線B L與位線B L之間，因此穿通孔 2 1之開孔面稹乃由位線B L之間隔所規定。如上述*將 位線B L，以同一寬度，同一之間隔而沿著X方向一直地 延伸，使其間隔大於其寬度時，在縮小存儲單元之尺寸之 下仍然可以確保穿通孔21之開孔限界，由而確實的可以 防止穿通孔2 1內下部電極2 2與位線B L之短路也。 在上述資訊存儲用容量元件C之上部形成有層間絕緣 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐）-21 - 經濟部中央揉率局工消费合作社印装 Α7 Β7 五、發明説明φ ) 膜*再在其上部形成有1〜2層之金靥配線，惟省略其圖 示· 接著使用圖5〜圖3 0，依過程順序地說明如上述構 成之存儲單元之製造方法之一例。再者在以下之說明中所 示之離子注入之條件或熱處理溫度等數値係例示性者*並 不限定本發明者。 首先如圖5所示將ρ型之半導體基板1施予熱處理而 在其表面形成氧化矽膜3 0之後·在此氧化矽膜3 0上· 以 C V D法（Chemical Vapor Deposition )法堆積 化 矽膜3 1，接著於氮化矽膜3 1上形成罩覆活性領域，開 孔有元件分離領域之光致抗蝕劑.膜3 2，以此光致抗蝕劑 膜3 2爲掩罩而對氮化矽膜3 1施予圖案化處理。 接著除去光致抗蝕劑膜3 2之後，如圖6所示_，以氮 化矽膜3 1爲掩罩對於氧化矽膜3 0及半導體基板1施予 蝕刻而在半導體基板1上形成深度3 0 0〜4 0 0 nm程 度之溝5 a。 接著如圖7及圖8所示，在半導體基板1上，以 CVD法堆積氧化矽膜4,施予約1 0 0 0 °C之熱處理使 之熱固化緊密化之後，以化學的機械硏磨法（CMP法） (Chemical Mechanical Polishing Methode )而予以硏磨 而留存於溝5 a之內部以資形成元件分離溝5及活性領域 L « 接著以使用熱磷酸之濕式蝕刻法去除殘留於活性領域 L之半導體基板1上之氮化矽膜3 1之後，如圖9所示在 本紙張尺度適用中國國家揉芈（CNS ) A4规格（210 X 2.97公釐）-22- {請先聞讀背面之注f項再填寫本頁) 裝_ 經濟部中央橾準局男工消费合作社印装 A7 B7 五、發明説明φ ) 半導體基板1上，形成η型半導體領域3，接著在此η型 半導體領域3之淺的部份形成ρ型阱2。η型半導體領域 ----- 4 3乃對於半導體基板1，以加速能量500〜1000 KeV，投劑量約lxl012a toms/cm2之條件 而將P (磷）施予離子注入之後，以約1 0 0 0 °C之熱處 理而使P (磷）予以活性化而形成。η型半導體領域3乃 連續的形成於複雜之存儲單元之下部，再者Ρ型阱2乃對 於η型半導體領域3中，以加速能量200〜3 00 K e V，投劑量約lxl013a t oms/c.m2之條件 之下將B (硼）施予離子注入之後，以9 5 0它程度之熱 處理而使B (硼）予以活性化而-形成。此時同時將爲了調 整存儲單元選擇用MISFETQs之閾値電壓用之不純 .物（例如B F 2 (氟化硼）而以加速能量約4 0 K e V，投 劑量約2 X 1 0 1 2 / c m 2之條件之下實施離子注入。 接著，將活性領域L之表面之氧化矽3 0以濕武洗淨 而除去之後，如圖1 0及圖1 1所示，於活性領域Lip 型阱2之表面形成存儲單元選擇用MI SFETQs之閘 氧化膜6，再在於其上部形成閘電極7 (字線W L )。閘 氧化膜6乃將ρ型阱2之表面以8 0 0〜9 0 Ot而予以 濕式氧化來形成。閘電極7 (字線WL )乃以CVD法堆 積摻雜了 P (磷）之多晶矽膜3 3，而在其上部以濺射法 來堆叠T i N膜3 4及W膜3 5，又在上部以CVD法堆 積氮化矽膜9之後以光致抗蝕劑膜爲掩罩之蝕刻而將這些 膜予以圖案化處理而形成。如上述閘電極7 (字線WL) (請先W讀背面之注意事項再填寫本頁) 訂. 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） •23- 經濟部中央揉準局貝工消费合作社印«. 454339 A7 _____B7_ 五、發明説明2[1 ) 乃以同一之寬度（0·24#ιη)，同一間隔（0·22 # m )而沿著Υ方向一直（直線的）延伸到存儲器陣列之 端部地予以形成。 接著，如圖1 2所示，在活性領域L之p型阱2上形 成η型半導體領域8 (源極•漏極）以資形成存儲單元選 擇用MI SFETQs之後以CVD法在此存儲單元選擇 用Μ I S F E TQ s之上部堆積氮化矽膜1 0及二層之氧 化矽膜1 1，1 2。η型半導體領域8乃對於Ρ型阱2以 加速能量約30KeV，投劑量約1 X 1 〇14 a t oms/cm2之條件之下施予P (磷）離子之注入後 ，以約9 0 a °C之熱處理使P (碟）活性化而予以形成， 上層之氧化矽膜1 2乃使表面在半導體基板1之全域而能 呈同一高度地以化學機械硏磨法使之平坦化。 接著如圖1 3所示，以光致抗蝕劑膜3 6爲掩罩之蝕 刻以去除存儲單元選擇用MISFETQs之η型半導體 領域8 (源極•漏極）之上部之氧化矽膜1 2，1 1。此 蝕刻乃以對於氮化矽膜1 0之氧化矽膜1 2，1 2之蝕刻 比率會大之條件來實施，使η型半導體領域8及元件分離 溝5之上部之氮化矽膜10之不會被除去地實施。 接著如圖1 4及圖1 5所示，以上述光致抗蝕劑膜 3 6爲掩罩之蝕刻來去除存儲單元選擇用Μ I S F ETQ s之η型半導體領域8 (源極•漏極）之上部之氮化矽膜 1 0及閘氧化膜6，以資在源極•漏極之一方之上部形成 接觸孔1 3，於另一方之上部形成接觸孔1 4。如上述， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐）_ 24 - (錆先閱讀背面之注意事項再填寫本頁) ~，裝. 訂 454339 Α7 Β7 五、發明説明尨) 接觸孔13係以Y方向之直徑大於X方向之直徑狀形成爲 略長方形之圖案狀。而接觸孔1 4即使之X方向之直徑與 Y方向之直徑之圖案狀地予以形成。此蝕刻乃以對於氧化 矽膜（閘氧化膜6及元件分離溝5內之氧化矽膜4)之氮 化矽膜1 0之蝕刻比率爲大之條件下來實施，使η型半導 體領域8及元件分離溝5之不致於被挖（削）的太深8又 此蝕刻乃以氮化矽膜1 0之能以異方的被蝕刻之條件地實 施，由而使之於閘電極7.(字線WL )之側壁有留存氮化 矽膜10。由‘此而接觸孔1 3，1 4乃得於對於閘電極7 (字線WL)之側壁之氮化矽膜10而以自己整合地被形 成》爲了使接觸孔1 3，1 4得於對於氮化矽膜1 0而以 自已整合起見，預先以異方形蝕刻來實施氮化矽膜10， 而在閘電極7 (字線W L )之側壁形成側壁間隔件也可以 〇 經濟部中央橾準局貝工消費合作社印装 {请先《讀背面之注意事項再填寫本頁) 接著去除光致抗蝕劑膜3 6之後，如圖1 6所示，在 .接觸孔1 3，1 4之內部形成針形電極（導體層）1 5 * 針形電極（導體層）1 5乃在氧化矽膜1 2之上部，以C VD法堆積雜了η型不純物（例如Ρ(磷））之多晶矽膜 *而後以化學的機械硏磨法硏磨了此多晶矽膜使之留於接 觸孔1 3 » 1 4之內部由而形成，構成針形電極（導體層 )15)之多晶矽膜中之η型不純物即以後面之高溫熱處 理而由接觸孔13*14之底部而擴散於π型半導體領域 8(源極•漏極）而使η型半導體領域8予以低電阻化。 接著如圖1 7及圖1 8所示，在氧化矽膜1 2之上部 本紙張尺度適用中國國家揉準（CNS ) Α4规格（210X297公釐）-25 - 4543 ^ A7 B7 經濟部中央棋準局貝工消费合作社印製 五、發明説明2& ) 以CVD法來堆積氧化矽膜1 6之後，以光致抗蝕劑膜 3 7爲掩罩而對於氧化矽膜1 6施予蝕刻由而在接觸孔 1 3之上部形成穿通孔1 7。 如上所述穿通孔17乃形成於離開活性領域L之元件 分離溝5之上部，在此穿通孔1 7之內部埋入由多晶矽膜 或W膜等之導電膜所成之針形電極亦可。 接著去除光致抗蝕劑膜3 7之後，如圖1 9及圖2 0 所示，於氧化矽膜1 2之上部形成位線B L，而通經上述 穿通孔1 7電氣的連接位線BL與接觸孔13 ·位線BL 乃於氧化矽膜1 2之上部，以濺射法堆叠T i N膜及W膜 ，接著以光致抗蝕劑膜爲掩罩之蝕刻將這些膜施予圖案處 理由而形成。如上述，位線BL係以同一寬度（〇 · 14 仁m)同一間隔（〇 · 3 2 #m)而沿著X方向一直線的 延在狀的形成。 接著如圖2 1所示，在位線BL之上部，以CVD法 堆積氧化矽膜18,1 9及氮化矽膜2 0。氧化矽膜1 9即以 其表面在半導體基板1之全域而能呈顯同一高度起見，以 化學的機械硏磨法使之平坦化》 接著如圖2 2所示，以CVD法在氮化矽膜2 0之上 部堆積氣化矽膜3 8及摻雜了 P (磷）之多晶矽膜3 9之 後，以光致抗蝕劑膜4 0爲掩罩之蝕刻而對上述接.觸孔 1 4之上部多晶矽膜3 9形成開孔2 5。此開子2 5乃以 光蝕法之解像限界所決定之最小尺寸來形成。 接著如圖2 3所示，在上述開孔2 5之側壁形成由多 本纸張尺度適用中國國家被準（CNS ) A4規格（210X297公釐） -26- (請先閲讀背面之注意Ϋ項再填寫本頁) ;裝· 訂- 45433 9 A7 A7 B7 五、發明説明洫 ) 晶矽膜所成之側壁間隔件4 1。側壁間隔件4 1乃爲了確 .保後過程之形成於開孔2 5之下部之穿通孔2 1之開孔限 界，以資防止位線BL與穿通孔2 1內之下部電極2 2之 短路之用所形成。側壁間隔件4 1乃，以CVD法在多晶 矽膜3 9之上部堆積摻雜有P (磷）之多晶矽膜，接著以 異方形蝕刻來加工此多晶矽膜來形成。 接著如圖2 4及圖2 5所示，以上述多晶矽膜3 9及 側壁間隔件4 1爲掩罩依序蝕刻開孔2 5之下部之氧化矽 膜3 8，氧化砍膜20,氧化矽膜19，18，16由而 在1接觸孔1 4之上部形成穿通孔2 1 »由於在開孔2 5 之側壁形成了側壁間隔件4 1，所以該穿通孔2 1之直徑 乃成爲較開孔2 2 5之直徑換言之以光蝕法之解像限界所 決定之最小尺寸之更能微細。 接著如圖2 6所示，在多晶矽膜3 9之上部及穿通孔 2 1之內部以CVD法堆積摻雜了 η型不純物例如P (磷 )之多晶矽膜4 2，之後，在於該多晶矽膜4 2之上部以 C V D法堆積氧化矽膜4 3。 經濟部中央橾準局貞工消费合作社印裝 <请先閲讀背面之注意ί項再填寫本頁) 接著如圖2 7所示，以光致抗蝕劑膜爲掩罩之蝕刻來 去除穿通孔2 1之上部以外之領域之氧化矽膜4 3之後， 以CVD法而對於氧化矽膜4 3之上部及包含側壁之多晶 矽膜4 2之上部堆積摻雜了 Ρ (磷）之多晶矽膜44。 接著如圖2 8所示，以異方形飩刻工多晶矽膜4 4， 4 2，3 9，而在氧化矽膜4 3之側壁留存多晶矽膜4 4 ，而在氧化矽膜4 3之下部留存多晶矽膜42，39。 本纸張尺度適用t國國家樣準（CNS ) Α4规格（210X297公羞)""".97- 經濟部中央揉準局貝工消费合作社印装 ^543 3S A7 B7 五、發明説明淦 ) 接著如圖2 9所示，以濕式蝕刻去除氧化矽膜4 3及 氧化矽膜3 8，以資形成資訊存儲用容量元件C之下部電 極2 2。此蝕刻係以|對於氮化矽膜2 0而氧化矽膜4 3 ，4 8之蝕刻比率較大之條件地予以實施，使氮化矽膜 2Ό下層之氧化矽膜19不致於被蝕刻地予以實施。 接著如圖3 0所示•以CVD法在下部電極2 2之表 面堆積T a 2〇5 (氧化钽）等之高介電質膜，以資形成資 訊存儲用容量元件C之容量絕緣膜2 3。而後在容量絕緣 膜2 3之上部堆積摻雜了 P (磷）之多晶矽膜，形成資訊 存儲用容量元件C之上部電極2 4，於'是完成上述圖2乃 至圖4所示之DRAM之存儲單.元。 (實施形態2 ) 存儲單元選擇用Μ I S F ETQ s之η型半導體領域 8與位線BL之連接亦可用下述之方法來實施。 首先依上述實施形態1之圖5乃至圖12所示之過程 形成之存儲單元選擇用MISFETQs之上部堆積氮化 矽膜10及氧化矽膜11，12之後，如圖31及圖32 所示，以光致抗蝕刻膜4 5爲掩罩之蝕刻法在於存儲單元 選擇用MISFETQs之η型半導體領域8(源極•漏 極之一方）之上部形成穿通孔4 6。此穿通孔4 6乃與上 述實施形態1之接觸孔1 3 —樣地，Υ方向之直徑之大於 X方向之直徑之略長方形之圖案狀地予以形成，惟使其底 部能據於閘電極7(字線WL)之上方位置狀形成爲較淺 本紙張尺度適用中國國家揉準（CNS ) Α4规格（210X297公釐）-28- (請先Μ讀背面之注意事項再填寫本頁) -裝. -訂 經濟部中央搮準局属工消费合作社印氧 454339 五、發明説明) 接著去除上述光致抗蝕劑膜4 5之後，如圖3 3及圖 3 4所示，以第2之光致抗蝕劑膜4 7爲掩罩之蝕刻面在 於存儲單元選擇用MISFETQs之源極•漏極之一方 之上部形成接觸孔4 8，於另一方之上部形成接觸孔4 9 ，接觸孔48，49均以Y方向之直徑與X方向之直徑大 致相同之圖案來形成，又接觸孔4 8，4 9乃與上述實施 形態1中形成接觸孔1 3，1 4時同樣，以氮化矽膜1 0 使用爲蝕刻停止件之二階段蝕刻來實施，使η型半導體領 域8及元件分離溝5不致於被蝕刻的太深。 接著去除了上述光致抗蝕劑膜47之後，如圖35所 示，以上述實施形態1之同樣之方法在穿通孔4 6及接觸 孔48，49之內部形成針形電極（導體層）15 :。 接著如圖3 6所示，以上述實施形態1之同樣之方法 在氧化矽膜1 2之上部形成氧化矽膜1 6，蝕刻穿通孔 4 6之上部之氧化矽膜1 6以資形成穿通孔1 7後，在氧 化矽膜1 6之上部形成位線B L。在穿通孔1 7之內部埋 入由多晶矽膜或W膜等之導電膜所成之針形電極亦可。其 後之過程即與上述實施形態1相同。 依上述之本實施形態之製造方法時，於閘電極7 (字 線WL)之上方形成Υ方向之直徑大於X方向之直徑之穿 通孔4 6，而在此穿通孔4 6之下部形成Υ方向直徑與X 方向直徑大致相同之穿通孔4 8，由而埋入於接觸孔4 8 之針形電極（導體層）1 5與閘電極7 (字線WL)之側 本紙張尺度通用中國國家標準（CNS ) Α4洗格（210X297公釐） 29 · IJ—- J-----Γ..4 裝-- -〆-、 (請先S讀背面之注意事項再填寫本頁) -訂 i.· - A7 B7 經濟部中央橾準局員工消费合作社印製 五、發明説明办) 壁所對向之面積將與上述實施形態1之該者爲小，由而可 以減低形成於針形電極（導體層）15與閘電極7 (字線 WL )之寄生容量，由而該份量地減低字線延遲。 (實施形態3 ) 該連接形成於存儲單元選擇用MI SFETQs之半 導體領域8之上部之穿通孔1 4，與資訊存儲用容量元件 C之下部電極2 2之穿通孔亦可以對於位線B L以自己整 合來形成β 此時乃，首先如圖3 7 (表示存儲器陣列之一部份之 半導體基板之槪略平面圖）及圖.3 8 (左側爲沿著圖3 7 之Α - A 〃線剖面圖，右側乃同樣沿著C 一 C /線之剖面 )所示，以與上述實施形態1相同之方法而存儲單先選擇 用MISFETQs之源極•漏極之上部形成略長方形之 接觸孔1 3以及略正方形之接觸孔1 4。接著於該接觸孔 13，14之內部形成針形電極（導體層）15之後，對 於堆積於接觸孔1 3，1 4之上部之氧化矽膜1 2施予蝕 刻而在離開活性領域L之元件分離溝5之上部形成穿通孔 17。 接著，在氧化矽膜1 2之上部形成位線B L *通過穿 通孔1 7電氣的連接位線B L與接觸孔1 3內之針形電極 (導體層）1 5。. 位線B L即，以濺射法在氧化矽膜_ 1 2之上部堆積 T i N膜及W膜之後，接著以CVD法在W膜之上部堆積 本紙張尺度適用中國因家標準（CNS > A4規格（210X297公釐）_ 30 - <请先E请背面之注意事項再填窝本頁)

A7 /15 4 3 3 9_B7 五、發明説明由 ) 氮化矽膜5 0之後，以光致抗蝕劑膜爲掩罩之蝕刻而對這 些膜施予圖案化處理，位線B L係以同一寬度同一間隔地 沿著X方向一直線地延伸狀的予以肜成。 上述位線B L乃爲了盡可能減低形成於相鄰之位線B L間之寄生容量以資提高資訊之讀出速度及寫入速度起見 ，使間隔長於寬度，位線BL之間隔乃例如0·24#m 。此時如將相鄰接之二條位線B L之節距（換言之存儲單 元之Y方肉之尺寸)爲0 · 46；zm，即位線BL之寬度 成爲以光蝕法之解像限界所決定之最小尺寸之同一程度之 〇 22^/m ( = 0 46-0 · 24) β 接著如圖3 9所示，於位線B L之側壁形成由氮化矽 膜所成之側壁間隔件5 1之後，以C V D法於位線B L之 上部依序堆積氧化矽膜1 9，氮化矽膜2 0及氧化矽膜 3 8 »側壁間隔件5 1乃以CVD法在位線BL之上部堆 積氮化矽膜而以異方性蝕刻來加工彤成。氧化矽膜19即 以其表面在半導體基板1之全域地幾乎能成同一高度地藉 化學的機械硏磨法使之平坦化。 經濟部中央樣準局貞工消費合作社印装 (請先閲讀背面之注意事項再填寫本頁) 接著如圖4 0所示，以光致抗蝕劑膜5 2爲掩罩之 蝕刻對於上述接觸孔14之上部之氧化矽膜3 8施予蝕刻 ，此蝕刻乃以對於氮化矽膜2 0之氧化矽膜3 8之蝕刻比 率爲大之條件來實施*使之不致於除去氮化矽膜2 0。 接著如圖4 1所示，以上述光致抗蝕劑膜5 2做爲掩 之蝕刻來去除氮化矽膜2 0之後*以對於由位線B L之上 部之氮化矽膜5 0及側壁之氮化矽膜所成之側壁間隔件 本紙張尺度逍用中國國家揉準< CNS ) A4规格（210X297公釐)~- 經濟部中央揉準局貝工消費合作社印装 45433曾 五、發明説明淦 ) 5 1之蝕刻比率會小之條件下，對於氧化矽膜1 9及氧化 矽膜1 6施予蝕刻，由而對於位線B L以自己整合來形成 接觸孔1 4之上部之穿通孔5 3。 此後如圖4 2所示，以上述實施形態1之相同之方法 ，於穿通孔5 3之上部形成，由下部電極（存儲電極） 2 2，容量絕緣膜23，及上部電極（板電極）24而成 之堆疊構造之資訊存儲用容量元件C * 如上依照發明之實施形態來具體的說明了本發明所開 發之發明，惟·本發明並不侷限於上述實施形態，在不脫離 該發明要旨之範圍內仍可做種種之變更乃當然之道理》 (發明之效果） 本案中所掲示之發明中，由其代表性者所獲得之效果 簡單的說明就有如下述各項。 依本發明時即可確保光致抗蝕劑膜之解像限界，又亦 可減低配置上之限制，因此均可能地縮小閘電極（字線） — ------------- ------------------------------- 之！貝立位-線之節距*可縮小之H R a Μ之存儲單元之尺 寸而期高積體化。 再者亦可縮小形成D R A Μ之半導體晶片之面積，因 此可提高DRAM之製造上之製品良品率》 -------- ----- 圖式之簡單說明 第1圖係本發明之實施形態1之D R A Μ之等效電路 圖。 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公兼）.02- J.-J I 〇 裝-- <請先«讀背面之注意事項再填寫本頁) Ρ A7 B7 454339 五、發明説明) 第2圖係本發明之實施形態1之D R AM之存儲單元 -之一部份之半導體基板之半導體基板之槪略平面圖》 第3圖係擴大圖2之一部份來表示之平面圖。 第4圖係沿著圖3之A — A -線及B — B 線之半導 體基板之剖面圖。 第5圖係本發明之實施形態1之DRAM之存儲單元 之製造方法之半導體基板之要部剖面圖》 第6圖係本發明之實施形態1之DRAM之存儲單元 之製造方法之半導體基板之要部剖面圖。 第7圖係本發明之實施形態1之D RAM之存儲單元 之製造方法之半導體基板之要部剖面圖。 第8圖係本發明之實施形態1之DRAM之存儲單元 之製造方法之半導體基板之要部平面圖。 第9圖係本發明之實施形態1之D R A Μ之存儲單元 之製造方法之半導體基板之要部剖面圖。 第1 0圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖· 第11圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部平面圖》 第12圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第13圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第14圖係本發明之實施形態1之DRAM之存儲單 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐）_ 33 - ---1-----Q 装—------訂------ο (請先S讀背面之注意事項再填薄本頁) 經并部中央揉準局貝工消资合作社印製 Q Ο ο Λ U,4 7 7 A η 'Μ濟部中央揉準局属工消费合作杜印装 五、發明説明a(i ) 元之製造方法之半導體基板之要部剖面圖。 第15圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部平面圖。 第16圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第17圖係本發明之實施瑕態1之DRAM之存儲I 元之製造方法之半導體基板之要部剖面圖》 第18圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部平面圖。 第19圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第2 0圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部平面圖。 第21圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第2 2圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第2 3圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第2 4圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要.部剖面圖。 第2 5圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部平面圖β 第2 6圖係本發明之實施形態1之DRAM之存儲軍 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐）.34. (請先S讀背面之注意事項再填寫本頁)

A7 B7 464339 五、發明説明泠) 元之製造方法之半導體基板之要部剖面圖》 第2 7圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第2 8圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 •第29圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第3 0圖係本發明之實施形態1之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第31圖係本發明之實施形態2之DRAM之存儲單 元之製造方法之半導體基板之要部平面圖。 第3 2圖傕本發明之實施形態2之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第3 3圖係本發明之實施形態2之DRAM之存儲單 元之製造方法之半導體基板之要部平面圖。 第3 4圖係本發明之實施形態2之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第3 5圖係本發明之實施形態2之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第3 6圖係本發明之實施形態2之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 / 第3 7圖係本發明之實施形態3之DRAM之存儲單 元之製造方法之半導體基板之要部平面圖。 第3 8圖係本發明之實施形態3之DRAM之存儲單 本紙張尺度逋用中困國家搮準（CNS ) A4规格（210X 297公釐）· 35 (請先聞讀背面之注f項再填寫本頁) -訂- 經濟部中央標準局月工消费合作社印装 Α7 Β7 45433 五、發明説明3(3 ) 元之製造方法之半導體基板之要部剖面圖。 第3 9圖係本發明之實施形態3之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第4 0圖係本發明之實施形態3之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第41圖係本發明之實施形態3之DRAM之存儲單 元之製造方法之半導體基板之要部剖面圖。 第4 2圖係本發明之實施形態3之DRA Μ之存儲單 元之製造方法之半導體基板之要部剖面圖。 {請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準工消费合作社印装 標號說明 1 半導體基板 2 p型阱 3 η型半導體領域 4 氧化矽膜 5 元件分離溝 5a 溝 6 閘氧化膜 7 閘電極 8 η型半導體領域（源極，漏極） 9 氮化矽膜 10 氮化矽膜 11 氧化矽膜 12 氧化矽膜 本紙張尺度適用中國國家揉準（CNS ) A4規格（2丨Ο X 297公釐）-36 - 4 64 五、發明説明私 ) A7 B7 經濟部中央揉準局只工消费合作社印装 13 接觸孔 14 接觸孔 15 針形接點 (導體層_) 16 氧化矽膜 17 穿通孔 18 氧化矽膜 19 氧化矽膜 20 氮化矽膜 21 穿通孔 22 下部電極 (存儲電極） 23 容量絕緣膜 24 上部電極 (板電極） 25 開孔 30 氧化矽膜 31 氮化矽膜 32 光致抗蝕劑膜 33 多晶砂膜 34 T i Ν膜 35 W膜 36 光致抗蝕劑膜 37 光致抗蝕劑膜 38 氧化矽膜 39 多晶矽膜 40 光致抗蝕劑膜 (请先閲讀背面之注意事項再填寫本頁) ί裝. 訂 本紙張尺度適用中囷國家揉準（CNS ) A4规格（210 X 297公釐）· 37 - 經济部中央揉準扃貝工消费合作社印裝 A7 B7 五、發明説明3έ ) 41 側阱間隔件 42 多晶矽膜 43 氧化矽膜 44 多晶矽膜 45 光致抗蝕劑膜 46 穿通孔 47 光致抗蝕劑膜 48 穿通孔 49 穿通孔 50 氮化膜 51 側阱間隔件 52 光致抗蝕劑膜 53 穿通孔 BL 位線 C 資訊存儲用容量元件 L 活性領域 MARY 存儲器陣列

Qs 存儲單元選擇用MISFET SA 識別燈 WD 字驅動器. 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 38 - (請先閲讀背面之注意事項再填寫本頁)

Claims (1)

1. 4 5A339 AS B8 C8 D8

   申請專利範圍 附件一： 第871 08442號專利申請案 中文申請專利範圍修正本 民國89年6月修正 1 . 一種半導體積體電路裝置，主要係具有：沿著半 導體基板之主面之第1方向所延在之複數之字線，及配置 於沿著與上述第1方向直交之第2方向而延在之複數之位 線之交點，有與上述字線成一體構成之閘電極之存儲單 元選擇用Μ I S F E T，及與它串聯地連接之資訊存儲用 容量元件所構成之:D RAM之存儲單元之半導體積體電路 裝置中，其特徵爲： 上述之複數之字線乃沿著上述半導體基板之主面之第 1方向，以同一寬度直線地延在，而互相鄰接之字線與字 線之間隔乃與上述之寬度比較更狹者。 2 .如申請專利範圍第1項所述之半導體積體電路裝 置，其中上述互相鄰接之字線與字線之間隔乃以光蝕法之 解像限界所定之最小尺寸所構成者。 3 .如申請專利範圍第1項或第2項所述之半導體積 體電路裝置，其中上述字線及與它成一體地構成之上述存 儲單元選擇用Μ I S F E T之閘電極乃，.至少於其一部份 含有金屬膜之導電膜所構成。 4 .如申請專利範圍第1項或第2項所述之半導體積 體電路裝置，其中形成上述存儲單元選擇用Μ I S F Ε Τ 之活性領域乃以沿著上述半導體基板之主面之第2方向地 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先. 閱 讀 背 ά) 之 注 意 事 項 本 · 頁 訂 線 經濟部智慧財產局員工消費合作社印製 Α8 Β8 C8 D8 404338 六、申請專利範圍 延在之，周圍係以元件分離領域所圍繞之島狀之圖案所構 成。 5. 如申請專利範圍第4項所述之半導體積體電路裝 置，其中上述圍繞活性領域之元件分離領域乃以|在開孔 於上述半導體基板之主面之溝中埋入絕緣膜之元件分離溝 所構成。 6. 如申請專利範圍第1項所述之半導體積體電路裝 置，其中上逦彳立線乃介置有絕緣膜而形成於上述存儲單元 選擇用Μ I S F E T之上方，該電氣的連接上述存儲單元 選擇用Μ . I S F Ε Τ之源極、漏極之一方與上述位線之接 觸孔乃對於上述存儲單元選擇用Μ I S F Ε Τ之閘電極而 以自己整合而形成者。 7 ·如申請專利範圍第1項所述之半導體積體電路裝 置，其中上述資訊存儲用容量元件乃介置有絕緣膜而形成 於上述存儲單元選擇用Μ I S F Ε Τ之上方，該電氣的連 接上存儲單元選擇用Μ I S F E TQ之源極、漏極之另一 方與上述資訊存儲用容量元件之一方之電極之接觸孔乃對 於上述存儲單元選擇用Μ I S F Ε Τ之閘電極而以自己整 合而形成者。 8 . —種半導體積體電路裝置，主要係具有：沿著半 導體基板之主面之第1方向延在之複數之字線，及配置於 沿著與上述第1方向直交之第2方向而延在之複數之位線 之交點，備有與上述字線成一體構成之閘電極之存儲單元 選擇用MI SFET，及與它串聯地連接之資訊存儲用容 請 閱 讀 背 之 注 項 再 寫; 本 頁 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -2- Α8 Β8 C8 D8 404339 々、申請專利範圍 量元件所構成之DRAM之存儲單元之半導體積體電路中 ，其特徵爲： 上述之位線乃沿著上述半導體基板之主面之第2方向 而以同一寬度直線地延在，互相連接之位線與位線之間隔 乃與上述之寬度比較更寬者。 9 .如申請專利範圍第8項所述之半導體積體電路裝 置，其中上述位線之寬度乃以光鈾法之解像限界所定之之 最小尺寸或萁以下之尺寸所構成者。 10.如申請專利範圍第8所述之半導體積體電路裝 置，其中上述位線乃以至少其一部份含有金屬膜之導電膜 所構成。 1 1 . 一種半導體積體電路裝置，主要係具有：沿著 半導體基板之主面之第1方向所延在之複數之字線，及配 置於沿著與上述第1方向直交之第2方向延在之複數之位 線之交點，備有與上述字線成一體構成之閘電極之存儲單 元選擇用Μ I S F E T及與它串聯地連接之資訊存儲用容 量元件所構成之D RAM之存儲單元之半導體積體電路裝 置中，其特徵爲： 上述存儲單元選擇用Μ I S F E T所形成之活性領域 乃由，沿著上述半導體基板之主面之第2方向而延在之周 圍之由元件分離領域所圍繞之島狀之圖案所構成， 上述複數之字線乃沿著上述半導體基板之主面之第1 方向，而以同一寬度及同一間隔而延在， 介置著第1絕緣膜而形成於上述元件分離領域之上部之 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 再 填/ 寫 本 頁 訂 經濟部智慧財產局員工消費合作社印制找 -3- 454339 六、申請專利範圍 上述位線乃’沿著上述半導體基板之主面之第2方向，而 以同一寬度及同一間隔而延在， 該電:氣的連接，形成於上述活性領域之上述存儲單元 選擇用Μ I S F E T之源極.漏極之一方，與形成於上述 元件分離領域之上部之上述位線之第1接觸孔乃，第1方 向之直徑乃較第2方向之直徑爲大，而其一部乃延在於上 述元件分離領域上者。 1 2 · iT申請專利範圍第1 1項所述之半導體積體電 路裝置’其中在上述接觸孔之內部埋入有摻雜了與上述存 儲單元選擇用MI SFET之源極•漏殛同一導電型之不 純物之多晶矽膜者。 1 3 .如申請專利範圍第1 1項所述之半導體積體電 _路裝置，其中上述位線與上述存儲單元選擇用Μ I S F E Τ之源極*漏極之一方乃通經介置於上述位線與上述第1 絕緣膜之間之第2絕緣膜上所形成之第1穿通孔而電氣的 連接者。 1 4 ·如申請專利範圍第1 3項所述之半導體積體電 路裝置，其中上述位線之寬度乃較上述第1穿通孔之直徑 爲小。 1 5 .如申請專利範圍第1 1項所述之半導體積體電 路裝置，其中上述第1接觸孔乃由：第1方向之直徑係較 第2方向之直徑爲大，.而其一部份延在於上述元件分離領 域上之第1之領域，及形成於上述第1領域之下部，而第 1方向之直徑與第2方向之直徑乃大致相等之第2領域所 請 先 閱 η 背 面 之 注 意 事 項 頁 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4 - 0 Q Q /1 5 4 ABCS 六、申請專利範圍 構成，上述領域乃形成於上述存儲單元選擇用Μ I S F E Τ之上方者。 1 6 .如申請專利範園第1 1項所述之半導體積體電 '路裝置，其中上述資訊存儲用容量元件乃，介置第3絕綠 膜地形成於上述位線之上方，而通經形成於第3絕緣膜之 第2穿通孔及形成於上述第2穿通孔之下部之上述第1絕 緣膜之第2接觸孔而電氣的連結於上述存儲單元選擇用 Μ I S F ΕΤ之源極.漏極之另一方者。 1 7 ·如申請專利範圍第1 6項所述之半導體積體電 路裝置，其中上述第2接觸孔之內部中埋入有摻雜了上述 存儲單元選擇用Μ I S F Ε Τ之源極.漏極之同一導電型 之不純物之多晶矽膜者。 ’ 1 8 .如申請專利範圍第1 6項所述之半導體積體電 路裝置，其中上述第2穿通孔乃配置於互相鄰接之上述位 線之間，且.對於上述位線以自己整合形成者。 經濟部智慧財產局員工消費合作社印製 1 9 . 一種半導體積體電路裝置之製造方法；，主要係 具有：沿著半導體基板之主面之第1方向所延在之複數之 字線，及配置於沿著與上述第1方向直交之第2方向而延 在之複數之位線之交點，備有與上述字線一體構成之閘電 極之存儲單元選擇用Μ I S F Ε Τ，及與它串聯地連接之 資訊存儲用容量元件所構成之D RAM之存儲單元之半導 體積體電路裝置製造方法中，其特徵爲：含有下述之過程 j (a )在第1導電型之半導體基板之主面形成，元件 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） < < - Λ 5 4 ABCD 六、申請專利範圍 分離領域，及周圍之由上述元件分離領域所圍繞，沿著上 述半導體基板之主面之第2方向而延在之島狀之圖案所構 之活性領域之過程； (b )對於形成於上述半導體基板之主面上之第1.導 電膜施以圖案處理以資形成，沿著上述半導體基板之主面 第1方向而延在，而該間隔係較其寬度爲狹之字線之過程 ， (c )茬>上述半導體基板之主面上導入第2導電型之 不純物，由而形成上述存儲單元選擇用Μ I S F E T之源 極·漏極之過程。 2 0 .如申請專利範圍第1 9項所述之半導體積體鼋路裝置 之製造方法，其中上述閘電極之間隔乃以光蝕法之解像限界所 決定之最小尺寸來形成者。 2 1 ·如申請專利範圍第1 9項所述之|半導體積體電路裝置: I之製Μ方法，其中在於上述（c )過程之後再包含下述之過程 者， (d)於上述存儲單元選擇用MISFET之上部形 成第1絕緣膜，接著在上述第1絕緣膜之上部形成與上述 第1絕緣膜蝕刻比率不同之第2絕緣膜之過程： (e )以對於上述第1絕緣膜之上述第2絕緣膜之蝕 刻比率變大之條件下，將上述存儲單元選擇用 Μ I S F E T之源極·.漏極之上部之上述第2絕緣膜施予 蝕刻之後，對於上述存儲單元選擇用Μ I S F Ε Τ之源極 •漏極之上述第1絕緣膜施予蝕刻，以資在上述源極.漏極 (請先閲讀背面之注意事項再痕，貧本頁) I * S -線- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6- 經濟部智慧財產局員工消費合作社印製 Α8 Β8 C8 D8 六、申請專利範圍 之一方之上部，以對上述閘電極而自己整合地形成第1方 向之直徑之大於第2方向之直徑爲大，且其一部份之延在 於上述元件分離領域之第1接觸孔，在另一方之上面對於 上述閘電極而自己整合地形成第1方向之直徑與第2方向 之直徑大致相同之第2接觸孔之過程： (f)於上述第1接觸孔及上述第2接觸孔之內部埋 入導電之後，在上述第2絕緣膜之上部形成第3絕緣膜， 接著於上述索1接觸孔之延在於上述元伴分離領域之領域 上之上述第3絕緣膜形成第1穿通孔之過程； .(g)對於形成於上述第3絕緣膜上部之第2導電膜 施予圖案處理，以資形成沿著上述半導體基板之主面之第 2方向而以同一之寬度而延在，且該間隔之較上述寬度爲 寬之位線，而通經形成於上述第3絕緣膜之上述第1穿通 孔而電氣的連接上述位線及上述第1接觸孔之過程。 2 2 .如申請專利範圍第2 1項所述之半導體積體電 路裝置之製造方法，其中，上述位線之寬度乃以光蝕法之 解像限界所決定之最小尺寸或其以下之尺寸來形成者。. 2 3 .如申請專利範圍第2 1項所述之半導體積體電 路裝置之製造方法，其中，於上述（g )之後再含有下述 之過程， (h )在上述位線之上部形成第4絕緣膜，接著在上 述第4絕緣膜之上部形成與上述第4絕緣膜之蝕刻比率不 同之第5絕緣膜之過程； (i )在對於上述第4絕緣膜而上述第5絕緣膜之蝕 本紙張尺度適用令國國家標準（CNS)A4規格（210 x 297公釐） ---Ίο--------；'展--------訂---------線—;,_ * "1 . (請先閱讀背面之注意事項再反寫本·1) 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 刻比率會大之條件之下，對上述第2接觸孔上部之上述第 5絕緣膜施予蝕刻之後，對於上述第2接觸孔之上部之上 述第4絕緣膜施予餽刻，以資在上述第2接觸孔之上部， 形成對於上述位線自己整合之第2穿通孔之過程； (j )對於形成於上述第5絕緣膜之上部之第3導電 Μ施予圖案處理，以資形成通經上述第2穿通孔使之與第 ..2穿通孔連結之資訊存儲用容量元件之下部電極之過程。 2 4 .二種半導體積體電路裝置，主要係複數的具有 ，備有源極、漏極以及閘極之存儲單元選擇用Μ I SFE _Τ，及第1電介質膜，及第2電極之資訊存儲用容量元件 之被串聯連接而成之存儲單元之半導體積體電路裝置中， 其特徵爲，由： _ 半導體基板，及 在上述半導體基板之主面上，各自均以規定之寬度及 規定之間隔地延在於上述主面上之第1方向，其一部份將 成爲上述存儲單元選擇用Μ I S F Ε Τ之閘電極之第1乃 至第3之字線，及 在上述半導體基板之主面上，各自均以規定之寬度及 規定之間隔地延在於直交於上述第1方向之第2方向，而 互相鄰接之第1及第2位線所構成， 上述第1乃至第3字線乃互相具有大致同一之寬度， 且以大致同一之間隔地配置而成，上述第1乃至第3字線 之寬度乃較所鄰接之第1及第2字線之間隔爲大， 上述第1及第2位線乃互相具有大致同一寬度，且以 -—-^1 Λ« J Ί 0--------— is 訂---1-----線 i. {請先閱讀背面之注意事碩再氣，寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -8 ~ 1 丨 ， ‘ A8 B8 C8 4 5 /tg-i- 9-- 六、申請專利範圍 大致同一之間隔地配置而成，上述第1乃至第2位線之寬 度乃較上述鄰接之第1及第2位線之間隔爲小者。 2 5 ·如申請專利範圍第2 4項項所述之半導體積體 電路裝置，其中更備有：連接上述存儲單元選擇用 MISFET之源極•漏極之一方與上述位線，而據位於 上述第2及第3字線間位置之第1導體層，及 連接上述存儲單元選擇用MISFET之源極•漏極 之另;一方與述資訊存儲用容量兀件之第1電極，而據位 於上述第1及第2字線間之第2導體層， 上述第1導體層係對於上述第2及第3字線而以自己 整合地連接於上述存儲單元選擇用Μ I S F E T之源極、 漏極之一方，而上述第2導體層係對於上述第1及第 2字 線而以自己整合地連接於上述存儲單元選擇用Μ I S F Ε Τ之源極、漏極之另一方者。 } ΙΊ&---------- <請先閱讀背面之注意事項再I寫本頁) 訂‘ -線丨JI· 一 經濟部智慧財產局員工消費合作社印制^ 本紙張尺度通用中國國家標準（CNS)A4規格（210 X 297公釐） -9 _