KR20160044406A - 반도체 디바이스 및 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 및 반도체 디바이스 제조 방법 Download PDF

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Abstract

반도체 디바이스는 활성 영역을 갖는 기판, 기판의 상부면 위의 제1 게이트 구조물, 기판의 상부면 위의 제2 게이트 구조물, 제1 게이트 구조물의 각각의 측벽 상의 제1 스페이서들의 쌍, 제2 게이트 구조물의 각각의 측벽 상의 제2 스페이서들의 쌍, 적어도 제1 게이트 구조물 위의 절연 층, 활성 영역 위의 제1 도전성 피쳐, 및 기판 위의 제2 도전성 피쳐를 포함한다. 뿐만 아니라, 제2 게이트 구조물은 제1 게이트 구조물에 인접하고, 제1 도전성 피쳐의 상부면은 제2 도전성 피쳐의 상부면과 동일 평면 상에 있다.

Description

반도체 디바이스 및 반도체 디바이스 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
집적 회로(IC)들을 소형화하는 최신 트렌드는 더 적은 전력을 소모하지만 더 높은 속도로 더 많은 기능성을 제공하는 더 작은 디바이스들을 초래하였다. 이들 장점들 중 하나 이상이 실현되기 위하여, IC 설계 및/또는 제조에 있어서의 다양한 개발들이 고려된다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때, 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 표준 관행에 따라, 다양한 피쳐들은 축적에 따라 도시되지 않는다는 것이 유념된다. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 반도체 디바이스의 개략적 단면도이다.
도 2a는 하나 이상의 실시예들에 따른 반도체 디바이스의 개략적 단면도이다.
도 2b는 하나 이상의 실시예들에 따른, 도 2a에 도시된 반도체 디바이스의 레이아웃 다이어그램(layout diagram)의 일부분이다.
도 3a는 하나 이상의 실시예들에 따른 반도체 디바이스의 개략적 단면도이다.
도 3b는 하나 이상의 실시예들에 따른, 도 3a에 도시된 반도체 디바이스의 레이아웃 다이어그램의 일부분이다.
도 4a는 하나 이상의 실시예들에 따른 반도체 디바이스의 레이아웃 다이어그램의 일부분이다.
도 4b는 하나 이상의 실시예들에 따른, 도 4a에 도시된 반도체 디바이스의 일부분의 개략적 단면도이다.
도 5는 몇몇 실시예들에 따른 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 6a-6f는 몇몇 실시예들에 따른 다양한 제조 스테이지들에 있어서의, 도 5에 도시된 방법의 반도체 디바이스의 개략적 단면도들이다.
하기의 개시내용은 제공되는 주제의 상이한 피쳐들을 구현하기 위한 복수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시들이 본 개시내용을 간략화하기 위하여 하기에 설명된다. 물론, 이들은 단지 예시들이며, 제한하는 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제1 피쳐와 제2 피쳐가 직접 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 추가의 피쳐들이 형성될 수 있는 실시예들을 더 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 구술하는 것이 아니다.
뿐만 아니라, 공간적으로 상대적인 용어들, 예컨대 "아래", "밑", "하부", "위", "상부" 등은 도면들에 예시된 바와 같은 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여, 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 개시된 배향에 부가하여, 사용시 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다르게 배향(90도 회전하거나 다른 배향으로 회전)될 수 있고, 본 명세서에 사용되는 공간적으로 상대적인 지시자들이 이에 따라 유사하게 해석될 수 있다. 뿐만 아니라, 제1 엘리먼트가 제2 엘리먼트에 "연결" 또는 "결합"되는 것으로 설명될 때, 그러한 설명은 제1 엘리먼트 및 제2 엘리먼트가 서로 직접 연결되거나 결합되는 실시예들을 포함하며, 제1 엘리먼트 및 제2 엘리먼트가 그 사이에 하나 이상의 다른 개재하는 엘리먼트들을 가지고 서로 간접적으로 연결 또는 결합되는 실시예들을 또한 포함한다.
도 1은 몇몇 실시예들에 따른 반도체 디바이스(100)의 개략적 단면도이다. 반도체 디바이스(100)는 기판(102), 층간 유전체(ILD, inter-layer dielectric) 층(106), 게이트 구조물들(108a, 108b, 108c 및 108d), 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c), 제4 스페이서들의 쌍(110d 및 112d), 절연 층들(114a, 114b, 114c 및 114d), 제1 도전성 피쳐들(120, 122 및 124), 실리사이드화된 영역들(126), 제2 도전성 피쳐(130), 제3 도전성 피쳐(132) 및 ILD 층(134)을 포함한다.
반도체 디바이스(100)는 능동 엘리먼트들 및/또는 수동 엘리먼트들을 포함한다. 능동 엘리먼트들의 예들은 트랜지스터들 및 다이오드들을 포함하나, 이에 제한되는 것은 아니다. 트랜지스터들의 예들은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor)들, 상보형 금속 산화물 반도체(CMOS, complementary metal oxide semiconductor) 트랜지스터들, 양극성 접합 트랜지스터(BJT, bipolar junction transistor)들, 고전압 트랜지스터들, 고주파수 트랜지스터들, p-채널 및/또는 n-채널 전계 효과 트랜지스터들 (PFETs/NFETs 등), FinFET들, 및 융기된(raised) 소스/드레인들을 갖는 평면형 MOS 트랜지스터들을 포함하나, 이에 제한되는 것은 아니다. 수동 엘리먼트들의 예들은 캐패시터들, 인덕터들, 퓨즈들 및 레지스터들을 포함하나, 이에 제한되는 것은 아니다. 도 1에 예시된 예시적인 구성에서, 반도체 디바이스(100)는 트랜지스터의 일부분이다. 소스 피쳐(미도시), 드레인 피쳐(미도시), 채널 피쳐(미도시) 및 게이트 구조물(예를 들어, 게이트 구조물(108a, 108b, 108c 또는 108d))은 함께 트랜지스터를 형성한다.
기판(102)은 벌크 실리콘, 반도체 웨이퍼, SOI(silicon-on-insulator) 기판, 또는 실리콘 게르마늄 기판을 포함한다. III족, IV족, 및 V족 원소들을 포함하는 다른 반도체 재료들이 다양한 실시예들의 범위 내에 있다.
기판(102)은 활성 영역(104a) 및 하나 이상의 절연 구조물들(104b)을 포함한다. 활성 영역(104a)은 하나 이상의 절연 구조물들(104b)에 의해 반도체 디바이스(100)의 다른 엘리먼트들로부터 격리된다. 심볼(105)은 하나 이상의 실시예들에서 전반에 걸쳐 불균질한 반도체 디바이스(100)의 다양한 영역들에 설명된 구조물들(예를 들어, 활성 영역(104a) 또는 절연 구조물(104b))이 배열된다는 것을 개략적으로 예시한다.
활성 영역(104a)은 기판(102)의 도핑된 영역이며, 소스 피쳐(미도시), 드레인 피쳐(미도시), 및 소스 피쳐와 드레인 피쳐 사이에 위치된 채널 피쳐(미도시)를 포함한다. 활성 영역(104a)의 재료들의 예들은 다양한 타입들의 p-도펀트들 및/또는 n-도펀트들로 도핑된 반도체 재료들을 포함하나, 이에 제한되는 것은 아니다. 활성 영역(104a)은 본 명세서에서 OD(oxide definition) 영역 또는 패턴으로서 지칭된다.
하나 이상의 절연 구조물들(104b)은 반도체 디바이스(100)의 다른 부분들로부터 활성 영역(104a)을 절연시킨다. 몇몇 실시예들에서, 하나 이상의 절연 구조물들(104b)은 기판(102)에 매립된다. 몇몇 실시예들에서, 하나 이상의 절연 구조물들(104b)은 기판(102) 위에 있다. 몇몇 실시예들에서, 하나 이상의 절연 구조물들(104b)은 얕은 트렌치 격리(STI, shallow trench isolation) 구조물들이다.
ILD 층(106)은 활성 영역(104a) 또는 절연 구조물(104b) 위에 있다. ILD 층(106)은 또한 본 명세서에서 "ILD0 층", 즉, 층간 유전체-제로(ILD0) 층으로 지칭된다.
게이트 구조물들(108a, 108b, 108c 및 108d)은 기판(102)의 상부면 위에 있다. 게이트 구조물들(108a 및 108b)은 활성 영역(104a) 위에 있다. 게이트 구조물(108c)은 심볼(105) 위에 있다. 몇몇 실시예들에서, 게이트 구조물(108c)은 활성 영역(104a) 위에 있다. 몇몇 실시예들에서, 게이트 구조물(108c)은 절연 구조물(104b) 위에 있다. 게이트 구조물(108d)은 절연 구조물(104b) 위에 있다. 도 1에 도시된 예시들은 예시적인 것이며, 하나 이상의 절연 구조물들 또는 활성 영역(104a) 위의 게이트 구조물들의 수는 달라진다. 몇몇 실시예들에서, 게이트 구조물들(108a 및 108b)은 채널 영역(미도시) 위에 있다. 몇몇 실시예들에서, 게이트 구조물들(108a, 108b, 108c 및 108d)은 본 명세서에서 폴리(PO) 패턴으로서 지칭되며, 라벨 "PO"를 갖고 도면들에 개략적으로 예시된다. 게이트 구조물(108a, 108b, 108c 또는 108d)의 재료들의 예시들은 금속 또는 폴리실리콘을 포함하나, 이에 제한되는 것은 아니다. 몇몇 실시예들에서, 게이트 구조물(108a, 108b, 108c 또는 108d)은 더미 게이트를 포함한다. 몇몇 실시예들에서, 게이트 구조물(108a, 108b, 108c 또는 108d)은 금속 게이트를 포함한다. 게이트 구조물들(108a, 108b, 108c 및 108d)은 서로 인접해 있다. 몇몇 실시예들에서, 인접한 게이트 구조물은 반도체 디바이스(100)의 다른 게이트 구조물들의 미리결정된 거리 내의 게이트 구조물이다. 몇몇 실시예들에서, 게이트 구조물(108a의 일부분은 제거된다.
제1 스페이서들의 쌍(110a 및 112a)은 게이트 구조물(108a)의 대향 측벽들 상에 있다. 제1 스페이서들의 쌍(110a 및 112a)은 예를 들어, 유전체 층을 포함한다. 제1 스페이서(110a)의 높이는 제1 스페이서(112a)의 높이보다 낮다. 몇몇 실시예들에서, 제1 스페이서(112a)의 높이는 게이트 구조물(108a)의 높이보다 높다. 몇몇 실시예들에서, 제1 측벽 스페이서(110a)의 상부면은 제1 측벽 스페이서(112a)의 상부면과 동일한 평면 상에 있지 않다.
제2 스페이서들의 쌍(110b 및 112b)은 게이트 구조물(108b)의 대향 측벽들 상에 있다. 제2 스페이서들의 쌍(110b 및 112b)은 예컨대, 유전체 층을 포함한다. 몇몇 실시예들에서, 제2 스페이서(110b 또는 112b)의 높이는 게이트 구조물(108b)의 높이보다 높다.
제3 스페이서들의 쌍(110c 및 112c)은 게이트 구조물(108c)의 대향 측벽들 상에 있다. 제3 스페이서들의 쌍(110c 및 112c)은 예컨대, 유전체 층을 포함한다. 몇몇 실시예들에서, 제3 스페이서(110c 또는 112c)의 높이는 게이트 구조물(108c)의 높이를 초과한다.
제4 스페이서들의 쌍(110d 및 112d)은 게이트 구조물(108d)의 대향 측벽들 상에 있다. 제4 스페이서들의 쌍(110d 및 112d)은 예컨대, 유전체 층을 포함한다. 몇몇 실시예들에서, 제4 스페이서(110d 또는 112d)의 높이는 게이트 구조물(108d)의 높이를 초과한다.
절연 층(114a)은 게이트 구조물(108a) 위에 있다. 몇몇 실시예들에서, 절연 층(114a)의 높이는 제1 스페이서(112a)의 높이와 실질적으로 동일하다. 몇몇 실시예들에서, 절연 층(114a)의 상부면은 제1 스페이서(112a)의 상부면과 실질적으로 동일 평면 상에 있다. 몇몇 실시예들에서, 절연 층(114a)의 일부분은 제거된다. 몇몇 실시예들에서, 절연 층(114a)은 하드 마스크를 포함한다.
절연 층(114b)은 게이트 구조물(108b) 위에 있다. 몇몇 실시예들에서, 절연 층(114b)의 높이는 제2 스페이서(110b 또는 112b)의 높이와 실질적으로 동일하다. 몇몇 실시예들에서, 절연 층(114b)의 상부면은 제2 스페이서(110b 또는 112b)의 상부면과 실질적으로 동일 평면 상에 있다. 몇몇 실시예들에서, 절연 층(114b)의 일부분은 제거된다. 몇몇 실시예들에서, 절연 층(114b)은 하드 마스크를 포함한다. 몇몇 실시예들에서, 절연 층(114b)은 제2 스페이서들의 쌍(110b 및 112b) 사이에 매립된다.
절연 층(114c)은 게이트 구조물(108c) 위에 있다. 몇몇 실시예들에서, 절연 층(114c)의 높이는 제3 스페이서(110c 또는 112c)의 높이와 실질적으로 동일하다. 몇몇 실시예들에서, 절연 층(114c)의 상부면은 제3 스페이서(110c 또는 112c)의 상부면과 실질적으로 동일 평면 상에 있다. 몇몇 실시예들에서, 절연 층(114c)의 일부분은 제거된다. 몇몇 실시예들에서, 절연 층(114c)은 하드 마스크를 포함한다. 몇몇 실시예들에서, 절연 층(114c)은 제3 스페이서들의 쌍(110c 및 112c) 사이에 매립된다.
절연 층(114d)은 게이트 구조물(108d) 위에 있다. 몇몇 실시예들에서, 절연 층(114d)의 높이는 제4 스페이서(110d 또는 112d)의 높이와 실질적으로 동일하다. 몇몇 실시예들에서, 절연 층(114d)의 상부면은 제4 스페이서(110d 또는 112d)의 상부면과 실질적으로 동일 평면 상에 있다. 몇몇 실시예들에서, 절연 층(114d)의 일부분은 제거된다. 몇몇 실시예들에서, 절연 층(114d)은 하드 마스크를 포함한다. 몇몇 실시예들에서, 절연 층(114d)은 제4 스페이서들의 쌍(110d 및 112d) 사이에 매립된다.
반도체 디바이스(100)에 대한 전기적 연결들을 제공하기 위하여 제1 도전성 피쳐(120, 122 또는 124)가 반도체 디바이스(100) 위에 있다.
제1 도전성 피쳐(120)는 게이트 구조물(108a) 및 게이트 구조물(108a 또는 108b)의 대응하는 노출된 소스/드레인 피쳐들(예를 들어, 활성 영역(104a))에 전기적 연결을 제공하기 위하여 ILD 층(106)에 매립된다. 몇몇 실시예들에서, 제1 도전성 피쳐(120)의 상부면은 절연 층(114a, 114b, 114c 또는 114d)의 상부면과 동일 평면 상에 있다. 몇몇 실시예들에서, 제1 도전성 피쳐(120)은 변화된 두께를 갖는다. 몇몇 실시예들에서, 제1 도전성 피쳐(120)는 테이퍼드(tapered) 형상을 갖는다. 몇몇 실시예들에서, 제1 도전성 피쳐(120)는 L자 형상을 갖는다.
제1 도전성 피쳐(122)는 게이트 구조물(108b 또는 108c)의 노출된 소스/드레인 피쳐들(예를 들어, 활성 영역(104a))에 전기적 연결을 제공하기 위하여 ILD 층(106)에 매립된다. 몇몇 실시예들에서, 제1 도전성 피쳐(122)의 상부면은 절연 층(114a, 114b, 114c 또는 114d)의 상부면과 동일 평면 상에 있다. 제1 도전성 피쳐들(120, 122 및 124)은 활성 영역(104a) 위에 있으며, 본 명세서에서 MD1 층 또는 패턴으로서 지칭되는 하부 도전성 층에 속한다. MD1 층은 금속-제로-오버-산화물(metal-zero-over-oxide) 층이며, 라벨 "MD1"을 가지고 도면들에 개략적으로 예시된다.
제1 도전성 피쳐(124)는 적어도 부분적으로 절연 구조물(104b)로 연장된다. 제1 도전성 피쳐(124)는 절연 구조물(104b) 위에 있고, 본 명세서에서 MD1 층 또는 패턴으로 지칭되는 하부 도전성 층에 속한다. 몇몇 실시예들에서, 제1 도전성 피쳐(124)의 상부면은 절연 층(114a, 114b, 114c 또는 114d)의 상부면과 동일 평면 상에 있다. 몇몇 실시예들에서, 제1 도전성 피쳐(124)는 절연 구조물(104b)에 매립된다.
실리사이드화된 영역들(126)은 반도체 디바이스(100)의 활성 영역(104a)(예를 들어, 소스/드레인 피쳐들)의 상부면과 제1 도전성 피쳐들(120 및 122) 사이에 있다.
제2 도전성 피쳐(130)는 대응 제1 도전성 피쳐(120) 위에 있고, 그와 전기적으로 결합된다. 제2 도전성 피쳐(130)는 본 명세서에서 금속-제로-오버-폴리실리콘(MP) 층 또는 패턴으로서 지칭되며, 라벨 "MP"로 도면들에 개략적으로 예시된다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 게이트 구조물(108a)과 직접 전기적으로 접촉한다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 대응 제1 도전성 피쳐(120)와 직접 전기적으로 접촉한다. 도 1에 도시된 예들은 예시적인 것이며, 제2 도전성 피쳐들(130)의 수는 변화된다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 둘 이상의 제1 도전성 피쳐에 전기적으로 연결된다. 몇몇 실시예들에서, 제1 도전성 피쳐(120)의 상부면은 제2 도전성 피쳐(130)의 상부면과 동일 평면 상에 있다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 변화된 두께를 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 테이퍼드 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 L자 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 U자 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)의 일부분은 제1 도전성 피쳐(120)에 매립된다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)의 재료는 제1 도전성 피쳐(120)의 재료와 실질적으로 유사하다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)의 일부분이 제1 도전성 피쳐(120), 게이트 구조물(108a) 및 제1 스페이서들의 쌍(110a 및 112a) 사이에 매립된다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 바로 제1 스페이서(110a) 상에 있다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 게이트 구조물(108a)에 전기적으로 연결된다.
제3 도전성 피쳐(132)는 제1 도전성 피쳐들(120, 122 및 124) 및 제2 도전성 피쳐(130) 위에 있다. 제3 도전성 피쳐(132)는 ILD 층(134)에 매립된다. 제3 도전성 피쳐(132)는 MD2 층 또는 패턴으로서 본 명세서에서 지칭되는 상부 도전성 층에 속한다. MD2 층은 또한 금속-제로-오버-산화물 층이며, 라벨 "MD2"로 도면들에 개략적으로 예시된다.
제3 도전성 피쳐(132)는 게이트 구조물들(108a, 108b, 108c 및 108d) 위에 있음. 몇몇 실시예들에서, 제3 도전성 피쳐(132)는 제1 도전성 피쳐(122)에 의하여 게이트 구조물(108b 또는 108c)의 소스/드레인에 전기적으로 결합된다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)는 제1 도전성 피쳐들(120 및 122) 또는 제2 도전성 피쳐(130)에 전기적 연결을 제공하도록 구성된다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)는 반도체 디바이스(100)의 활성 영역(104a)에 전기적 연결을 제공하도록 구성된다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)는 반도체 디바이스(100)의 하나 이상의 절연 영역들(예를 들어, 절연 구조물(104b))에 전기적 연결을 제공하도록 구성된다.
몇몇 실시예들에서, 제3 도전성 피쳐(132)는 제1 도전성 피쳐들(122 또는 124))에 전기적으로 결합된다. 몇몇 실시예들에서, 절연 층들(114b, 114c 및 114d)은 제3 도전성 피쳐(132)로부터 대응 게이트 구조물들(108b, 108c 및 108d)을 전기적으로 절연시킨다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)는 활성 영역(104a) 위에 있다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)는 절연 구조물(104b) 위에 있다. 도 1에 도시된 예들은 예시적이며, 제3 도전성 피쳐들(132)의 수는 변경된다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)는 제1 도전성 피쳐들(120, 122 및 124) 중 하나 이상에 전기적으로 연결된다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)는 하나 이상의 제2 도전성 피쳐들(130)에 전기적으로 연결된다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)는 반도체 디바이스(100)의 다른 층들(미도시)에 전기적으로 연결된다. 몇몇 실시예들에서, 게이트 구조물(108a) 위에 위치된 유사한 도전성 피쳐들에 비해, 제2 도전성 피쳐(130)는 게이트 구조물(108a)에 더 큰 접촉 면적을 제공하도록 구성된다.
ILD 층(134)은 ILD 층(106) 위에 있다. ILD 층(134)은 "ILD1 층", 즉, 층간 유전체-1(ILD1) 층으로서 또한 지칭된다.
MP, MD1 및 MD2 층들은 도전성 재료들로부터 독립적으로 선택되며, 반도체 디바이스(100)의 최저 금속 층인 "M0 층", 즉, 금속-제로(M0) 층으로서 본 명세서에서 지칭되는 기판(102) 위의 제1(즉, 최저) 도전성 재료 층에 속한다. 몇몇 실시예들에서, MP, MD1 및 MD2 층들은 금속이며, 제1 금속 층(M0)에 속한다. M0 층은 라벨 "M0"로 도면들에 개략적으로 예시된다. 적어도 일 실시예에서, M0 층은 2 단계로 형성된다. 예를 들어, 제1 단계에서, 하부 부분, 즉, MD1 및 MP 층들의 상부면은 절연 층들(114a, 114b, 114c 및 114d)과 실질적으로 동일 평면 상에 있다. 제2 단계에서, 하부 부분, 즉, MD2 층은 대응 MD1 및 MP 층들과 게이트 구조물들(108a, 108b, 108c 및 108d) 위에 형성된다. 몇몇 실시예들에서, M0 층은 로컬 상호접속 층으로서 지칭된다.
몇몇 실시예들에서, MD1, MP 및 MD2 층들 중 하나 이상은 반도체 디바이스(100)의 다양한 엘리먼트들 사이에 및/또는 반도체 디바이스(100)의 하나 이상의 엘리먼트들과 외부 회로 사이에 전기적 접속들을 제공한다. 상기 설명된 구조물은 예시적 구조이며, 반도체 디바이스(100)의 엘리먼트들 사이에 전기적 접속들의 다른 배열들이 다양한 실시예들에서 고려된다. 예를 들어, 하나 이상의 실시예들에서, 하나 이상의 비아 층들(미도시)은 M0 층 위에 있고, M0 층에 연결된다. 몇몇 실시예들에서, 하나 이상의 비아 층들(미도시)은 M0 층 위의 추가적 금속 층들(미도시)에 전기적 연결을 제공한다.
도 2a는 하나 이상의 실시예들에 따른 반도체 디바이스(200)의 개략적 단면도이다. 반도체 디바이스(200)는 유사한 엘리먼트들을 갖는 도 1에 도시된 반도체 디바이스(100)의 일 실시예이다. 도 2a에 도시된 바와 같이, 유사한 엘리먼트들은 도 1에 도시된 것과 동일한 참조 번호를 갖는다. 도 1과 비교하여, 도 2a의 반도체 디바이스(200)는 절연 구조물(104b), ILD(106), 게이트 구조물(108d), 제4 스페이서들의 쌍(110d 및 112d), 절연 층들(114b 및 114d), 제1 도전성 피쳐(124), 제2 도전성 피쳐(130) 및 제3 도전성 피쳐(132)를 포함하지 않는다.
도 1과 비교하여, 반도체 디바이스(200)는 트랜지스터(201) 및 제2 도전성 피쳐(230)를 포함한다. 제2 도전성 피쳐(230)는 도 1에 도시된 제2 도전성 피쳐(130)의 일 실시예이다. 제1 도전성 피쳐(220)는 도 1에 도시된 제1 도전성 피쳐(120)의 일 실시예이다. 제1 스페이서(210a)는 도 1에 도시된 제1 스페이서(110a)의 일 실시예이다. 제2 스페이서(212b)는 도 1에 도시된 제2 스페이서(112b)의 일 실시예이다.
트랜지스터(201)는 활성 영역(104a)(소스 피쳐(미도시), 드레인 피쳐(미도시) 및 채널 영역(미도시)를 포함함) 및 게이트 구조물(108b)을 포함한다.
도 1과 비교하여, 제2 도전성 피쳐(230)는 게이트 구조물(108b)에 전기적으로 연결된다. 제2 도전성 피쳐(230)는 대응 제1 도전성 피쳐(220)에 전기적으로 결합된다. 몇몇 실시예들에서, 제2 도전성 피쳐(230)는 게이트 구조물(108b)과 직접 접촉한다. 도 2a는 게이트 구조물(108b) 위에 절연 층(114b)을 보이지 않으나, 절연 층(114b)의 일부분이 게이트 구조물(108b) 위에 있는 다른 실시예들에 존재하며, 제2 도전성 피쳐(230)는 게이트 구조물(108b)의 상부면 및 절연 층(114b)의 나머지 부분과 직접 접촉한다. 몇몇 실시예들에서, 제2 도전성 피쳐(230)는 대응 제1 도전성 피쳐(220)와 직접 전기적으로 접촉한다. 몇몇 실시예들에서, 제1 도전성 피쳐(220)의 상부면은 제2 도전성 피쳐(230)의 상부면과 동일 평면 상에 있다. 몇몇 실시예들에서, 제2 도전성 피쳐(230)는 테이퍼드 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(230)는 L자 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(230)는 U자 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(230)의 일부분은 제1 도전성 피쳐(220)에 매립된다. 몇몇 실시예들에서, 제2 도전성 피쳐(230)의 일부분은 제1 도전성 피쳐(220), 게이트 구조물(108b) 및 제2 스페이서들의 쌍(210b 및 212b) 사이에 위치된다. 몇몇 실시예들에서, 제2 도전성 피쳐(230)의 일부분은 제1 도전성 피쳐(220), 게이트 구조물(108b) 및 제2 스페이서들의 쌍(210b 및 212b)에 매립된다.
몇몇 실시예들에서, 제2 도전성 피쳐(230)는 제2 스페이서(212b) 바로 위에 있다. 몇몇 실시예들에서, 기판(102)의 상단에 관한 제2 스페이서(110b)의 높이는 기판(102)의 상단에 관한 제2 스페이서(212b)의 높이보다 더 높다. 몇몇 실시예들에서, 기판(102)의 상단에 관한 제1 스페이서(210a)의 높이는 기판(102)의 상단에 관한 제1 스페이서(112a)의 높이와 실질적으로 동일하다. 몇몇 실시예들에서, 제2 도전성 피쳐(230)는 게이트 구조물(108b) 위에 위치된 유사한 도전성 피쳐들에 비하여, 게이트 구조물(108b)에 더 넓은 접촉 면적을 제공하도록 구성된다. 몇몇 실시예들에서, 제2 도전성 피쳐(230)의 재료는 제1 도전성 피쳐(220)의 재료와 실질적으로 유사하다.
도 2b는 하나 이상의 실시예들에 따른 도 2a에 도시된 반도체 디바이스의 레이아웃 다이어그램(200')의 일부분이다. 도 2b의 레이아웃 다이어그램(200')은 도 2a에 도시된 반도체 디바이스의 일부분의 상면도이며, 도 2a에 도시된 것과 동일한 참조 번호를 갖는 유사한 엘리먼트들을 포함한다. 본 명세서에 설명된 레이아웃 패턴들 중 하나 이상은 집적 회로의 메모리 셀을 제조하기 위하여 사용가능한 마스크들의 세트를 예비하는데 사용가능하다. 반도체 디바이스(200)의 레이아웃 다이어그램(200')은 본 명세서에, 예를 들어, 도 3b 및 4에 설명된 것들과 같은 다른 레이아웃 구조물들을 형성하기 위한 변형의 기반이다.
레이아웃 다이어그램(200')은 활성 영역(104a), 게이트 구조물들(108a, 108b 및 108c), 제1 도전성 피쳐들(122 및 220), 절연 영역(204), 제2 도전성 피쳐(230) 및 파워 레일(202)을 포함한다. 절연 영역(204)은 도 1에 도시된 절연 구조물(104b)의 일 실시예이다.
활성 영역(104a)은 폭 방향으로(즉, 도 2b의 수평 방향으로) 연속하여 연장된다. 활성 영역(104a)은 드레인 피쳐(D) 및 소스 피쳐(S)를 포함한다. 활성 영역(104a)은 절연 영역(204)에 의하여 파워 레일(202)로부터 전기적으로 절연된다.
절연 영역(204)은 높이 방향으로(즉, 도 2b의 수직 방향으로) 연속하여 연장된다. 게이트 구조물들(108a, 108b 및 108c)은 활성 영역(104a) 위에서 그리고 절연 구조물(204)을 가로질러 연장된다. 게이트 구조물들(108a, 108b 및 108c)은 절연 영역(204)에 의하여 서로로부터 전기적으로 절연된다.
파워 레일(202)은 폭 방향으로(즉, 도 2b의 수평 방향으로) 연장된다. 몇몇 실시예들에서, 파워 레일(202)은 반도체 디바이스(200)에 전력을 제공하도록 구성된다.
트랜지스터 디바이스(201)는 게이트 구조물(108b), 소스 피쳐(S) 및 드레인 피쳐(D)를 포함한다. 제1 도전성 피쳐(122)(예를 들어, MD1)는 트랜지스터 디바이스(201)의 드레인 피쳐(D)에 전기적으로 연결된다. 제1 도전성 피쳐(222)(예를 들어, MD1)는 트랜지스터 디바이스(201)의 소스 피쳐(S)에 전기적으로 연결된다. 게이트 구조물(108b)은 제2 도전성 피쳐(230)(예를 들어, MP) 및 제1 도전성 피쳐(220)(예를 들어, MD1)에 의하여 트랜지스터 디바이스(201)의 소스 피쳐(S)에 전기적으로 연결된다. 몇몇 실시예들에서, 게이트 구조물(108b)은 제2 도전성 피쳐(230)(예를 들어, MP)에 직접 연결된다. 몇몇 실시예들에서, 제2 도전성 피쳐(230)(예를 들어, MP)는 제1 도전성 피쳐(220)(예를 들어, MD1)에 직접 연결된다. 몇몇 실시예들에서, 제1 도전성 피쳐(220)(예를 들어, MD1)는 소스 피쳐(S)에 연결된다.
도 3a는 하나 이상의 실시예들에 따른 반도체 디바이스(300)의 개략적 단면도이다. 반도체 디바이스(300)는 유사한 엘리먼트들을 갖는 도 2a에 도시된 반도체 디바이스(200)의 일 실시예이다. 도 3a에 도시된 바와 같이, 유사한 엘리먼트들은 도 2a에 도시된 것과 동일한 참조 번호를 갖는다.
도 1과 비교하여, 반도체 디바이스(200)는 트랜지스터(301), 제2 도전성 피쳐(230) 및 제2 스페이서(310b)를 포함한다. 제2 도전성 피쳐(330)는 도 2a에 도시된 제2 도전성 피쳐(230)의 일 실시예이다. 제2 스페이서(310b)는 도 2a에 도시된 제1 스페이서(110a)의 일 실시예이다.
트랜지스터(301)는 활성 영역(104a)(소스 피쳐(미도시), 드레인 피쳐(미도시) 및 채널 영역(미도시)을 포함함) 및 게이트 구조물(108b)을 포함한다.
제2 도전성 피쳐(230)는 게이트 구조물(108b)에 전기적으로 연결된다. 제2 도전성 피쳐(230)는 대응 제1 도전성 피쳐들(220 및 322)에 전기적으로 결합된다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)는 게이트 구조물(108b)과 직접 접촉한다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)는 대응 제1 도전성 피쳐들(220 및 322)과 직접 전기적으로 접촉한다. 몇몇 실시예들에서, 제1 도전성 피쳐(220 또는 322)의 상부면은 제2 도전성 피쳐(330)의 상부면과 동일 평면 상에 있다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)는 테이퍼드 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)는 L자 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)는 U자 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)의 일부분은 제1 도전성 피쳐(220 또는 322)에 매립된다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)의 일부분은 제1 도전성 피쳐(220), 게이트 구조물(108b), 제2 스페이서들의 쌍(310b 및 212b) 및 제1 도전성 피쳐(322) 사이에 위치된다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)의 일부분은 제1 도전성 피쳐(220 또는 322), 게이트 구조물(108b) 및 제2 스페이서들의 쌍(310b 및 212b)에 매립된다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)는 제2 스페이서(212b 또는 310b) 바로 위에 있다. 몇몇 실시예들에서, 제2 스페이서(310b)의 높이는 제2 스페이서(212b)의 높이와 실질적으로 동일하다. 몇몇 실시예들에서, 구조물(108b) 위에 위치된 유사한 도전성 피쳐들과 비교할 때, 제2 도전성 피쳐(330)는 게이트 구조물(108b)에 더 넓은 접촉 면적을 제공하도록 구성된다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)의 재료는 제1 도전성 피쳐(220 또는 322)의 재료와 실질적으로 유사하다.
도 3b는 하나 이상의 실시예들에 따른 도 3a에 도시된 반도체 디바이스의 레이아웃 다이어그램(300')의 일부분이다. 도 3b의 레이아웃 다이어그램(300')은 도 3a에 도시된 반도체 디바이스의 일부분의 상부도이다. 도 3b의 레이아웃 다이어그램(300')은 도 3a에 도시된 반도체 디바이스의 일부분의 상부도이며, 도 3a에 도시된 것과 동일한 참조 번호를 갖는 유사한 엘리먼트들을 포함한다. 본 명세서에 설명된 레이아웃 패턴들 중 하나 이상은 집적 회로의 메모리 셀을 제조하는데 사용가능한 마스크들의 세트를 예비하는데 사용가능하다. 반도체 디바이스(300)의 레이아웃 다이어그램(300')은 다른 레이아웃 구조물들, 예컨대 본 명세서, 예를 들어, 도 2b 및 4에 설명된 것들을 형성하기 위한 변형의 기반이다.
레이아웃 다이어그램(300')은 유사한 엘리먼트들을 갖는 도 2b에 도시된 레이아웃 다이어그램(200')의 일 실시예이다. 도 3b에 도시된 바와 같이, 유사한 엘리먼트들은 도 2b에 도시된 것과 유사한 참조 번호를 갖는다.
레이아웃 다이어그램(300')은 활성 영역(104a), 게이트구조물들(108a, 108b 및 108c), 제1 도전성 피쳐들(322 및 220), 절연 영역(204), 제2 도전성 피쳐(330)를 포함한다. 절연 영역(204)은 도 1에 도시된 절연 구조물(104b)의 일 실시예이다.
활성 영역(104a)은 폭 방향으로(즉, 도 3b의 수평 방향으로) 연속해서 연장된다. 활성 영역(104a)은 드레인 피쳐(D) 및 소스 피쳐(S)를 포함한다. 활성 영역(104a)은 절연 영역(204)에 의하여 반도체 디바이스(300)의 다른 부분들로부터 전기적으로 절연된다.
게이트 구조물들(108a, 108b 및 108c)은 높이 방향으로(즉, 도 3b의 수직 방향으로 of 도 3b) 연속해서 연장된다. 게이트 구조물들(108a, 108b 및 108c)은 활성 영역(104a) 위에서 그리고 절연 구조물(204)을 가로질러 연장된다. 게이트 구조물들(108a, 108b 및 108c)은 절연 영역(204)에 의하여 서로로부터 전기적으로 절연된다.
트랜지스터 디바이스(301)는 게이트 구조물(108b), 소스 피쳐(S) 및 드레인 피쳐(D)를 포함한다. 제1 도전성 피쳐(322)(예를 들어, MD1)는 트랜지스터 디바이스(201)의 드레인 피쳐(D)에 전기적으로 연결된다. 게이트 구조물(108b)은 제2 도전성 피쳐(330)(예를 들어, MP) 및 제1 도전성 피쳐(322)(예를 들어, MD1)에 의하여 트랜지스터 디바이스(301)의 드레인 피쳐(D)에 전기적으로 연결된다. 몇몇 실시예들에서, 게이트 구조물(108b)은 제2 도전성 피쳐(330)(예를 들어, MP)에 직접 연결된다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)(예를 들어, MP)는 제1 도전성 피쳐(322)(예를 들어, MD1)에 직접 연결된다. 몇몇 실시예들에서, 제1 도전성 피쳐(322)(예를 들어, MD1)는 드레인 피쳐(D)에 연결된다.
제1 도전성 피쳐(220)(예를 들어, MD1)는 트랜지스터 디바이스(301)의 소스 피쳐(S)에 전기적으로 연결된다. 게이트 구조물(108b)은 제2 도전성 피쳐(330)(예를 들어, MP) 및 제1 도전성 피쳐(220)(예를 들어, MD1)에 의하여 트랜지스터 디바이스(301)의 소스 피쳐(S)에 전기적으로 연결된다. 몇몇 실시예들에서, 제2 도전성 피쳐(330)(예를 들어, MP)는 제1 도전성 피쳐(220)(예를 들어, MD1)에 직접 연결된다. 몇몇 실시예들에서, 제1 도전성 피쳐(220)(예를 들어, MD1)는 소스 피쳐(S)에 연결된다.
도 4a는 하나 이상의 실시예들에 따른 반도체 디바이스의 레이아웃 다이어그램(400)의 일부분이다. 도 4a의 레이아웃 다이어그램(400)은 도 2b에 도시된 레이아웃 다이어그램(200')의 일 실시예이다. 도 4a에 도시된 바와 같이, 유사한 엘리먼트들은 도 2b에 도시된 것과 동일한 참조 번호를 갖는다. 본 명세서에 설명된 레이아웃 패턴들 중 하나 이상은 집적 회로의 메모리 셀을 제조하기 위하여 사용가능한 마스크들의 세트를 예비하는데 사용가능하다. 반도체 디바이스의 레이아웃 다이어그램(400)은 다른 레이아웃 구조물들, 예컨대, 본 명세서, 예를 들어, 도 2b, 3b 및 6a-6f에 설명된 것들을 형성하기 위한 변형의 기반이다.
레이아웃 다이어그램(400)은 활성 영역들(404a 및 404b), 게이트 구조물들(408a, 408b, 408c 및 408d), 절연 영역(404), 제2 도전성 피쳐(430) 및 제3 도전성 피쳐들(432a 및 432b)을 포함한다.
활성 영역들(404a 및 404b)은 도 2b에 도시된 활성 영역(104a)의 일 실시예이다. 게이트 구조물들(408a, 408b, 408c 및 408d)은 도 1에 도시된 게이트 구조물들(108a, 108b, 108c 및 108d)의 일 실시예이다. 절연 영역(404)은 도 1에 도시된 절연 구조물(104b)의 일 실시예이다. 제2 도전성 피쳐(430)는 도 1에 도시된 제2 도전성 피쳐(130)의 일 실시예이다. 제3 도전성 피쳐들(432a 및 432b)은 도 1에 도시된 제3 도전성 피쳐(132)의 일 실시예이다.
활성 영역들(404a 및 404b)은 폭 방향으로(즉, 도 4a의 수평 방향으로) 연장된다. 활성 영역(404a)은 절연 영역(404)에 의하여 활성 영역(404b)으로부터 전기적으로 절연된다. 몇몇 실시예들에서, 활성 영역들(404a 및 404b)은 p 또는 n 도핑된 재료들을 포함한다.
게이트 구조물들(408a, 408b, 408c 및 408d)은 높이 방향으로(즉, 도 4a의 수직 방향으로) 연장된다. 게이트 구조물들(408a, 408b, 408c 및 408d)은 활성 영역들(404a 및 404b) 위에서 그리고 절연 구조물(404)을 가로질러 연장된다. 게이트 구조물들(408a, 408b, 408c 및 408d)은 절연 영역(404)에 의하여 서로로부터 전기적으로 절연된다.
제2 도전성 피쳐(430)(예를 들어, MP)는 폭 방향으로(즉, 도 4a의 수평 방향으로) 연장된다. 몇몇 실시예들에서, 제2 도전성 피쳐(430)(예를 들어, MP)는 게이트 구조물(408c)에 전기적으로 연결된다. 몇몇 실시예들에서, 제2 도전성 피쳐(430)(예를 들어, MP)는 게이트 구조물(408c)에 직접 연결된다. 몇몇 실시예들에서, 제2 도전성 피쳐(430)(예를 들어, MP)는 절연 영역(404)을 가로질러 연장되도록 배열된다.
제3 도전성 피쳐(432a)(예를 들어, MD2)는 폭 방향으로(즉, 도 4a의 수평 방향으로) 연장된다. 몇몇 실시예들에서, 제3 도전성 피쳐(432a)(예를 들어, MD2)는 게이트 구조물(408c)의 소스/드레인 피쳐들(예를 들어, 활성 영역(404a))에 전기적으로 연결된다.
몇몇 실시예들에서, 제3 도전성 피쳐(432a)(예를 들어, MD2)는 활성 영역들(404a 및 404b)을 가로질러 연장된다. 몇몇 실시예들에서, 제3 도전성 피쳐(432a)(예를 들어, MD2)는 게이트 구조물(408c)에 전기적으로 연결되지 않고 활성 영역(404a) 위에서 연장되도록 배열된다.
제3 도전성 피쳐(432b)(예를 들어, MD2)는 높이 방향으로(즉, 도 4a의 수직 방향으로) 연장된다. 몇몇 실시예들에서, 제3 도전성 피쳐(432b)(예를 들어, MD2)는 소스/드레인 피쳐(예를 들어, 활성 영역(404a)) 및 소스/드레인 피쳐(예를 들어, 활성 영역(404b))에 전기적으로 연결된다. 몇몇 실시예들에서, 제3 도전성 피쳐(432b)(예를 들어, MD2)는 절연 영역(404)을 가로질러 연장되도록 배열된다.
도 4b는 하나 이상의 실시예들에 따른 도 4a에 도시된 반도체 디바이스(400')의 일부분의 개략적 단면도이다. 도 4b의 개략적 단면도(400')는 도 4a에 도시된 레이아웃(400)의 일부분의 단면도이며, 도 4a에 도시된 것과 동일한 참조 번호를 갖는 유사한 엘리먼트들을 포함한다. 반도체 디바이스(400')는 유사한 엘리먼트들을 갖는 도 1에 도시된 반도체 디바이스(100)의 일 실시예이다. 도 4b에 도시된 바와 같이, 유사한 엘리먼트들은 도 1에 도시된 것과 동일한 참조 번호를 갖는다.
제3 도전성 피쳐(432a)(예를 들어, MD2)는 게이트 구조물(408c), 절연 층(414c) 및 제1 도전성 피쳐들(122 및 124)(예를 들어, MD1) 위에 있다. 도 4b에 도시된 바와 같이, 제3 도전성 피쳐(432a)(예를 들어, MD2)는 게이트 구조물(408c)에 전기적으로 연결되지 않고 활성 영역(404a) 위에서 연장되도록 배열된다. 도 4b에 도시된 바와 같이, 제3 도전성 피쳐(432a)(예를 들어, MD2)는 절연 층(414c)에 의하여 게이트 구조물(408c)로부터 전기적으로 절연된다. 도 4b에 도시된 바와 같이, 제3 도전성 피쳐(432a)(예를 들어, MD2)는 게이트 구조물(408c)에 전기적으로 연결되지 않고, 제1 도전성 피쳐들(122 및 124)(예를 들어, MD1)에 전기적으로 연결된다.
도 5는 몇몇 실시예들에 따른, 반도체 디바이스(600F)(도 6f에 도시됨)를 제조하는 방법(500)의 흐름도이다. 도 6a-6f는 몇몇 실시예들에 따른, 다양한 제조 스테이지들에서의 반도체 디바이스(600F)의 개략적 단면도들이다. 반도체 디바이스(600F)는 유사한 엘리먼트들을 갖는 도 1에 도시된 반도체 디바이스(100)의 일 실시예이다. 도 6a-6f에 도시된 바와 같이, 유사한 엘리먼트들은 도 1에 도시된 것과 동일한 참조 번호를 갖는다.
도 1-4과 관련하여 본 명세서에 논의된 하나 이상의 효과들은 몇몇 실시예들에 따른 제조 방법(500)에서 획득가능하다.
방법(500)의 동작(502)에서, 활성 영역(104a)이 기판(102)에 형성된다. 기판(102)은 적어도 일 실시예에서, 실리콘 기판을 포함한다. 기판(102)은 적어도 일 실시예에서, 실리콘 게르마늄(SiGe), 갈륨 비화물, 또는 다른 적절한 반도체 재료들을 포함한다. 적어도 일 실시예에서, 절연 구조물들(104b)(예를 들어, 얕은 트렌치 격리(STI, shallow trench isolation) 영역들)이 기판(102)의 활성 영역(104a)을 절연시키기 위하여 기판(102)에 형성된다. STI 영역들(104b)의 예시적 재료들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트, 및/또는 임의의 다른 로우 k(low k) 유전체 재료들을 포함하나, 이에 제한되는 것은 아니다. 몇몇 실시예들에서, 기판(102)은 하나 이상의 다른 피쳐들, 예컨대 다양한 도핑된 영역들, 매립 층, 및또는 에피택시(에피) 층을 더 포함한다. 몇몇 실시예들에서, 기판(102)은 SOI(silicon on insulator)와 같은 절연체 상의 반도체를 포함한다. 몇몇 실시예들에서, 기판(102)은 도핑된 에피 층, 그래디언트(gradient) 반도체 층 및/또는 실리콘 게르마늄 층 상의 실리콘 층과 같은 상이한 타입의 다른 반도체 층 위에 놓이는 반도체 층을 포함한다. 몇몇 실시예들에서, 동작(502)은 옵션적이며, 여기서 활성 영역을 갖는 반도체 디바이스는 이미 형성된다.
방법(500)의 동작(504)에서, 적어도 제1 게이트 구조물(108a) 및 제2 게이트 구조물(108b)이 기판(102) 상에 형성된다. 몇몇 실시예들에서, 동작(504)에서, 제1 게이트 구조물(108a), 제2 게이트 구조물(108b), 제3 게이트 구조물(108c) 및 제4 게이트 구조물(108d)이 기판(102) 상에 형성된다(도 6a에 도시된 것과 같이).
몇몇 실시예들에서, 기판(102) 상의 게이트 유전체(미도시)를 포함하는 기판(102) 상에 게이트 구조물들(108a, 108b, 108c 및 108d)이 형성된다. 게이트 유전체의 예시적인 재료들은 하이 k(high-k) 유전체 층, 계면 층(interfacial layer) 및/또는 이들의 결합물들을 포함하나, 이에 제한되는 것은 아니다. 하이 k 유전체 층을 위한 예시적인 재료들은 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속-산화물들, 전이 금속-질화물들, 전이 금속-실리케이트들, 금속들의 산질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료들, 및/또는 이들의 결합물들을 포함하나, 이에 제한되는 것은 아니다. 하이 k 유전체 층의 두께는 예컨대, 약 5 옹스트롬(Å) 내지 약 40 Å의 범위 내에 있다. 몇몇 실시예들에서, 게이트 유전체가 원자 층 증착(ALD, atomic layer deposition) 또는 다른 적절한 기법들에 의하여 기판(102) 위에 형성된다.
몇몇 실시예들에서, 게이트 구조물들(108a, 108b, 108c 및 108d)은 게이트 유전체(미도시) 위에 형성된 게이트 전극(미도시)을 더 포함한다. 게이트 전극의 두께는 예컨대, 약 10 내지 약 500 Å의 범위이다. 게이트 전극은 폴리실리콘 또는 금속으로 형성된다. 하나 이상의 실시예들에서, 게이트 전극은 Al, AlTi, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, 및/또는 다른 적절한 도전성 재료들을 포함한다. 몇몇 실시예들에서, 게이트 전극은 화학 기상 증착(CVD, chemical vapor deposition), 물리 기상 증착(PVD(physical vapor deposition) 또는 스퍼터링), 도금, 원자 층 증착(ALD) 및/또는 다른 적절한 프로세스들에 의하여 형성된다.
방법(500)의 동작(506)에서, 절연 층(예를 들어, 도 5a에서 절연 층(114a 및 114b)으로 도시됨)이 적어도 제1 게이트 구조물(108a) 및 제2 게이트 구조물(108b) 상에 형성된다. 몇몇 실시예들에서, 동작(506)에서, 절연 층(예를 들어, 도 5a에서 절연 층(114a, 114b, 114c 및 114d)으로 도시됨)이 게이트 구조물들(108a, 108b, 108c 및 108d) 상에 형성된다. 몇몇 실시예들에서, 절연 층(114a, 114b, 114c 및 114d)은 하드 마스크(521)를 포함한다. 몇몇 실시예들에서, 절연 층(114a, 114b, 114c 및 114d)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 또는 다른 적절한 재료들을 포함한다. 몇몇 실시예들에서, 절연 층(114a, 114b, 114c 및 114d)은 적어도 일 실시예에서, 성막 프로세스 또는 임의의 적절한 방법들에 의하여 형성되며, 게이트 구조물들(108a, 108b, 108c 및 108d)을 패터닝하기 위한 마스크로서 사용된다.
방법(500)의 동작(508)에서, 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))은 게이트 구조물들(예를 들어, 제1 게이트 구조물(108a), 제2 게이트 구조물(108b), 게이트 구조물들(108c 및 108d))의 각각의 측벽 상에 형성된다.
스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))은 게이트 구조물들(예를 들어, 제1 게이트 구조물(108a), 제2 게이트 구조물(108b), 게이트 구조물들(108c 및 108d))의 측벽들 상에 형성된다. 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))은 예컨대, 유전체 층을 포함한다. 하나 이상의 실시예들에서, 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))은 실리콘 질화물로 형성된다. 몇몇 실시예들에서, 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))은 산질화물을 포함한다. 몇몇 실시예들에서, 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))은 실리콘 탄화물로 형성된다. 몇몇 실시예들에서, 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))은 불순물, 예컨대 붕소, 탄소, 불소 또는 이들의 화합물들을 함유한다. 몇몇 실시예들에서, 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))은 적절한 방법들에 의하여 형성된다. 먼저, 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))에 대한 층은 예를 들어, 플라즈마 강화 화학 기상 증착(PECVD, plasma enhanced chemical vapor deposition), 저압 화학 기상 증착(LPCVD, low-pressure chemical vapor deposition), 부압 화학 기상 증착(SACVD, sub-atmospheric chemical vapor deposition), 원자 층 증착(ALD) 등에 의하여, 게이트 구조물(예를 들어, 제1 게이트 구조물(108a), 제2 게이트 구조물(108b), 게이트 구조물들(108c 및 108d)) 및 기판(102) 위에 성막된다. 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))에 대한 층은 예를 들어, 약 50 Å 내지 약 400 Å의 범위의 적절한 두께를 갖도록 형성된다. 뿐만 아니라, 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))에 대해 성막된 층은 게이트 구조물(예를 들어, 제1 게이트 구조물(108a), 제2 게이트 구조물(108b), 게이트 구조물들(108c 및 108d))의 측벽들에 접촉하여 또는 인접하여 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))을 형성하도록 패터닝된다. 적어도 일 실시예에서, 적절한 기법들, 예컨대 습식 에칭 프로세스, 건식 에칭 프로세스, 또는 이들의 조합들에 의해 패터닝이 수행된다. 하나 이상의 실시예들에서, 스페이서들의 쌍(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))을 형성하기 위한 패터닝은 이방성 건식 에칭 프로세스에 의하여 수행된다.
게이트 구조물(예를 들어, 제1 게이트 구조물(108a), 제2 게이트 구조물(108b), 게이트 구조물들(108c 및 108d))이 스페이서(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d)) 이전에 형성되는 상기 설명은 게이트-퍼스트(gate-first) 프로세스로 지칭된다. 대안적인 게이트-라스트(gate-last) 프로세스에서, 더미 게이트, 예를 들어, 더미 폴리실리콘 및 스페이서(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))를 형성하기 위하여 게이트-퍼스트 프로세스의 동일하거나 유사한 단계들이 수행된다. 더미 게이트는 그 뒤에 게이트 구조물(예를 들어, 제1 게이트 구조물(108a), 제2 게이트 구조물(108b), 게이트 구조물들(108c 및 108d))을 획득하기 위한 적절한 금속 또는 도전성 재료로 교체된다.
뿐만 아니라, 마스크로서 게이트 구조물(예를 들어, 제1 게이트 구조물(108a), 제2 게이트 구조물(108b), 게이트 구조물들(108c 및 108d)) 및 스페이서(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))을 사용함으로써, 소스 및 드레인 피쳐들이 기판(102)의 활성 영역(104a)에 형성된다. 따라서, 활성 영역(104a)은 게이트 구조물(예를 들어, 제1 게이트 구조물(108a), 제2 게이트 구조물(108b), 게이트 구조물들(108c 및 108d)) 및 게이트 구조물(예를 들어, 제1 게이트 구조물(108a), 제2 게이트 구조물(108b), 게이트 구조물들(108c 및 108d))에 인접한 소스 및 드레인 피쳐들을 포함한다. 예를 들어, 소스/드레인 피쳐들의 형성은 이온 주입 또는 확산 프로세스에 의하여 수행된다. 반도체 디바이스의 타입에 따라, 소스/드레인 피쳐들은 p-타입 도펀트들, 예컨대 붕도 또는 BF2, n-타입 도펀트들, 예컨대 인 또는 비소, 및/또는 이들의 화합물들로 도핑된다. 몇몇 실시예들에서, 이온 주입 프로세스와 같은 하나 이상의 주입 프로세스들에 의하여, 스페이서(예를 들어, 제1 스페이서들의 쌍(110a 및 112a), 제2 스페이서들의 쌍(110b 및 112b), 제3 스페이서들의 쌍(110c 및 112c) 및 제4 스페이서들의 쌍(110d 및 112d))의 형성 이전에, 저농도 도핑된 소스/드레인(LDD, lightly doped source/drain) 영역들이 기판(102)에 형성된다.
몇몇 실시예들에서, 층간 유전체(ILD) 층(106)이 기판(102) 위에 형성된다. 결과적인 반도체 디바이스 구조물(600A)이 도 6a에 도시된 바와 같이 획득된다. 몇몇 실시예들에서, 도 6a에 도시된 바와 같은 결과적인 반도체 디바이스 구조물(600A)은 추가적 프로세싱을 위한 다른 재료들에 연결되는 유용한 매개물이다. ILD 층(106)은 여기서 ILD0로서 또한 지칭된다. ILD 층(106)의 예시적 재료들은 SiNx, SiOx, SiON, SiC, SiBN, SiCBN, 또는 이들의 화합물들을 포함하나, 이에 제한되는 것은 아니다. 부압 화학 기상 증착(SACVD), 저압 화학 기상 증착(LPCVD), ALD, 플라즈마 강화 ALD(PEALD), 플라즈마 강화 CVD(PECVD), 단층 증착(MLD, Monolayer Deposition), 플라즈마 임펄스 CVD(PICVD, Plasma Impulse CVD), 스핀-온 등과 같은 다른 방법들이 다양한 실시예들에서 사용되나, 적어도 일 실시예에서, ILD 층(106)은 고밀도 플라즈마(HDP, high-density plasma)를 사용하여 형성된다.
몇몇 실시예들에서, 본 명세서에서 ILD1 층으로 지칭되는 추가적 ILD 층(602)이 ILD 층(106) 위에 형성된다. ILD 층(602)은 본 명세서에서 ILD0 층으로서 또한 지칭된다. ILD 층(602)의 예시적인 재료들은 SiNx, SiOx, SiON, SiC, SiBN, SiCBN, 또는 이들의 화합물들을 포함하나, 이에 제한되는 것은 아니다. 다양한 실시예에서 SACVD, LPCVD, ALD, PEALD, PECVD, MLD, PICVD, 스핀-온, 등과 같은 다른 방법들이 사용될 수 있으나, 적어도 일 실시예에서, ILD 층(106)은 HDP를 사용하여 형성된다.
몇몇 실시예들에서, 하드 마스크 층(604)은 ILD 층(602) 위에 성막된다. 몇몇 실시예들에서, 하드 마스크 층(604)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 또는 다른 적절한 재료들을 포함한다. 몇몇 실시예들에서, 하드 마스크 층(604)은 적어도 일 실시예에서, 성막 프로세스 또는 임의의 적절한 방법에 의하여 형성되며, (도 6e에 도시된 것과 같이) 제1 콘택 피쳐들(120, 122 및 124)을 패터닝하기 위한 마스크로서 사용된다.
몇몇 실시예들에서, 반사 방지 코팅(ARC, anti-reflective coating) 층(606)이 하드 마스크 층(604) 위에 성막된다. 몇몇 실시예들에서, ARC 층(606)은 하단 ARC(BARC, bottom ARC) 층이다. 몇몇 실시예들에서, ARC 층(606)은 단일 층 또는 복수 층들을 포함한다. 몇몇 실시예들에서, ARC 층(606)은 산화물; 유기 폴리머 재료; 로우-k 유전체들; 하이-k 유전체들; 임의의 다른 적절한 재료; 또는 이들의 결합물들을 포함하는 유전체 재료를 포함한다. 몇몇 실시예들에서, ARC 층(606)은 이 경우, 스핀-온 코터(coater) 또는 다른 적절한 프로세스들을 포함하는, 임의의 적절한 방법을 사용하여 형성된다.
몇몇 실시예들에서, 포토레지스트 층(608)은 ARC 층(606) 위에 성막된다. 몇몇 실시예들에서, 포토레지스트 층(608)은 적어도 부분적으로 제1 콘택 피쳐들(120, 122 및 124)의 치수들을 정의하기 위하여 하드 마스크 층(604)을 패터닝하는데 사용된다. 몇몇 실시예들에서, 포토레지스트 층(608) 및 ARC 층(606)은 하드 마스크 층(604)의 상부면 위에 영역들(610a 및 610b)로부터 선택적으로 제거된다. 도 5b에 도시된 바와 같이 결과적인 반도체 디바이스 구조물(500B)이 획득된다.
몇몇 실시예들에서, 나머지 ARC 층(606), 포토레지스트 층(608), 및 ARC 층(606) 및 포토레지스트 층(608) 양자 모두에 의해 커버되지 않은 하드 마스크 층(604)의 부분(예를 들어, 영역들(610a 및 610b))이 예를 들어, 포토리소그래피 프로세스 및 뒤이은 에칭 프로세스에 의하여 선택적으로 제거되어, 아래 놓이는 제1 도전성 영역들( 612a, 612b 및 612c)을 노출시킨다. 몇몇 실시예들에서, 에칭 프로세스는 영역들(612b 및 612c)을 형성하는 적어도 둘 이상의 게이트 구조물들(예를 들어, 게이트 구조물(108a, 108b, 108c 또는 108d)) 사이에 위치된 ILD 층(106)의 부분들을 제거한다. 몇몇 실시예들에서, 에칭 프로세스는 영역(612a)을 형성하는 STI 영역의 부분들(예를 들어, 절연 구조물(104b))을 제거한다. 하드 마스크 층(604)은 아래 놓인 ILD 층(106)을 에칭 프로세스에 노출시키지 않도록, ILD 층(106) 및 ILD 층(602)의 일부분 위에 남아있다. 도 6c에 도시된 바와 같이 결과적인 반도체 디바이스 구조물(600C)이 획득된다. 몇몇 실시예들에서, 도 6c에 도시된 바와 같은 결과적인 반도체 디바이스 구조물(600C)은 추가적 프로세싱을 위한 다른 재료들에 연결되는 유용한 매개물이다.
방법(500)의 동작(510)에서, 게이트 구조물들(예를 들어, 게이트 구조물(108a, 108b, 108c 또는 108d)) 중 적어도 하나 위의 절연 층(예를 들어, 절연 층(114a, 114b, 114c 또는 114d))의 일부분(612d)이 에칭된다. 몇몇 실시예들에서, 동작(510)에서, 제1 게이트 구조물(108a) 위의 절연 층(예를 들어, 절연 층(114a))의 일부분(612d)은 에칭된다(도 6c에 도시된 바와 같이).
방법(500)의 동작(512)에서, 적어도 하나의 게이트 구조물(예를 들어, 게이트 구조물(108a, 108b, 108c 또는 108d))의 적어도 일부분은 에칭되어, 게이트 구조물(예를 들어, 게이트 구조물(108a, 108b, 108c 또는 108d))의 나머지 부분을 노출시킨다. 몇몇 실시예들에서, 동작(512)에서, 제1 게이트 구조물(예를 들어, 게이트 구조물(108a))의 적어도 일부분은 화학적으로 에칭되어(도 6d에 도시된 바와 같이), 제1 게이트 구조물(예를 들어, 게이트 구조물(108a))의 나머지 부분을 노출시킨다. 몇몇 실시예들에서, 동작(512)은 옵션적이다. 도 6d에 도시된 바와 같은 결과적인 반도체 디바이스 구조물(600D)이 획득된다. 몇몇 실시예들에서, 도 6d에 도시된 바와 같은 결과적인 반도체 디바이스 구조물(600D)은 추가적 프로세싱을 위한 다른 재료들에 연결되는 유용한 매개물이다.
몇몇 실시예들에서, 제1 도전성 피쳐들(120, 122 및 124)(예를 들어, MD1 층)을 형성하기 이전에, 실리사이드화(예를 들어, 자가-정렬 실리사이드화) 프로세스 또는 적절한 방법이 콘택 피쳐들로서 실리사이드화된 영역들(126)을 소스/드레인 피쳐들(예를 들어, 활성 영역(104a))의 상부면들에 제공하기 위하여 수행된다. 예를 들어, 금속 층은 노출된 소스/드레인 피쳐들(예를 들어, 활성 영역(104a)) 위에 블랭킷-성막되고(blanket-deposited), 그 후 소스/드레인 피쳐들(예를 들어, 활성 영역(104a)) 상에 금속 실리사이드 층들을 형성하기 위하여 어닐링 단계가 수행된다. 비반응 금속은 후속하여 예를 들어, 습식 화학적 에칭에 의하여 제거된다.
방법(500)의 동작(514)에서, 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1)가 활성 영역(104a) 위에 형성되거나, 제2 도전성 피쳐(130)(예를 들어, MP)가 활성 영역(104a)과 직접 전기적으로 접촉할 에칭된 절연 층(예를 들어, 절연 층(114a, 114b, 114c 또는 114d))의 일부분(612d) 위에 형성된다. 도 6e에 도시된 바와 같이 결과적인 반도체 디바이스 구조물(600E)이 획득된다. 예를 들어, 도 6e에 도시된 바와 같이, 도전성 재료가 개구들(612a, 612b 및 612c)을 충진하기 위하여 형성되고, 그 후 평탄화 되어, 대응 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1) 또는 제2 도전성 피쳐(130)(예를 들어, MP)를 획득한다. 몇몇 실시예들에서, 평탄화 프로세스는 예를 들어, 화학 기계적 연마(CMP, chemical mechanical polish) 프로세스를 포함한다.
도 5e에 예시된 예시적 구성에서, 제1 도전성 피쳐(124)는 적어도 부분적으로 STI 영역(예를 들어, 절연 구조물(104b)) 내로 연장되는 반면, 제1 도전성 피쳐들(120 및 122)은 대응하는 노출된 소스/드레인 피쳐들(예를 들어, 활성 영역(104a))과 전기적으로 연결된다. 몇몇 실시예들에서, 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1) 및 제2 도전성 피쳐(130)(예를 들어, MP)는 동일한 도전성 재료들로 형성된다. 몇몇 실시예들에서, 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1) 및 제2 도전성 피쳐(130)(예를 들어, MP)는 상이한 도전성 재료들로 형성된다. 몇몇 실시예들에서, 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1)의 상부면은 제2 도전성 피쳐(130)(예를 들어, MP)의 상부면과 실질적으로 동일 평면 상에 있다. 몇몇 실시예들에서, 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1) 또는 제2 도전성 피쳐(130)(예를 들어, MP)는 텅스텐으로 형성된다.
몇몇 실시예들에서, 제2 도전성 피쳐(130)는 게이트 구조물(108a)과 직접 전기적으로 접촉한다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 대응 제1 도전성 피쳐(120)와 직접 전기적으로 접촉한다. 도 5e에 도시된 예시들은 예시적이며, 제2 도전성 피쳐들(130)의 수는 변경된다. 몇몇 실시예들에서, 각각의 제2 도전성 피쳐(130)는 둘 이상의 제1 도전성 피쳐에 전기적으로 연결된다. 몇몇 실시예들에서, 제1 도전성 피쳐(120)의 상부면은 제2 도전성 피쳐(130)의 상부면과 동일 평면 상에 있다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 테이퍼드 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 L자 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 U자 형상을 갖는다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)의 일부분은 제1 도전성 피쳐(120)에 매립된다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)의 재료는 제1 도전성 피쳐(120)의 재료와 실질적으로 유사하다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)의 일부분은 제1 도전성 피쳐(120), 게이트 구조물(108a) 및 제1 스페이서들의 쌍(110a 및 112a) 사이에 매립된다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)는 제1 스페이서(110a) 바로 위에 있다.
몇몇 실시예들에서, 본 명세서에서 ILD2 층으서로 지칭되는, 추가적인 ILD 층(134)은 평탄화된 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1) 또는 제2 도전성 피쳐(130)(예를 들어, MP) 위에 형성된다. ILD 층(134)의 예시적 재료들은 SiNx, SiOx, SiON, SiC, SiBN, SiCBN, 또는 이들의 화합물들을 포함하나, 이에 제한되는 것은 아니다. 다양한 실시예들에서 SACVD, LPCVD, ALD, PEALD, PECVD, MLD, PICVD, 스핀-온, 등과 같은 다른 방법들이 사용될 수 있으나, 적어도 일 실시예에서, ILD 층(134)은 HDP를 사용하여 형성된다. 몇몇 실시예들에서, 하드 마스크 층(미도시)이 ILD 층(134) 위에 형성된다. 몇몇 실시예들에서, 콘택 개구들이 에칭 프로세스에 의하여 ILD 층(134)에 형성되어, 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1) 또는 제2 도전성 피쳐(130)(예를 들어, MP)를 노출시킨다.
방법(500)의 동작(516)에서, 제3 도전성 피쳐(132)(예를 들어, MD2)가 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1) 또는 제2 도전성 피쳐(130)(예를 들어, MP) 위에 형성된다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)는 게이트 구조물들(예를 들어, 제1 게이트 구조물(108a) 또는 제2 게이트 구조물(108b)) 위에 형성된다. 제3 도전성 피쳐(132)(예를 들어, MD2)를 획득하기 위하여, 콘택 개구들을 충진하도록 도전성 재료가 형성된다. 도 6f에 도시된 바와 같이, 결과적인 반도체 디바이스 구조물(600F)이 획득된다.
몇몇 실시예들에서, 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1) 및 제3 도전성 피쳐(132)(예를 들어, MD2)는 상이한 도전성 재료들로 형성된다. 몇몇 실시예들에서, 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1) 및 제3 도전성 피쳐(132)(예를 들어, MD2)는 동일한 도전성 재료로 형성된다. 몇몇 실시예들에서, 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1) 및 제3 도전성 피쳐(132)(예를 들어, MD2)는 텅스텐으로 형성된다. 몇몇 실시예들에서, 제1 도전성 피쳐(120, 122 또는 124)(예를 들어, MD1) 또는 제3 도전성 피쳐(132)(예를 들어, MD2) 중 적어도 하나의 형성은 대응 개구들 내에 대응 도전성 재료(들)를 충진하기 이전에, 글루(glue)(또는 씨드) 금속 층을 성막하는 것을 포함한다.
상기 방법(들)는 예시적인 동작들을 포함하나, 몇몇 실시예들에서 동작들은 도시된 순서로 수행되지 않는다. 개시물의 실시예들의 사상 및 범위에 따라, 동작들은 적절히 부가, 교체, 순서 변화 및/또는 제거될 수 있다. 상이한 피쳐들 및/또는 상이한 실시예들을 조합하는 실시예들은 개시물의 범위 내에 있으며, 이 개시내용을 검토한 이후, 본 기술분야의 당업자들에게 자명해질 것이다.
요약하면, 하나 이상의 실시예들은 M0 층의 반도체 디바이스의 엘리먼트들 사이에 전기적 연결의 적어도 일부를 구현한다. 몇몇 실시예들에서, 제2 도전성 피쳐(예를 들어, 제2 도전성 피쳐(130, 230 또는 330))는 게이트 구조물 위에 위치되는(그리고 제1 콘택 피쳐(MD1) 위에 위치되는) 유사한 도전성 피쳐들과 비교할 때, 하나 이상의 연결된 게이트 구조물들(예를 들어, 게이트 구조물(108a, 108b, 108c 또는 108d))에 더 넓은 접촉 면적을 제공하도록 구성된다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)(예를 들어, MP)는 활성 영역(104a)을 가로질러 연장하도록 구성된다. 몇몇 실시예들에서, 제2 도전성 피쳐(130)(예를 들어, MP)는 하나 이상의 절연 영역들(예를 들어, 절연 구조물(104b 또는 204))을 가로질러 연장하도록 배열된다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)(예를 들어, MD2)는 하나 이상의 절연 영역들(예를 들어, 절연 구조물(104b 또는 204))을 가로질러 연장하도록 배열된다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)(예를 들어, MD2)는 활성 영역들(104a)을 가로질러 연장하도록 배열된다. 몇몇 실시예들에서, 제3 도전성 피쳐(132)(예를 들어, MD2)는 하나 이상의 게이트 구조물들(예를 들어, 게이트 구조물(108a, 108b, 108c 또는 108d))에 전기적으로 연결되지 않고, 활성 영역(104a) 위에서 연장하도록 배열된다. 결과적으로, 반도체 디바이스의 제조 시간, 제조 비용, 제조 재료, 및 사이즈 중 하나 이상이 다른 접근법들에 비해 감소된다.
몇몇 실시예들에서, 반도체 디바이스는 활성 영역을 갖는 기판, 기판의 상부면 위의 제1 게이트 구조물, 기판의 상부면 위의 제2 게이트 구조물, 제1 게이트 구조물의 각각의 측벽 상의 제1 스페이서들의 쌍, 제2 게이트 구조물의 각각의 측벽 상의 제2 스페이서들의 쌍, 적어도 제1 게이트 구조물 위의 절연 층, 활성 영역 위의 제1 도전성 피쳐, 및 기판 위의 제2 도전성 피쳐를 포함한다. 뿐만 아니라, 제2 게이트 구조물은 제1 게이트 구조물에 인접하고, 제1 도전성 피쳐의 상부면은 제2 도전성 피쳐의 상부면과 동일 평면 상에 있다.
몇몇 실시예들에서, 집적 회로는, 소스 피쳐 및 드레인 피쳐를 포함하는 기판, 기판의 상부면 위의 제1 게이트 구조물 ― 제1 게이트 구조물은 소스 피쳐와 드레인 피쳐 사이에 있음 ― , 기판의 상부면 위의 제2 게이트 구조물 ― 제2 게이트 구조물은 제1 게이트 구조물과 소스 피쳐에 인접함 ― , 제1 게이트 구조물의 각각의 측벽 상의 제1 스페이서들의 쌍, 제2 게이트 구조물의 각각의 측벽 상의 제2 스페이서들의 쌍, 적어도 제1 게이트 구조물 위의 절연 층, 소스 피쳐 또는 드레인 피쳐 위의 제1 도전성 피쳐 ― 제1 도전성 피쳐의 상부면은 절연 층의 상부면과 동일 평면 상에 있음 ― , 기판 위의 제2 도전성 피쳐, 및 제1 도전성 피쳐 또는 상기 제2 도전성 피쳐 위에 있는 제3 도전성 피쳐를 포함한다.
몇몇 실시예들에 따른, 반도체 디바이스를 제조하는 방법에서, 방법은 기판에 활성 영역을 형성하는 단계, 기판 상에 제1 게이트 구조물 및 제2 게이트 구조물을 형성하는 단계 ― 제2 게이트 구조물은 제1 게이트 구조물에 인접함 ― , 제1 게이트 구조물 및 제2 게이트 구조물 상에 절연 층을 형성하는 단계, 제1 게이트 구조물의 각각의 측벽 상에 제1 스페이서들의 쌍을 형성하는 단계, 제2 게이트 구조물의 각각의 측벽 상에 제2 스페이서들의 쌍을 형성하는 단계, 및 활성 영역 위에 제1 도전성 피쳐를 형성하는 단계를 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더욱 잘 이해할 수 있도록, 수 개의 실시예들의 피쳐들을 개략한다. 본 기술분야의 당업자들은, 그들이 본 명세서에 도입된 실시예들의 동일한 목적들을 실행 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기반으로서 본 개시내용을 용이하게 사용할 수 있음을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적인 구조들이 본 개시물의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시물의 사상 및 범위를 벗어나지 않고 본 명세서에 대한 다양한 변화들, 대체들 및 변경들을 할 수 있음을 또한 인식해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    활성 영역을 갖는 기판;
    상기 기판의 상부면 위의 제1 게이트 구조물;
    상기 기판의 상부면 위의 제2 게이트 구조물 ― 상기 제2 게이트 구조물은 상기 제1 게이트 구조물에 인접함 ― ;
    상기 제1 게이트 구조물의 각각의 측벽 상의 제1 스페이서들의 쌍;
    상기 제2 게이트 구조물의 각각의 측벽 상의 제2 스페이서들의 쌍;
    적어도 상기 제1 게이트 구조물 위의 절연 층;
    상기 활성 영역 위의 제1 도전성 피쳐; 및
    상기 기판 위의 제2 도전성 피쳐 ― 상기 제1 도전성 피쳐의 상부면은 상기 제2 도전성 피쳐의 상부면과 동일 평면 상에 있음 ―
    를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    제3 도전성 피쳐를 더 포함하며, 상기 제3 도전성 피쳐는 상기 제1 게이트 구조물 또는 상기 제2 게이트 구조물 위에 있는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제2 도전성 피쳐의 일부분이 상기 제1 도전성 피쳐에 매립되는 것인, 반도체 디바이스.
  4. 집적 회로에 있어서,
    소스 피쳐 및 드레인 피쳐를 포함하는 기판;
    상기 기판의 상부면 위의 제1 게이트 구조물 ― 상기 제1 게이트 구조물은 상기 소스 피쳐와 상기 드레인 피쳐 사이에 있음 ― ;
    상기 기판의 상부면 위의 제2 게이트 구조물 ― 상기 제2 게이트 구조물은 상기 제1 게이트 구조물과 상기 소스 피쳐에 인접함 ―
    상기 제1 게이트 구조물의 각각의 측벽 상의 제1 스페이서들의 쌍;
    상기 제2 게이트 구조물의 각각의 측벽 상의 제2 스페이서들의 쌍;
    적어도 상기 제1 게이트 구조물 위의 절연 층;
    상기 소스 피쳐 또는 상기 드레인 피쳐 위의 제1 도전성 피쳐 ― 상기 제1 도전성 피쳐의 상부면은 상기 절연 층의 상부면과 동일 평면 상에 있음 ― ;
    상기 기판 위의 제2 도전성 피쳐; 및
    상기 제1 도전성 피쳐 또는 상기 제2 도전성 피쳐 위에 있는 제3 도전성 피쳐
    를 포함하는, 집적 회로.
  5. 제4항에 있어서,
    상기 제2 도전성 피쳐의 일부분은 상기 제1 도전성 피쳐와, 상기 제2 게이트 구조물과, 상기 제2 게이트 구조물의 각각의 측벽 상의 상기 제2 스페이서들의 쌍 사이에 있는 것인, 집적 회로.
  6. 제4항에 있어서,
    상기 제2 스페이서들의 쌍은,
    제1 측벽 스페이서; 및
    제2 측벽 스페이서
    를 포함하며, 상기 제1 측벽 스페이서의 상부면은 상기 제2 측벽 스페이서의 상부면과 동일 평면 상에 있지 않는 것인, 집적 회로.
  7. 제4항에 있어서,
    상기 제2 도전성 피쳐의 일부분은 상기 제2 게이트 구조물 위에 있는 것인, 집적 회로.
  8. 제4항에 있어서,
    상기 절연 층은 상기 제1 게이트 구조물의 각각의 측벽 상의 상기 제1 스페이서들의 쌍 사이에 매립되는 것인, 집적 회로.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    기판에 활성 영역을 형성하는 단계;
    기판 상에 제1 게이트 구조물 및 제2 게이트 구조물을 형성하는 단계 ― 상기 제2 게이트 구조물은 상기 제1 게이트 구조물에 인접함 ― ;
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 상에 절연 층을 형성하는 단계;
    상기 제1 게이트 구조물의 각각의 측벽 상에 제1 스페이서들의 쌍을 형성하는 단계;
    상기 제2 게이트 구조물의 각각의 측벽 상에 제2 스페이서들의 쌍을 형성하는 단계; 및
    상기 활성 영역 위에 제1 도전성 피쳐를 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  10. 제9항에 있어서,
    상기 기판 위에 제2 도전성 피쳐를 형성하는 단계를 더 포함하며, 상기 제1 도전성 피쳐의 상부면은 상기 제2 도전성 피쳐의 상부면과 동일 평면 상에 있는 것인, 반도체 디바이스를 제조하는 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210110146A (ko) * 2020-02-27 2021-09-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 리세싱된 상호연결 구조체를 포함하는 반도체 디바이스
KR20220050019A (ko) * 2020-10-15 2022-04-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법
WO2023059375A3 (en) * 2021-10-07 2023-06-08 Sandisk Technologies Llc Field effect transistors with reduced gate fringe area and method of making the same
US11710740B2 (en) 2021-10-07 2023-07-25 Sandisk Technologies Llc Field effect transistors with reduced gate fringe area and method of making the same
US11876096B2 (en) 2021-10-07 2024-01-16 Sandisk Technologies Llc Field effect transistors with reduced gate fringe area and method of making the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9412700B2 (en) 2014-10-15 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing semiconductor device
US9564363B1 (en) * 2015-08-19 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming butted contact
US9570395B1 (en) * 2015-11-17 2017-02-14 Samsung Electronics Co., Ltd. Semiconductor device having buried power rail
US9773879B2 (en) * 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10157258B2 (en) 2016-11-18 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for evaluating failure-in-time
US10275559B2 (en) 2016-11-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for legalizing mixed-cell height standard cells of IC
US9852989B1 (en) 2016-11-28 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Power grid of integrated circuit
US10509883B2 (en) 2016-11-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for layout generation with constrained hypergraph partitioning
US10204861B2 (en) * 2017-01-05 2019-02-12 Globalfoundries Inc. Structure with local contact for shorting a gate electrode to a source/drain region
US11257694B2 (en) * 2020-02-04 2022-02-22 Nanya Technology Corporation Semiconductor device having hybrid bonding interface, method of manufacturing the semiconductor device, and method of manufacturing semiconductor device assembly
JP2021150573A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
US11756884B2 (en) * 2021-05-06 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure and methods of forming the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1012310B (zh) 1985-05-01 1991-04-03 得克萨斯仪器公司 超大规模集成电路的局部互连方法及其结构
US5112761A (en) * 1990-01-10 1992-05-12 Microunity Systems Engineering Bicmos process utilizing planarization technique
KR100199258B1 (ko) * 1990-02-09 1999-06-15 가나이 쓰도무 반도체집적회로장치
JP2009231318A (ja) * 2008-03-19 2009-10-08 Toshiba Corp 半導体装置およびその製造方法
KR101150552B1 (ko) * 2009-12-04 2012-06-01 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
KR101752837B1 (ko) * 2011-02-28 2017-07-03 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
JP5959162B2 (ja) 2011-06-09 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101827353B1 (ko) * 2011-07-04 2018-03-22 삼성전자주식회사 디램 소자 및 이의 제조 방법
KR101933044B1 (ko) * 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102150965B1 (ko) * 2013-01-24 2020-09-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
KR102088200B1 (ko) * 2014-07-01 2020-03-13 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102173638B1 (ko) * 2014-10-01 2020-11-04 삼성전자주식회사 반도체 소자 및 그 형성방법
US9412700B2 (en) * 2014-10-15 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing semiconductor device
KR102214023B1 (ko) * 2014-12-03 2021-02-09 삼성전자주식회사 반도체 장치
KR102481427B1 (ko) * 2016-01-13 2022-12-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9536789B1 (en) * 2016-01-27 2017-01-03 International Business Mashines Corporation Fin-double-gated junction field effect transistor
KR102588209B1 (ko) * 2016-11-22 2023-10-13 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210110146A (ko) * 2020-02-27 2021-09-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 리세싱된 상호연결 구조체를 포함하는 반도체 디바이스
US11444018B2 (en) 2020-02-27 2022-09-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including recessed interconnect structure
US11942420B2 (en) 2020-02-27 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including recessed interconnect structure
KR20220050019A (ko) * 2020-10-15 2022-04-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법
US11894435B2 (en) 2020-10-15 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Contact plug structure of semiconductor device and method of forming same
WO2023059375A3 (en) * 2021-10-07 2023-06-08 Sandisk Technologies Llc Field effect transistors with reduced gate fringe area and method of making the same
US11710740B2 (en) 2021-10-07 2023-07-25 Sandisk Technologies Llc Field effect transistors with reduced gate fringe area and method of making the same
US11876096B2 (en) 2021-10-07 2024-01-16 Sandisk Technologies Llc Field effect transistors with reduced gate fringe area and method of making the same

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TW201626504A (zh) 2016-07-16
TWI573225B (zh) 2017-03-01
US9412700B2 (en) 2016-08-09
US11031334B2 (en) 2021-06-08

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