CN105261651B - 半导体器件 - Google Patents

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Abstract

公开了一种半导体器件。该半导体器件包括：半导体衬底；在半导体衬底上形成的半导体鳍状结构；以及在鳍状结构中距离鳍状结构的顶面一定距离形成的穿通阻止层，其中，穿通阻止层沿鳍状结构的宽度方向具有掺杂浓度分布，使得穿通阻止层中间部分的掺杂浓度低于两端部分的掺杂浓度。

Description

半导体器件
本申请是2012年11月30日向中国专利局递交的题为“FinFET及其制造方法”的发明专利申请No.201210507134.3的分案申请。
技术领域
本发明涉及半导体技术，更具体地，涉及FinFET及其制作方法。
背景技术
随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为了抑制短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。FinFET包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。
在批量生产中，与使用SOI晶片相比，使用半导体衬底制造的FinFET成本效率更高，从而广泛采用。然而，在使用半导体衬底的FinFET中难以控制半导体鳍片的高度，并且在源区和漏区之间可能形成经由半导体衬底的导电路径，从而产生漏电流的问题。
在半导体鳍片下方形成掺杂穿通阻止层(punch-through-stopper layer)，可以减小源区和漏区之间的漏电流。然而，为了形成穿通阻止层而执行的离子注入可能在半导体鳍片的沟道区中引入不期望的掺杂剂。该附加的掺杂使得在FinFET的沟道区中存在着随机掺杂浓度波动。
由于半导体鳍片的高度变化和随机掺杂浓度波动，FinFET的阈值电压不期望地发生随机变化。
发明内容
本发明的目的是在基于半导体衬底的FinFET中减小源区和漏区之间的漏电流，并且减小阈值电压的随机变化。
根据本发明的一方面，提供一种制造半导体器件，包括：半导体衬底；在半导体衬底上形成的半导体鳍状结构；以及在鳍状结构中距离鳍状结构的顶面一定距离形成的穿通阻止层，其中，穿通阻止层沿鳍状结构的宽度方向具有掺杂浓度分布，使得穿通阻止层中间部分的掺杂浓度低于两端部分的掺杂浓度。
在本发明的FinFET中，采用掺杂穿通阻止层将半导体鳍片和半导体衬底隔开，从而可以断开源区和漏区之间经由半导体衬底的漏电流路径。在形成该FinFET的过程中，可以采用顶部保护层和/或侧壁保护层避免对半导体鳍片的不期望的掺杂，从而可以减小阈值电压的随机变化。在一个优选的实施例中，在应力作用层中形成的源区和漏区可以向半导体鳍片中的沟道区施加合适的应力以提供载流子的迁移率。在另一个或进一步优选的实施例中，采用后栅工艺形成栅堆叠，从而获得高质量的栅极电介质和期望的功函数。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-11是示出了根据本发明的第一实施例的制造半导体器件的方法的各个阶段的半导体结构的示意图。
图12-13示出了根据本发明的第二实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。
图14-16示出了根据本发明的第三实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。
图17-20示出了根据本发明的第四实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。
图21-22示出了根据本发明的第五实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。
图23示出了根据本发明的第六实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，FinFET的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3，氮化物例如包括Si3N4，硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAlO3，钛酸盐例如包括SrTiO3，氧氮化物例如包括SiON。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明可以各种形式呈现，以下将描述其中一些示例。
参照图1-11描述根据本发明的第一实施例的制造半导体器件的方法的示例流程，其中，在图10a-11a中示出了半导体结构的俯视图及截面图的截取位置，在图1-9、10b-11b中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图10c-11c中示出在半导体鳍片的A长度方向上沿线B-B截取的半导体结构的截面图。
如图1所示，通过已知的沉积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体衬底101(例如Si衬底)上形成顶部保护层102(例如，氮化硅)。在一个示例中，顶部保护层102例如是厚度约为50-100nm的氮化硅层。正如下文将要描述的，在半导体衬底101中将形成半导体鳍片。
然后，例如通过旋涂在顶部保护层102上形成光致抗蚀剂层PR1，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层PR1形成用于限定半导体鳍片的形状(例如，条带)的图案。
采用光致抗蚀剂层PR1作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除顶部保护层102的暴露部分，并且进一步蚀刻半导体衬底101至预定的深度，如图2所示。通过控制蚀刻的时间，可以控制半导体衬底101中的蚀刻深度，从而在半导体衬底101中形成开口，并且在开口之间限定脊状物。顶部保护层102位于脊状物的顶部表面上。
然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层PR1。通过上述已知的沉积工艺，在半导体结构的表面上形成第一绝缘层103(例如，氧化硅)，以填充半导体衬底101中的开口。在一个示例中，采用合适的沉积工艺(例如高密度等离子体化学气相沉积HDP-CVD)使得第一绝缘层103在开口内的部分的厚度大于第一绝缘层103位于顶部保护层102上的部分的厚度。在另一个示例中，第一绝缘层103位于顶部保护层102上的部分的厚度可能太大，可以通过附加的化学机械抛光(CMP)平整半导体结构的表面，从而减小该部分的厚度，或者以顶部保护层102作为停止层而完全去除该部分。
采用顶部保护层102作为硬掩模，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，回蚀刻第一绝缘层103，如图3所示。该蚀刻不仅去除第一绝缘层103位于顶部保护层102上的部分，而且减小第一绝缘层103位于开口内的部分的厚度。控制蚀刻的时间，使得第一绝缘层103位于开口内的部分用作隔离层，并且限定开口的深度。该开口暴露脊状物的上部的侧面，并且开口的深度应当大致等于将要形成的半导体鳍片的高度。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成共形的氮化物层(例如，氮化硅)。在一个示例中，该氮化物层的厚度约为10-20nm。
通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除氮化物层在第一绝缘层103的暴露表面上横向延伸的部分，使得氮化物层位于脊状物的侧面上的垂直部分保留，从而形成侧壁保护层104，如图4所示。结果，脊状物的顶部覆盖有顶部保护层102，脊状物的上部的侧面覆盖有侧壁保护层104，脊状物的下部的侧面与第一绝缘层103邻接。
然后，采用顶部保护层102和侧壁保护层104作为硬掩模，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，回蚀刻第一绝缘层103，如图5所示。该蚀刻减小了第一绝缘层103的厚度，并且暴露脊状物的下部的侧面的一部分。控制蚀刻的时间，使得脊状物的下部的暴露侧面的高度h(即第一绝缘层103的厚度的减小量)为预定的值。
然后，采用共形掺杂(conformal doping)在半导体衬底的表面上形成共形的掺杂剂层105，如图6所示。掺杂剂层105包括顶部保护层102、侧壁保护层104、第一绝缘层103的表面以及脊状物的下部的暴露侧面中的包含掺杂剂的表面层。
针对不同类型的FinFET可以采用不同的掺杂剂。在N型FinFET中可以使用P型掺杂剂，例如B，在P型FinFET中可以使用N型掺杂剂，例如P、As。掺杂剂层105将用于形成掺杂穿通阻止层，使得穿通阻止层的掺杂类型与源区和漏区的掺杂类型相反，从而可以断开源区和漏区之间的漏电流路径。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成第二绝缘层106(例如，氧化硅)。采用顶部保护层102和侧壁保护层104作为硬掩模，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，回蚀刻第二绝缘层106，如图7所示。该蚀刻减小了第二绝缘层106的厚度。控制蚀刻的时间，使得第二绝缘层106的顶部表面至少高于侧壁保护层104的底部，从而第二绝缘层106至少覆盖掺杂剂层105位于脊状物的侧面上的部分。
然后，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，相对于第二绝缘层106，去除顶部保护层102和侧壁保护层104，如图8所示。该蚀刻还去除了掺杂剂层105位于顶部保护层102和侧壁保护层104的表面上的部分。
然后，采用热退火，将掺杂剂层105位于脊状物的侧面上的部分向内推入直至连通，从而在半导体衬底101的脊状物中形成掺杂穿通阻止层107，如图9所示。该脊状物位于掺杂穿通阻止层107之上的部分形成半导体鳍片108。并且，半导体鳍片108与半导体衬底101之间由掺杂穿通阻止层107隔开。由于在脊状物的宽度方向上，热退火推入的掺杂剂从两侧向中间扩散，因此掺杂穿通阻止层107存在着沿半导体鳍片的宽度方向的掺杂浓度分布，使得掺杂穿通阻止层107中间部分的掺杂浓度小于两端部分的掺杂浓度。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成栅极电介质109(例如，氧化硅或氮化硅)。在一个示例中，该栅极电介质109为约0.8-1.5nm厚的氧化硅层。栅极电介质109覆盖半导体鳍片108的顶部表面和侧面。
通过上述已知的沉积工艺，在半导体结构的表面上形成导体层(例如，掺杂多晶硅)。如果需要，可以对导体层进行化学机械抛光(CMP)，以获得平整的表面。
采用光致抗蚀剂掩模，将该导体层图案化为横跨半导体鳍片的栅极导体110，并且进一步去除栅极电介质109的暴露部分，如图10a、10b和10c所示。栅极导体110和栅极电介质109一起形成栅堆叠。在图10a、10b和10c所示的示例中，栅极导体110的形状为条带，并且沿着与半导体鳍片的长度垂直的方向延伸。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成氮化物层。在一个示例中，该氮化物层为厚度约5-20nm的氮化硅层。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除氮化物层的横向延伸的部分，使得氮化物层位于栅极导体110的侧面上的垂直部分保留，从而形成栅极侧墙111。通常，由于形状因子，半导体鳍片108侧面上的氮化物层厚度比栅极导体110的侧面上的氮化物层厚度小，从而在该蚀刻步骤中可以完全去除半导体鳍片108侧面上的氮化物层。否则，半导体鳍片108侧面上的氮化物层厚度太大可能妨碍形成栅极侧墙。可以采用附加的掩模进一步去除半导体鳍片108侧面上的氮化物层。
该蚀刻暴露半导体鳍片108位于栅极导体110两侧的部分的顶部表面和侧面。然后，可以按照常规的工艺在半导体鳍片103的暴露部分中形成源区和漏区。
参照图12-13描述根据本发明的第二实施例的制造半导体器件的方法的一部分阶段的示例流程，其中示出在半导体鳍片的宽度方向上截取的半导体结构的截面图。
根据第二实施例，在图5所示的步骤之后执行以下步骤。
通过气相推入(gas phase drive-in)，使得掺杂剂从脊状物的下部的暴露侧面向内部扩散直至连通，从而在半导体衬底101的脊状物中形成掺杂穿通阻止层107，如图12所示。该脊状物位于掺杂穿通阻止层107之上的部分形成半导体鳍片108。并且，半导体鳍片108与半导体衬底101之间由掺杂穿通阻止层107隔开。由于在脊状物的宽度方向上，气相推入的掺杂剂从两侧向中间扩散，因此，掺杂穿通阻止层107存在着沿半导体鳍片的宽度方向的掺杂浓度分布，使得掺杂穿通阻止层107中间部分的掺杂浓度小于两端部分的掺杂浓度。
在气相推入中，针对不同类型的FinFET可以采用不同的掺杂剂。在N型FinFET中可以使用P型掺杂剂，例如B，在P型FinFET中可以使用N型掺杂剂，例如P、As。掺杂穿通阻止层107的掺杂类型与源区和漏区的掺杂类型相反，从而可以断开源区和漏区之间的漏电流路径。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成第二绝缘层106(例如，氧化硅)。采用顶部保护层102和侧壁保护层104作为硬掩模，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，回蚀刻第二绝缘层106。该蚀刻减小了第二绝缘层106的厚度。控制蚀刻的时间，使得第二绝缘层106的顶部表面至少高于掺杂穿通阻止层107与半导体衬底101之间的界面。
然后，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，相对于第二绝缘层106，去除顶部保护层102和侧壁保护层104，如图13所示。
然后，继续图10和11所示的步骤以形成栅堆叠、栅极侧墙、源区和漏区。
参照图14-16描述根据本发明的第三实施例的制造半导体器件的方法的一部分阶段的示例流程，其中示出在半导体鳍片的宽度方向上截取的半导体结构的截面图。
根据第三实施例，在图5所示的步骤之后执行以下步骤。
然后，采用顶部保护层102和侧壁保护层104作为硬掩模，通过倾斜离子注入，在脊状物的下部的暴露侧面中形成掺杂剂层105，如图14所示。控制离子注入的参数，使得掺杂剂未穿过顶部保护层102和侧壁保护层104而进入脊状物的其他部分中。在图14中将离子注入描述为沿着两个方向(如箭头所示)进行。应当理解，该离子注入可以包括在第一步骤中沿第一方向进行离子注入，在第二步骤中沿第二方向进行离子注入。
在离子注入中，针对不同类型的FinFET可以采用不同的掺杂剂。在N型FinFET中可以使用P型掺杂剂，例如B，在P型FinFET中可以使用N型掺杂剂，例如P、As。掺杂剂层105将用于形成掺杂穿通阻止层，使得穿通阻止层的掺杂类型与源区和漏区的掺杂类型相反，从而可以断开源区和漏区之间的漏电流路径。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成第二绝缘层106(例如，氧化硅)。采用顶部保护层102和侧壁保护层104作为硬掩模，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，回蚀刻第二绝缘层106，如图15所示。该蚀刻减小了第二绝缘层106的厚度。控制蚀刻的时间，使得第二绝缘层106的顶部表面至少高于侧壁保护层104的底部，从而第二绝缘层106至少覆盖掺杂剂层105。
然后，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，相对于第二绝缘层106，去除顶部保护层102和侧壁保护层104。采用热退火，将掺杂剂层105位于脊状物的侧面上的部分向内推入直至连通，从而在半导体衬底101的脊状物中形成掺杂穿通阻止层107，如图16所示。该脊状物位于掺杂穿通阻止层107之上的部分形成半导体鳍片108。并且，半导体鳍片108与半导体衬底101之间由掺杂穿通阻止层107隔开。由于在脊状物的宽度方向上，气相推入的掺杂剂从两侧向中间扩散，因此掺杂穿通阻止层107存在着沿半导体鳍片的宽度方向的掺杂浓度分布，使得掺杂穿通阻止层107中间部分的掺杂浓度小于两端部分的掺杂浓度。
然后，继续图10和11所示的步骤以形成栅堆叠、栅极侧墙、源区和漏区。
参照图17-20描述根据本发明的第四实施例的制造半导体器件的方法的一部分阶段的示例流程，其中示出在半导体鳍片的宽度方向上截取的半导体结构的截面图。
如图17所示，通过离子注入在半导体衬底101(例如Si衬底)中的预定深度形成掺杂区，从而形成掺杂穿通阻止层107。半导体衬底101位于掺杂穿通阻止层107之上的部分将形成半导体层108’。并且，半导体层108’与半导体衬底101之间由掺杂穿通阻止层107隔开。掺杂穿通阻止层107存在着沿半导体鳍片的宽度方向的掺杂浓度分布，使得掺杂穿通阻止层107中间部分的掺杂浓度小于两端部分的掺杂浓度。
在离子注入中，针对不同类型的FinFET可以采用不同的掺杂剂。在N型FinFET中可以使用P型掺杂剂，例如B，在P型FinFET中可以使用N型掺杂剂，例如P、As。掺杂穿通阻止层107的掺杂类型与源区和漏区的掺杂类型相反，从而可以断开源区和漏区之间的漏电流路径。
通过上述已知的沉积工艺，在半导体层108’上形成顶部保护层102(例如，氮化硅)，如图17所示。
然后，例如通过旋涂在顶部保护层102上形成光致抗蚀剂层PR1，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层PR1形成用于限定半导体鳍片的形状(例如，条带)的图案。
采用光致抗蚀剂层PR1作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，从上至下去除顶部保护层102、半导体层108’、掺杂穿通阻止层107的暴露部分，并且可以进一步蚀刻半导体衬底101至预定的深度，如图18所示。通过控制蚀刻的时间，可以控制半导体衬底101中的蚀刻深度，从而在半导体衬底101中形成开口。半导体层108’位于开口之间的部分保留以形成半导体鳍片108。顶部保护层102位于半导体鳍片108的表面上。
然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层PR1。通过上述已知的沉积工艺，在半导体结构的表面上形成第一绝缘层103(例如，氧化硅)，以填充半导体衬底101中的开口。在一个示例中，采用合适的沉积工艺(例如高密度等离子体化学气相沉积HDP-CVD)使得第一绝缘层103在开口内的部分的厚度大于第一绝缘层103位于顶部保护层102上的部分的厚度。在另一个示例中，第一绝缘层103位于顶部保护层102上的部分的厚度可能太大，可以通过附加的化学机械抛光(CMP)平整半导体结构的表面，从而减小该部分的厚度，或者以顶部保护层102作为停止层而完全去除该部分。
采用顶部保护层102作为硬掩模，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，回蚀刻第一绝缘层103。该蚀刻减小了第一绝缘层103的厚度。控制蚀刻的时间，使得第一绝缘层103的顶部表面至少高于掺杂穿通阻止层107与半导体衬底101之间的界面。
然后，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，相对于第一绝缘层103，去除顶部保护层102，如图20所示。
然后，继续图10和11所示的步骤以形成栅堆叠、栅极侧墙、源区和漏区。应当注意，在该实施例中不需要形成侧壁保护层104和第二绝缘层106。
参照图21-22描述根据本发明的第五实施例的制造半导体器件的方法的一部分阶段的示例流程，其中，在图21a-22a中示出了半导体结构的俯视图及截面图的截取位置，在图21b-22b中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图21c-22c中示出在半导体鳍片的A长度方向上沿线B-B截取的半导体结构的截面图。
根据该优选实施例，在图11所示的步骤之后进一步执行图21和22所示的步骤以形成应力作用层，并且在应力作用层中形成源区和漏区。
通过上述已知的蚀刻工艺(例如，反应离子蚀刻)，相对于栅极侧墙111选择性地去除半导体鳍片108位于栅极导体110两侧的部分，如图21a、21b和21c所示。该蚀刻可以在掺杂穿通阻止层107的顶部表面停止，或者进一步去除掺杂穿通阻止层107的一部分(如图21c所示)。该蚀刻还可能去除栅极导体110的一部分。由于栅极导体110的厚度可以比半导体鳍片108的高度大很多，因此，该蚀刻仅仅减小了栅极导体110的厚度，而没有完全去除栅极导体110(如图21c所示)。
然后，通过上述已知的沉积工艺，在掺杂穿通阻止层107上外延生长应力作用层112，如图22a、22b和22c所示。应力作用层112还形成在栅极导体110上。该应力作用层112的厚度应当足够大，使得应力作用层112的顶部表面高于或等于半导体鳍片108的顶部表面，以最大化在半导体鳍片108施加的应力。
针对不同类型的FinFET可以形成不同的应力作用层112。通过应力作用层向FinFET的沟道区施加合适的应力，可以提高载流子的迁移率，从而减小导通电阻并提高器件的开关速度。为此，采用与半导体鳍片108的材料不同的半导体材料形成源区和漏区，可以产生期望的应力。对于N型FinFET，应力作用层112例如是在Si衬底上形成的C的含量约为原子百分比0.2-2％的Si：C层，沿着沟道区的纵向方向对沟道区施加拉应力。对于P型FinFET，应力作用层112例如是在Si衬底上形成的Ge的含量约为原子百分比15-75％的SiGe层，沿着沟道区的纵向方向对沟道区施加压应力。
参照图23描述根据本发明的第六实施例的制造半导体器件的方法的一部分阶段的示例流程，其中，在图23a中示出了半导体结构的俯视图及截面图的截取位置，在图23b中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图23c中示出在半导体鳍片的A长度方向上沿线B-B截取的半导体结构的截面图。
根据该优选实施例，在图22所示的步骤之后进一步执行图23所示的步骤以形成包括替代栅极导体和替代栅介质的替代栅堆叠。
通过上述已知的沉积工艺，在半导体结构的表面上形成第三绝缘层113(例如，氧化硅)。对半导体结构进行化学机械抛光，以获得平整的表面。该化学机械抛光去除了第三绝缘层113位于栅极导体110上方的一部分，从而暴露出栅极导体110上方的应力作用层112和栅极侧墙111。进一步地，该化学机械抛光可以去除应力作用层112和栅极侧墙111的一部分。
采用第三绝缘层113和栅极侧墙111作为硬掩模，通过上述已知的蚀刻工艺(例如反应离子蚀刻)去除栅极导体110上方的应力作用层112，并且进一步地去除栅极导体110，从而形成栅极开口。可选地，可以进一步去除栅极电介质107位于栅极开口底部的部分。按照后栅工艺，在栅极开口中形成替代栅极电介质114(例如，HfO2)和替代栅极导体115(例如，TiN)，如图23a、23b和23c所示。替代栅极导体115和替代栅极电介质114一起形成替代栅堆叠。
根据上述的各个实施例，在形成源区和漏区之后，可以在所得到的半导体结构上形成层间绝缘层、位于层间绝缘层中的通孔、位于层间绝缘层上表面的布线或电极，从而完成FinFET的其他部分。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (9)

1.一种半导体器件，包括：
半导体衬底；
在半导体衬底上形成的半导体鳍状结构；以及
在鳍状结构中距离鳍状结构的顶面一定距离形成的穿通阻止层，其中，穿通阻止层沿鳍状结构的宽度方向具有掺杂浓度分布，使得穿通阻止层的掺杂浓度分别从穿通阻止层的两端部分向着中间部分降低，
其中，穿通阻止层是通过在脊状结构的下部侧壁上形成共形掺杂剂层，并进行热退火将掺杂剂层中的掺杂剂推入鳍状结构中直至连通来形成的，
其中，所述半导体器件是鳍式场效应晶体管FinFET。
2.根据权利要求1所述的半导体器件，其中，穿通阻止层与鳍状结构位于穿通阻止层之上的部分之间具有掺杂浓度界面。
3.根据权利要求1所述的半导体器件，其中，鳍状结构与半导体衬底一体。
4.根据权利要求1所述的半导体器件，还包括：
在半导体衬底上形成且顶面低于半导体鳍状结构的顶面的隔离层，其中，掺杂剂层形成在隔离层上。
5.根据权利要求3所述的半导体器件，其中，掺杂剂层包括在鳍状结构的侧面上延伸的部分以及在半导体衬底的横向表面上延伸的部分。
6.根据权利要求5所述的半导体器件，还包括：在所述掺杂剂层上的隔离层。
7.根据权利要求4或6所述的半导体器件，还包括：
在隔离层上形成的横跨鳍状结构的栅堆叠，该栅堆叠包括栅介质层和栅导体层；
在位于栅堆叠两侧的半导体鳍状结构中形成的源漏区。
8.根据权利要求1所述的半导体器件，其中，
所述半导体器件为N型器件，所述掺杂剂层中包括P型掺杂剂；或者
所述半导体器件为P型器件，所述掺杂剂层中包括N型掺杂剂。
9.根据权利要求8所述的半导体器件，其中，所述P型掺杂剂包括B，所述N型掺杂剂包括P或As。
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