CN106373885A - 一种半导体器件及其制作方法、电子装置 - Google Patents
一种半导体器件及其制作方法、电子装置 Download PDFInfo
- Publication number
- CN106373885A CN106373885A CN201510437188.0A CN201510437188A CN106373885A CN 106373885 A CN106373885 A CN 106373885A CN 201510437188 A CN201510437188 A CN 201510437188A CN 106373885 A CN106373885 A CN 106373885A
- Authority
- CN
- China
- Prior art keywords
- fin
- attached
- semiconductor substrate
- sides
- manufacture method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 238000000137 annealing Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 82
- 239000000463 material Substances 0.000 claims description 37
- 230000008569 process Effects 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 18
- 239000011435 rock Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 15
- 238000009434 installation Methods 0.000 claims description 8
- 239000000203 mixture Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 4
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 7
- 239000002019 doping agent Substances 0.000 abstract description 4
- 238000011065 in-situ storage Methods 0.000 abstract description 3
- 239000007789 gas Substances 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 6
- 239000000956 alloy Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 4
- 238000003801 milling Methods 0.000 description 4
- VIKNJXKGJWUCNN-XGXHKTLJSA-N norethisterone Chemical group O=C1CC[C@@H]2[C@H]3CC[C@](C)([C@](CC4)(O)C#C)[C@@H]4[C@@H]3CCC2=C1 VIKNJXKGJWUCNN-XGXHKTLJSA-N 0.000 description 4
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 3
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 3
- 229910052753 mercury Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种半导体器件的制作方法、半导体器件及电子装置，该制作方法包括步骤a：提供半导体衬底，在所述半导体衬底上形成鳍片和位于所述鳍片之下的附属鳍；步骤b：在所述附属鳍两侧形成掺杂层；步骤c：通过驱入退火工艺使所述掺杂层内的掺杂元素扩散入所述附属鳍。该半导体器件包括：半导体衬底，在所述半导体衬底上形成至少一个鳍片，以及位于所述鳍片之下的附属鳍，所述附属鳍中形成有固态原位掺杂形成的穿通停止掺杂区。该电子装置包括本发明提供的上述半导体器件。本发明提供的制作方法、半导体器件及电子装置，提高了附属鳍的掺杂效果，形成高质量的穿通停止掺杂区，进而获得高性能的器件。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
随着半导体技术的发展，集成电路尤其是超大规模集成电路中的主要器件金属-氧化物-半导体场效应晶体管(简称MOSFET)的几何尺寸一直在不断缩小，半导体器件的特征尺寸已经缩小到纳米级别。半导体器件在这种特征尺寸下，传统平面制作半导体器件的方法已经无法适用了。于是人们提出了各种新型的半导体器件结构，在16/14nm及以下工艺节点鳍式场效应晶体管(finFET)得到极大的关注，因为其可围绕沟道形成包围的栅极(gates wrapping)，从而改善器件的静电控制。
在FinFET的制造流程中包括采用绝缘体上硅(SOI)和体硅作为衬底，在SOI衬底中，由于掩埋氧化层的存在，相邻的鳍是完全相互隔离的，不需要额外的隔离措施。在体硅衬底中，由于体硅晶片不是隔离的，不仅需要为各个鳍片设置隔离结构，而且为了防止穿通，还需要对附属鳍(subfin)进行掺杂以形成穿通停止掺杂区(punch-through stopper dopants)，然而随着鳍片密度的增加，如何形成高质量的穿通停止掺杂区成为一个难题，这是因为当鳍片密度较大时，如果通过离子注入的方式进行掺杂，则由于鳍片之间的相互遮挡，使得各个穿通停止掺杂区中存在没有掺杂的部分，进而影响了器件性能。
因此，有必要提出一种新的制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括步骤a：提供半导体衬底，在所述半导体衬底上形成鳍片和位于所述鳍片之下的附属鳍；步骤b：在所述附属鳍两侧形成掺杂层；步骤c：通过驱入退火工艺使所述掺杂层内的掺杂元素扩散入所述附属鳍。
进一步地，所述步骤a包括：提供半导体衬底，通过构图和刻蚀工艺形成所述鳍片；在所述鳍片两侧形成间隙壁；通过刻蚀所述半导体衬底，形成位于所述鳍片之下的附属鳍。
进一步地，所述步骤b包括：形成覆盖所述鳍片、附属鳍和半导体衬底的掺杂层；去除所述掺杂层位于鳍片和附属鳍两侧之外的部分，保留所述掺杂层位于所述鳍片和附属鳍两侧的部分。
进一步地，所述步骤b还包括：在所述掺杂层上形成盖层；去除所述盖层位于鳍片和附属鳍两侧之外的部分，保留所述盖层位于所述鳍片和附属鳍两侧的部分。
进一步地，所述制作方法还包括下述步骤：去除所述鳍片和附属鳍两侧的掺杂层；去除所述鳍片两侧的间隙壁。
进一步地，所述制作方法还包括下述步骤：去除所述鳍片和附属鳍两侧的盖层。
进一步地，所述掺杂层为掺硼硅玻璃或掺磷硅玻璃。
进一步地，所述制作方法还包括下述步骤：在所述半导体衬底上沉积隔离材料；回刻蚀所述隔离材料以形成位于所述鳍片和附属鳍两侧的隔离结构。
本发明提出的半导体器件的制作方法，在半导体衬底上形成鳍片和位于鳍片之下的附属鳍，并在所述附属鳍两侧形成扩散层，并通过驱入退火工艺使扩散层内的掺杂物扩散到附属鳍内，从而形成穿通停止掺杂区，采用这种方法，无论鳍片密度高低，都可使附属鳍得到良好掺杂，避免由于鳍片之间的相互遮挡，使部分区域无法掺杂，从而提高了附属鳍的掺杂效果，形成高质量的穿通停止掺杂区，进而获得高性能的器件。
进一步地，在本发明的制作方法中，在形成扩散层之前，先在所述鳍片两侧形成间隙壁，这样可以避免后续工艺对所述鳍片的损伤，也可防止扩散层的掺杂无扩散到鳍片内，从而获得高性能器件。
本发明另一方面提供一种采用本发明上述方法制备的半导体器件，该半导体器件包括：半导体衬底，在所述半导体衬底上形成至少一个鳍片，以及位于所述鳍片之下的附属鳍，所述附属鳍中形成有固态原位掺杂形成的穿通停止掺杂区。
本发明提供的半导体器件，由于附属鳍301B采用固态源(solid-source doping)掺杂方法进行，无论鳍片密度高低，都可使附属鳍得到良好掺杂，避免由于鳍片之间的相互遮挡，使部分区域无法掺杂，从而提高了附属鳍的掺杂效果，形成高质量的穿通停止掺杂区，进而获得高性能的器件。
本发明再一方面提供一种电子装置，其包括本发明提供的上述半导体器件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了根据本发明一实施方式的制作方法的步骤流程图；
图2A～图2J示出了根据本发明一实施方式的制作方法依次实施各步骤所获得器件的剖面示意图；
图3示出了根据本发明一实施方式的半导体器件结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本发明提出一种半导体器件的制作方法，用于对鳍片的附属鳍进行固态源掺杂，以改善附属鳍的掺杂效果，获得良好的传统停止掺杂区，从而获得高性能的器件，所述制作方法包括下述步骤：步骤a：提供半导体衬底，在所述半导体衬底上形成鳍片和位于所述鳍片之下的附属鳍；步骤b：在所述附属鳍两侧形成掺杂层；步骤c：通过驱入退火工艺使所述掺杂层内的掺杂元素扩散入所述附属鳍。
综上所述，通过本发明的制作方法，在半导体衬底上形成鳍片和位于鳍片之下的附属鳍，并在所述附属鳍两侧形成扩散层，并通过驱入退火工艺使扩散层内的掺杂物扩散到附属鳍内，从而形成穿通停止掺杂区，采用这种方法，无论鳍片密度高低，都可使附属鳍得到良好掺杂，避免由于鳍片之间的相互遮挡，使部分区域无法掺杂，从而提高了附属鳍的掺杂效果，形成高质量的穿通停止掺杂区，进而获得高性能的器件。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图1以及图2A～图2J对本发明的半导体器件的制作方法做详细描述。
首先，执行步骤S101，提供半导体衬底，在所述半导体衬底上形成所述鳍片。
如图2A所示，提供半导体衬底200，在所述半导体衬底200上形成鳍片201A。
其中，半导体衬底200为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等。此外，半导体衬底上可以形成有其它器件，例如PMOS和NMOS晶体管。在半导体衬底中可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底中还可以形成有CMOS器件，CMOS器件例如是晶体管(例如，NMOS和/或PMOS)等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
鳍片201A通过构图半导体衬底200而形成，其中鳍片的数量根据需要进行设置，比如可形成一个或者更多个，在本实施例中，以形成两个鳍片为例进行说明。所述鳍片的材料包括Si、Ge、SiGe中的至少一种，但不限于此。鳍片201A的形成可以通过适合的工艺包括光刻和刻蚀工艺，例如传统的反应离子蚀刻(RIE)工艺进行。一般而言，光刻工艺包括：首先在半导体衬底200上形成光致抗蚀剂层，接着使构图通过曝光转移到抗蚀剂上，然后进行曝光后的烘焙工艺，以及显影抗蚀剂从而形成掩膜层，然后将掩膜上的图形刻蚀到半导体衬底200，最后去除掩膜层。在半导体工艺制程中，掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。高分子有机化合物或其它有机材料形成的光刻胶掩膜材料在氧、氟、氯等反应气体中很容易被腐蚀，在等离子刻蚀中会被迅速降解，因此采用硬掩膜代替有机材料作为掩膜材料。优选地，该硬掩膜层为SiN或SiN/SiO2材料。在本实施例中，该硬掩膜层202材料为SiN。
为了提高集成电路中的器件密度，获得较小的尺寸和间距，可以通过将用于曝光的辐射波长降低到深紫外(DUV)、远紫外(FUV)或极紫外(EUV)范围内执行光刻步骤；还可以通过将常规光刻工艺与刻蚀工艺结合，通过多次曝光或刻蚀来获得较小的特征尺寸及特征间距；或者采用侧壁图像转移(Sidewall Image Transfer,SIT)技术形成小于临界尺寸(Critical Dimension,CD)的线宽。在本发明一实施例中，采用193nm准分子激光刻蚀技术形成一个或者更多个鳍片201A。
接着，执行步骤102，在所述鳍片两侧形成间隙壁。
如图2B所示，在所述鳍片201A两侧形成间隙壁203。间隙壁203可选用SiN或SiN/SiO2材料，用于保护所述鳍片201A免受后续工艺影响。间隙壁203可通过本领域常用工艺形成，比如先通过CVD、ALD或者PVD等适合的工艺沉积形成覆盖所述半导体衬底200和所述鳍片201A的间隙壁材料层，然后通过整面刻蚀(blanket etch)所述间隙壁材料层，去除所述鳍片201A两侧之外的间隙材料层，保留所述鳍片201A两侧的间隙壁材料层以形成间隙壁203。作为示例，在本实施例中间隙壁203为SiN。
接着，执行步骤103，刻蚀所述半导体衬底，形成位于所述鳍片之下的附属鳍。
如图2C所述，刻蚀半导体衬底200，形成位于鳍片201A之下的附属鳍201B。所述刻蚀具有所述半导体200对间隙壁203高的蚀刻选择比。所述蚀刻工艺可以为干法蚀刻工艺或湿法刻蚀，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。在本实施例，所述刻蚀工艺为反应离子刻蚀，以所述间隙壁203为掩膜，通过反应离子刻蚀刻蚀所述半导体衬底200，去除一部分半导体，露出所述鳍片201A下方的半导体衬底，以形成鳍片的附属鳍201B。
接着，执行步骤104，形成覆盖所述鳍片、附属鳍和半导体衬底的掺杂层。
如图2D所示，形成覆盖鳍片201A、附属鳍201B和半导体衬底200的掺杂层204。掺杂层204用于后续工艺通过驱入退火工艺向所述附属鳍201B扩散掺杂元素，以在所述附属鳍201B形成穿通停止掺杂区。掺杂层204的材料可根据掺杂需要选用合适的掺杂材料，比如形成P型掺杂，可选用掺硼硅玻璃(BSG)，形成N型掺杂，可选用掺磷硅玻璃(PSG)。掺杂层204可采用本领域常用的CVD、PVD、ALD等方法。在本实施例中，作为示例，采用原子层沉积方法(ALD)形成掺杂层204，掺杂层204采用掺磷硅玻璃(PSG)
接着，执行步骤105，在所述掺杂层上形成盖层。
如图2E所示，在所述掺杂层204上形成盖层205，用于防止掺杂层204内的原子在后续驱入退火工艺向外扩散。盖层205的材料可以为La2O3、Al2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺沉积形成盖层205，较佳地，沉积形成所述覆盖层的方法为原子层沉积法。本实施例中，较佳地所述覆盖层205的材料为TiN，厚度约5埃至50埃，上述厚度范围的数值仅是示例性地，还可根据实际工艺进行调整。
接着，执行步骤106，去除所述掺杂层和盖层位于鳍片和附属鳍两侧之外的部分，保留所述掺杂层和盖层位于鳍片和附属鳍两侧的部分。
如图2F所示，通过刻蚀去除掺杂层204和盖层205位于鳍片和附属鳍两侧之外的部分，保留掺杂层204和盖层205位于鳍片和附属鳍两侧的部分。所述刻蚀工艺对半导体衬底200。所述蚀刻工艺可以为干法蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述干法蚀刻的源气体可以包括CF4、CHF3或其他碳氟化合物气体。作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
接着，执行步骤107，执行驱入退火工艺，以使所述掺杂层的掺杂原子扩散入所述附属鳍内形成穿通停止掺杂区。
如图2G所示，执行驱入退火工艺，以使所述掺杂层204的原子扩散入所述鳍片第二部分201B内形成穿通停止掺杂区。其中驱入退火工艺可采用快速热退火(RTA)、快速加热(RTP)等。优选地，快速加热(RTP)，将退火工艺的退火温度快速升到800℃～1200℃，以提供足够的热能使掺杂物扩散入附属鳍201B内，比如从掺硼硅玻璃(BSG)驱出硼原子，使其扩散入所述附属鳍201B内，形成附属鳍的硼掺杂，退火工艺时间可以根据需要设定，比如可为5分钟到2小时。
接着，执行步骤108，去除所述鳍片和附属鳍两侧的掺杂层和盖层。
如图2H所示，通过刻蚀去除所述鳍片和附属鳍两侧的掺杂层204和盖层205。如前所述，所述蚀刻工艺可以为干法蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述干法蚀刻的源气体可以包括CF4、CHF3或其他碳氟化合物气体。作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
接着，执行步骤109，在所述半导体衬底上形成隔离材料层。
如图2I所示，在半导体衬底200上形成隔离材料层206，隔离材料层206的高度与鳍片高度一致，可以理解的是，可先形成较厚的隔离材料层206(高度高于硬掩膜层202)，当隔离材料层206形成之后，通过CMP工艺去除高于硬掩膜层202的部分来形成最终的隔离材料层。隔离材料206可选用合适的隔离材料，比如硅氧化物，其可通过本领域熟知的CVD、PVD、ALD等方法形成。作为示例，在本实施例通过CVD工艺形成二氧化硅层，作为隔离材料层206。
最后，执行步骤110，回刻蚀所述隔离材料以形成位于所述鳍片和附属鳍两侧的隔离结构，并去除硬掩膜层。
如图2J所示，通过回刻蚀工艺(recess etch)刻蚀隔离材料层206以形成隔离结构207，并通过刻蚀去除硬掩膜层202。所述蚀刻工艺可以为干法蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述干法蚀刻的源气体可以包括CF4、CHF3或其他碳氟化合物气体。作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如形成栅极、或形成源漏极的步骤，其都包括在本实施制作方法的范围内。
综上所述，通过本发明的制作方法，在半导体衬底上形成鳍片和位于鳍片之下的附属鳍，并在所述附属鳍两侧形成扩散层，并通过驱入退火工艺使扩散层内的掺杂物扩散到附属鳍内，从而形成穿通停止掺杂区，采用这种方法，无论鳍片密度高低，都可使附属鳍得到良好掺杂，避免由于鳍片之间的相互遮挡，使部分区域无法掺杂，从而提高了附属鳍的掺杂效果，形成高质量的穿通停止掺杂区，进而获得高性能的器件。
进一步地，在本发明的制作方法中，在形成扩散层之前，先在所述鳍片两侧形成间隙壁，这样可以避免后续工艺对所述鳍片的损伤，也可防止扩散层的掺杂无扩散到鳍片内，从而获得高性能器件。
实施例二
本发明还提供一种采用实施例一中所述的方法制作的半导体器件，其包括：半导体衬底300，在所述半导体衬底上形成至少一个鳍片301A，以及位于所述鳍片之下的附属鳍301B。半导体衬底300为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等。此外，半导体衬底上可以形成有其它器件，例如PMOS和NMOS晶体管。在半导体衬底中可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底中还可以形成有CMOS器件，CMOS器件例如是晶体管(例如，NMOS和/或PMOS)等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
鳍片301A通过构图半导体衬底200而形成，其中鳍片的数量根据需要进行设置，比如可形成一个或者更多个，在本实施例中，以形成两个鳍片为例进行说明。所述附属鳍301B中形成有固态原位掺杂形成的穿通停止掺杂区。由于附属鳍301B采用固态源(solid-sourcedoping)掺杂方法进行，无论鳍片密度高低，都可使附属鳍得到良好掺杂，避免由于鳍片之间的相互遮挡，使部分区域无法掺杂，从而提高了附属鳍的掺杂效果，形成高质量的穿通停止掺杂区，进而获得高性能的器件。
实施例三
本发明另外还提供一种电子装置，其包括前述的半导体器件。
由于包括的半导体器件具有更高的性能，该电子装置同样具有上述优点。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
步骤a：提供半导体衬底，在所述半导体衬底上形成鳍片和位于所述鳍片之下的附属鳍；
步骤b：在所述附属鳍两侧形成掺杂层；
步骤c：通过驱入退火工艺使所述掺杂层内的掺杂元素扩散入所述附属鳍。
2.根据权利要求1所述的制作方法，其特征在于，所述步骤a包括：
提供半导体衬底，通过构图和刻蚀工艺形成所述鳍片；
在所述鳍片两侧形成间隙壁；
通过刻蚀所述半导体衬底，形成位于所述鳍片之下的附属鳍。
3.根据权利要求2所述的制作方法，其特征在于，所述步骤b包括：
形成覆盖所述鳍片、附属鳍和半导体衬底的掺杂层；
去除所述掺杂层位于鳍片和附属鳍两侧之外的部分，保留所述掺杂层位于所述鳍片和附属鳍两侧的部分。
4.根据权利要求3所述的制作方法，其特征在于，所述步骤b还包括：
在所述掺杂层上形成盖层；
去除所述盖层位于鳍片和附属鳍两侧之外的部分，保留所述盖层位于所述鳍片和附属鳍两侧的部分。
5.根据权利要求2-4之一所述的制作方法，其特征在于，还包括下述步骤：
去除所述鳍片和附属鳍两侧的掺杂层；
去除所述鳍片两侧的间隙壁。
6.根据权利要求4所述的制作方法，其特征在于，还包括下述步骤：
去除所述鳍片和附属鳍两侧的盖层。
7.根据权利要求1-4之一所述的制作方法，其特征在于，所述掺杂层为掺硼硅玻璃或掺磷硅玻璃。
8.根据权利要求2-4之一所述的制作方法，其特征在于，还包括下述步骤：
在所述半导体衬底上沉积隔离材料；
回刻蚀所述隔离材料以形成位于所述鳍片和附属鳍两侧的隔离结构。
9.一种采用权利要求1-8之一所述方法制备的半导体器件，包括：半导体衬底，在所述半导体衬底上形成至少一个鳍片，以及位于所述鳍片之下的附属鳍，所述附属鳍中形成有固态原位掺杂形成的穿通停止掺杂区。
10.一种电子装置，其特征在于，包括如权利要求9所述的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510437188.0A CN106373885A (zh) | 2015-07-23 | 2015-07-23 | 一种半导体器件及其制作方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510437188.0A CN106373885A (zh) | 2015-07-23 | 2015-07-23 | 一种半导体器件及其制作方法、电子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106373885A true CN106373885A (zh) | 2017-02-01 |
Family
ID=57880583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510437188.0A Pending CN106373885A (zh) | 2015-07-23 | 2015-07-23 | 一种半导体器件及其制作方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106373885A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130313649A1 (en) * | 2012-05-23 | 2013-11-28 | International Business Machines Corporation | Fin isolation for multigate transistors |
| CN103855015A (zh) * | 2012-11-30 | 2014-06-11 | 中国科学院微电子研究所 | FinFET及其制造方法 |
| US20140377926A1 (en) * | 2013-06-21 | 2014-12-25 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
-
2015
- 2015-07-23 CN CN201510437188.0A patent/CN106373885A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130313649A1 (en) * | 2012-05-23 | 2013-11-28 | International Business Machines Corporation | Fin isolation for multigate transistors |
| CN103855015A (zh) * | 2012-11-30 | 2014-06-11 | 中国科学院微电子研究所 | FinFET及其制造方法 |
| US20140377926A1 (en) * | 2013-06-21 | 2014-12-25 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8247262B2 (en) | Method for reducing contact resistance of CMOS image sensor | |
| CN101872742B (zh) | 半导体装置及其制造方法 | |
| CN101661901B (zh) | 制造半导体元件的方法与半导体元件 | |
| CN102214579B (zh) | 半导体元件的制作方法及半导体元件 | |
| TWI501397B (zh) | 閘極對齊接觸點及其製造方法 | |
| TWI607566B (zh) | 半導體裝置及其形成方法 | |
| TWI275125B (en) | Dual work-function metal gates | |
| US8372703B2 (en) | Gate dielectric first replacement gate processes and integrated circuits therefrom | |
| CN102148147A (zh) | 半导体元件金属栅极堆叠的制造方法 | |
| CN102194681B (zh) | 制造半导体装置的方法 | |
| US10002878B2 (en) | Complementary SONOS integration into CMOS flow | |
| TW202027146A (zh) | 半導體裝置 | |
| CN101661904A (zh) | 半导体元件及其制造方法 | |
| CN105431945B (zh) | 具有带有顶部阻挡层的自对准鳍的非平面半导体器件 | |
| CN101847604A (zh) | 半导体装置的制造方法 | |
| US10355140B1 (en) | Transistor with SONOS structure having barrier wall over adjacent portions of the select transistor well and memory transistor well | |
| TW202221925A (zh) | 半導體裝置 | |
| CN106972021A (zh) | 一种半导体器件及其制作方法、电子装置 | |
| US20090325106A1 (en) | Method for Implant Imaging with Spin-on Hard Masks | |
| CN107045981A (zh) | 半导体结构的形成方法 | |
| CN107978564A (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN108010835A (zh) | 一种半导体器件及其制作方法、电子装置 | |
| TWI685894B (zh) | 在ｆｉｎｆｅｔ ｓｒａｍ陣列中減少鰭片寬度以減輕低電壓帶位元故障之方法 | |
| CN106373885A (zh) | 一种半导体器件及其制作方法、电子装置 | |
| CN104979289B (zh) | 一种半导体器件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170201 |
|
| RJ01 | Rejection of invention patent application after publication |