JP2920580B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関する。よ
り詳しくは、アクティブマトリクス型液晶表示装置等の
光弁装置に用いられる半導体駆動基板に関する。さらに
詳しくは、画素スイッチング素子群及び周辺ドライバー
回路が同一基板上に集積的に形成された構造に関する。

【０００２】

【従来の技術】従来、アクティブマトリクス型光弁装置
用の駆動基板としては、石英等の絶縁基板上に薄膜トラ
ンジスタ（ＴＦＴ）を集積的に形成した所謂ＴＦＴ基板
が知られていた。例えば、特開平３−１０１７１４号公
報には半導体薄膜材料として多結晶シリコンを用いたＴ
ＦＴ基板が開示されている。又、多結晶シリコンに代え
てアモルファスシリコンを用いたＴＦＴ基板も知られて
いる。しかしながら、多結晶シリコンやアモルファスシ
リコンのキャリア移動度は比較的小さい為、同一基板上
に周辺ドライバー回路を形成する上で困難が伴なうとい
う欠点がある。

【０００３】近年、石英等の絶縁基板上に単結晶シリコ
ン層を貼り合わせたウェハを用いて駆動基板を作成する
技術が開発されており、例えば特開平３−１００５１６
号公報に開示されている。前述した多結晶シリコンやア
モルファスシリコンに比べ、単結晶シリコンは高い移動
度を有する為、通常のＩＣ製造プロセスを駆使して高性
能且つ大容量の周辺ドライバー回路を同時に形成する事
ができるという利点がある。しかしながら、実際にはＩ
Ｃ製造プロセスにおける最高処理温度が１１５０℃程度
に達する為、単結晶シリコン層と絶縁基板の熱膨張係数
の違いから、ウェハの反りが生じ所望の製造歩留りを得
る事ができないという欠点がある。

【０００４】又、バルクの単結晶シリコンウェハを利用
して光弁装置用駆動基板を作成する技術も近年開発され
ており、例えば第８回インターナショナル ワークショ
ップオン フューチャー エレクトロン デバイス（８
ＴＨ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＷＯＲＫＳＨＯＰ
ＯＮ ＦＵＴＵＲＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ）１９９０年３月１４日から１６日，日本高知県，
８１〜８４ページに開示されている。バルクの単結晶シ
リコンウェハを用いれば何ら問題なく通常のＬＳＩ製造
プロセスが適用できる。しかしながら、光弁装置用基板
とする為には透明化する必要があり、ウェハ上に形成さ
れた集積回路に対して２回のデバイス転写を行ない、シ
リコンウェハを透明基板に置換している。この為、製造
工程が煩雑になるという欠点がある。

【０００５】バルクの単結晶シリコンウェハを透明化す
る為に必要な２回の転写を１回に削減する為に、エピタ
キシャル技術を利用した従来例が、例えば特開昭６３−
９０８５９号公報及び特開昭６３−１０１８３１号公報
に開示されている。この従来例では、単結晶シリコンウ
ェハの表面に絶縁層を形成した後、選択的に窓開けしエ
ピタキシャル単結晶シリコン領域を設けている。このエ
ピタキシャル領域にデバイスを形成した後透明基板に転
写しシリコンウェハを除去している。転写に当たって
は、デバイス表面をＣＶＤにより二酸化シリコンからな
る保護膜で被覆しさらに透明接着剤を用いて透明基板に
貼り付けている。この状態で先に述べた絶縁膜をエッチ
ングストッパとしてシリコンウェハのバルク部分を除去
する。

【０００６】

【発明が解決しようとする課題】最後に説明した第４番
目の従来例では、単結晶シリコンウェハを利用している
ので通常のＩＣ製造プロセスが適用可能であり、さらに
デバイス転写も１回で済むという利点がある。しかしな
がら、転写を行なう際、シリコンウェハと透明基板ある
いは保持部材を接着剤により貼り合わせている。この接
着剤にはアルカリ金属等の不純物が含まれている為、デ
バイス表面には予め保護膜あるいはパッシベーション膜
が施されている。前述した様に、この保護膜はＣＶＤ等
により堆積された燐を含有する二酸化シリコン膜（ＰＳ
Ｇ）からなる。しかしながら、接着剤にはアルカリ金属
に加えて水分や水素等も含まれており、デバイスの電気
特性の劣化をもたらすという課題あるいは問題点があ
る。ＰＳＧ膜はアルカリ金属等の不純物を有効に遮断す
る事ができるが、水分や水素を透過する為デバイスを十
分に保護する事ができない。かかる従来の技術の課題に
鑑み、本発明は半導体単結晶層に形成された光弁装置用
デバイスを透明保持部材に転写する構造において、デバ
イスの劣化を防止し信頼性を改善する事を第１の目的と
する。

【０００７】又、前述した第４の従来例では単結晶シリ
コンウェハの表面を絶縁膜で被覆し選択的に窓開けして
エピタキシャル領域を形成しデバイスを設けているが、
製造工程上複雑且つ煩雑な制御を要し量産に適していな
いという課題がある。そこで、本発明ではシリコンウェ
ハの表面に予め電気絶縁物を介して単結晶シリコン層を
設けた基板（以下ＳＯＩ基板と言う）を利用してアクテ
ィブマトリクス型光弁用の駆動基板を作成する様にして
いる。ところで、電気絶縁物上に設けられた単結晶シリ
コン層にトランジスタ等のデバイス素子を形成した場合
様々な弱点あるいは課題が発生する。これらの課題に
は、寄生チャネルによるリーク電流の増大、基板電位の
不安定化、光リーク電流の発生等が含まれる。そこで、
本発明はＳＯＩ基板に形成されたトランジスタの電気特
性を改善する事を第２の目的とする。

【０００８】

【課題を解決するための手段】上述した従来の技術の課
題を解決し本発明の目的を達成する為に講じられた手段
を図１に示す。本発明にかかる半導体装置は、例えばア
クティブマトリクス型光弁装置の駆動基板に用いられ
る。本半導体装置は、電気絶縁物１上に設けられた単結
晶シリコン層２に少なくとも集積回路が形成されてい
る。電気絶縁物１は例えば二酸化シリコン層からなる。
本半導体装置はシリコン単結晶ウェハ（図示せず）の上
に二酸化シリコン膜からなる電気絶縁物１を介して単結
晶シリコン層２を設けたＳＯＩ基板を利用して作成され
ており、図示の完成品状態ではシリコン単結晶ウェハは
除去されている。二酸化シリコンからなる電気絶縁物１
は当初単結晶シリコン層２とシリコン単結晶ウェハとの
間に埋め込まれた状態となっており、以下ＢＯＸと呼ぶ
事もある。

【０００９】単結晶シリコン層２に形成された集積回路
はシリコンオキシナイトライド膜又はシリコン窒化膜３
を最上層とするパッシベーション膜で被覆されている。
本例では、パッシベーション膜は上述したシリコンオキ
シナイトライド膜又はシリコン窒化膜３と二酸化シリコ
ン膜４の積層構造となっている。このパッシベーション
膜上に透明な接着剤層５が介在し、この接着剤層５によ
り電気絶縁物１上に設けられた単結晶シリコン層２が透
明な保持部材６に接着固定されている。換言すると、当
初ＳＯＩ基板上に形成された集積回路は保持部材６に転
写され透明化が図られている。好ましくは、パッシベー
ション膜と接着剤層５の間に平坦化層７が介在してい
る。

【００１０】電気絶縁物１上に設けられた単結晶シリコ
ン層２に形成された集積回路は、アクティブマトリクス
型表示装置用の画素スイッチング素子群８と、該画素ス
イッチング素子群８を動作させる為のドライバー集積回
路９とを含んでいる。画素スイッチング素子群８及びド
ライバー集積回路９はともに、電界効果型金属・絶縁膜
・半導体構造のＭＩＳトランジスタから構成されてい
る。画素スイッチング素子群８を個々に構成するＭＩＳ
トランジスタは特にＰチャネル型のトランジスタ１０が
用いられている。一方ドライバー集積回路９は相補型の
ＭＩＳトランジスタから構成されている。本例では、Ｎ
チャネル型ＭＩＳトランジスタ１１が形成されている領
域の単結晶シリコン層２の厚みは、Ｐチャネル型ＭＩＳ
トランジスタ１２が形成されている領域の単結晶シリコ
ン層２の厚みより大きく設定されている。さらに、ドラ
イバー集積回路９が形成されている領域の単結晶シリコ
ン層２の厚みは、画素スイッチング素子群８が形成され
ている領域の単結晶シリコン層２の厚みよりも大きく設
定されている。

【００１１】

【作用】本発明によれば、集積回路が形成されている単
結晶シリコン層２と接着剤層５との間に、シリコンオキ
シナイトライド膜又はシリコン窒化膜３を最上層とする
パッシベーション膜が介在している。シリコンオキシナ
イトライド膜又はシリコン窒化膜３の膜厚を例えば１０
０nm以上に設定する事により、接着剤層５に含まれる水
分や水素の透過を防止できる。この為、集積回路を構成
するトランジスタの電気特性劣化が抑制でき信頼性が改
善できる。

【００１２】パッシベーション膜と接着剤層５の間には
平坦化層７が介在している。この平坦化層７は例えば二
酸化シリコン系のものが用いられ、集積回路への悪影響
がなく化学的に安定で且つ信頼性が高い。又、平坦化層
７を介在させる事により接着剤層５とパッシベーション
膜との間の接着強度が改善される。一般に、シリコンオ
キシナイトライド膜又はシリコン窒化膜３に比べて酸化
シリコンからなる平坦化層７の方が接着剤層５に対して
良好な接着強度が得られる。

【００１３】単結晶シリコン層２に形成される集積回路
は微細なデバイス寸法を有するＭＩＳトランジスタで構
成される為、高集積化が可能であり特に大容量のアクテ
ィブマトリクス型光弁装置の駆動基板に適している。
又、単結晶シリコン層２を素子領域として用いている
為、特に集積回路の動作が高速化され、アクティブマト
リクス型光弁装置に適している。ドライバー集積回路９
は相補型のＭＩＳトランジスタから構成されているの
で、小面積高集積化に加えて低消費電力化を図る事が可
能である。又、Ｐチャネル型ＭＩＳトランジスタ１２が
形成されている領域の単結晶シリコン層２の厚みをＮチ
ャネル型ＭＩＳトランジスタ１１が形成されている領域
の単結晶シリコン層２の厚みに比べて小さく設定する事
により、光リーク電流を効果的に抑制している。又、画
素スイッチング素子群８は、Ｎチャネル型ＭＩＳトラン
ジスタよりもリーク電流の少ないＰチャネル型トランジ
スタ１０を用いて構成されている。

【００１４】本発明では、ＳＯＩ基板を用いて集積回路
を形成するので、通常の高温ＩＣ製造プロセスが適用可
能である。さらに、１回のデバイス転写により、ＳＯＩ
基板に形成された集積回路を透明な保持部材６側に移す
事が可能である。

【００１５】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図２は、本発明にかかる半導体装置の
第一実施例を示す模式的な断面図である。図１に示した
基本的な構造と類似しており、対応する部分には対応す
る参照番号を付して理解を容易にしている。図１に示し
た基本的な構造と異なる点は、平坦化層を省略している
事である。即ち、接着剤層５とパッシベーション膜の最
上層に位置するシリコンオキシナイトライド膜又はシリ
コン窒化膜３とが直接接する構造となっている。かかる
構造とする事により製造工程を簡略化できる。なお、図
１では説明を省略したが、電気絶縁物１の裏側にはパタ
ニングされた金属膜等からなる遮光層１３が形成されて
おり、ＭＩＳトランジスタ１０，１１及び１２を選択的
に被覆し光リーク電流を抑制している。加えて、図１で
は説明を省略したが、画素スイッチング素子群８を構成
するＭＩＳトランジスタ１０のソース領域にはパタニン
グされた多結晶シリコン膜等からなる画素電極１４が接
続されている。

【００１６】図３は本発明にかかる半導体装置の第二実
施例を示す模式的な断面図である。基本的に、図１に示
す構造と同一であり、対応する部分には対応する参照番
号を付して理解を容易にしている。異なる点は、画素ス
イッチング素子群８を構成するＭＩＳトランジスタ１０
が単結晶シリコン層２ではなく多結晶シリコン層あるい
はアモルファスシリコン層１５により形成されている事
である。本例では、電気絶縁物１上に設けられた単結晶
シリコン層２の一部の領域がシリコン酸化膜等の絶縁膜
１６に転換されている。この絶縁膜１６の上に多結晶シ
リコン層又はアモルファスシリコン層１５が形成され、
前述した画素スイッチング素子用のＭＩＳトランジスタ
１０が設けられる。なお、多結晶シリコン層又はアモル
ファスシリコン層１５の延長部分が画素電極となる。本
例では、画素スイッチング素子群８はＭＩＳトランジス
タで構成されているが、本発明はこれに限られるもので
はなく例えばダイオードで構成する事も可能である。多
結晶シリコントランジスタあるいはアモルファスシリコ
ントランジスタは単結晶シリコントランジスタに比べ
て、光照射時に発生する電子とホールの対が少なく、且
つキャリアの寿命も短かい為、光弁装置用駆動基板とし
て適している。但し、ドライバー集積回路９は、図１に
示した基本構造と同様に、単結晶シリコントランジスタ
で構成される。単結晶シリコントランジスタはドライバ
ビリティーが高く、小面積で高速のドライバー集積回路
を作る事ができる。

【００１７】図４は本発明にかかる半導体装置の第三の
実施例を示す模式図である。（Ａ）はドライバー集積回
路を構成するＭＩＳトランジスタを１個取り出して示し
た模式的な断面図及び平面図である。このＭＩＳトラン
ジスタ１２は電気絶縁物例えばＢＯＸ１の上に設けられ
た単結晶シリコン層２に形成されており、ソース領域
Ｓ、ドレイン領域Ｄ及びゲート電極Ｇとからなる。ＭＩ
Ｓトランジスタ１２の設けられた素子領域はフィールド
酸化膜１７により囲まれている。図示する様に、ＭＩＳ
トランジスタ１２の素子領域の幅寸法はＷ₁ に設定され
ており、長手寸法はＬ₁ に設定されている。

【００１８】一方（Ｂ）は画素スイッチング素子群８を
構成するＭＩＳトランジスタ１０を１個取り出して示し
た断面図及び平面図であり、同様にドレイン領域Ｄ、ソ
ース領域Ｓ及びゲート電極Ｇとから構成されている。フ
ィールド酸化膜１７により囲まれた素子領域は、幅寸法
がＷ₂ に設定されており、長手寸法がＬ₂ に設定されて
いる。本実施例では、画素スイッチング素子群を構成す
るＭＩＳトランジスタ１０の長手寸法Ｌ₂ と幅寸法Ｗ₂
の積は、ドライバー集積回路を構成するＭＩＳトランジ
スタ１２の長手寸法Ｌ₁ と幅寸法Ｗ₁ の積よりも小さい
事を特徴とする。

【００１９】ここで、単結晶シリコン層２の厚み及びト
ランジスタの寸法の具体的な数値例を示す。まず単結晶
シリコン層の厚みについて示す。ＳＯＩ基板が後述する
貼り合わせ法により製作されていると仮定した場合、単
結晶シリコン層２の厚みはウェハ内でレンジで約０．５
μｍのバラツキをもっている。画素スイッチング素子用
ＭＩＳトランジスタの単結晶シリコン層２の厚みは例え
ば、０．１〜０．６μｍ、ドライバー集積回路部のＰ型
のＭＩＳトランジスタが形成されている領域の単結晶シ
リコン層２の厚みは例えば０．３〜０．８μｍ、同じく
ドライバー集積回路部のＮ型ＭＩＳトランジスタが形成
されている領域の単結晶シリコン層２の厚みは例えば
０．５〜１．０μｍである。次にトランジスタの寸法の
具体例を示す。ドライバー集積回路部と画素部両方のＭ
ＩＳトランジスタの長さ寸法を１．２μｍとする。ドラ
イバー集積回路部の中にあるＭＩＳトランジスタの幅寸
法は、各トランジスタの用途に応じて種々の寸法を持つ
が、最小寸法を５μｍとする。これに対し画素部のＭＩ
Ｓトランジスタの幅寸法は例えば２μｍ一定とする。こ
のように画素部のＭＩＳトランジスタの単結晶シリコン
層の厚みを薄くし、かつトランジスタの寸法をドライバ
ー集積回路を構成するＭＩＳトランジスタの寸法より小
さくすることによって、画素部のトランジスタ内で発生
する光リーク電流を低く抑えることができる。

【００２０】前述した様に単結晶シリコントランジスタ
は多結晶シリコントランジスタあるいはアモルファスシ
リコントランジスタに比べて光リーク電流が大きい。即
ち、光照射による電子とホールの対の発生量が大きく且
つ寿命も長い。特に、画素スイッチング素子群は光照射
に晒される可能性が高い。そこで、キャリアの発生領域
を少なくし光リーク電流を抑制する為に、画素スイッチ
ング素子群のＭＩＳトランジスタのサイズをドライバー
集積回路のＭＩＳトランジスタよりも小さくしている。
同様な理由により、画素スイッチング素子用ＭＩＳトラ
ンジスタ１０の形成されている単結晶シリコン層２の膜
厚を、（Ａ）に示すドライバー集積回路用ＭＩＳトラン
ジスタ１２が形成されている単結晶シリコン層２の膜厚
に比べて小さく設定している。

【００２１】本発明の理解を容易にする為に、ここで図
２８ないし図３０を参照して単結晶シリコントランジス
タの光リーク現象について簡潔に説明を加えておく。Ｂ
ＯＸの表面に島状にパタニングされた単結晶シリコン層
が残されており、これに例えばＮチャネル型のＭＩＳト
ランジスタが形成されている。ソース領域Ｓとドレイン
領域Ｄとの間にチャネル領域Ｃｈが設けられる。チャネ
ル領域Ｃｈの上にはゲート絶縁膜ＧＯＸを介してゲート
電極Ｇがパタニング形成されている。外部から光が入射
すると、チャネル領域Ｃｈに電子とホールの対が発生す
る。ホールはチャネル領域Ｃｈ中に溜り易く接地電位に
あるソース領域Ｓから電子を引き出し、所謂バイポーラ
動作を引き起す。一方、電子は正電位に保持されたドレ
イン領域に引張られると同時に、ＢＯＸと単結晶シリコ
ン層の界面のエネルギーバンドが落ち込んでいる個所に
集まり、最終的に界面を通ってドレイン領域Ｄに向か
う。この様にして、光リーク電流が流れる事になる。

【００２２】図２９は、図２８に示した単結晶シリコン
層における、厚み方向に沿ったエネルギー準位の変化を
示している。伝導帯ＣＢはチャネル領域単結晶シリコン
層ｓ−ＳｉとＢＯＸとの界面で落ち込んでおり電子が溜
り易いエネルギー準位構造となっている。この為、ｓ−
ＳｉとＢＯＸとの界面で特にＮチャネル型トランジスタ
の場合リーク電流が生じ易い。又、価電子帯ＶＢのエネ
ルギー準位もｓ−ＳｉとＢＯＸの界面で落ち込んでい
る。この為、ホールがこの界面部分に集まる事はない。

【００２３】図３０は単結晶シリコントランジスタのゲ
ート電圧Ｖ_G とドレイン電流Ｉ_D との関係を示すグラフ
である。ドレイン電圧Ｖ_D を一定にして測定しており、
点線カーブは光照射時の特性を表わし、実線カーブは光
遮断時の特性を表わす。グラフから明らかな様に、光照
射時にはリーク電流が増大し、単結晶シリコントランジ
スタのオン／オフ特性が悪化する。

【００２４】電気絶縁物上に形成された薄膜型の単結晶
シリコンＭＩＳトランジスタでは、前述した光リーク電
流の問題に加えて、所謂寄生チャネルによるリーク電流
の増大が問題となる。以下、この寄生チャネルの改善を
目的とした幾つかの実施例を説明する前に、理解を容易
にする為に寄生チャネルを簡潔に図２５ないし図２７を
参照して説明する。図２５の（Ａ）はＳＯＩ基板上に形
成されたＮチャネル型ＭＩＳトランジスタの一般的な構
成を示す。ＢＯＸの上に設けられた単結晶シリコン層ｓ
−Ｓｉはフィールド酸化膜ＦＯＸによって囲まれており
素子領域を形成する。素子領域にはＮ⁺ 型のソース領域
Ｓ及びドレイン領域Ｄが形成されており、両者の間にチ
ャネル領域が設けられる。チャネル領域の上にはゲート
絶縁膜ＧＯＸを介してゲート電極Ｇがパタニング形成さ
れている。ゲート電極Ｇ直下の単結晶シリコン層ｓ−Ｓ
ｉはＰ^- 型の不純物領域である。

【００２５】一方図２５の（Ｂ）には同じくＳＯＩ基板
上に形成されたＰチャネル型ＭＩＳトランジスタが示さ
れている。Ｐチャネル型の場合には、ドレイン領域Ｄ及
びソース領域ＳはＰ⁺ 型の不純物領域からなり、ゲート
電極Ｇ直下の単結晶シリコン層ｓ−ＳｉはＮ^- 型の不純
物領域となっている。

【００２６】図２６は、図２５の（Ａ）に示したＮチャ
ネル型ＭＩＳトランジスタにおけるＰ^- 型不純物領域の
深さ方向濃度プロファイルを示す。本例では、Ｐ型不純
物としてボロンが導入されている。このプロファイルか
ら明らかな様に、単結晶シリコン層ｓ−ＳｉとＢＯＸと
の界面で、ボロンの偏析により単結晶シリコン層ｓ−Ｓ
ｉ側でボロンの濃度が急激に減少している。この為界面
領域はボロンの濃度が非常に薄く、Ｎチャネル型ＭＩＳ
トランジスタの電流通路が形成され易い領域となる。こ
の為寄生チャネルを生じ易く、リーク電流が非常に大き
くなってしまう。

【００２７】一方、図２７は図２５の（Ｂ）に示したＰ
チャネル型ＭＩＳトランジスタのＮ^- 型不純物領域にお
ける深さ方向濃度プロファイルを示している。本例では
Ｎ型不純物として燐が用いられている。このプロファイ
ルから明らかな様に、単結晶シリコン層ｓ−ＳｉとＢＯ
Ｘとの境界において、燐の偏析により単結晶シリコン層
ｓ−Ｓｉ側で燐の濃度が上昇している。この為界面領域
における燐の濃度が比較的高く電流通路は形成されにく
い。従って、Ｐチャネル型のＭＩＳトランジスタは、Ｎ
チャネル型のＭＩＳトランジスタに比べ寄生チャネルが
生じにくい構造となっている。

【００２８】ＳＯＩ基板上に形成されるＭＩＳトランジ
スタは、バルクの単結晶シリコンウェハに形成される通
常のＭＩＳトランジスタと同様に、１×１０¹⁶cm^-3以下
の比較的低不純物濃度のシリコン単結晶層表面部分に閾
値制御の為、例えばＮチャネル型トランジスタでは単結
晶シリコン層と同じ導電型のボロン等のＰ型不純物のイ
オン注入によるチャネルドープが行なわれていた。Ｐ型
不純物のチャネルドープにより、シリコン単結晶層のＰ
型不純物濃度は、表面付近で高く内部で低くなる様に分
布する。この為、ＳＯＩ基板に形成されたＮチャネル型
ＭＩＳトランジスタにおいては、ＢＯＸあるいは埋め込
み酸化膜の界面近傍では、表面に比べてＰ型の不純物濃
度が低下している。さらに、不純物としてボロンを用い
ると前述した様に単結晶シリコン層とＢＯＸとの間の界
面において偏析が生じ、シリコン単結晶側の不純物濃度
が益々減少する事になる。又、Ｎチャネル型トランジス
タに限らず、Ｐチャネル型トランジスタにおいても、単
結晶シリコン層とＢＯＸとの界面には電界が多く存在
し、この界面近傍に空乏層や反転層が形成され易くなり
ＢＯＸに接する単結晶シリコン層の領域に本来のチャネ
ルよりも閾値の小さいチャネル即ち寄生チャネルが形成
されてしまう。

【００２９】以下図５ないし図２０を参照して寄生チャ
ネルの防止を目的とした幾つかの実施例を詳細に説明す
る。先ず、図５に示す実施例では、ＳＯＩ基板に島状の
Ｎチャネル型ＭＩＳトランジスタが形成されている。Ｓ
ＯＩ基板はシリコンからなる基板ＳＵＢの上にＢＯＸを
介して単結晶シリコン層ｓ−Ｓｉを積層した構造を有し
ている。この単結晶シリコン層ｓ−Ｓｉは前述した様に
島状に形成されており素子領域を構成する。Ｎチャネル
型のＭＩＳトランジスタは、Ｐ型の不純物を含む単結晶
シリコン層ｓ−ＳｉのＰ^+-型領域Ｒと、単結晶シリコン
層中に形成されたＮ型の不純物を含むＮ⁺ ソース領域Ｓ
及びドレイン領域Ｄと、前記領域Ｒの上側で且つソース
領域Ｓとドレイン領域Ｄの間に形成されたチャネル領域
Ｃｈとから構成されている。なおチャネル領域Ｃｈの上
にはゲート絶縁膜ＧＯＸを介してゲート電極Ｇがパタニ
ング形成されている。ＢＯＸと接合する前記領域Ｒにお
いてソース領域Ｓとドレイン領域Ｄの間に寄生チャネル
の発生を防止する上で十分な濃度のＰ型不純物が導入さ
れている。加えて、チャネル領域Ｃｈには、閾値電圧制
御の為のＮ型不純物が導入されている。

【００３０】図５に示す直線Ａ−Ｂに沿った、不純物濃
度プロファイルを図９に示す。このプロファイルから明
らかな様に、領域Ｒ中に従来に比し多量のＰ型不純物を
導入し、ｓ−ＳｉとＢＯＸとの界面における偏析による
Ｐ型不純物濃度の低下を補っている。この為、寄生チャ
ネルが表面の本来のチャネルよりも先に反転して、ソー
ス領域Ｓとドレイン領域Ｄとを導通させてしまう事を防
止できる。又、表面チャネル領域Ｃｈに対してはＮ型の
不純物を導入し、実効的にＰ型不純物濃度を下げる事に
より所望の閾値制御を行なっている。

【００３１】図６は寄生チャネル抑制の為の他の実施例
を示し、同じくＳＯＩ基板に形成されたＮチャネル型Ｍ
ＩＳトランジスタの例である。本例では、ゲート絶縁膜
ＧＯＸと電気絶縁物ＢＯＸとの間にある単結晶シリコン
層の領域ＲがＰ型の不純物層からなる。Ｐ型不純物の濃
度は、チャネル領域Ｃｈの方がＢＯＸと接する領域Ｒに
比べて薄くなる様に設定されている。

【００３２】図１０に、図６に示した直線Ｃ−Ｄに沿っ
たＰ型不純物濃度のプロファイルを表わす。本実施例に
おいても、ＢＯＸに接する界面側においてＰ型不純物濃
度が高くなっており、偏析による濃度低下を補ってい
る。一方、表面チャネル領域ＣｈにおいてはＰ型不純物
濃度を低くして、所望の閾値特性が得られる様にしてい
る。この様な濃度プロファイルは、例えばイオンインプ
ランテーションにおける不純物イオンの加速エネルギー
を適宜調整する事により可能である。

【００３３】図７はＳＯＩ基板に形成されたＰチャネル
型のＭＩＳトランジスタを示しており、図５に示すＮチ
ャネル型ＭＩＳトランジスタの構造に対応している。即
ち、ＢＯＸに接する単結晶シリコン層の領域Ｒは従来に
比し比較的高濃度のＮ型不純物を含んでおり、寄生チャ
ネルを抑制している。一方、表面チャネル領域Ｃｈには
反対導電型のＰ型不純物が低濃度で導入されており、ト
ランジスタの閾値特性を制御している。

【００３４】図８は同じくＳＯＩ基板に形成されたＰチ
ャネル型ＭＩＳトランジスタの例を示しており、図６に
表わしたＮチャネル型ＭＩＳトランジスタの構造に対応
している。即ち、本実施例においても、ＢＯＸに接する
単結晶シリコン層の領域Ｒは従来に比し比較的高濃度の
Ｎ型不純物を含んでおり寄生チャネルを抑制している。
一方、表面チャネル領域ＣｈのＮ型不純物濃度は領域Ｒ
に比べ低く抑制されており、所望のトランジスタ閾値特
性を得ている。

【００３５】次に図１１を参照して、図５に示した実施
例の製造方法を詳細に説明する。先ず、工程（Ａ）にお
いてＳＯＩ基板を用意する。このＳＯＩ基板では、シリ
コン基板１０１上に電気絶縁物あるいはＢＯＸを構成す
るシリコン酸化膜１０２を介して１μｍ以下の厚みを有
する単結晶シリコン層１０３が設けられている。続い
て、単結晶シリコン層１０３に寄生チャネルの発生を防
止するのに十分な不純物濃度（例えば１×１０¹⁷cm^-3）
になる様にボロン等のＰ型不純物をイオン注入法等によ
り導入した後、拡散及び活性化処理を施す。すなわち、
Ｐ型の不純物濃度が、シリコン単結晶層１０３内で略均
一に分布する様に熱処理を施す。

【００３６】工程（Ｂ）において、トランジスタ形成領
域１０４を残して、単結晶シリコン層１０３をエッチン
グ除去し個々のトランジスタの素子分離を行なう。な
お、トランジスタ間の素子分離は、ＬＯＣＯＳ法等によ
り行なっても良い。又、前述したＰ型の不純物導入処理
は工程（Ｂ）に示した素子分離を行なった後に実施して
も良い。

【００３７】次に工程（Ｃ）において、ＭＩＳトランジ
スタのゲート絶縁膜１０５を熱酸化法又はＣＶＤ法によ
り形成した後、Ｐ型不純物を導入した領域の表面部分に
Ｎ型の不純物による閾値制御用のイオン注入を行ない、
トランジスタ形成領域１０４の表面にＰ型不純物濃度を
実効的に低下させたチャネル領域１０６を形成する。Ｎ
型不純物としては拡散係数の小さい砒素が好ましいが、
場合によっては燐やアンチモンを用いても良い。

【００３８】最後に工程（Ｄ）において、通常のＩＣプ
ロセスによりゲート電極１０７を形成する。さらに、ゲ
ート電極１０７直下のＮ型不純物を導入したチャネル領
域１０６を挟む様に、自己整合的にＮ型不純物をイオン
注入法等で大量に導入し、ソース領域１０８とドレイン
領域１０９を形成する。

【００３９】ソース領域１０８及びドレイン領域１０９
はＮ型の不純物層からなり、各々シリコン酸化膜１０２
と接合している。これらの領域に挟まれた内部領域１１
０には、シリコン酸化膜１０２の接合部１１３に寄生チ
ャネルが発生するのを防止する為に、十分な濃度のＰ型
の不純物が導入されている。デバイス形成層表面部分に
沿ってソース領域１０８とドレイン領域１０９間に形成
されるチャネル領域１０６は、内部領域１１０の不純物
濃度を高くした分、Ｎチャネル型ＭＩＳトランジスタの
閾値が上昇するので、これを下げる為に実効上チャネル
領域１０６のＰ型不純物濃度を下げるべく、Ｎ型の不純
物が導入されている。チャネル領域１０６以外の部分の
デバイス形成層内部領域１１０においては不純物濃度が
濃い為、ソース領域１０８及びドレイン領域１０９とデ
バイス形成層内部領域１１０の接合容量が大きくなる
が、ソース領域１０８及びドレイン領域１０９は各々シ
リコン酸化膜１０２と接合しているので、通常のバルク
シリコンウェハにおいて不純物濃度を高くした場合程接
合容量が大きくなる事はなく、トランジスタの動作スピ
ードの低下は殆んど問題ない。

【００４０】図１２は寄生チャネルを効果的に抑制する
為のさらに別の実施例を示す。この例では、ＳＯＩ基板
の上にＮチャネル型のＭＩＳトランジスタが形成されて
いる。このＭＩＳトランジスタは、電気絶縁物あるいは
ＢＯＸと単結晶シリコン層ｓ−Ｓｉの境界付近で、且つ
ソース領域Ｓ及びドレイン領域Ｄの相対向する側に、ソ
ース領域及びドレイン領域と反対導電型の不純物が導入
されている事を特徴とする。具体的には、ソース領域Ｓ
及びドレイン領域ＤのＮ型不純物濃度は１０²⁰cm^-3程度
であり、両領域Ｓ，Ｄに挟まれた内部領域ＲのＰ型不純
物濃度は１×１０¹⁶cm^-3程度である。さらに、ＢＯＸと
ｓ−Ｓｉの界面近傍でソース領域Ｓ及びドレイン領域Ｄ
に接する部分ＢのＰ型不純物濃度は１×１０¹⁷cm^-3程度
である。この様に、内部領域Ｒに比べ特にソース領域Ｓ
及びドレイン領域Ｄの近傍において界面付近の部分のＰ
型不純物濃度を高くする事により、有効に寄生チャネル
を抑制できる。この部分Ｂは特にソース領域Ｓ及びドレ
イン領域ＤからのＮ型不純物の拡散により実効的なＰ型
不純物濃度が低下する惧れのある領域である。

【００４１】図１３はさらに別の実施例を示し、基本的
には図１２に示す実施例と同一の構造を有する。異なる
点は、このＮチャネル型ＭＩＳトランジスタがＬＤＤ構
造を有する事である。即ち、ゲート電極Ｇの側壁部分に
設けられた二酸化シリコンからなるサイドスペーサＳＳ
の直下には、ソース領域Ｓ及びドレイン領域Ｄに比べて
比較的低濃度のＮ型不純物が導入されておりＬＤＤ構造
を構成している。このＬＤＤ領域の直下に位置する部分
ＢのＰ型不純物濃度は、内部領域Ｒに比べて比較的大き
く設定されており、寄生チャネルを効果的に抑制してい
る。

【００４２】図１４は寄生チャネルを抑制する為のさら
に別の実施例を示し、ＳＯＩ基板上に相補型のＭＩＳト
ランジスタが形成されている。厚さが５００〜７００μ
ｍの単結晶シリコン基板ＳＵＢの上には厚さが数十nmか
ら数μｍのシリコン酸化膜ＢＯＸが形成されている。Ｎ
チャネル型ＭＩＳトランジスタのソース領域ＳＮとドレ
イン領域ＤＮは０．３〜０．５μｍの深さに制御可能で
ある。このＮチャネル型ＭＩＳトランジスタは、さらに
多結晶シリコンからなるゲート電極ＧＮ、シリコン酸化
膜からなるゲート絶縁膜ＧＯＸＮ及び薄い濃度のＰ型不
純物領域からなるＰウェルＰＷを有している。一方、Ｐ
チャネル型ＭＩＳトランジスタは、ソース領域ＳＰ、ド
レイン領域ＤＰ、多結晶シリコンからなるゲート電極Ｇ
Ｐ、シリコン酸化膜からなるゲート絶縁膜ＧＯＸＰ及び
薄い濃度のＮ型不純物領域からなるＮウェルＮＷから構
成されている。これらの相補型ＭＩＳトランジスタは二
酸化シリコンからなるフィールド酸化膜ＦＯＸにより互
いに素子分離されている。なお、本実施例ではＮチャネ
ル型ＭＩＳトランジスタが形成されている単結晶シリコ
ン層の領域をＰウェルと呼び、Ｐチャネル型ＭＩＳトラ
ンジスタの形成されている単結晶シリコン層の領域をＮ
ウェルと呼んでいる。Ｐウェルはイオン注入等による薄
い濃度のＰ型不純物領域からなるが、仮にＳＯＩ基板の
単結晶シリコン層がＰ型不純物を含み、且つイオン注入
や拡散によって新たにＰ型不純物が導入されない場合で
あっても、Ｎチャネル型ＭＩＳトランジスタが形成され
る領域であればＰウェルと呼ぶ事にする。Ｎウェルにつ
いても同様である。

【００４３】図１４に示す実施例において、Ｎチャネル
型ＭＩＳトランジスタのソース領域ＳＮとドレイン領域
ＤＮの底部は、ＢＯＸに接していない。換言すると、反
転層あるいは空乏層の生じがちなＢＯＸとＰＷの界面か
ら離間している為、本実施例では寄生チャネルが生じる
惧れがない。又、Ｐチャネル型ＭＩＳトランジスタのソ
ース領域ＳＰ及びドレイン領域ＤＰの底部もＢＯＸに接
していない。加えて、フィールド酸化膜ＦＯＸの底部も
ＢＯＸに接していない。

【００４４】図１５はＢＯＸの上に形成されたＮチャネ
ル型ＭＩＳトランジスタの平面図を示す。ソース領域Ｓ
Ｎとドレイン領域ＤＮは、Ｎ型不純物を高濃度に含んだ
多結晶シリコンからなるゲート電極ＧＮによって両側に
分離されている。ソース領域ＳＮ、ドレイン領域ＤＮ及
びゲート電極ＧＮ以外の部分は厚い二酸化シリコン層か
らなるフィールド酸化膜ＦＯＸにより覆われている。

【００４５】図１６はフィールド酸化膜ＦＯＸの底部が
電気絶縁物ＢＯＸに接している構造における、Ｎチャネ
ル型ＭＩＳトランジスタのチャネル幅方向断面構造を示
している。即ち、図１５に示した直線Ｅ−Ｆに沿って切
断した断面形状である。この図では、単結晶シリコン基
板ＳＵＢ、電気絶縁物ＢＯＸ、ＰウェルＰＷ、ゲート絶
縁膜ＧＯＸＮ、フィールド酸化膜ＦＯＸ及びゲート電極
ＧＮが表われている。図示されないソース領域ＳＮとド
レイン領域ＤＮは紙面に対して垂直方向の前方と後方に
位置し、電流の流れる方向も紙面に垂直である。フィー
ルド酸化膜ＦＯＸの端部は通常テーパ上に形成されバー
ズビークＢＢと呼ばれている。フィールド酸化膜ＦＯＸ
を形成した後、バーズビークＢＢの下に非常に厚みの薄
い単結晶シリコン層の部分（ハッチングで示されてい
る）ｒが残される。ＰウェルＰＷに含まれるＰ型不純物
には通常ボロンが使われる。単結晶シリコンを酸化処理
した時、シリコン表面近傍に存在していたボロンは、前
述した偏析によりシリコン酸化膜中に取り込まれ易い。
この為、フィールド酸化膜ＦＯＸを形成した時、バーズ
ビークＢＢ直下の単結晶シリコン層の部分ｒに含まれる
ボロンの内、かなりの量がフィールド酸化膜ＦＯＸの中
に吸収されてしまう。この為、バーズビークＢＢ直下の
薄い厚みの単結晶シリコンの領域ｒにおける不純物ボロ
ン濃度は、ゲート酸化膜ＧＯＸＮ直下のＰウェルに含ま
れるボロン濃度よりも相当低下する。

【００４６】通常、絶縁ゲート電界効果型トランジスタ
の場合、電流の流れる個所はチャネルと呼ばれゲート絶
縁膜直下に位置する。Ｎチャネル型ＭＩＳトランジスタ
の場合、チャネル領域のボロン濃度がある程度高いとチ
ャネルが導通する為に必要なゲート電圧の閾値もある程
度高くなる。しかしながら、ＳＯＩ基板上に形成された
Ｎチャネル型ＭＩＳトランジスタにおいて、図１６に示
す様にフィールド酸化膜ＦＯＸの底部が電気絶縁物ＢＯ
Ｘに接触していると、ボロン濃度が非常に薄い部分ｒが
形成され、その部分の閾値電圧が低下する。加えて、ソ
ース領域及びドレイン領域の底部がＢＯＸに接している
場合には、このボロン濃度の低い部分ｒが寄生的な電流
通路になってしまう。図１６に示すバーズビークＢＢ直
下の部分ｒは、図１５においてハッチングで示した部分
ｒに対応している。このＮチャネル型ＭＩＳトランジス
タの幅方向両端部に位置する部分ｒに寄生チャネルが生
じリーク電流が増大する。

【００４７】この様な寄生チャネルを防止する為に、前
述した図１４に示す実施例では、フィールド酸化膜ＦＯ
Ｘの底部が電気絶縁物ＢＯＸに接していない構造となっ
ている。この点をより明確にする為に、図１７に本実施
例にかかるＮチャネル型ＭＩＳトランジスタのチャネル
幅方向断面構造を示す。すなわち、図１７の構造は図１
４に示した構造に対応している。図から明らかな様に、
フィールド酸化膜ＦＯＸの底部は電気絶縁物ＢＯＸから
離間している。従って、バーズビークＢＢの下部には相
当程度の厚みを有する単結晶シリコン層が残されてい
る。この為、バーズビークＢＢ直下に位置する部分ｒに
含まれるＰ型不純物であるボロンの濃度は極端に低下す
る事がない。即ち、フィールド酸化膜ＦＯＸを形成する
為に単結晶シリコン層のＬＯＣＯＳ酸化処理を行なう
際、バーズビークＢＢ直下の部分ｒに含まれるボロンは
ＦＯＸ中に移動するが、この部分ｒのさらに下側にＰ型
の単結晶シリコン層が残されている為ボロンの供給を受
ける事ができる。従って、かかる構造によれば、図１５
及び図１６を参照して説明した様なＮチャネル型ＭＩＳ
トランジスタのチャネル幅方向両端部に寄生チャネルが
形成される惧れがない。

【００４８】図１８は、図１４に示した実施例の変形例
を表わしており、理解を容易にする為に対応する部分に
は対応する参照符号を付してある。異なる点は、フィー
ルド酸化膜ＦＯＸの底部とＰチャネル型ＭＩＳトランジ
スタのソース領域ＳＰ及びドレイン領域ＳＤがともに電
気絶縁物ＢＯＸに接しているが、Ｎチャネル型ＭＩＳト
ランジスタのソース領域ＳＮ及びドレイン領域ＤＮの底
部はＢＯＸに接していない事である。Ｎチャネル型ＭＩ
Ｓトランジスタのソース領域及びドレイン領域の底部が
ＢＯＸに接していない限り、フィールド酸化膜ＦＯＸの
底部がＢＯＸに接していても、Ｎチャネル型ＭＩＳトラ
ンジスタのチャネル幅方向両端部に寄生チャネルが生じ
る惧れがない。Ｐチャネル型ＭＩＳトランジスタのソー
ス領域及びドレイン領域の底部がＢＯＸに接していて
も、Ｐチャネル型ＭＩＳトランジスタでは前述した様に
寄生チャネルが生じにくく、リーク電流が低く抑えられ
る。

【００４９】図１９は、図１４に示した実施例のさらに
他の変形例を表わしており、同様に理解を容易にする為
に対応する部分には対応する参照符号を付してある。異
なる点は、フィールド酸化膜ＦＯＸの底部がＢＯＸに接
しているが、Ｎチャネル型ＭＩＳトランジスタのソース
領域ＳＮ及びドレイン領域ＤＮの底部とＰチャネル型Ｍ
ＩＳトランジスタのソース領域ＳＰ及びドレイン領域Ｄ
Ｐの底部がともにＢＯＸに接していない事である。この
場合にも、図１４の実施例において説明したと同様に、
Ｎチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳ
トランジスタの両方ともに寄生チャネルは発生せず、リ
ーク電流を低く抑制する事が可能である。

【００５０】図２０は、図１４に示した実施例のさらに
別の変形例を示す模式的な断面図であり、対応する部分
には対応する参照符号を付して理解を容易にしている。
異なる点は、ＰウェルＰＷの領域に位置する第１のフィ
ールド酸化膜ＦＯＸ１と中央第２のフィールド酸化膜Ｆ
ＯＸ２の左半分の底部、及びＮチャネル型ＭＩＳトラン
ジスタのソース領域ＳＮとドレイン領域ＤＮの底部がＢ
ＯＸに接していない事である。他方、ＮウェルＮＷの領
域に位置する第３のフィールド酸化膜ＦＯＸ３と前述し
た第２のフィールド酸化膜ＦＯＸ２の右半分の底部、及
びＰチャネル型ＭＩＳトランジスタのソース領域ＳＰと
ドレイン領域ＤＰの底部はＢＯＸに接している。図２０
に示した変形例では、図１４，図１８及び図１９に示し
た実施例と異なり、Ｎチャネル型ＭＩＳトランジスタが
形成されているＰウェルＰＷを構成する単結晶シリコン
層の厚みｔ_SNが、Ｐチャネル型ＭＩＳトランジスタが形
成されているＮウェルＮＷを構成する単結晶シリコン層
の厚みｔ_SPより大きく設定されている事である。かかる
構造にすれば、Ｎチャネル型ＭＩＳトランジスタのソー
ス領域ＳＮ及びドレイン領域ＤＮを電気絶縁物層ＢＯＸ
から離間する事ができる。図２０に示した変形例におい
ても、図１８及び図１９において説明したと同様に、相
補型ＭＩＳトランジスタのどちらにも寄生チャネルは発
生せず、リーク電流を抑制できるという利点がある。

【００５１】図１４，図１８，図１９及び図２０に示し
た実施例では、何れもＳＯＩ基板上に相補型のＭＩＳト
ランジスタが形成されているが、本発明はこれに限られ
るものではない。相補型のＭＩＳトランジスタに加えて
バイポーラトランジスタ等も同時に形成する事ができ
る。即ち、本発明にかかる半導体装置は所謂ＣＭＯＳＩ
Ｃに限定されるものではなく、ＢｉＣＭＯＳＩＣ等を含
むものである。

【００５２】次にバイポーラアクション（バイポーラ動
作）対策を目的とした実施例について説明する。ＳＯＩ
基板に形成されたトランジスタでは単結晶シリコン層か
らなる基板電位が浮いた状態にある。この為、Ｎチャネ
ル型ＭＩＳトランジスタではホールが基板に蓄積され易
く、Ｐチャネル型ＭＩＳトランジスタでは電子が基板に
溜り易い。これらのキャリアが基板に溜るとソース領域
と基板間のバリヤハイト（ＰＮ接合の内部電位でありビ
ルトインポテンシャルと呼ばれる）が下げられ、ソース
領域からキャリアが基板に向かって流れ出す。所謂バイ
ポーラアクションであり先に図２８を参照して説明した
通りである。このバイポーラアクションを防ぐ為に基板
電位を固定する必要があり、以下にその実施例を説明す
る。

【００５３】先ず実施例の説明に入る前に、理解を容易
にする為に図２１及び図２２を参照して背景技術につい
て若干の説明を加える。図２１はアクティブマトリクス
型光弁装置に用いられる駆動基板の平面図であり、特に
画素領域のみを示してある。この画素部は電気絶縁物
（図示せず）の上に設けられた単結晶シリコン層ｓ−Ｓ
ｉに形成されている。この駆動基板の表面には行方向に
沿って多結晶シリコンからなる走査線Ｇが設けられてお
り、その一部がゲート電極を構成する。又、マトリクス
状に複数の画素電極Ｅが形成されている。この画素電極
Ｅは厚みが数十nm程度の多結晶シリコンからなり実質的
に透明である。個々のトランジスタは単結晶シリコン中
の高濃度の不純物層からなるソース領域Ｓ及びドレイン
領域Ｄとから構成されている。ソース領域Ｓはコンタク
トホールＣＯＮを介して対応する画素電極Ｅに接続され
ている。又、ドレイン領域Ｄは他のコンタクトホールＣ
ＯＮを介してアルミニウム等の金属からなる信号線（図
示せず）に接続されている。

【００５４】図２２は、画素スイッチング素子を構成す
る個々のトランジスタのチャネル長手方向に沿って切断
した断面形状を示す。即ち、図２１に示す直線Ｘ−Ｘに
沿って切断された断面形状を示し、Ｐチャネル型ＭＩＳ
トランジスタの場合を表わしている。このトランジスタ
はＮ型不純物を含むＮウェルＷを備えている。その上に
はゲート酸化膜ＧＯＸを介して前述した走査線の一部か
らなるゲート電極Ｇがパタニング形成されている。Ｎウ
ェルＷの両側には高濃度のＰ型不純物を含むソース領域
Ｓとドレイン領域Ｄとが形成されている。かかる構成を
有するＮチャネル型ＭＩＳトランジスタは下地のシリコ
ン酸化膜ＢＯＸの上に設けられている。このトランジス
タは素子分離用のフィールド酸化膜ＦＯＸによって囲ま
れている。ソース領域Ｓは薄い多結晶シリコン膜ｐ−Ｓ
ｉを介して図示しない画素電極に接続されている。ゲー
ト電極Ｇは画素電極から電気的に分離する為にシリコン
酸化膜ＳｉＯ₂ で被覆されている。アルミニウム等の金
属からなる信号線ＳＩＧはトランジスタのソース領域Ｄ
に電気的に接続されている。信号線ＳＩＧと画素電極は
中間絶縁膜ＰＳＧによって互いに絶縁されている。本例
では、Ｎ型不純物領域からなるＮウェルＷとソース領域
Ｓ及びドレイン領域Ｄは電気絶縁物ＢＯＸの上に設けら
れた単結晶シリコン層に形成されている。図示する様
に、この単結晶シリコン層の厚みｔ_S が薄いとソース領
域Ｓ及びドレイン領域Ｄの底面は下地のシリコン酸化膜
ＢＯＸに直接接する事になる。又、単結晶シリコン層の
厚みｔ_Sが薄い為、フィールド酸化膜ＦＯＸの底部も下
地酸化膜ＢＯＸに接してしまう。かかる構成を有する画
素スイッチング素子用トランジスタを安定的に動作させ
る為にはＮウェルＷの電位を固定する必要がある。しか
しながらＮウェルＷはフィールド酸化膜ＦＯＸによって
完全に囲まれており島状に分離している。換言すると、
ＮウェルＷを構成する単結晶シリコン層の部分は、図示
しない周辺ドライバー回路部を構成する単結晶シリコン
層から分離しており、内部的に基板電位をとる事が不可
能に近い。

【００５５】そこで、アクティブマトリクス型光弁装置
の駆動基板において、画素スイッチング素子用トランジ
スタの基板電位を固定する事を目的とする実施例を図２
３に示す。図示しない電気絶縁物の表面に単結晶シリコ
ン層ｓ−Ｓｉが設けられており、これに個々の画素スイ
ッチング素子用トランジスタが形成される。この駆動基
板には多結晶シリコンからなる走査線Ｇが形成されてお
り、一部トランジスタのゲート電極を兼ねる。又厚みが
数十nm程度の多結晶シリコンからなる画素電極Ｅも形成
されている。トランジスタは単結晶シリコン層ｓ−Ｓｉ
中に含まれる高濃度のＰ型不純物層からなるソース領域
Ｓ及びドレイン領域Ｄを備えている。又ドレイン領域Ｄ
の近傍には、反対導電型の高濃度Ｎ型不純物領域ＷＲが
設けられている。ソース領域Ｓは第１コンタクトホール
ＣＯＮ１を介して画素電極Ｅに接続されている。又ドレ
イン領域Ｄは第２コンタクトホールＣＯＮ２を介して図
示しないアルミニウム等の金属からなる信号線に接続さ
れている。さらに、前述したＮ型の高濃度不純物領域Ｗ
Ｒは第３コンタクトホールＣＯＮ３を介して接地電位を
与える他のアルミニウム等からなる金属配線（図示せ
ず）に接続されている。

【００５６】図２４は、図２３に示した直線Ｙ−Ｙに沿
って切断した画素スイッチング素子用トランジスタの断
面構造を示す。この例では、画素スイッチング素子はＰ
チャネル型のＭＩＳトランジスタからなる。このトラン
ジスタはＮ型不純物を含むＮウェルＷに形成されてい
る。このＮウェルＷの直上にはゲート酸化膜ＧＯＸを介
して走査線の一部からなるゲート電極Ｇがパタニング形
成されている。ＮウェルＷの両側には高濃度のＰ型不純
物層からなるソース領域Ｓと反対導電型の高濃度Ｎ型不
純物領域ＷＲが設けられている。なお、ドレイン領域Ｄ
はＮ型不純物領域ＷＲの背後に隠れて図示されない。こ
のトランジスタは数百nmないし数μｍの厚みを有する下
地シリコン酸化膜ＢＯＸの上に設けられている。その素
子領域はフィールド酸化膜ＦＯＸによって他のトランジ
スタから分離されている。ソース領域Ｓは薄い多結晶シ
リコン膜ｐ−Ｓｉを介して図示しない画素電極に接続さ
れる。又、ゲート電極Ｇを構成する多結晶シリコン膜と
図示しない画素電極を構成する多結晶シリコン膜はシリ
コン酸化膜ＳｉＯ₂ により互いに絶縁されている。又、
接地電位を与える為のアルミニウム金属配線Ａｌは前述
したＮ型の高濃度不純物領域ＷＲに接続している。アル
ミニウム配線Ａｌと画素電極は中間絶縁膜ＰＳＧによっ
て互いに絶縁されている。周辺のドライバー回路から導
かれた接地電位を与える為のアルミニウム金属配線Ａｌ
は、電気的に高濃度Ｎ型不純物領域ＷＲに接続されてい
る。従って、この高濃度Ｎ型不純物領域ＷＲに接してい
るＮウェルＷの電位は接地電位に安定的に固定される。

【００５７】図３１は本発明にかかる半導体装置を駆動
基板として利用した光弁装置の一実施例を示しており、
特にアクティブマトリクス型液晶光弁装置を示してい
る。この光弁装置は、本発明にかかる半導体装置からな
る駆動基板２０１と透明なガラス等からなる対向基板２
０２をスペーサ２０３を介して互いに積層接着した構造
を有し、両基板の間には電気光学物質である液晶２０４
が充填封入されている。駆動基板２０１は、電気絶縁物
２０５の上に設けられたシリコン単結晶層２０６等に形
成された集積回路を、接着剤層２０７により保持部材２
０８に転写した構造を有していてる。前述した様に、集
積回路を保護するパッシベーション膜２０９の最上層に
はシリコンオキシナイトライド膜あるいはシリコン窒化
膜２１０が配置しており、接着剤層２０７に含まれる水
分や水素から集積回路を有効に保護しており電気特性の
劣化を防止できる。駆動基板２０１は周辺ドライバー回
路部と、画素部に分けられる。画素部にはマトリクス状
に配列された画素電極２１１とこれを駆動する画素スイ
ッチング素子２１２が集積的に形成されている。周辺ド
ライバー回路部は遮光膜２１３により裏面側から被覆さ
れている。又画素スイッチング素子２１２も裏面側から
遮光膜２１３により被覆されている。周辺ドライバー回
路部に位置する電気絶縁物２０５の厚みｔ２は、画素部
に位置する電気絶縁物の厚みｔ１に比べて大きく設定さ
れている。特に、画素部の電気絶縁物２０５の膜厚を薄
くする事により、液晶２０４に対して電界が効果的に加
わる様に考慮を払っている。

【００５８】駆動基板２０１の画素部裏面側には配向膜
２１４が形成されている。又、対向基板２０２の内表面
には共通電極２１５及び配向膜２１６が設けられてい
る。

【００５９】図３２は、図３１に示した透過型の光弁装
置を利用して構成された画像プロジェクション装置を示
す。この画像プロジェクション装置３０１は、ランプ等
の発光源３０２と３枚の光弁装置３０３〜３０５とから
構成されている。発光源３０２からの光を光弁装置３０
３〜３０５に照射し光弁装置上の画像を光学レンズ３０
６によって拡大投影する。本例ではＲＧＢ三原色画像に
対応して３個の光弁装置が用いられている。光源光は第
１のミラーＭ１により反射された後フィルター３０７を
通過し、第１のダイクロイックミラーＤＭ１によりＲ成
分と残りのＧ及びＢ成分に分けられる。Ｒ成分は第２の
ミラーＭ２により反射された後コンデンサレンズＣ１を
通過し第１の光弁装置３０３を照射する。一方Ｇ成分は
第２のダイクロイックミラーＤＭ２により分離された後
コンデンサレンズＣ２を介して第２の光弁装置３０４を
照射する。残りのＢ成分はコンデンサレンズＣ３を介し
て第３の光弁装置３０５を照射する。各光弁装置を透過
したＲ，Ｇ及びＢ成分はダイクロイックミラーＤＭ３，
ＤＭ４及びミラーＭ３を介して合成され、光学レンズ３
０６により拡大投影される。

【００６０】前述した様に、個々の光弁装置は、画素電
極と所定の信号に応じて該画素電極を励起する為の駆動
回路とが形成された駆動基板と、該駆動基板に対向配置
した対向基板と、該駆動基板と該対向基板の間に配置さ
れた液晶等の電気光学物質層からなる。この駆動基板
は、透明電気絶縁物と該透明電気絶縁物の上に形成され
た単結晶半導体層と、該透明電気絶縁物の単結晶半導体
層側と反対側の裏面に設けられた遮光層とを有してい
る。駆動回路は、単結晶半導体層に形成されたトランジ
スタ素子を含んでおり、遮光層はこのトランジスタ素子
の能動部を被覆する様に設けられている。画素電極は単
結晶半導体層に集積的に配置され、且つ駆動回路と電気
的に接続されている。駆動回路により画素電極を励起し
て電気光学物質に作用しその光透過性を制御して光弁機
能を奏する。

【００６１】次に、図３３及び図３４を参照して光弁装
置の製造方法を説明する。先ず図３３の（Ａ）に示す第
１工程において、仮基板４０１と単結晶半導体層４０２
を透明電気絶縁物４０３を介して積層した三層からなる
ＳＯＩ基板を用意する。本例では仮基板４０１は５００
〜７００μｍの厚みを有する単結晶シリコンからなり、
単結晶半導体層４０２は１μｍ程度の厚みを有する薄膜
単結晶シリコンからなり、透明電気絶縁物４０３は１μ
ｍ程度の厚みを有する二酸化シリコンからなる。

【００６２】次に（Ｂ）に示す第２工程において、ＳＯ
Ｉ基板の単結晶半導体層４０３を選択的に除去した部分
あるいは選択的に二酸化シリコン膜を形成した部分に画
素電極４０４を形成する。さらに、該単結晶半導体層４
０３に画素スイッチング素子４０５や該画素スイッチン
グ素子４０５へ信号を選択的に供給する為のドライバー
集積回路４０６等からなる駆動部を形成する。さらに、
この駆動部をパッシベーション膜４０７により被覆す
る。このパッシベーション膜４０７の最上層４０８は前
述した様にシリコンオキシナイトライド膜あるいはシリ
コン窒化膜からなる。

【００６３】（Ｃ）に示す第３工程において、画素電極
４０４及び駆動部を形成したＳＯＩ基板表面上に、接着
剤層４０９を介して透明なガラス等からなる保持部材４
１０を載置する。好ましくはパッシベーション膜４０７
と接着剤層４０９との間に平坦化層４１１を介在させ
る。

【００６４】次に図３４の（Ｄ）に示す第４工程におい
て、仮基板を除去し透明電気絶縁物４０３を表出させ
る。仮基板の除去は透明絶縁物４０３をエッチングスト
ッパとしてエッチング処理により行なう事ができる。

【００６５】（Ｅ）に示す第５工程において、該表出し
た透明電気絶縁物４０３の所定位置に貫通孔４１２を設
ける。さらに該表出した透明電気絶縁物４０３の表面全
体に金属膜を形成する。続いて第６工程において、該金
属膜をパタニングして、少なくとも駆動部の一部又は全
部を覆う様に遮光層４１３を形成するとともに電極パッ
ド４１４も同時に形成する。この電極パッド４１４は、
前述した貫通孔４１２を介して駆動部と電気的に接続
し、外部電極引き出しが行なわれる。最後に、図示しな
いが第７工程において、駆動基板の遮光層を形成した裏
面側に対して、透明電極を予め形成した対向基板をギャ
ップを設けて積層接着し、該ギャップに電気光学物質を
充填して光弁装置を完成する。

【００６６】最後に、本発明にかかる半導体装置を作成
する為に用いられるＳＯＩ基板の製造方法について説明
する。現在、単結晶シリコンを使ったＳＯＩ基板の内、
主に使われているウェハは２種類ある。１つは単結晶シ
リコン基板に酸素原子を所定の深さでイオン注入し、そ
の後アニールする事により製造されるものであり、ＳＩ
ＭＯＸと呼ばれている。このウェハはＳＯＩ層の単結晶
シリコン厚みのばらつきが非常に小さい利点を有してい
る。しかしながら、このＳＩＭＯＸウェハでは、ＳＯＩ
シリコン層の厚みが約０．２μｍ以下でないと、アニー
ル後に良好な単結晶シリコンを得る事ができない。ＳＯ
Ｉ層の単結晶シリコンの厚みがこの様に薄いと、形成さ
れるＮチャネル型ＭＩＳトランジスタとＰチャネル型Ｍ
ＩＳトランジスタの双方のソース領域及びドレイン領域
の底部がＢＯＸに接触してしまい、寄生チャネルを抑制
する事が困難になる。

【００６７】そこで、本発明では主として貼り合わせ法
により作成されたＳＯＩ基板を利用している。図３５に
貼り合わせＳＯＩ基板の例を示す。（Ａ）に示すＳＯＩ
基板は最も基本的なものであり、単結晶シリコン基板５
０１の上にシリコン酸化膜５０２を介して単結晶シリコ
ン層５０３が貼り合わされている。

【００６８】（Ｂ）に示すＳＯＩ基板では、単結晶シリ
コン基板５０１と単結晶シリコン薄膜５０３との間に三
層の電気絶縁物質が介在している。この電気絶縁物質層
は中間の窒化シリコン膜５０４を上下から酸化シリコン
膜５０５及び５０６で挟持した構成となっている。窒化
シリコン膜は内部的に引張り応力が働く。一方酸化シリ
コン膜は圧縮応力が働く。両者を積層する事により引張
り応力と圧縮応力が相殺し全体としてストレスを緩和す
る事ができる。

【００６９】（Ｃ）に示すＳＯＩ基板構造では、単結晶
シリコン基板５０１と単結晶シリコン薄膜５０３との間
に二層のシリコン窒化膜５０７及びシリコン酸化膜５０
８が介在している。同様に引張り応力と圧縮応力が互い
に相殺する為反り変形等の少ないＳＯＩ基板が得られ
る。

【００７０】（Ｄ）に示すＳＯＩ基板の構造では、
（Ｃ）に示すＳＯＩ基板の構造に加えて、さらに二層の
窒化シリコン膜５０９及び酸化シリコン膜５１０を加え
ている。

【００７１】最後に、特に図面を参照しないが、まとめ
として本発明にかかる半導体装置の製造方法の基本的な
プロセスを説明する。先ず第１工程として、仮基板の上
に電気絶縁物を介して積層された単結晶半導体層を有す
るＳＯＩ基板を形成する。第２工程において、該単結晶
半導体層に対して集積回路を形成する。第３工程におい
て、形成された集積回路の表面に対して該仮基板と反対
側に保持部材を面接着固定する。第４工程において、該
仮基板を除去し平坦な電気絶縁物を露出する。最後に、
第５工程において、該露出した平坦な電気絶縁物の表面
に対して少なくとも電極形成を含む処理を行なう。好ま
しくは、第１工程はシリコンからなる仮基板の上に二酸
化シリコンからなる電気絶縁物を介して単結晶シリコン
からなる半導体基板を熱圧着により固定した後、該半導
体基板を研磨して薄膜化し単結晶シリコン層を有するＳ
ＯＩ基板を形成する。さらに好ましくは、第１工程にお
いて、シリコンからなる仮基板の上に下地処理として窒
化シリコン層を堆積し続いてＣＶＤにより二酸化シリコ
ン層を堆積する事により電気絶縁物を形成した後、熱圧
着により該半導体基板を固定する工程を含む。又、第４
工程は、二酸化シリコン層又は窒化シリコン層をエッチ
ングストッパとして該仮基板をエッチングあるいは研磨
とエッチングの両方により除去する。さらに、第３工程
は、二酸化シリコンを主成分とする接着剤を用いて保持
部材を面接着固定する。あるいは、第３工程は集積回路
の表面に対して接着剤を供給し固化して単層構造を有す
る保持部材を設ける工程でも良い。

【００７２】

【発明の効果】以上説明した様に、本発明によれば、Ｓ
ＯＩ基板に形成された集積回路を接着剤層等を介して透
明な保持部材側に転写し半導体装置を構成している。こ
の際、集積回路を被覆するパッシベーション膜の最上層
にシリコンオキシナイトライド膜又はシリコン窒化膜を
設ける事により、接着剤層に含まれる水分や水素等を完
全に遮断し、集積回路の電気特性の劣化を防止し信頼性
を改善する事ができるという効果がある。又、集積回路
を転写する際、接着剤層とパッシベーション膜の間に平
坦化層を介在させる事により接着強度を高める事ができ
るという効果がある。特に、平坦化層として二酸化シリ
コン系の材料を用いた場合には、集積回路への影響が少
なく安定した信頼性を維持する事ができるという効果が
ある。本発明にかかる半導体装置をアクティブマトリク
ス型光弁装置の駆動基板として用いる場合には、画素部
に含まれるスイッチングトランジスタをポリシリコンあ
るいはアモルファスシリコンで形成する事により、光リ
ーク電流を抑制する事ができるという効果がある。一
方、周辺ドライバー回路部は単結晶シリコンをそのまま
利用したトランジスタで形成する事により、ドライバビ
リティーが高く小面積で高速な駆動回路を得る事ができ
るという効果がある。

【００７２】又、本発明によればシリコン単結晶層と電
気絶縁物ＢＯＸの界面に対して、ソース領域及びドレイ
ン領域と反対導電型の不純物を比較的高濃度で導入する
事により寄生チャネルを抑制する事ができるという効果
がある。又、特にＮチャネル型ＭＩＳトランジスタのソ
ース領域及びドレイン領域底部を下地電気絶縁物から離
間する事により寄生チャネルを抑制する事ができるとい
う効果がある。同様に、Ｎチャネル型ＭＩＳトランジス
タが形成された領域を囲むフィールド酸化膜の底部を下
地電気絶縁物から離間する事により寄生チャネルを防ぐ
事ができるという効果がある。

【００７３】本発明にかかる半導体装置を光弁装置の駆
動基板に利用した場合、画素部に形成されるスイッチン
グトランジスタ素子には光照射が加わる惧れがある。こ
の為、画素スイッチングトランジスタの寸法を周辺駆動
回路トランジスタの寸法に比べて小さくする事により光
リーク電流の増大を防いでいる。特に、リーク電流抑制
の点で有利なＰチャネル型ＭＩＳトランジスタを画素ス
イッチング素子として利用する事によりオン／オフ特性
を改善する事ができるという効果がある。さらに、画素
スイッチングトランジスタの形成されるシリコン単結晶
層の厚みを、周辺駆動トランジスタの形成される単結晶
シリコン層の厚みに比べて小さく設定する事によりリー
ク電流を抑制できるという効果がある。

【００７４】加えて、単結晶シリコン層に形成されたト
ランジスタの基板電位を固定する事により、所謂バイポ
ーラ動作に基くリーク電流を抑制する事ができるという
効果がある。

【００７５】本発明によれば貼り合わせ法により形成さ
れたＳＯＩ基板を用いる事により製造コストが低く且つ
信頼性の高い半導体装置を提供する事ができるという効
果がある。特に、シリコン単結晶層と単結晶シリコン基
板を貼り合わせる際窒化膜と酸化膜の二層構造を電気絶
縁物として使用する事により引張り応力と圧縮応力が互
いに相殺しＳＯＩ基板の変形を有効に防止する事ができ
るという効果がある。

【００７６】加えて、本発明にかかる半導体装置を光弁
装置用の駆動基板として用いる場合、露出した電気絶縁
物の厚みを画素部で特に薄化する事により、光弁を駆動
する為の電界を有効に発生する事ができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明にかかる半導体装置の基本的な構成を示
す模式的な断面図である。

【図２】本発明にかかる半導体装置の第一実施例を示す
断面図である。

【図３】本発明にかかる半導体装置の第二実施例を示す
断面図である。

【図４】本発明にかかる半導体装置の第三実施例を示す
模式図である。

【図５】リーク電流抑制に効果的なチャネル構造を有す
るＭＩＳトランジスタの一例を示す断面図である。

【図６】同じくリーク電流抑制型のチャネル構造を有す
るＭＩＳトランジスタを示す断面図である。

【図７】同じくリーク電流抑制型のチャネル構造を有す
るＭＩＳトランジスタを示す断面図である。

【図８】同じくリーク電流抑制構造を有するＭＩＳトラ
ンジスタを示す断面図である。

【図９】図５に示すＡ−Ｂ線に沿って測定された不純物
濃度プロファイルを示すグラフである。

【図１０】図６に示すＣ−Ｄ線に沿って測定された不純
物濃度プロファイルを示すグラフである。

【図１１】図５に示すＭＩＳトランジスタの製造方法を
示す工程図である。

【図１２】リーク電流抑制構造を有するＭＩＳトランジ
スタを示す断面図である。

【図１３】同じくリーク電流抑制構造を有するＬＤＤ型
ＭＩＳトランジスタを示す断面図である。

【図１４】リーク電流抑制構造を有する相補型ＭＩＳト
ランジスタの断面図である。

【図１５】寄生チャネルの発生構造を説明する為の模式
的な平面図である。

【図１６】図１５に示すＥ−Ｆ線に沿って切断された断
面図である。

【図１７】寄生チャネル抑制構造を説明する為の模式的
な断面図である。

【図１８】寄生チャネル抑制構造を有する相補型ＭＩＳ
トランジスタの断面図である。

【図１９】同じく寄生チャネル抑制構造を有する相補型
ＭＩＳトランジスタを示す断面図である。

【図２０】同じく寄生チャネル抑制構造を有する相補型
ＭＩＳトランジスタの断面図である。

【図２１】バイポーラアクションを説明する為の平面図
である。

【図２２】図２１に示すＸ−Ｘ線に沿って切断された断
面図である。

【図２３】基板電位の固定された構造を有する実施例を
示す平面図である。

【図２４】図２３に示すＹ−Ｙ線に沿って切断された断
面図である。

【図２５】寄生チャネルの発生機構を説明する為の模式
図である。

【図２６】単結晶シリコン層と電気絶縁物との界面近傍
における不純物ボロンの濃度プロファイルを示すグラフ
である。

【図２７】同じく単結晶シリコン層と電気絶縁物との界
面近傍における不純物燐の濃度プロファイルを示すグラ
フである。

【図２８】光リーク電流発生機構を説明する為の模式図
である。

【図２９】単結晶シリコン層におけるエネルギー準位図
である。

【図３０】ＭＩＳトランジスタのゲート電圧とドレイン
電流との関係を示すグラフである。

【図３１】本発明にかかる半導体装置を利用して構成さ
れたアクティブマトリクス型光弁装置を示す模式図であ
る。

【図３２】図３１に示す光弁装置を用いて構成された画
像プロジェクション装置を示す模式図である。

【図３３】本発明にかかる光弁装置の製造方法を示す工
程図である。

【図３４】同じく本発明にかかる光弁装置の製造方法を
示す工程図である。

【図３５】本発明にかかる半導体装置の製造に用いられ
るＳＯＩ基板の例を示す模式的な断面図である。

【符号の説明】

１ 電気絶縁物 ２ 単結晶シリコン層 ３ シリコンオキシナイトライド膜又はシリコン窒化膜 ５ 接着剤層 ６ 保持部材 ７ 平坦化層 ８ 画素スイッチング素子群 ９ ドライバー集積回路

フロントページの続き (72)発明者 山崎 恒夫 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (72)発明者 岩城 忠雄 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (56)参考文献 特開 平４−178633（ＪＰ，Ａ) 特開 平４−170520（ＪＰ，Ａ) 特開 昭63−101830（ＪＰ，Ａ) 特開 昭63−101832（ＪＰ，Ａ) 特開 平５−113581（ＪＰ，Ａ) 特開 平２−154232（ＪＰ，Ａ) 特開 平４−152574（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/136 500

Claims (26)

(57)【特許請求の範囲】
1. 【請求項１】 電気絶縁物上に設けられた単結晶シリコ
   ン層に少なくとも集積回路が形成されており、その集積
   回路はシリコンオキシナイトライド膜又はシリコン窒化
   膜を最上層とするパッシベーション膜で被覆されてお
   り、かつパッシベーション膜上に接着剤層が介在し、こ
   の接着剤層により電気絶縁物上に設けられた前記単結晶
   シリコン層が保持部材に接着固定されている構造を持つ
   事を特徴とする半導体装置。
2. 【請求項２】 パッシベーション膜と接着剤層の間に平
   坦化層が設けられている事を特徴とする請求項１記載の
   半導体装置。
3. 【請求項３】 平坦化層はシリコン酸化物系の膜からな
   る事を特徴とする請求項２記載の半導体装置。
4. 【請求項４】 電気絶縁物上に設けられた単結晶シリコ
   ン層の一部の領域をシリコン酸化膜等の絶縁膜に転換
   し、その絶縁膜上に設けた多結晶シリコン層中又はアモ
   ルファスシリコン層中にアクティブマトリクス型表示装
   置用の画素スイッチング素子群を形成し、かつ前記電気
   絶縁物上に残された単結晶シリコン層の領域に画素スイ
   ッチング素子群を動作させる為のドライバー集積回路が
   形成されている事を特徴とする請求項１記載の半導体装
   置。
5. 【請求項５】 電気絶縁物上に設けられた単結晶シリコ
   ン層に、アクティブマトリクス型表示装置用の画素スイ
   ッチング素子群及び該画素スイッチング素子群を動作さ
   せる為のドライバー集積回路が形成されている事を特徴
   とする請求項１記載の半導体装置。
6. 【請求項６】 画素スイッチング素子群と画素スイッチ
   ング素子群を動作させる為のドライバー集積回路はとも
   に、電界効果型金属・絶縁膜・半導体構造のＭＩＳトラ
   ンジスタから構成されている事を特徴とする請求項５記
   載の半導体装置。
7. 【請求項７】 画素スイッチング素子群はＰ型のＭＩＳ
   トランジスタから構成されている事を特徴とする請求項
   ５記載の半導体装置。
8. 【請求項８】 電気絶縁物上に形成された画素電極群に
   対し個々に選択給電を行なう画素スイッチング素子の極
   く近傍に、単結晶シリコン層からなる基板と同じ導電型
   の高濃度不純物領域が設けられている事を特徴とする請
   求項５記載の半導体装置。
9. 【請求項９】 画素スイッチング素子群を構成するＭＩ
   Ｓトランジスタの長さ寸法と幅寸法の積は、ドライバー
   集積回路を構成しているＭＩＳトランジスタの長さ寸法
   と幅寸法の積より小さい事を特徴とする請求項６記載の
   半導体装置。
10. 【請求項１０】 電気絶縁物上に設けられた単結晶シリ
    コン層中に形成される集積回路は少なくとも電界効果型
    金属・絶縁膜・半導体構造のＭＩＳトランジスタを含ん
    でおり、該ＭＩＳトランジスタは第１の導電型の不純物
    を含む単結晶シリコン層の領域からなる単結晶半導体基
    板と、前記単結晶半導体基板中に形成された第２の導電
    型の不純物を含むソース領域及びドレイン領域と、前記
    単結晶半導体基板の表面で且つソース領域とドレイン領
    域の間に形成されたチャネル領域とから構成されてお
    り、前記電気絶縁物と接合する単結晶半導体基板に設け
    られたソース領域とドレイン領域の間に寄生チャネルの
    発生を防止する上で十分な濃度の第１導電型の不純物が
    導入されており、且つ前記チャネル領域においては閾値
    電圧制御の為の第２の導電型の不純物が導入されている
    事を特徴とする請求項１記載の半導体装置。
11. 【請求項１１】 単結晶半導体基板に形成されたソース
    領域及びドレイン領域の底部が電気絶縁膜上から離間し
    ている事を特徴とする請求項１０記載の半導体装置。
12. 【請求項１２】 電気絶縁物上に設けられた単結晶シリ
    コン層中に形成される集積回路は少なくとも電界効果型
    金属・絶縁膜・半導体構造のＭＩＳトランジスタを含ん
    でおり、該ＭＩＳトランジスタは第１の導電型の不純物
    を含む単結晶シリコン層の領域からなる単結晶半導体基
    板と、前記単結晶半導体基板中に形成された第２の導電
    型の不純物を含むソース領域及びドレイン領域と、前記
    単結晶半導体基板の表面で且つソース領域とドレイン領
    域の間に形成されたチャネル領域と、チャネル領域の上
    にゲート絶縁膜を介して設けられたゲート電極とから構
    成されており、該ゲート絶縁膜と該電気絶縁物との間に
    ある単結晶半導体基板が一方導電型の不純物層からな
    り、該一方導電型の不純物の濃度はチャネル領域の方が
    電気絶縁物と接する付近の領域より薄い事を特徴とする
    請求項１記載の半導体装置。
13. 【請求項１３】 電気絶縁物上に設けられた単結晶シリ
    コン層に形成される集積回路は少なくとも電界効果型金
    属・絶縁膜・半導体構造のＭＩＳトランジスタを含んで
    おり、該ＭＩＳトランジスタは前記電気絶縁物と単結晶
    シリコン層の境界付近で且つソース領域及びドレイン領
    域の相対向する側にソース領域及びドレイン領域と反対
    導電型の不純物が導入されている事を特徴とする請求項
    １記載の半導体装置。
14. 【請求項１４】 電気絶縁物上に設けられた単結晶シリ
    コン層に形成されている集積回路は少なくとも相補型金
    属・絶縁膜・半導体構造のＭＩＳトランジスタから構成
    され、Ｎ型ＭＩＳトランジスタが形成されている領域の
    単結晶シリコン層の厚みはＰ型ＭＩＳトランジスタが形
    成されている領域の単結晶シリコン層の厚みより大きい
    事を特徴とする請求項１記載の半導体装置。
15. 【請求項１５】 電気絶縁物上に設けられた単結晶シリ
    コン層に形成されている集積回路は少なくとも相補型金
    属・絶縁膜・半導体構造のＭＩＳトランジスタから構成
    され、前記集積回路内においてＮ型ＭＩＳトランジスタ
    のソース領域及びドレイン領域の底部は、前記電気絶縁
    物から離間している事を特徴とする請求項１記載の半導
    体装置。
16. 【請求項１６】 電気絶縁物上に設けられた単結晶シリ
    コン層に形成されている集積回路は少なくとも相補型金
    属・絶縁物・半導体構造のＭＩＳトランジスタから構成
    され、前記集積回路内においてＮ型ＭＩＳトランジスタ
    が形成されている領域であるＰ型不純物領域あるいはＰ
    ウェル領域内にあるフィールド酸化膜の底部は、電気絶
    縁物から離間している事を特徴とする請求項１記載の半
    導体装置。
17. 【請求項１７】 画素スイッチング素子群とこの画素ス
    イッチング素子群を動作させる為のドライバー集積回路
    がともに少なくともＭＩＳトランジスタから構成されて
    いる半導体装置であって、ドライバー集積回路が形成さ
    れている領域の単結晶シリコン層の厚みが画素スイッチ
    ング素子群が形成されている領域の単結晶シリコン層の
    厚みより大きい事を特徴とする請求項６記載の半導体装
    置。
18. 【請求項１８】 電気絶縁物上に設けられた単結晶シリ
    コン層にアクティブマトリクス型表示装置用の画素スイ
    ッチング素子群及び該画素スイッチング素子群を動作さ
    せる為のドライバー集積回路とが形成されている半導体
    装置、又は電気絶縁物上に設けられた単結晶シリコン層
    の一部の領域をシリコン酸化膜等の絶縁膜に転換しその
    絶縁膜上に設けた多結晶シリコン層中又はアモルファス
    シリコン層中にアクティブマトリクス型表示装置の画素
    スイッチング素子群を形成し、電気絶縁膜上に残された
    単結晶シリコン層に画素スイッチング素子群を動作させ
    る為のドライバー集積回路が形成されている半導体装置
    であって、画素スイッチング素子群が形成されている領
    域下の電気絶縁膜の厚みはドライバー集積回路が形成さ
    れている領域下の電気絶縁膜の厚みより薄い事を特徴と
    する請求項１記載の半導体装置。
19. 【請求項１９】 仮基板の上に電気絶縁物を介して積層
    された単結晶半導体層を有するＳＯＩ基板を形成する第
    １工程と、該単結晶半導体層に対して集積回路を形成
    し、該集積回路の上面にシリコンオキシナイトライド膜
    又はシリコン窒化膜を最上層とするパッシベーション膜
    で被覆する第２工程と、形成された集積回路の表面に対
    して該仮基板と反対側に保持部材を面接着固定する第３
    工程と、該仮基板を除去し平坦な電気絶縁物を露出する
    第４工程と、該露出した平坦な電気絶縁物の表面に対し
    て少なくとも電極形成を含む処理を行なう第５工程とか
    らなる半導体装置の製造方法。
20. 【請求項２０】 該第１工程は、シリコンからなる仮基
    板の上に二酸化シリコンからなる電気絶縁物を介して単
    結晶シリコンからなる半導体基板を熱圧着により固定し
    た後、該半導体基板を研磨して薄膜化し単結晶シリコン
    層を有するＳＯＩ基板を形成する工程である請求項１９
    記載の半導体装置の製造方法。
21. 【請求項２１】 該第１工程は、シリコンからなる仮基
    板の上に下地処理として窒化シリコン層を堆積し続いて
    ＣＶＤにより二酸化シリコン層を堆積する事により電気
    絶縁物を形成した後、熱圧着により該半導体基板を固定
    する工程を含む請求項２０記載の半導体装置の製造方
    法。
22. 【請求項２２】 該第４工程は、二酸化シリコン層又は
    窒化シリコン層をエッチングストッパとして該仮基板を
    エッチングあるいは研磨とエッチングの両方により除去
    する工程である請求項１９記載の半導体装置の製造方
    法。
23. 【請求項２３】 該第３工程は、二酸化シリコンを主成
    分とする接着剤を用いて、保持部材を面接着固定する工
    程である請求項１９記載の半導体装置の製造方法。
24. 【請求項２４】 該第３工程は、集積回路の表面に対し
    て接着剤を供給し固化して単層構造を有する保持部材を
    設ける工程である請求項１９記載の半導体装置の製造方
    法。
25. 【請求項２５】 仮基板と単結晶半導体層を透明電気絶
    縁物を介して積層した３層からなるＳＯＩ基板を用意す
    る第１工程、 該ＳＯＩ基板の単結晶半導体層を選択的に除去した部分
    あるいは選択的に二酸化シリコン膜を形成した部分に画
    素電極を形成し、該単結晶半導体層に画素スイッチング
    素子、該画素スイッチング素子へ信号を選択的に供給す
    る為のドライバー集積回路等からなる駆動部を形成し、
    前記電極部と前記駆動部をシリコンオキシナイトライド
    膜又はシリコン窒化膜を最上層とするパッシベーション
    膜で被覆する第２工程、 該画素電極と駆動部を形成したＳＯＩ基板表面上に接着
    剤を介して保持部材を載置する第３工程、 該仮基板を除去し透明電気絶縁物を表出させる第４工
    程、 該表出した透明電気絶縁物の所定位置に貫通孔を開け、
    次に該表出した透明電気絶縁物表面に金属膜を形成する
    第５工程、 該金属膜をパタニングして、少なくとも駆動部の一部又
    は全部を覆う様にして遮光層を形成するとともに、電極
    パッドを形成し該貫通孔を介して該電極パッドと駆動部
    が電気的に接続して駆動基板を形成する第６工程、及び
    該駆動基板の遮光層を形成した表面に対して、透明電極
    を形成した対向基板をギャップを設けて積層接着し、次
    に該ギャップに電気光学物質を充填する第７工程、とを
    含む光弁装置の製造方法。
26. 【請求項２６】 発光源と、該発光源からの光を光弁装
    置に照射し該光弁装置上の画像を光学レンズによって拡
    大投影する画像プロジェクション装置において、 該光弁装置は、画素電極と所定の信号に応じて該画素電
    極を励起する為の駆動回路とを形成した駆動基板と、該
    駆動基板に対向配置した対向基板と、該駆動基板と該対
    向基板の間に配置された電気光学物質層からなり、 該駆動基板は、透明電気絶縁物層と、該透明電気絶縁物
    層の上に形成された単結晶シリコン層と、該透明電気絶
    縁物層の単結晶シリコン側と反対側表面に遮光層とを有
    し、 該駆動回路は、該単結晶シリコン層に形成されたトラン
    ジスタ素子を含み、該遮光層は該トランジスタ素子の能
    動部を覆う様に形成され、 該画素電極は該単結晶シリコン層に集積的に配置され、
    且つ該駆動回路と電気的に接続され、該駆動回路と該画
    素電極はシリコンオキシナイトライド膜又はシリコン窒
    化膜を最上層とするパッシベーション膜で被覆されて形
    成され、該画素電極を励起して該電気光学物質層に作用
    しその光透過性を制御する光弁装置を用いたことを特徴
    とする画像プロジェクション装置。