JP2015510255A - 多層構造体を基板に製造する方法 - Google Patents

多層構造体を基板に製造する方法 Download PDF

Info

Publication number
JP2015510255A
JP2015510255A JP2014549523A JP2014549523A JP2015510255A JP 2015510255 A JP2015510255 A JP 2015510255A JP 2014549523 A JP2014549523 A JP 2014549523A JP 2014549523 A JP2014549523 A JP 2014549523A JP 2015510255 A JP2015510255 A JP 2015510255A
Authority
JP
Japan
Prior art keywords
support
thickness
young
modulus
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014549523A
Other languages
English (en)
Other versions
JP5770949B2 (ja
Inventor
ロッシィーニ,ウンベルト
フラオー,ティエリ
ラレー,ヴィンセント
Original Assignee
コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ
コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ, コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ filed Critical コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ
Publication of JP2015510255A publication Critical patent/JP2015510255A/ja
Application granted granted Critical
Publication of JP5770949B2 publication Critical patent/JP5770949B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009Pre-treatment of the bonding area
    • H01L2224/8003Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Element Separation (AREA)
  • Joining Of Glass To Other Materials (AREA)

Abstract

【解決手段】本発明は、多層構造体(16)を第1の基板(30)に製造する方法に関しており、方法は、ヤング率Ev及び厚さevを有する第1の材料から形成された第1の基板、及び、多層構造体で覆われてヤング率Evとは異なるヤング率Es及び厚さesを有する第2の材料から形成された第2の基板(12)を準備すること、第1の基板及び多層構造体を共に分子的に結合すること、及び第2の基板を除去することを有し、厚さes及び厚さevは関係式(I)を10%の範囲内で満たす。

Description

本発明は、例えば集積回路ウエハに相当する多層構造体を、最後の支持体に分子結合により製造する方法に関する。本発明は更に、このような多層構造体のための最初の支持体に関する。
ある適用では、集積回路ウエハを支持体に形成することが望ましい。特に、光学に関する適用では、支持体は絶縁性を有して透明である必要がある。このような支持体は、例えばガラスである。適用の一例が、透過型表示画面の製造に関する。
図1A乃至1Cは、集積回路ウエハを支持体に分子結合により製造する方法の順次的な工程で得られた構造体の簡略化された断面図を示している。
図1Aは、SOI(シリコンオンインシュレータ)構造体を有する要素10を概略的に示している。
要素10は、例えば単結晶シリコン基板である最初の支持体12を備えている。最初の支持体12の厚さe1は、例えば数百マイクロメートルであり、例えば約700 μmである。最初の支持体12は、直径が数百ミリメートルより大きく、例えば約200 mm又は300 mmである円筒に相当してもよい。最初の支持体12は、例えば二酸化ケイ素から形成された絶縁層14で覆われた平面13を有している。絶縁層14の厚さe2は、例えば約1μmである。絶縁層14は集積回路ウエハ16で覆われている。集積回路ウエハ16は、能動電子部品及び/又は受動電子部品並びにこれらの電子部品を接続する導電性トラックを有する積層体を備えている。一例として、集積回路ウエハ16は、半導体材料、例えば単結晶シリコンから形成されたシリコン層18を備えており、シリコン層18は、絶縁層14を覆っており、シリコン層18の内部及び上部に形成された能動電子部品及び/又は受動電子部品、例えばトランジスタ20を有している。集積回路ウエハ16は、例えば二酸化ケイ素から形成された絶縁層の積層体22を更に備えており、積層体22は、シリコン層18を覆っており、積層体22に形成された電子部品と接することが可能な導電性材料から形成されたトラック24及びバイア26を有している。一例として、集積回路ウエハ16の厚さe3は数マイクロメートル程度である。絶縁層の積層体22の内の最後の絶縁層は、最初の支持体12の反対側にある平坦な上側の表面28を形成している。
図1Bは、要素10の表面28及び最後の支持体30を分子結合により結合した後に得られた構造体を示している。最後の支持体30は、シリコンとは異なる材料、例えばガラスから形成されている。最後の支持体30の厚さevは、数百マイクロメートルより大きく、例えば約700 μmである。最後の支持体30は、表面28に当接した表面32を有している。分子結合により、(接着剤又は接着性材料のような)外部の材料を追加することなく表面28及び表面32間に結合が生じる。このために、適切に清浄された表面28及び表面32を、周囲温度で互いに接するように置く。圧力が、結合を開始するために最後の支持体30に局部的に加えられてもよい。その後、結合領域の伝播先端が開始領域から対向する表面全体に拡がる。
図1Cは、最初の支持体12を除去した後に得られた構造体を示している。最初の支持体12の除去は、最初の支持体12の大部分を除去するための化学機械的な調整工程と、該調整工程の後の、最初の支持体12の残りを除去するための選択的な化学エッチング工程とを有する。絶縁層14は、最初の支持体12を除去する際に停止層として使用されてもよい。
その後、本方法では一般に、絶縁層14及びシリコン層18を介して集積回路ウエハ16の金属トラック24に接続される導電性バイアの形成を続行する。このような導電性バイアを形成するためにフォトリソグラフィ工程があり、フォトリソグラフィ工程は、絶縁層14を覆う樹脂層をマスクを介して露光し樹脂層上にマスクパターンを形成する工程を有する。このために、特には樹脂層にパターンを形成するための光学デバイスを備えた露光装置を集積回路ウエハ16に対して正確に置く必要がある。
国際公開第2008/082723号パンフレット
工業規模の製造過程では、フォトリソグラフィ工程は、可能な限り速く実行されるべきである。このために、集積回路ウエハが予定の大きさを有すべく、転写されるパターンが樹脂層での更なる調整無しに適切に形成されるように、露光装置は予め調整される。
しかしながら、結合工程の後に集積回路ウエハ16に変形が観察され得る。特に、集積回路ウエハ16の狭小化が観察され、すなわち、結合工程の前に結合される表面28に形成された2つのマークが、結合工程の後に互いに接近してしまう。相対的な狭小化は20ppm 程度になる場合がある。
このような変形は一般に、露光装置によって少なくとも補われてもよい。しかしながら、このために、工業規模での製造過程に適合しない更なる調整工程が必要になる。更にある場合には、このような変形は、露光装置によって補われるには大き過ぎる場合がある。
従って、結合処理に起因する集積回路ウエハの変形が減少するか、又は更に抑制される分子結合により、例えば集積回路ウエハに相当する多層構造体を最後の支持体に製造する方法が必要とされる。
本発明は、公知の方法の欠点を克服する、多層構造体を支持体に分子結合により製造する方法を提供することを目的とする。
本発明の別の目的によれば、結合処理に起因する多層構造体の相対的な変形が5ppm 未満である。
本発明の別の目的によれば、分子結合を使用した製造方法は、分子結合を使用した公知の製造方法と比較して、追加の工程数を減少させる。
従って、本発明は、多層構造体を第1の支持体に製造する方法を提供する。該方法は、ヤング率Ev及び厚さevを有する第1の材料から形成された前記第1の支持体、及び、前記多層構造体で覆われてヤング率Evとは異なるヤング率Es及び厚さesを有する第2の材料から形成された第2の支持体を準備する工程、前記第1の支持体及び前記多層構造体の分子結合を行う結合工程、及び前記第2の支持体を除去する工程を有し、厚さes及び厚さevは、es=Ev/Es・evの関係式を10%の範囲内で満たす。
本発明の実施形態によれば、前記第2の支持体は、厚さesより大きな厚さを最初に有しており、前記製造方法は、前記結合工程の前に、前記第2の支持体を厚さesまで薄くする工程を更に有する。
本発明の実施形態によれば、厚さes及び厚さevは50μmより大きい。
本発明の実施形態によれば、前記第2の材料は単結晶シリコンである。
本発明の実施形態によれば、前記第1の材料は絶縁性を有する。
本発明の実施形態によれば、前記第1の材料は透明である。
本発明の実施形態によれば、前記第1の材料はガラスである。
本発明は更に、ヤング率Ev及び厚さevを有する第1の材料から形成された更なる支持体に結合されるべき多層構造体のための支持体において、該支持体は、ヤング率Evとは異なるヤング率Esと、es=Ev/Es・evの関係式を10%の範囲内で満たす厚さesとを有する第2の材料から形成されていることを特徴とする支持体を提供する。
本発明の実施形態によれば、前記第2の材料は単結晶シリコンである。
本発明の前述及び他の対象、特徴及び利点を、添付図面を参照して本発明を限定するものではない特定の実施形態について以下に詳細に説明する。
集積回路ウエハを絶縁性支持体に製造する公知の方法の順次的な工程で得られた構造体を示す図である。 集積回路ウエハを絶縁性支持体に製造する公知の方法の順次的な工程で得られた構造体を示す図である。 集積回路ウエハを絶縁性支持体に製造する公知の方法の順次的な工程で得られた構造体を示す図である。 本発明に係る、集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る、集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る、集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る、集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。
明瞭化のために、同一の要素は様々な図面で同一の参照番号で示されており、更に、集積回路の表示ではよくあるように、様々な図面は正しい縮尺で示されていない。
本発明の原理は、異なる性質の材料を有する2つの支持体の分子結合処理中に生じる物理的現象の分析に基づいている。結合領域の伝播先端で、支持体の局部伸張が観察され得る。支持体の材料のヤング率が異なるとき、生じる局部変形は同一ではない。最も低いヤング率を有する支持体の結合面は、最も高いヤング率を有する支持体の結合面より大きく伸びる。その後、支持体が変形している間に結合が生じる。2つの支持体を結合し、支持体の内の一方を除去して他方の支持体に結合した薄い層のみを残した後、薄い層に変形が観察され得る。
一般に、集積回路ウエハをガラス製の最後の支持体に結合する際に、集積回路ウエハは最初の支持体上に位置し、最初の支持体は単結晶シリコン基板であり、その後除去される。本発明者は、集積回路ウエハを最後の支持体に分子結合により結合している間に、集積回路ウエハに観察される変形が本質的には、集積回路ウエハを最後の支持体に当接させるために使用される最初の支持体の材料の性質によるものであることを証明した。確かに、集積回路ウエハの厚さは、最初の支持体の厚さと比較して小さく、無視される場合がある。ガラスのヤング率はシリコンのヤング率より小さく、そのため、結合後に結合面と平行な集積回路ウエハの面に好ましくない拡大が観察され得る。
最後の支持体と最初の支持体との結合段階中に、各支持体に蓄えられる弾性エネルギーは等しく、以下の関係式(1)として置き換えられる。
1/2VvEvεv = 1/2VsEsεs (1)
ここで、Vvが最後の支持体の体積であり、Vsが最初の支持体の体積であり、Evが最後の支持体のヤング率であり、Esが最初の支持体のヤング率であり、εv が最後の支持体の変形量であり、εs が最初の支持体の変形量である。ヤング率Ev及びヤング率Esは、結合面と平行な面で測定されたヤング率である。支持体の内の一方のヤング率が、結合面と平行な面で一定ではないことがある。この場合、関係式(1)のヤング率Es又はヤング率Evは平均値に相当する。
最後の支持体の変形量εv 及び最初の支持体の変形量εs が等しい場合、これは、結合後に最初の支持体及び最後の支持体が変形なしの平衡状態になることを意味すると、本発明者は証明した。最後の支持体の体積Vv及び最初の支持体の体積Vsが以下の関係式(2)を満たす場合、最後の支持体の変形量εv を最初の支持体の変形量εs と等しくさせることが可能である。
VvEv = VsEs (2)
最初の支持体及び最後の支持体が同一の対向する表面積を有する場合、関係式(2)が以下の関係式(3)になる。
es = Ev/Es・ev (3)
ここで、esが最初の支持体の厚さであり、evが最後の支持体の厚さである。一般に、集積回路ウエハをガラス製の支持体に形成するために、ガラス製の支持体のヤング率は約70GPa である一方、単結晶シリコン製の最初の支持体のヤング率は約140GPaである。その結果、最初の支持体の厚さesは、以下の関係式(4)によって得られる。
Figure 2015510255
実施形態によれば、厚さes及び厚さevが上記の関係式(3)を10%の範囲内で満たすように、最初の支持体の厚さes及び最後の支持体の厚さevを決定する工程が提供される。この工程はコンピュータによって実行されてもよい。
図2A乃至2Dは、本発明に係る、集積回路ウエハを絶縁支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。
図2Aは、図1Aに示された構造体と同一の構造体10を示す。最初の支持体12の厚さe1は、例えば約700 マイクロメートルである。この厚さは、集積回路の製造方法で従来使用されているシリコン基板の標準的な厚さに相当する。
図2Bは、最初の支持体12を薄くする工程の後に得られた構造体を示す。この工程は化学機械的な調整によって行われてもよい。中間の支持体12の厚さは関係式(4)によって与えられる厚さesまで減少する。十分な結果が与えられている限り、関係式(4)を10%の範囲内で満たしてもよい。一例として、ガラス製の最後の支持体30の厚さevが約700 μmである場合、厚さesは約350 μmに減少する。
図2Cは、表面28及び表面32を分子結合により結合した後に得られた構造体を示す。最後の支持体30は絶縁性を有する透明材料から形成されている。最後の支持体30は、例えばガラスである。最後の支持体30は、例えばイーグル2000(Eagle 2000)という商標名でコーニング社(Corning)によって製品化されているホウケイ酸ガラスである。
分子結合の方法は、公知のように、結合されるべき表面28及び表面32を準備する準備工程を有してもよい。必要であれば、表面28及び表面32の粗さが分子結合の処理に適するように加工が行われてもよい。表面28及び表面32に存在し直径が例えば0.2 μmより大きい粒子の大部分を除去するために、準備工程は表面28及び表面32の清浄を更に有してもよい。準備工程は、親水性又は疎水性の分子結合を促進すべく表面28及び表面32の化学処理を更に有してもよい。
結合は、周囲温度で行なわれてもよい。結合は、表面28及び表面32を互いに当接させて載置し、支持体の内の一方に局所圧力を加えることにより開始されてもよい。その後、結合は開始領域で開始し、結合する伝播先端が開始領域から、表面28が表面32に全体的に結合されるまで拡がる。支持体30及び支持体12が円筒状であるとき、開始領域は、表面28及び表面32の中央領域に設けられてもよい。変形例として、開始領域は表面28及び表面32の一側に設けられてもよい。その後、アニール工程が、使用される材料に許容されている最高温度より低い温度で行なわれてもよい。最後の支持体30がガラスから形成されているとき、アニールは、結合エネルギーを増大させるために、400 ℃から500 ℃の温度まで少なくとも1時間、一般には複数時間に亘って行われてもよい。
図2Dは、最初の支持体12を除去した後に得られた構造体を示す。最初の支持体12の除去は、最初の支持体12の大部分を除去するための化学機械的な調整工程と、該調整工程の後の、最初の支持体12の残りを除去するための選択的な化学エッチング工程とを有してもよい。絶縁層14は、最初の支持体12を除去する際に停止層として使用されてもよい。結合処理に起因する集積回路ウエハ16の相対的な変形は、5ppm 未満である。
本方法では一般に、絶縁層14及びシリコン層12を介した導電性バイアの形成を続行する。
本発明の特定の実施形態を説明した。様々な変更及び調整が当業者に想起される。特に、上述した実施形態では、最後の支持体がガラスから形成されており、最初の支持体がシリコンから形成されているが、本発明は、様々なヤング率を有するあらゆる種類の材料の分子結合に適用され得ることは明らかである。例として、最初の支持体及び/又は最後の支持体が、半導体材料、例えばシリコン、ゲルマニウム又は砒化ガリウムから形成されてもよく、絶縁材料、例えば石英又はサファイアから形成されてもよく、或いは、ハンドル基板を形成するために使用され得るあらゆる他の安価な材料、例えばポリマーから形成されてもよい。更に、上述した実施形態では、最初の支持体の厚さが厚さesまで減少しているが、最後の支持体のみ、又は最初の支持体及び最後の支持体の両方に厚さ調整工程が行なわれてもよいことは明らかである。

Claims (9)

  1. 多層構造体(16)を第1の支持体(30)に製造する方法において、
    ヤング率Ev及び厚さevを有する第1の材料から形成された前記第1の支持体、及び、前記多層構造体で覆われてヤング率Evとは異なるヤング率Es及び厚さesを有する第2の材料から形成された第2の支持体(12)を準備する工程、
    前記第1の支持体及び前記多層構造体の分子結合を行う結合工程、及び
    前記第2の支持体を除去する工程
    を順次的に有し、
    厚さes及び厚さevは、es=Ev/Es・evの関係式を10%の範囲内で満たすことを特徴とする製造方法。
  2. 前記第2の支持体(12)は、厚さesより大きな厚さを最初に有しており、
    前記製造方法は、前記結合工程の前に、前記第2の支持体を厚さesまで薄くする工程を更に有することを特徴とする請求項1に記載の製造方法。
  3. 厚さes及び厚さevは50μmより大きいことを特徴とする請求項1又は2に記載の製造方法。
  4. 前記第2の材料は単結晶シリコンであることを特徴とする請求項1乃至3のいずれかに記載の製造方法。
  5. 前記第1の材料は絶縁性を有することを特徴とする請求項1乃至4のいずれかに記載の製造方法。
  6. 前記第1の材料は透明であることを特徴とする請求項1乃至5のいずれかに記載の製造方法。
  7. 前記第1の材料はガラスであることを特徴とする請求項1乃至6のいずれかに記載の製造方法。
  8. ヤング率Ev及び厚さevを有する第1の材料から形成された更なる支持体(30)に結合されるべき多層構造体(16)のための支持体(12)において、
    該支持体は、ヤング率Evとは異なるヤング率Esと、es=Ev/Es・evの関係式を10%の範囲内で満たす厚さesとを有する第2の材料から形成されていることを特徴とする支持体。
  9. 前記第2の材料は単結晶シリコンであることを特徴とする請求項8に記載の支持体。
JP2014549523A 2011-12-29 2012-12-27 多層構造体を基板に製造する方法 Expired - Fee Related JP5770949B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1162525 2011-12-29
FR1162525A FR2985371A1 (fr) 2011-12-29 2011-12-29 Procede de fabrication d'une structure multicouche sur un support
PCT/FR2012/053089 WO2013098528A1 (fr) 2011-12-29 2012-12-27 Procede de fabrication d'une structure multicouche sur un support

Publications (2)

Publication Number Publication Date
JP2015510255A true JP2015510255A (ja) 2015-04-02
JP5770949B2 JP5770949B2 (ja) 2015-08-26

Family

ID=47628332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014549523A Expired - Fee Related JP5770949B2 (ja) 2011-12-29 2012-12-27 多層構造体を基板に製造する方法

Country Status (5)

Country Link
US (1) US9362255B2 (ja)
EP (1) EP2798667B1 (ja)
JP (1) JP5770949B2 (ja)
FR (1) FR2985371A1 (ja)
WO (1) WO2013098528A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2985369B1 (fr) * 2011-12-29 2014-01-10 Commissariat Energie Atomique Procede de fabrication d'une structure multicouche sur un support
DE102015210384A1 (de) 2015-06-05 2016-12-08 Soitec Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung
CN114071903B (zh) * 2020-07-31 2024-04-05 群创光电股份有限公司 可挠性电子装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004247405A (ja) * 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
WO2009090780A1 (ja) * 2008-01-15 2009-07-23 Sharp Kabushiki Kaisha 半導体装置、その製造方法及び表示装置
JP2009177155A (ja) * 2007-12-28 2009-08-06 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
WO2011010685A1 (ja) * 2009-07-24 2011-01-27 日本電気硝子株式会社 太陽電池用導電膜付ガラス基板
JP2013534056A (ja) * 2010-06-30 2013-08-29 コーニング インコーポレイテッド 補剛層を有するガラス上半導体基板及びその作製プロセス
JP2013239716A (ja) * 2006-09-06 2013-11-28 Board Of Trustees Of The Univ Of Illinois 2次元デバイスアレイ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7094666B2 (en) * 2004-07-29 2006-08-22 Silicon Genesis Corporation Method and system for fabricating strained layers for the manufacture of integrated circuits
US7427554B2 (en) * 2005-08-12 2008-09-23 Silicon Genesis Corporation Manufacturing strained silicon substrates using a backing material
JP2008066500A (ja) * 2006-09-07 2008-03-21 Sumco Corp 貼り合わせウェーハおよびその製造方法
US7811900B2 (en) 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
JP4820801B2 (ja) * 2006-12-26 2011-11-24 株式会社Sumco 貼り合わせウェーハの製造方法
US8450779B2 (en) * 2010-03-08 2013-05-28 International Business Machines Corporation Graphene based three-dimensional integrated circuit device
JP5752264B2 (ja) * 2010-12-27 2015-07-22 シャンハイ シングイ テクノロジー カンパニー リミテッドShanghai Simgui Technology Co., Ltd 不純物のゲッタリングプロセスで絶縁層付きの半導体基板を製造する方法
JP5959877B2 (ja) * 2012-02-17 2016-08-02 キヤノン株式会社 撮像装置
US9709740B2 (en) * 2012-06-04 2017-07-18 Micron Technology, Inc. Method and structure providing optical isolation of a waveguide on a silicon-on-insulator substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004247405A (ja) * 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013239716A (ja) * 2006-09-06 2013-11-28 Board Of Trustees Of The Univ Of Illinois 2次元デバイスアレイ
JP2009177155A (ja) * 2007-12-28 2009-08-06 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
WO2009090780A1 (ja) * 2008-01-15 2009-07-23 Sharp Kabushiki Kaisha 半導体装置、その製造方法及び表示装置
WO2011010685A1 (ja) * 2009-07-24 2011-01-27 日本電気硝子株式会社 太陽電池用導電膜付ガラス基板
JP2013534056A (ja) * 2010-06-30 2013-08-29 コーニング インコーポレイテッド 補剛層を有するガラス上半導体基板及びその作製プロセス

Also Published As

Publication number Publication date
JP5770949B2 (ja) 2015-08-26
EP2798667B1 (fr) 2016-03-09
EP2798667A1 (fr) 2014-11-05
FR2985371A1 (fr) 2013-07-05
WO2013098528A1 (fr) 2013-07-04
US9362255B2 (en) 2016-06-07
US20140353853A1 (en) 2014-12-04

Similar Documents

Publication Publication Date Title
TWI242176B (en) Flexible electronic device and production method of the same
TWI326674B (en) Semiconductor apparatus and method for manufacturing the same
JP6674147B2 (ja) 支持ガラス基板及びこれを用いた積層体
KR102508645B1 (ko) 반도체용 지지 유리 기판 및 이것을 사용한 적층 기판
TW201017739A (en) A method of initiating molecular bonding
JP5770949B2 (ja) 多層構造体を基板に製造する方法
JP2016117641A (ja) 支持ガラス基板及びこれを用いた積層体
JP5728139B2 (ja) 多層構造体を基板に製造する方法
TW201102736A (en) Method for fabricating flexible display device
TW201226094A (en) Dividing method of substrate
JP6631935B2 (ja) ガラス板の製造方法
EP2053650A3 (en) Method for producing semiconductor substrate
JP2015510256A (ja) 多層構造体を基板に製造する方法
TW200832624A (en) Substrate module and manufacturing method of flexible active matrix devices
CN106800273A (zh) 一种在基片背面形成标记的方法
JP6985260B2 (ja) ハイブリッド構造を製造するための方法
JP2008203851A (ja) ウエハーの接着工程を用いるグレースケールマスクの製造方法
JP6813813B2 (ja) ガラス板
JP4959552B2 (ja) 可撓性単結晶フィルム及びその製造方法
TW202044376A (zh) 晶圓接合膜及製作方法
WO2011104461A3 (fr) Procede d'elimination de fragments de materiau presents sur la surface d'une structure multicouche
CN118125713A (zh) 半导体用支承玻璃基板及使用其的层叠基板
JP2014165409A (ja) 複合基板の製造方法および複合基板

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150625

R150 Certificate of patent or registration of utility model

Ref document number: 5770949

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees