JPH06196484A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06196484A JPH06196484A JP34672492A JP34672492A JPH06196484A JP H06196484 A JPH06196484 A JP H06196484A JP 34672492 A JP34672492 A JP 34672492A JP 34672492 A JP34672492 A JP 34672492A JP H06196484 A JPH06196484 A JP H06196484A
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- electrode
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Abstract
(57)【要約】 （修正有）
【目的】 ＳＯＩ半導体層とは別に２層以上の配線層を
有するＳＯＩ型半導体装置においては、電位変動が問題
となる配線部には、少なくとも、上下いずれか一方には
他の配線層からなる電位変動を抑制するための電極を配
置及び電位制御することにより、配線と電位変動を抑制
するための電極間に容量を形成し、他の配線の信号によ
る電位変動を低減し、誤動作の無い高速かつ高性能なＳ
ＯＩ型半導体装置を提供する。 【構成】 ＳＯＩ型半導体装置における電極間のクロス
トークの問題を解決するために、導電層からなる電位変
動抑制のための電極１０６を該半導体装置が有する複数
の配線層のうち少なくとも一方の配線の上又は下に電位
を制御して設ける。
有するＳＯＩ型半導体装置においては、電位変動が問題
となる配線部には、少なくとも、上下いずれか一方には
他の配線層からなる電位変動を抑制するための電極を配
置及び電位制御することにより、配線と電位変動を抑制
するための電極間に容量を形成し、他の配線の信号によ
る電位変動を低減し、誤動作の無い高速かつ高性能なＳ
ＯＩ型半導体装置を提供する。 【構成】 ＳＯＩ型半導体装置における電極間のクロス
トークの問題を解決するために、導電層からなる電位変
動抑制のための電極１０６を該半導体装置が有する複数
の配線層のうち少なくとも一方の配線の上又は下に電位
を制御して設ける。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁基板上の半導体層
に半導体素子が形成された、ＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎｓｕｌａｔｏｒ）型半導体装置に関するもの
である。
に半導体素子が形成された、ＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎｓｕｌａｔｏｒ）型半導体装置に関するもの
である。
【０００２】
【従来の技術】近年、素子の高性能化・高集積化を目指
し、ＳＯＩ型半導体装置の研究が盛んである。ＳＯＩ型
半導体装置は以下のような特徴を有している。
し、ＳＯＩ型半導体装置の研究が盛んである。ＳＯＩ型
半導体装置は以下のような特徴を有している。
【０００３】（１）素子間の誘電体分離が容易であり、
高集積化に適している。
高集積化に適している。
【０００４】（２）ソース・ドレイン領域下の空乏層容
量や配線−基体（Ｓｉウェハ）間の寄生容量を小さくで
きるため、低消費電力・高速化に適している。
量や配線−基体（Ｓｉウェハ）間の寄生容量を小さくで
きるため、低消費電力・高速化に適している。
【０００５】（３）ＭＯＳトランジスタでは、短チャネ
ル化にともないパンチスル−現象が問題となっている
が、ＳＯＩ ＭＯＳトランジスタではパンチスル−領域
を絶縁物に置き換えるため、耐短チャネルデバイスに適
している。
ル化にともないパンチスル−現象が問題となっている
が、ＳＯＩ ＭＯＳトランジスタではパンチスル−領域
を絶縁物に置き換えるため、耐短チャネルデバイスに適
している。
【０００６】
【発明が解決しようとしている問題点】現在ＳＯＩ型半
導体装置の検討は単体もしくは小規模回路に留まってい
るため上に示したＳＯＩの優位な点ばかりが注目されて
いる。しかしながら、システム全体を考えると、微細化
が進み配線間距離が縮まると配線間の容量結合が大きく
なる。この結果、ある配線のクロックが隣接する配線に
容量結合によりリークする。このようなクロックリーク
はバルクシリコンの集積回路においても問題となってい
る。より具体的に説明すると、配線の対地容量をＣ1 ，
配線間容量をＣ2とすると隣接する配線がＶ0 ｖｏｌｔ
変動するとき配線の電位△Ｖは式（１）で与えられる。
導体装置の検討は単体もしくは小規模回路に留まってい
るため上に示したＳＯＩの優位な点ばかりが注目されて
いる。しかしながら、システム全体を考えると、微細化
が進み配線間距離が縮まると配線間の容量結合が大きく
なる。この結果、ある配線のクロックが隣接する配線に
容量結合によりリークする。このようなクロックリーク
はバルクシリコンの集積回路においても問題となってい
る。より具体的に説明すると、配線の対地容量をＣ1 ，
配線間容量をＣ2とすると隣接する配線がＶ0 ｖｏｌｔ
変動するとき配線の電位△Ｖは式（１）で与えられる。
【０００７】
【外１】 故にＣ１》Ｃ２ならば隣接する配線の影響を全く受けな
いが、例えばＣ1 ＝Ｃ2 で隣接する配線が５ｖｏｌｔ変
化した場合、配線の電位は２．５ｖｏｌｔ変動すること
になる。
いが、例えばＣ1 ＝Ｃ2 で隣接する配線が５ｖｏｌｔ変
化した場合、配線の電位は２．５ｖｏｌｔ変動すること
になる。
【０００８】図１０に配線ルールと容量の関係を示す。
配線厚は１μｍ、配線下の酸化膜厚は１μｍとし、配線
幅と配線間距離を変化させた時の配線の対地容量Ｃ1 及
び配線間容量Ｃ2 を示している。配線ルールが２μｍの
ときにはＣ1 ／Ｃ2 は約１０となる。従って先程の式
（１）にあてはめると、Ｖ0 ＝５ｖｏｌｔならば△Ｖ＝
約０．５ｖｏｌｔとなる。
配線厚は１μｍ、配線下の酸化膜厚は１μｍとし、配線
幅と配線間距離を変化させた時の配線の対地容量Ｃ1 及
び配線間容量Ｃ2 を示している。配線ルールが２μｍの
ときにはＣ1 ／Ｃ2 は約１０となる。従って先程の式
（１）にあてはめると、Ｖ0 ＝５ｖｏｌｔならば△Ｖ＝
約０．５ｖｏｌｔとなる。
【０００９】特にＳＯＩ型の集積回路においては、配線
−基板間の容量Ｃ1 がバルクシリコンに比べ小さく、ク
ロックリークは顕著であり、ＳＯＩデバイスを実用的見
地からみると大きな問題を有している。上記問題点をシ
フトレジスタを例にあげ説明する。ダイナミック型のＣ
ＭＯＳシフトレジスタにはＶＳＳ、ＶＤＤと言った基準
電位を供給する配線とクロック信号と言った基準信号を
供給する基準信号配線を有する。図２にＳＯＩ基板上に
配置した配線を模式的断面図として示す。基板２０１は
厚さ５００μｍの石英基板であり、２００はグランド電
位である。２０２、２０３はそれぞれＶＤＤ配線、ＶＳ
Ｓ配線であり、２０４、２０５は第１クロック配線、第
２クロック配線である。２０２０、２０３０、２０４
０、２０５０は各配線がグランドと持つ容量であり、２
０２４は第１クロック配線とＶＤＤ配線の間の配線間容
量、２０４５は第２クロック配線とＶＳＳ配線の間の配
線間容量である。
−基板間の容量Ｃ1 がバルクシリコンに比べ小さく、ク
ロックリークは顕著であり、ＳＯＩデバイスを実用的見
地からみると大きな問題を有している。上記問題点をシ
フトレジスタを例にあげ説明する。ダイナミック型のＣ
ＭＯＳシフトレジスタにはＶＳＳ、ＶＤＤと言った基準
電位を供給する配線とクロック信号と言った基準信号を
供給する基準信号配線を有する。図２にＳＯＩ基板上に
配置した配線を模式的断面図として示す。基板２０１は
厚さ５００μｍの石英基板であり、２００はグランド電
位である。２０２、２０３はそれぞれＶＤＤ配線、ＶＳ
Ｓ配線であり、２０４、２０５は第１クロック配線、第
２クロック配線である。２０２０、２０３０、２０４
０、２０５０は各配線がグランドと持つ容量であり、２
０２４は第１クロック配線とＶＤＤ配線の間の配線間容
量、２０４５は第２クロック配線とＶＳＳ配線の間の配
線間容量である。
【００１０】ＳＯＩ基板では２０２０、２０４０、２０
５０等の配線の基板との容量が小さいため、特に信号配
線では配線遅廷が無く高速化に適している。これらの容
量はバルクシリコンと比較すると１／５００程度であ
る。しかし一方で、第１クロック配線（２０４）の電位
が変化した場合、容量２０４５、２０２４を通して第２
クロック配線の電位及びＶＤＤの電位は変動する。その
様子を図３に示す。図３に示されるように、第１及び第
２クロックの信号に対応してＶＤＤ電源、第１、第２ク
ロックの電位が変動するのがわかる。このような不必要
な電位の変動は、回路の誤動作を招く。一般に電源線は
配線を太くするため、信号配線に比べ容量を介した電位
変動は小さいものの、貫通電流による電位変動の影響は
ＳＯＩ基板上では大きい。その他、アナログ信号や多値
信号を処理する配線では致命的である。
５０等の配線の基板との容量が小さいため、特に信号配
線では配線遅廷が無く高速化に適している。これらの容
量はバルクシリコンと比較すると１／５００程度であ
る。しかし一方で、第１クロック配線（２０４）の電位
が変化した場合、容量２０４５、２０２４を通して第２
クロック配線の電位及びＶＤＤの電位は変動する。その
様子を図３に示す。図３に示されるように、第１及び第
２クロックの信号に対応してＶＤＤ電源、第１、第２ク
ロックの電位が変動するのがわかる。このような不必要
な電位の変動は、回路の誤動作を招く。一般に電源線は
配線を太くするため、信号配線に比べ容量を介した電位
変動は小さいものの、貫通電流による電位変動の影響は
ＳＯＩ基板上では大きい。その他、アナログ信号や多値
信号を処理する配線では致命的である。
【００１１】図１１に配線ルール１μｍ時の配線容量と
配線下の酸化膜厚の関係を示す。例えば、ＳＩＭＯＸ
（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔａｔｉ
ｏｎｏｆ Ｏｘｙｇｅｎ）で下地絶縁膜が５００ｎｍの
ＳＯＩ基板を考えた場合、バルクＳｉ（配線下の酸化膜
厚が１．０μｍ）に比べ配線下の酸化膜厚が５００ｎｍ
付加されたと考えると配線下の酸化膜厚は１．５μｍと
なる。このときの容量比Ｃ1 ／Ｃ2 は７から２．５に減
少する。故に△Ｖは０．６ｖｏｌｔから１．４ｖｏｌｔ
までに増加する。この変動量はＭＯＳのＶthより高く充
分に誤動作を引き起こす値である。更に、石英基板のよ
うに配線下の酸化膜厚が数百μｍと極めて厚い場合、Ｃ
1 ／Ｃ2 は０．１以下でありその変動量も極めて大き
い。
配線下の酸化膜厚の関係を示す。例えば、ＳＩＭＯＸ
（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔａｔｉ
ｏｎｏｆ Ｏｘｙｇｅｎ）で下地絶縁膜が５００ｎｍの
ＳＯＩ基板を考えた場合、バルクＳｉ（配線下の酸化膜
厚が１．０μｍ）に比べ配線下の酸化膜厚が５００ｎｍ
付加されたと考えると配線下の酸化膜厚は１．５μｍと
なる。このときの容量比Ｃ1 ／Ｃ2 は７から２．５に減
少する。故に△Ｖは０．６ｖｏｌｔから１．４ｖｏｌｔ
までに増加する。この変動量はＭＯＳのＶthより高く充
分に誤動作を引き起こす値である。更に、石英基板のよ
うに配線下の酸化膜厚が数百μｍと極めて厚い場合、Ｃ
1 ／Ｃ2 は０．１以下でありその変動量も極めて大き
い。
【００１２】
【課題を解決するための手段】本発明者は、研究の末Ｓ
ＯＩ型の半導体装置では、以上述べたような基準電位及
び基準信号の配線やアナログ信号、多値信号の配線の電
位変動が大きな問題であることを突き止めた。これらの
問題点を解決するために、ＳＯＩ半導体層と２以上の第
１と第２の配線層を有するＳＯＩ型半導体装置におい
て、電位変動が問題となる配線部には、少なくとも第１
の配線層上に前記第２の配線層とは別の導電層からなる
電極を配置し、該電極の電位制御することにより、第１
の配線層と電極間に容量を形成し、第１の配線層を流れ
る信号による第２の配線層の電位変動を低減し、誤動作
の無い高速かつ高性能なＳＯＩ型半導体装置を提供す
る。
ＯＩ型の半導体装置では、以上述べたような基準電位及
び基準信号の配線やアナログ信号、多値信号の配線の電
位変動が大きな問題であることを突き止めた。これらの
問題点を解決するために、ＳＯＩ半導体層と２以上の第
１と第２の配線層を有するＳＯＩ型半導体装置におい
て、電位変動が問題となる配線部には、少なくとも第１
の配線層上に前記第２の配線層とは別の導電層からなる
電極を配置し、該電極の電位制御することにより、第１
の配線層と電極間に容量を形成し、第１の配線層を流れ
る信号による第２の配線層の電位変動を低減し、誤動作
の無い高速かつ高性能なＳＯＩ型半導体装置を提供す
る。
【００１３】
【実施例】−実施例１− 図１の模式的説明図を用いて本実施例を説明する。図中
１００はグランド電位にされたグランド電極（ＳＩＭＯ
Ｘの支持ウェハ）、１０１はＳＩＭＯＸ基板の下地酸化
膜５００ｎｍ、１０２はＳＩＭＯＸ基板の半導体層２５
０ｎｍ、１０３はフィールド酸化膜５００ｎｍ、１０４
はゲート酸化膜、１０５は多結晶シリコンによるゲート
電極、１０６は本発明の電位変動を抑制するための電
極、１０７はソース・ドレイン領域、１０８は層間絶縁
膜６００ｎｍ、１０９はＡｌ配線、１１０は保護膜であ
る。
１００はグランド電位にされたグランド電極（ＳＩＭＯ
Ｘの支持ウェハ）、１０１はＳＩＭＯＸ基板の下地酸化
膜５００ｎｍ、１０２はＳＩＭＯＸ基板の半導体層２５
０ｎｍ、１０３はフィールド酸化膜５００ｎｍ、１０４
はゲート酸化膜、１０５は多結晶シリコンによるゲート
電極、１０６は本発明の電位変動を抑制するための電
極、１０７はソース・ドレイン領域、１０８は層間絶縁
膜６００ｎｍ、１０９はＡｌ配線、１１０は保護膜であ
る。
【００１４】下地酸化膜（１０１）が５００ｎｍ、半導
体膜厚（１０２）２５０ｎｍのＳＩＭＯＸ基板をフィー
ルド酸化し、ＭＯＳ領域（１０２）とフィールド酸化領
域（１０３）を設けた。ＮＭＯＳを形成する領域には、
Ｐ型不純物であるボロンを、ＰＭＯＳを形成する領域に
はＮ型不純物である燐をイオン注入法により、それぞ
れ、７×１０16ｃｍ-3、４×１０16ｃｍ-3導入した。つ
いでゲート酸化膜（１０４）２５ｎｍを熱酸化法により
形成した。ゲート電極（１０５）及び電位変動を抑制す
るための電極（１０６）用の多結晶シリコン層をＬＰＣ
ＶＤ法により堆積、パターニングした。先の多結晶シリ
コンゲート電極をマスクにしソース・ドレイン領域（１
０７）にイオン注入法によりＮＭＯＳ領域には砒素、Ｐ
ＭＯＳ領域にはボロンを導入し、熱処理により不純物を
活性化させソース・ドレインを形成した。ＰＳＧによる
層間絶縁膜（１０８）６００ｎｍを堆積後、信号線とな
るＡｌを堆積・パターニングした。最後、保護膜（１１
０）を堆積した。
体膜厚（１０２）２５０ｎｍのＳＩＭＯＸ基板をフィー
ルド酸化し、ＭＯＳ領域（１０２）とフィールド酸化領
域（１０３）を設けた。ＮＭＯＳを形成する領域には、
Ｐ型不純物であるボロンを、ＰＭＯＳを形成する領域に
はＮ型不純物である燐をイオン注入法により、それぞ
れ、７×１０16ｃｍ-3、４×１０16ｃｍ-3導入した。つ
いでゲート酸化膜（１０４）２５ｎｍを熱酸化法により
形成した。ゲート電極（１０５）及び電位変動を抑制す
るための電極（１０６）用の多結晶シリコン層をＬＰＣ
ＶＤ法により堆積、パターニングした。先の多結晶シリ
コンゲート電極をマスクにしソース・ドレイン領域（１
０７）にイオン注入法によりＮＭＯＳ領域には砒素、Ｐ
ＭＯＳ領域にはボロンを導入し、熱処理により不純物を
活性化させソース・ドレインを形成した。ＰＳＧによる
層間絶縁膜（１０８）６００ｎｍを堆積後、信号線とな
るＡｌを堆積・パターニングした。最後、保護膜（１１
０）を堆積した。
【００１５】図１（ｂ）は本実施例の模式的平面図の一
部であり、図１（ａ）は図１（ｂ）のＡ−Ａ’・Ｂ−
Ｂ’で切断した場合の断面図を重ね合わせた場合の模式
的断面図である。
部であり、図１（ａ）は図１（ｂ）のＡ−Ａ’・Ｂ−
Ｂ’で切断した場合の断面図を重ね合わせた場合の模式
的断面図である。
【００１６】本実施例では、配線１０９、配線１０９’
を配線幅１μｍ、配線間距離１μｍとして１００μｍ平
行に配置し、配線１０９は０ｖｏｌｔ・配線１０９’は
０〜５ｖｏｌｔのパルスを与え配線１０９の電位変動を
モニターした。従来と比較した結果を表１に示す。
を配線幅１μｍ、配線間距離１μｍとして１００μｍ平
行に配置し、配線１０９は０ｖｏｌｔ・配線１０９’は
０〜５ｖｏｌｔのパルスを与え配線１０９の電位変動を
モニターした。従来と比較した結果を表１に示す。
【００１７】
【表１】 電源電圧５ｖｏｌｔでは実用的な閾値電圧が約１ｖｏｌ
ｔ（本実施例では０．９ｖｏｌｔ）であり、従来型では
誤動作する配線ルールにおいても、本発明を用いること
で誤動作が無くなった。
ｔ（本実施例では０．９ｖｏｌｔ）であり、従来型では
誤動作する配線ルールにおいても、本発明を用いること
で誤動作が無くなった。
【００１８】デジタル回路において、誤動作をなくすた
めには、電位変動△Ｖは閾値電圧以下であることが最低
条件である。デジタル回路では信号が０〜ＶＤＤまで変
化する。また、その際のＭＯＳの閾値電圧は、一般にＶ
ＤＤ×０．２が最適とされている。従って、
めには、電位変動△Ｖは閾値電圧以下であることが最低
条件である。デジタル回路では信号が０〜ＶＤＤまで変
化する。また、その際のＭＯＳの閾値電圧は、一般にＶ
ＤＤ×０．２が最適とされている。従って、
【００１９】
【外２】 が最低の条件であり、好ましくは
【００２０】
【外３】 である。
【００２１】多値信号においては、△Ｖは閾値電圧もし
くは最小信号レベル差以下アナログ信号においては、シ
ステム全体で決定されるノイズ以下にすることが望まし
い。
くは最小信号レベル差以下アナログ信号においては、シ
ステム全体で決定されるノイズ以下にすることが望まし
い。
【００２２】−実施例２− 図４を用いて本実施例を説明する。図中３００はグラン
ド電位（ＳＩＭＯＸの支持ウェハ）、３０１はＳＩＭＯ
Ｘ基板の下地酸化膜５００ｎｍ、３０２はＳＩＭＯＸ基
板の半導体層２５０ｎｍ、３０３はフィールド酸化膜５
００ｎｍ、３０４はゲート酸化膜、３０５は多結晶シリ
コンによるゲート電極、３０７はソース・ドレイン領
域、３０８は第１層間絶縁膜６００ｎｍ、３０９は第１
のＡｌ配線、３１０は第２層間絶縁膜６００ｎｍ、３１
１は第２のＡｌ配線による電極である。
ド電位（ＳＩＭＯＸの支持ウェハ）、３０１はＳＩＭＯ
Ｘ基板の下地酸化膜５００ｎｍ、３０２はＳＩＭＯＸ基
板の半導体層２５０ｎｍ、３０３はフィールド酸化膜５
００ｎｍ、３０４はゲート酸化膜、３０５は多結晶シリ
コンによるゲート電極、３０７はソース・ドレイン領
域、３０８は第１層間絶縁膜６００ｎｍ、３０９は第１
のＡｌ配線、３１０は第２層間絶縁膜６００ｎｍ、３１
１は第２のＡｌ配線による電極である。
【００２３】下地酸化膜（３０１）が５００ｎｍ、半導
体膜厚（３０２）２５０ｎｍのＳＩＭＯＸ基板をフィー
ルド酸化し、ＭＯＳ領域（３０２）とフィールド酸化領
域（３０３）を設けた。ＮＭＯＳを形成する領域には、
Ｐ型不純物であるボロンを、ＰＭＯＳを形成する領域に
はＮ型不純物である燐をイオン注入法により、それぞ
れ、７×１０16ｃｍ-3、４×１０16ｃｍ-3導入した。つ
いでゲート酸化膜（３０４）２５ｎｍを熱酸化法により
形成した。ゲート電極（３０５）の多結晶シリコン層を
ＬＰＣＶＤ法により堆積、パターニングした。先の多結
晶シリコンゲート電極をマスクにしソース・ドレイン領
域（３０７）にイオン注入法によりＮＭＯＳ領域には砒
素、ＰＭＯＳ領域にはボロンを導入し、熱処理により不
純物を活性化させソース・ドレインを形成した。ＰＳＧ
による層間絶縁膜（３０８）６００ｎｍを堆積後、信号
線となる第１のＡｌ配線層を堆積・パターニングした。
更に、ＰＳＧを用い第２層間絶縁（３１０）を堆積し、
その上に第２のＡｌ配線層を堆積し、電極（３１１）と
した。
体膜厚（３０２）２５０ｎｍのＳＩＭＯＸ基板をフィー
ルド酸化し、ＭＯＳ領域（３０２）とフィールド酸化領
域（３０３）を設けた。ＮＭＯＳを形成する領域には、
Ｐ型不純物であるボロンを、ＰＭＯＳを形成する領域に
はＮ型不純物である燐をイオン注入法により、それぞ
れ、７×１０16ｃｍ-3、４×１０16ｃｍ-3導入した。つ
いでゲート酸化膜（３０４）２５ｎｍを熱酸化法により
形成した。ゲート電極（３０５）の多結晶シリコン層を
ＬＰＣＶＤ法により堆積、パターニングした。先の多結
晶シリコンゲート電極をマスクにしソース・ドレイン領
域（３０７）にイオン注入法によりＮＭＯＳ領域には砒
素、ＰＭＯＳ領域にはボロンを導入し、熱処理により不
純物を活性化させソース・ドレインを形成した。ＰＳＧ
による層間絶縁膜（３０８）６００ｎｍを堆積後、信号
線となる第１のＡｌ配線層を堆積・パターニングした。
更に、ＰＳＧを用い第２層間絶縁（３１０）を堆積し、
その上に第２のＡｌ配線層を堆積し、電極（３１１）と
した。
【００２４】本実施例において、第２のＡｌ配線層の電
位をＶＳＳと共通に取り出した場合でも、また独立にグ
ランド電位または任意の電位に固定しても、実施例１と
同様な結果が得られた。
位をＶＳＳと共通に取り出した場合でも、また独立にグ
ランド電位または任意の電位に固定しても、実施例１と
同様な結果が得られた。
【００２５】−実施例３− 張り合わせ法により作成した、下地絶縁膜厚１０μｍ・
ＳＯＩ半導体層厚１００ｎｍのＳＯＩ基板を用いて実施
例２と同様な膜構成で図５に示すダイナミック型のシフ
トレジスタを作成した。
ＳＯＩ半導体層厚１００ｎｍのＳＯＩ基板を用いて実施
例２と同様な膜構成で図５に示すダイナミック型のシフ
トレジスタを作成した。
【００２６】即ち、膜構成は図４と同様で、下地絶縁膜
（３０１）が１０μｍ・ＳＯＩ半導体層（３０２）が１
００ｎｍ、フィールド酸化膜厚（３０３）が２００ｎ
ｍ、それ以外は全て実施例２と同じとした。
（３０１）が１０μｍ・ＳＯＩ半導体層（３０２）が１
００ｎｍ、フィールド酸化膜厚（３０３）が２００ｎ
ｍ、それ以外は全て実施例２と同じとした。
【００２７】本実施例に用いたシフトレジスタの配線
は、多結晶シリコン層１層、Ａｌ配線層２層からなり、
第１のＡｌ配線層を信号線専用とし、第２のＡｌ配線層
を電位変動を抑えるための電極専用とした。更に、電極
Ａはクロック線（図中クロック１・クロック２）の領域
（４０１）にのみ配置し、シフトレジスタの転送部（Ｍ
ＯＳ部）には配置しなかった。また、クロック線は線幅
１μｍ、配線間隔１μｍとした。
は、多結晶シリコン層１層、Ａｌ配線層２層からなり、
第１のＡｌ配線層を信号線専用とし、第２のＡｌ配線層
を電位変動を抑えるための電極専用とした。更に、電極
Ａはクロック線（図中クロック１・クロック２）の領域
（４０１）にのみ配置し、シフトレジスタの転送部（Ｍ
ＯＳ部）には配置しなかった。また、クロック線は線幅
１μｍ、配線間隔１μｍとした。
【００２８】この結果、ＳＯＩシフトレジスタの最高動
作周波数は２ＧＨZ であった。同様なプロセスで作成し
たバルクＳｉ上のシフトレジスタは４００ＭＨZ であっ
た。また、第２のＡｌ配線層を用いなかった、ＳＯＩシ
フトレジスタは、最終段での出力を得ることができなか
った。これは、例えば転送スイッチ（４０２）がＯＦＦ
時にクロック２の電位上昇により、クロック１配線の電
位が上昇し、次段インバータ（４０３）の電荷を逃がし
てしまうからである。
作周波数は２ＧＨZ であった。同様なプロセスで作成し
たバルクＳｉ上のシフトレジスタは４００ＭＨZ であっ
た。また、第２のＡｌ配線層を用いなかった、ＳＯＩシ
フトレジスタは、最終段での出力を得ることができなか
った。これは、例えば転送スイッチ（４０２）がＯＦＦ
時にクロック２の電位上昇により、クロック１配線の電
位が上昇し、次段インバータ（４０３）の電荷を逃がし
てしまうからである。
【００２９】本実施例は、配線間隔が短く長い距離隣接
して配置され、電位変動が問題となるクロック線に対
し、電極を配置し、他配線による電位変動の影響が小さ
く高速転送を必要とするシフトレジスタの転送部（ＭＯ
Ｓ部）には第２のＡｌ配線は、配置しなかった。その結
果、クロックリークの問題により動作させることの出来
なかった厚い下地酸化膜厚を有するＳＯＩ基板上にも、
誤動作の無い高速なシフトレジスタを作成することが出
来た。
して配置され、電位変動が問題となるクロック線に対
し、電極を配置し、他配線による電位変動の影響が小さ
く高速転送を必要とするシフトレジスタの転送部（ＭＯ
Ｓ部）には第２のＡｌ配線は、配置しなかった。その結
果、クロックリークの問題により動作させることの出来
なかった厚い下地酸化膜厚を有するＳＯＩ基板上にも、
誤動作の無い高速なシフトレジスタを作成することが出
来た。
【００３０】−実施例４− 図６に示すように、石英基板及びＳＩＭＯＸ基板（５０
１）にフィールド酸化膜５００ｎｍ（５０３）、第１層
間絶縁膜６００ｎｍ（５０８）、第１のＡｌ配線層（５
０９）、第２層間絶縁膜６００ｎｍ（５１０）、第２の
Ａｌ配線層（５１１）、第３層間絶縁膜６００ｎｍ（５
１２）、第３のＡｌ配線層（５１３）からなる信号配線
を形成した。
１）にフィールド酸化膜５００ｎｍ（５０３）、第１層
間絶縁膜６００ｎｍ（５０８）、第１のＡｌ配線層（５
０９）、第２層間絶縁膜６００ｎｍ（５１０）、第２の
Ａｌ配線層（５１１）、第３層間絶縁膜６００ｎｍ（５
１２）、第３のＡｌ配線層（５１３）からなる信号配線
を形成した。
【００３１】第２のＡｌ配線層を第１のＡｌ配線層と第
３のＡｌ配線層の信号線に対する電位変動抑制のための
電極とし実施例１と同様の実験を行なった結果、信号線
の電位変動が０．６ｖｏｌｔ程度にまで改善した。特に
石英基板上では、従来のものと比較し大幅な改善が見ら
れた。
３のＡｌ配線層の信号線に対する電位変動抑制のための
電極とし実施例１と同様の実験を行なった結果、信号線
の電位変動が０．６ｖｏｌｔ程度にまで改善した。特に
石英基板上では、従来のものと比較し大幅な改善が見ら
れた。
【００３２】−実施例５− 図７に示すような、石英基板及びＳＩＭＯＸ基板（６０
１）、フィールド酸化膜５００ｎｍ（６０３）、第１層
間絶縁膜６００ｎｍ（６０８）、第１のＡｌ配線層（６
０９）、第２層間絶縁膜６００ｎｍ（６１０）、第２の
Ａｌ配線層（６１１）からなる信号線を設けた。図中領
域Ａでは、第１のＡｌ配線層が信号線、第２のＡｌ配線
層が電位変動抑制のための電極の役割を果たしており、
また図中領域Ｂでは、第２のＡｌ配線層が信号線、第１
のＡｌ配線層が電位変動抑制のための電極の役割を果た
している。本実施例のような構成にすることで、信号線
も２層構成で利用できる。また、このとき電極ＡをＶＳ
ＳもしくはＶＤＤに接続しても実施例１と同様に信号線
による電位変動は約０．６ｖｏｌｔであった。
１）、フィールド酸化膜５００ｎｍ（６０３）、第１層
間絶縁膜６００ｎｍ（６０８）、第１のＡｌ配線層（６
０９）、第２層間絶縁膜６００ｎｍ（６１０）、第２の
Ａｌ配線層（６１１）からなる信号線を設けた。図中領
域Ａでは、第１のＡｌ配線層が信号線、第２のＡｌ配線
層が電位変動抑制のための電極の役割を果たしており、
また図中領域Ｂでは、第２のＡｌ配線層が信号線、第１
のＡｌ配線層が電位変動抑制のための電極の役割を果た
している。本実施例のような構成にすることで、信号線
も２層構成で利用できる。また、このとき電極ＡをＶＳ
ＳもしくはＶＤＤに接続しても実施例１と同様に信号線
による電位変動は約０．６ｖｏｌｔであった。
【００３３】−実施例６− 実施例２において、層間絶縁膜の厚さ４５０ｎｍにした
以外は同様にして半導体装置を作製して駆動したとこ
ろ、信号線の電位変動は０．４ｖｏｌｔに減少した。
以外は同様にして半導体装置を作製して駆動したとこ
ろ、信号線の電位変動は０．４ｖｏｌｔに減少した。
【００３４】−実施例７− 図８に示すような、光源（７０１）、透明基板上に形成
された液晶表示装置（７０２）からなるＥＶＦ（Ｅｌｅ
ｃｔｒｉｃ Ｖｉｅｗ Ｆｉｎｄｅｒ）もしくはプロジ
ェクションテレビに用いられている液晶表示装置（７０
２）を石英基板上に試作した。本実施例は画素領域は多
結晶シリコンＴＦＴ（８０５）、ＣＭＯＳシフトレジス
タからなる駆動回路部（８０１、８０２）はレーザアニ
ール再結晶法による単結晶を用い、アクティブマトリッ
クス形式によるカラーＥＶＦを作製した。模式的な回路
を図９（ａ）に、各配線の電位変動を図９（ｂ）に示
す、図９中８０３はビデオ信号線、８０４はスイッチト
ランジスタ、８０６は液晶、８０７は信号転送線、８０
８は画素スイッチのゲート線で或る。
された液晶表示装置（７０２）からなるＥＶＦ（Ｅｌｅ
ｃｔｒｉｃ Ｖｉｅｗ Ｆｉｎｄｅｒ）もしくはプロジ
ェクションテレビに用いられている液晶表示装置（７０
２）を石英基板上に試作した。本実施例は画素領域は多
結晶シリコンＴＦＴ（８０５）、ＣＭＯＳシフトレジス
タからなる駆動回路部（８０１、８０２）はレーザアニ
ール再結晶法による単結晶を用い、アクティブマトリッ
クス形式によるカラーＥＶＦを作製した。模式的な回路
を図９（ａ）に、各配線の電位変動を図９（ｂ）に示
す、図９中８０３はビデオ信号線、８０４はスイッチト
ランジスタ、８０６は液晶、８０７は信号転送線、８０
８は画素スイッチのゲート線で或る。
【００３５】図１３は、図９の８０１、８０３、８０４
の領域のみを描き示した図であり、９０１はＣＭＯＳに
よるシフトレジスタ、９０３はＲ（赤）・Ｇ（緑）・Ｂ
（青）からなるビデオ信号線、９０４は各信号転送線
（９０７）に信号を送るスイッチトランジスタで或る。
ＥＶＦを微細にするため、ビデオ信号線の配線間隔を小
さくしたり、またシフトレジスタのレイアウトによって
はビデオ信号に他のビデオ線の信号やクロックなどによ
り、ビデオ信号が変動しノイズの原因になっていた。そ
の様子を図９（ｂ）に示す。
の領域のみを描き示した図であり、９０１はＣＭＯＳに
よるシフトレジスタ、９０３はＲ（赤）・Ｇ（緑）・Ｂ
（青）からなるビデオ信号線、９０４は各信号転送線
（９０７）に信号を送るスイッチトランジスタで或る。
ＥＶＦを微細にするため、ビデオ信号線の配線間隔を小
さくしたり、またシフトレジスタのレイアウトによって
はビデオ信号に他のビデオ線の信号やクロックなどによ
り、ビデオ信号が変動しノイズの原因になっていた。そ
の様子を図９（ｂ）に示す。
【００３６】本実施例は、信号線を多結晶シリコン１層
と、第１のＡｌ配線層により形成し、電位変動抑制のた
めの電極及び遮光金属として図１３の斜線部を第２のＡ
ｌ配線層で覆った。その結果、図９（ｂ）に示すように
ノイズの小さい微細ＥＶＦを提供した。また、本実施例
では電源配線に対しても電極Ａを設けた結果、クロック
バッファによる電位変動・貫通電流による電位変動は従
来の１／４にまで減少し殆ど見られなかった。
と、第１のＡｌ配線層により形成し、電位変動抑制のた
めの電極及び遮光金属として図１３の斜線部を第２のＡ
ｌ配線層で覆った。その結果、図９（ｂ）に示すように
ノイズの小さい微細ＥＶＦを提供した。また、本実施例
では電源配線に対しても電極Ａを設けた結果、クロック
バッファによる電位変動・貫通電流による電位変動は従
来の１／４にまで減少し殆ど見られなかった。
【００３７】−実施例８− 実施例１、実施例２のような膜構成において、電位変動
抑制のための電極を図１２（ａ）（ｂ）（ｃ）に示すよ
うに配置した。
抑制のための電極を図１２（ａ）（ｂ）（ｃ）に示すよ
うに配置した。
【００３８】図１２（ａ）において、１２０１は第１の
信号線、１２０２は第２の信号線、１２０３・１２０
３’は電位変動抑制のための電極で或る。配線全面に上
記抑制用電極を設けた場合、確かに配線の電位変動は減
少するものの、必要以上の抑制用電極との容量は配線遅
廷を招くだけである。図１２（ａ）ようなの配置をとる
ことにより、抑制用電極との容量を調節し、最適な容量
を設計することができる。即ち、配線１２０１におい
て、領域の配線と抑制用電極との容量を
信号線、１２０２は第２の信号線、１２０３・１２０
３’は電位変動抑制のための電極で或る。配線全面に上
記抑制用電極を設けた場合、確かに配線の電位変動は減
少するものの、必要以上の抑制用電極との容量は配線遅
廷を招くだけである。図１２（ａ）ようなの配置をとる
ことにより、抑制用電極との容量を調節し、最適な容量
を設計することができる。即ち、配線１２０１におい
て、領域の配線と抑制用電極との容量を
【００３９】
【外４】 配線間容量を
【００４０】
【外５】 領域の配線対地容量を
【００４１】
【外６】 配線間容量を
【００４２】
【外７】 領域の配線と電極Ａとの容量を
【００４３】
【外８】 配線間容量を
【００４４】
【外９】 とした場合、
【００４５】
【外１０】 を満たし、
【００４６】
【外１１】 が最小となるように、領域または領域の面積を調節
することで設計できた。
することで設計できた。
【００４７】図１２（ｂ）において、１２１１・１２１
２は信号線であり、１２１３が抑制用電極である。
２は信号線であり、１２１３が抑制用電極である。
【００４８】図１２（ｂ）は、信号遅廷の問題が或るた
め、配線１２１１、１２１２の全面に抑制用電極を設け
るのではなく、配線間距離による容量結合が問題となる
領域にのみ抑制用電極を設けた。
め、配線１２１１、１２１２の全面に抑制用電極を設け
るのではなく、配線間距離による容量結合が問題となる
領域にのみ抑制用電極を設けた。
【００４９】図１２（ｃ）において、１２３１、１２３
２は信号線であり、１２３３が抑制用電極である。
２は信号線であり、１２３３が抑制用電極である。
【００５０】信号線１２３１は例えば闘値電圧の高いＭ
ＯＳのゲートにつながるような許容電位変動量が大きい
（変動が多少あっても問題ない）信号線であり、信号線
１２３２は例えば多値信号線のような許容電位変動量が
小さい信号線である。その場合、信号線１２３２のみ電
極Ａを設けた。この結果、高速信号配線１２３１、と低
電位変動の配線１２３２の両立を容易に実現することが
できた。
ＯＳのゲートにつながるような許容電位変動量が大きい
（変動が多少あっても問題ない）信号線であり、信号線
１２３２は例えば多値信号線のような許容電位変動量が
小さい信号線である。その場合、信号線１２３２のみ電
極Ａを設けた。この結果、高速信号配線１２３１、と低
電位変動の配線１２３２の両立を容易に実現することが
できた。
【００５１】
【発明の効果】以上述べたように、ＳＯＩ半導体層とは
別に２層以上の配線層を有するＳＯＩ型半導体装置にお
いては、電位変動が問題となる配線部には、少なくと
も、上下いずれか一方には他の配線層からなる電位変動
を抑制するための電極を配置及び電位制御することによ
り、配線と電位変動を抑制するための電極間に容量を形
成し、他の配線の信号による電位変動を低減し、誤動作
の無い高速かつ高性能なＳＯＩ型半導体装置を提供す
る。
別に２層以上の配線層を有するＳＯＩ型半導体装置にお
いては、電位変動が問題となる配線部には、少なくと
も、上下いずれか一方には他の配線層からなる電位変動
を抑制するための電極を配置及び電位制御することによ
り、配線と電位変動を抑制するための電極間に容量を形
成し、他の配線の信号による電位変動を低減し、誤動作
の無い高速かつ高性能なＳＯＩ型半導体装置を提供す
る。
【図１】実施例１のＳＯＩ型半導体装置の断面図（ａ）
及び平面図（ｂ）。
及び平面図（ｂ）。
【図２】従来のＳＯＩ型半導体装置の配線部の断面図。
【図３】従来のＳＯＩ型半導体装置の他の配線による電
位変動を表わした図。
位変動を表わした図。
【図４】実施例２のＳＯＩ型半導体装置の模式的断面
図。
図。
【図５】実施例３に用いたＳＯＩ型ＣＭＯＳシフトレジ
スタの回路図。
スタの回路図。
【図６】実施例４のＳＯＩ型半導体装置の配線部の模式
的断面図。
的断面図。
【図７】実施例５のＳＯＩ型半導体装置の配線部の模式
的断面図。
的断面図。
【図８】実施例７に用いたＥＦＶの模式図。
【図９】（ａ）は実施例７に用いたＥＦＶの回路模式
図。（ｂ）は実施例７で得られた他の配線による電位変
動を表わした図。
図。（ｂ）は実施例７で得られた他の配線による電位変
動を表わした図。
【図１０】配線ルールと配線対地容量・配線間容量の関
係。
係。
【図１１】配線下の酸化膜厚と配線対地容量・配線間容
量の関係。
量の関係。
【図１２】実施例８の配線配置図。
【図１３】実施例７に用いたＥＦＶのビデオ信号線近傍
の回路模式図。
の回路模式図。
１００ グランド電極 １０１ 下地酸化膜 １０２ 半導体層 １０３ フィールド酸化膜 １０４ ゲート酸化膜 １０５ ゲート電極 １０６ 電位変動を抑制するための電極 １０７ ソース・ドレイン電極 １０８ 層間絶縁膜 １０９ Ａｌ配線 １１０ 保護膜
Claims (5)
- 【請求項１】 絶縁基板上の半導体層と、該半導体層上
に形成された少なくとも２層以上の第１と第２の配線層
を有する半導体装置において、少なくとも該半導体素子
に基準電位を供給する第１の配線層の上又は下には、導
電層からなる電極を配置し、その電極の電位が制御され
ていることを特徴とする半導体装置。 - 【請求項２】 請求項１の半導体装置において、前記電
極は複数或る基準電位の内いずれかの電位に固定されて
いることを特徴とする半導体装置。 - 【請求項３】 絶縁基板上に半導体層と、該半導体層上
に少なくとも２以上の第１と第２の配線層を有する半導
体装置において、少なくとも該半導体素子に基準電位を
供給する第１の配線層及び基準となるクロック信号を供
給する第２の配線層の上又は下には、導電層からなる電
極を配置し、その電極の電位が制御されていることを特
徴とする半導体装置。 - 【請求項４】 請求項４の半導体装置において、前記電
極の電位が複数個或る基準電位のいずれかに固定されて
いることを特徴とする半導体装置。 - 【請求項５】 絶縁基板上に半導体層と、少なくとも２
以上の第１と第２の配線層を有する半導体装置におい
て、アナログ信号又は多値信号を供給する第１の配線層
の上又は下には、導電層からなる電極を配置し、その電
極の電位が制御されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34672492A JPH06196484A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34672492A JPH06196484A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196484A true JPH06196484A (ja) | 1994-07-15 |
Family
ID=18385390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34672492A Pending JPH06196484A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196484A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407418B1 (en) | 1998-09-16 | 2002-06-18 | Nec Corporation | Semiconductor device, method of manufacturing the same, image sensor apparatus having the same and image reader having the same |
-
1992
- 1992-12-25 JP JP34672492A patent/JPH06196484A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407418B1 (en) | 1998-09-16 | 2002-06-18 | Nec Corporation | Semiconductor device, method of manufacturing the same, image sensor apparatus having the same and image reader having the same |
| US6583456B2 (en) | 1998-09-16 | 2003-06-24 | Nec Corporation | Image sensor with light receiving elements of differing areas and image reader both having semiconductor device |
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