JP2007134728A - アクティブ・マトリクス・エレクトロルミネッセント・ディスプレイ・ピクセルとその製造方法 - Google Patents

アクティブ・マトリクス・エレクトロルミネッセント・ディスプレイ・ピクセルとその製造方法 Download PDF

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Abstract

【課題】アクティブ・マトリクス・エレクトロルミネッセント・ディスプレイにおいて、ＥＬセルの切り替え電子回路は低電圧のＭＯＳトランジスタおよび高電圧のＭＯＳトランジスタを含み、後者のＭＯＳトランジスタのブレイクダウン電圧を向上する高電圧トランジスタを提供する。
【解決手段】高電圧のトランジスタ１１２は、ドレイン領域２３４およびソース領域２３２との間にドリフト領域２０２を有しており、ゲート電極２１８は絶縁層２１２によって前記ドリフト領域から分離されると共に、前記絶縁層によって前記ドリフト領域に平行なゲート電極２１８であって、前記ゲート電極は前記ドリフト領域を部分的に覆い、前記ドリフト領域に近接すると共に、前記ドリフト領域から離れて間隔を置いて配置され、前記ドリフト領域内に実質的に一様な電界を生じさせるための容量分割回路網２２４と、を備える。
【選択図】図２Ｊ

Description

本発明はアクティブ・マトリクス・エレクトロルミネッセント・ディスプレイ（active matrix electroluminescent displays）に関係し、更に詳しくはピクセル切り替え電子回路とピクセルのエレクトロルミネッセント・セルとの間に電界シールドを有するエレクトロルミネッセント・ディスプレイ・ピクセルに関する。
なお、アクティブ・マトリクス・エレクトロルミネッセント・ディスプレイ・ピクセルとその製造方法 アメリカ合衆国政府は、契約番号MDA972-92-C-0037に従って本発明の権利を有する。
薄いフィルムのアクティブ・マトリクス・エレクトロルミネッセント（ＥＬ）・ディスプレイ（ＡＭＥＬＤ）は、その分野ではよく知られ、フラット・パネル・ディスプレイとして様々な応用に使用されている。典型的なディスプレイは、行（row）と列（column）とに配置される複数の画素（picture element）（ピクセル）を含んでいる。各々のピクセルは、一対の電極と一対の絶縁体との間にＥＬ燐光物質（phospher）の活性層（active layer）を有するＥＬセルを含んでいる。加えて、各々のピクセルはセルの光の供給（illumination）を制御する切り替え回路の構成部分（circuitry）を含んでいる。
米国特許5,302,966号に開示されている先行技術のＡＭＥＬＤは、それぞれのピクセルに関連づけられ、ＥＬセルへの高電圧の印加（application）を制御するための切り替え回路を含む。切り替え回路は、セレクト線に接続されるゲートと、データ線に接続されるソースと、第２のトランジスタのゲートに接続される共に、第１のキャパシタを通して（through）グランドに接続されるドレインと、を有する第１のトランジスタを備える。第２のトランジスタのドレインはグランド電位へ接続され、ソースは第２のキャパシタを通してグランドとＥＬセルの一方の電極へ接続されている。ＥＬセルの第２の電極は、ＥＬセル内（wihtin）の燐光物質を励起させるための高電圧の交流電流源へ接続されている。セルの切り替え回路の構成部分を構成できるトランジスタの多くの他の配置も開示されている。動作においては、データ線およびセレクト線に適切に活性を与え（energize）、特定の切り替え回路、例えばトランジスタ対が、特定のＥＬセルに高電圧を加える。電圧がＥＬセルに加えられて、ＥＬセルに電流が流れると、その中にある燐光物質層が発光状態になる。
高密度のＥＬセルを有するＡＭＥＬＤでは、ＥＬセルに加えられる高電圧により発生される電界は、セルの切り替え回路の構成部分の動作に影響を与える。特に、電界は、活性化しているＥＬセルに近接して配置されるデータ線およびセレクト線だけでなくトランジスタへも結合する。結果として、電界の誤った結合に応答して、ＥＬセルは誤って活性化され（activated）たり、非活性化され（deactivated）たりする。
本発明は、各々のＥＬセルのための切り替え電子回路と各々のＥＬセルとの間に導電体の電界シールドを組み入れることによって、先行技術のＡＭＥＬＤに関連づけられる不都合を克服する。特に、このようなシールドを持つピクセルの製造方法では、ＥＬセル切り替え回路の構成部分はサブストレート上に形成され、その後に絶縁層がその回路の構成部分の上を覆って形成され、その後に導電層（電界のシールド）が絶縁層を覆って形成される。誘電層がシールドを覆って形成される。スルーホールが、切り替え回路の構成部分とＥＬセルとの間に電気的接続が行われるように、誘電層とシールドを通して設けられる。従来においては、ＥＬセルは誘電層の表面上に（top）形成されている。ＥＬセルの一方の電極はスルーホールを通して切り替え回路の構成部分へ接続され、ＥＬセルの別の電極は高電圧の交流電流源に接続されている。電界のシールドは、グランドへ接続されている。結果として、シールドは切り替え回路、特に蓄積ノードをＥＬセルから隔離して（isolate）、ＥＬセルに生成されるあらゆる電界が切り替え電子回路の動作を妨害しないことを確実にする。
さらに、それぞれのセルのための切り替え回路の構成部分は２個のトランジスタ、つまり低電圧のトランジスタと高電圧のトランジスタ含む。低電圧のトランジスタは、セレクト線上およびデータ線上の信号によって制御される。活性化される時は、低電圧のトランジスタが高電圧のトランジスタのゲートを充電することによって高電圧のトランジスタを活性化する。ゲートの電荷は、トランジスタのゲート電極と電界シールドとの間に蓄積される。加えて、高電圧のトランジスタのブレイクダウン電圧を向上させるために、容量分割回路網（capacitive divider network）がトランジスタのドリフト領域に近接して形成される。回路網は、回路網として、高電圧のトランジスタのドリフト領域上にわたって（over）電界を一様に分布させる。
本発明では、ドリフト領域（２０２）によって分離されるドレイン領域（２３４）およびソース領域（２３２）と、絶縁層（２１２）によって前記ドリフト領域から分離されると共に、前記絶縁層によって前記ドリフト領域に平行なゲート電極（２１８）であって、前記ゲート電極は前記ドリフト領域を部分的に覆い、前記ドリフト領域に近接すると共に、前記ドリフト領域から離れて間隔を置いて配置され、前記ドリフト領域内（within）に実質的に一様な電界を生じさせるための容量分割回路網（２２２）とを備える高電圧のトランジスタが提供される。
容量分割回路網は、高電圧の電極（２５０）と、絶縁層（２４８）によって前記高電圧の電極から離れて間隔を置いて配置され、前記高電圧の電極から電荷を集める（accumulate）ための複数の第１の導電性の要素（２４６）と、絶縁層（２１２）によって前記複数の第１の導電性の要素から離れて間隔を置いて配置され、結合された電荷を前記複数の第１の導電性の要素から集める（accumulating）ための複数の第２の導電性の要素（２２４）と、前記第２のトランジスタの前記ドリフト領域は、絶縁層によって前記複数の第２の導電性の要素から離れて間隔を置いて配置される共に、絶縁層によって前記複数の第２の導電性の要素に平行であって、前記複数の第２の導電性の要素上に集められる（accumulated）電荷が前記ドリフト領域内（within）に実質的に一様な電界を生じさせることを特徴とする。ここで、第１の導電性の要素の各々は、複数の第２の導電性の要素内の複数の第２の導電性の要素の少なくとも１個と部分的に重なる。
また、本発明では、エレクトロルミネッセントディスプレイ内に（within）ピクセル（１０２）を製造する方法であって、切り替え回路（１０６）に接続されるエレクトロルミネッセントセル（１０８）を通して電流を制御するための前記切り替え回路をサブストレート（２０６）上に形成するステップと、絶縁層（２１２）を前記切り替え回路上に堆積するステップと、前記絶縁層と前記エレクトロルミネッセントセルとの間に、前記エレクトロルミネッセントセル内（within）の電界を前記切り替え回路から隔てる（isolate）電界シールド（１０４）を堆積するステップとを備える方法が提供される。この方法は、ドレイン領域（２３４）とソース領域（２３２）との間に、高電圧のトランジスタのためのドリフト領域（２０２）を形成するステップと、前記ドリフト領域を覆って絶縁層（２１２）を形成するステップと、前記絶縁層上にゲート電極（２１８）を堆積するステップであって、前記電界シールドおよび前記ゲート電極が蓄積キャパシタ（１１８）を形成するように、前記ゲート電極は前記ドリフト領域に部分的に重なると共に、前記電界シールドと平行である、をさらに備える。また、エレクトロルミネッセントセルにドレイン領域を接続するための抵抗体をドレイン領域に形成するステップをさらに備える。
製造する方法は、ドレイン領域（２３４）とソース領域（２３２）との間に、トランジスタ（１１２）のためのドリフト領域（２０２）とを形成するステップと、前記ドリフト領域を覆って絶縁層（２１２）を形成するステップと、ゲート電極（２１８）を前記絶縁層上に堆積するステップであって、前記ゲート電極は部分的に前記ドリフト領域と重なり、第１の複数の容量要素（２２４）を前記絶縁層上に堆積するステップであって、前記要素は前記ドリフト領域の一部に重なり、且つ前記要素は前記ゲート電極によって重なられることなく、前記容量要素および前記ゲート電極を覆って第２の絶縁層（２１２）を形成するステップと、第２の複数の容量要素（２４６）を前記第２の絶縁層上に形成するステップであって、前記第２の複数の容量要素は前記第１の複数の容量要素に部分的に重なり、前記第２の複数の容量要素を覆って第３の絶縁層（２４８）を形成するステップと、前記エレクトロルミネッセントセルの高電圧の電極（２５０）を前記第３の絶縁層上に堆積するステップであって、前記高電圧の電極は、高電圧が前記高電圧の電極に加えられるとき、電荷が前記第１および第２の複数の電極上に集まる（accumulate）と共に、前記ドリフト領域に一様に電界を分布させるようにする、をさらに備える。
ドレイン領域（２３４）とソース領域（２３２）との間に、トランジスタ（１１２）のためのドリフト領域（２０２）とを形成するステップと、前記ドリフト領域を覆って絶縁層（２１２）を形成するステップと、ゲート電極（２１８）を前記絶縁層上に堆積するステップであって、前記ゲート電極は前記ドリフト領域に部分的に重り、前記ドリフト領域から離れて間隔を置いて配置されると共に、前記ドリフト領域に近接して配置され、前記ドリフト領域内（within）に実質的に一様な電界を生じさせるための容量分割回路網（２２２）を形成するステップと、を備える高電圧のトランジスタ（１１２）を製造する方法を提供する。容量分割回路網を形成するステップは、第１の複数の容量要素（２２４）を前記絶縁層上に堆積するステップであって、要素はドリフト領域の一部に重なり、且つ前記要素は前記ゲート電極によって重なられることなく、容量要素およびゲート電極を覆って第２の絶縁層（２１２）を形成するステップと、第２の複数の容量要素（２４６）を第２の絶縁層上に堆積するステップであって、第２の複数の容量要素は第１の複数の容量要素に部分的に重なり、第２の複数の容量要素を覆って第３の絶縁層（２４８）を形成するステップと、第３の絶縁層上に高電圧の電極（２５０）を堆積するステップであって、高電圧の電極は、高電圧が高電圧の電極に加えられるとき、電荷が前記第１および第２の複数の電極上に集まる（accumulate）と共に、ドリフト領域に一様に電界を分布させるようにする、を備える。
本発明の高電圧のトランジスタは、各々のＥＬセルのための切り替え電子回路と各々のＥＬセルとの間に導電体の電界シールドを組み入れることができる。
図１は、アクティブ・マトリクス・エレクトロルミネッセント・ディスプレイ（ＡＭＥＬＤ）１００の概略図である。ＡＭＥＬＤは、ＡＭＥＬＤピクセルの行と列の配列とを含む。簡単にするために、図１では、これらのＡＭＥＬＤピクセル１０２の一つを示している。選択された実施例に一致して、ピクセル１０２は切り替え回路１０６とＥＬセル１０８との間に電界シールド１０４を含む。
ピクセル１０２の特定の構造に関して、切り替え回路１０６は、セレクト線１１４およびデータ線１１６を使用して切り替えできる一対のトランジスタ１１０および１１２を含む。回路１０６を形成するために、トランジスタ１１０は、典型的には低電圧の金属酸化物半導体（ＭＯＳ）トランジスタであり、これはセレクト線１１４に接続されるゲートと、データ線１１６に接続されるソースと、第２のトランジスタ１１２のゲートに接続されると共に、第１のキャパシタ１１８を通してシールド１０４へ接続されるドレインと、を有している。電界シールドはグランドへ接続されている。詳細には以下で議論するが、第１のキャパシタは、シールド１０４とトランジスタ１１２のゲート電極との間にあるキャパシタンスとして実際には明示される。切り替え回路を完全させるために、トランジスタ１１２は、典型的には高電圧のＭＯＳトランジスタであるが、これはデータ線１１６に接続されるソースとＥＬセル１０８の一方の電極へ接続されるドレインとを有する。高電圧のバス１２２は、高電圧（例えば、２５０ボルト）の交流電流（ＡＣ）源１２０にＥＬセルの第２の電極を接続する。
切り替え回路１０６を形成するために使用されるトランジスタは、多数の設計のうちのどれか１個でよい。典型的には、第１のトランジスタは（１０ボルトより小さい）低いブレイクダウン電圧のＭＯＳトランジスタである。第２のトランジスタは、典型的には（１５０ボルトを越える）高いブレイクダウン電圧を有する２重拡散（double diffused）ＭＯＳ（ＤＭＯＳ）である。トランジスタは、ｎチャネル、ｐチャネル装置あるいはそれらの組み合わせのいずれか、例えば２個のＮＭＯＳトランジスタ、２個のトランジスタあるいは一組のＮＭＯＳおよびＰＭＯＳトランジスタが可能である。ＡＭＥＬＤのための切り替え回路の構成部分の製造の更なる議論のために、読み手は、参照文献に基づいて組み入れられた米国特許5,302,966号を参考にすべきである。
切り替え回路の別の配置においては、第２のトランジスタのドレインは抵抗を経由してＥＬセルの一方の電極に接続される。抵抗は、典型的には５０〜１００ｋΩであり、典型的には第２のトランジスタのドリフト領域に形成される。この抵抗は、第２のトランジスタを通して流れるドレイン電流を制限し、制限として過度のドレイン電流から回路を保護する。
動作においては、像は、インターレス・スキャン・モード（interlace scan mode）あるいはプログレッシブ・スキャン・モード（progressive scan mode）のいずれかのフレームのシーケンスとして、ＡＭＥＬＤ上に表示される。個々のスキャン中、フレーム時間はイルミネイト（ILLUMINATE）期間と分離ロード（separate LOAD）期間とにさらに分割される。ロード期間中では、アナログ・ディジタル変換器１２４と低インピーダンスバッファ１２６とは、切り替え回路の構成部分における蓄積のためのデータを生成する。データは、トランジスタ１１０を通してデータ線１１６からロードされ、キャパシタ１１８に蓄積される。特に、データ線はディスプレイ全体に対して順次に一時に一本活性化される。個々のデータ線が活性中に、多数のセレクト線（a select number of select lines）が活性化（ストローブ（strobed））される。活性化されるデータ線およびセレクト線の合流点のところに配置されているあらゆるトランジスタ１１０がオンに変化させられ、それだけでデータ線上の電圧がトランジスタ１１２を充電する。この電荷は、まず、ゲートと電界シールドとの間にある（キャパシタ１１８として表示されている）キャパシタに蓄積される。この電荷の蓄積は図２Ｌへ関して詳細に議論される。電荷がトランジスタ１１２のゲート上に集まる（accumulate）につれて、トランジスタが伝導を始める、つまりトランジスタがオンに変化させられる。ロード期間の完了において、照らされることを意図される各々のピクセル内にある高電圧のトランジスタがオンに変化させられる。それだけで、イルミネイト期間中に、バス１２２を通してディスプレイ内の全てのピクセルに接続される高電圧のＡＣ源が活性化されて、同時に全てのピクセルへＡＣ電圧を加える。しかしながら、電流は、活性化されたトランジスタ１１２を有するピクセルのみにおいて、ＥＬセルとトランジスタ１１２とを通してＡＣ源からデータ線１１６に流れる。結果として、各々のフレームのイルミネイト期間中に、活性しているピクセルは関連づけられるＥＬセルからエレクトロルミネッセンス（electroluminescent）光を生成する。
図２Ａ〜２Ｌは図１に示されるＡＭＥＬＤピクセルを製造するプロセスを概略的に示す。結局、例示されるピクセルは、切り替え回路の構成部分として２個のＮＭＯＳ装置を含む。以下の議論から、その分野の熟練した人々は、切り替え回路の構成部分を形成するために、ＰＭＯＳ装置あるいは一組のＰＭＯＳ装置およびＮＭＯＳ装置のようなトランジスタの他の組み合わせを製造することができる。
図２Ａに示すように、製造プロセスは、Ｎ層２００をエッチングして、別個の部分からなる（discrete）島状部（island）２０２と２０４を形成することと共に始まる。Ｎ層は、おおよそ０．３５［μｍ］から１［μｍ］の厚さであり、１［μｍ］厚さのＳｉＯ2サブストレート２０６によって支持されている。Ｎ層は燐がドープされたシリコン層である。別個の部分からなる島状部２０２と２０４は、トランジスタ１１２および１１０がそれぞれ形成される領域を意味する。
図２Ｂは、トランジスタ１１２のためのＮドリフト領域は、イオン、例えば燐を１１０［ｋｅＶ］で島状部２０２へ注入することによって生成される。図２Ｃでは、トランジスタ１１０のためにＰウエルが、イオン、例えばボロンを８０［ｋｅＶ］で島状部２０４へ注入することによって生成される。これら２つの注入ステップは、活性トランジスタ領域（active transisitor areas）を定義する。
図２Ｄでは、ＬＯＣＯＳ酸化プロセスが使用して、島状部を覆って最初に酸化物層２０８を成長することによって、シリコンの島状部を覆う厚い酸化物層と薄い酸化物層との両方を形成する。その後に、第２の酸化物層２１２をＮドリフト領域の左側上に成長することが可能なマスクとしてシリコン窒化物層２１０が、酸化物層２０８を覆って形成される。それで、酸化物層は、Ｎドリフト領域の右側２１４上では薄く、Ｎドリフト領域の左側２１６上では厚い。図２Ｅでは、シリコン窒化物層２１０はエッチングによって除かれ、Ｎドリフト領域を覆ってステップ形状（step shaped）の酸化物層を残す。
図２Ｆでは、第１ポリシリコン層（ｐｏｌｙ１）を堆積すると共に、パターン形成し、ゲート２１８および２２０とトランジスタ１１０のゲートへ接続されるセレクト線（図示せず）とを形成する。加えて、ｐｏｌｙ１層の左側が容量分割回路網２２２の要素２２４になる（form）。下に記載されるように、次のポリシリコン層が堆積されるとき、回路網２２２の残りの要素が堆積される。図２Ｇに示されるように、Ｐ型領域２２６は４０［ｋｅＶ］ビームを用いてボロンイオンを注入することにより形成される。注入されたイオンは、４時間程度、約１１５０［℃］にその構造物（structure）を加熱することによって、シリコンを通してドライブされる。その後に、別の酸化物層が構造物の全体を覆って成長される。結果として生じる構造物は、図２Ｈに示されている。
図２Ｉに示すように、４個のＮ+領域が１１０［ｋｅＶ］で砒素原子のイオンビームを使用して植え込まれる（implanted）。これらの領域は、トランジスタのソース領域およびドレイン領域を形成する。特に、領域２３４および２３２がそれぞれトランジスタ１１２のソースおよびドレインであると共に、領域２２８および２３０はトランジスタ１１０のソースおよびドレインをそれぞれ形成する。その後に、酸化物層がピクセルエリア（pixel area）の全体にわたって（over）形成される。
図２Ｊは、トランジスタ１１０および１１２のソース領域およびドレイン領域をアクセスする(access)ための開口部をエッチングした後に結果として生じる構造を示し、第２ポリシリコン層（ｐｏｌｙ２）を堆積すると共に、ｐｏｌｙ２層をパターン形成し、ソース領域２２８および２３２へデータ線１１６を接続するための導電パッド２３６および２４０だけでなくデータ線１１６も形成する。加えて、パターン形成されたｐｏｌｙ２層がドレイン領域２３４および２３０のための導電接続パッド２３８および２４２を形成するように、開口部がエッチングされる。また、ｐｏｌｙ２層はトランジスタ１１０のドレインへトランジスタ１１２のゲートを接続するために使用されるが、簡単のために、この接続は示されていない。
図２Ｋは、酸化物層２４４がピクセルエリアの全体にわたって（over）ほぼ２００［ｎｍ］の厚さに成長された後に結果として生じる構造を示し、第３ポリシリコン層（ｐｏｌｙ３）を堆積すると共に、パターン形成し、シールド１０４を形成する。また、この層が形成されるとき、容量分割回路網２２２の要素２４６が形成される。これらの要素は、下に横たわる回路網の要素２２４から離れて間隔をおいて配置される。しかしながら、要素２４６の端部は、要素２２４の端部と２［μｍ］程度で重なる。回路網の動作は、図４と関連して以下で詳細に記述される。
容量回路網の要素および電界シールドとしてポリシリコンを使用する別の例として、高融点金属、例えばタングステンを使用することができる。一般的に、電界シールドを形成するために使用される物質に対する唯一の要求は、導電体であって、８００［℃］より高い融点をもっていることである。ＥＬセルによって発生される電界の隔離（isolation）を容易にするために、シールドはグランドに接続される（簡単のためにこの接続は示されていない）。
電界のシールド１０４が一旦形成されると、従来のＥＬセル１０８はピクセルエリアにわたって（over）形成される。特に、図２Ｌに示すように、１μｍの厚さのボロフォスフォシリケート・ガラス（borophosphosilicate glass：ＢＰＳＧ）層２４８が構造物の全体を覆って堆積される。その後に、ＢＰＳＧ層と下に横たわる酸化物層とをエッチングし、トランジスタ１１２のドレイン接続パッド２４０への開口部を生成して、伝導体、例えばポリシリコン（ｐｏｌｙ４層）あるいはアルミニウムを堆積すると共に、パターン形成し、ＥＬセル電極２５０の一つを形成する。ＺｎＳ燐光体、あるいはいくつかの他の適当なエレクトロルミネッセント物質の層２５２が、２層の誘電物質と組み合わされて、構造物の全体を覆って堆積される。このＺｎＳ燐光体と誘電体の組み合わせは、（参照番号２５２で示される）誘電体−半導体−誘電体（dielectric-semiconductor-dielectric：ＤＳＤ）堆積として、その分野で知られている。最後に、インジウム・スズ酸化物（induim tin oxide：ＩＴＯ）を構造物の全体を覆って堆積して、ＥＬセル１０８を完成させる。上述のプロセスは、ピクセルにトランジスタとＥＬセルを共に製造するために１８マスクステップを利用する。
上述の記述は、半導体の分野において一般に行われている仕方で本発明のピクセルを製造すること、つまりサブストレートの一面上に全体の装置を製造することを議論した。図３に示される本発明のピクセルの構造の別の実施例では、ピクセルの構造物はサブストレート２０６の両側に製造される。図３の別の実施例では、Ｎ+領域２２８、２３０、２３２および２３４は、４時間、１１５０［℃］においてピクセルの構造物を加熱することによって、トランジスタの構造物を通して十分にドライブされる。その後に、シリコンサブストレート２０６を貫いて（through）開口部がエッチングされ、金属の接続物３００（例えば、アルミニウムのメタライゼーション）が、通常は構造物の"裏側"である面に堆積される。それで、トランジスタの相互接続ならびにデータ線およびセレクト線への接続が、構造物の裏面上で達成される。
重要にも、図２Ｌおよび図３に示される実施例では、シールド１０４は切り替え回路１０６とＥＬセル１０８との間にある。ＥＬセルの活性中に発生される電界から切り替え回路、特に蓄積ノードを隔てる（isolate）ように、シールドはグランドへ接続される。それで、電界は切り替え回路の動作を妨害しない。加えて、高電圧のトランジスタのゲートに近接するシールドを置くことは、低電圧のトランジスタを通してデータ線から移送されたデータを蓄積するための十分に明示されたキャパシタを形成する（つまり、ゲート電極とシールドとがキャパシタを形成する）。
本発明の別の側面は、高電圧のトランジスタ１１２のドリフト領域２０２に電界を一様に分布させるために容量分割で結合する回路網を使用することである。
図４は高電圧のトランジスタ１１２の容量回路網２２２の断面図である。容量回路網２２２はｐｏｌｙ１層（要素２２４）、ｐｏｌｙ３層（要素２４６）およびｐｏｌｙ４層（ＥＬセル電極２５０）の部分から形成される。回路網のこれらの部分は、トランジスタ１１２のドリフト領域２０２のすぐ上にある。要素２４６の端部は、２μｍ程度で要素２２４の端部と重なり合う。それで、容量結合が重なり合う要素間に存在する。この結合は、破線のキャパシタ４００によって表示される。加えて、要素２４６の各々と電極２５０との間に容量結合は存在し（破線のキャパシタ４０２によって示される）、また要素２２４の各々とドリフト領域２０２との間に（破線のキャパシタ４０４によって示されるものとして）存在する。この容量回路網は、ドリフト領域に電界を一様に分布させる。このような一様性によってトランジスタの高いブレイクダウン電圧が達成される。このような回路網用いることなしでは、電界は高電圧あるいはグランドいずれかの直接の影響によりドリフト領域の範囲内（within）の特定の点で集中する傾向になり、低い電圧でトランジスタのブレイクダウンを引き起こす。この容量回路網を含むことによって、電界はドリフト領域にわたってより一様に分布させられ、ブレイクダウン電圧が増加する。このような回路網は高電圧のＭＯＳトランジスタの全ての形式で役立ち、ＡＭＥＬＤに使用される高電圧のＭＯＳトランジスタのみに制限されるものとして構成されるべきではない。
本発明の教えを含む様々な実施例がこの中に詳細に示され、且つ記述されたけれども、この分野の熟練した人々はこれらの教えを含む様々な多数の他の具体例を容易に考案できる。
電界シールドを含むＡＭＥＬＤピクセルの概要図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルを製造するためのプロセスにおけるステップの概略断面実例図である。 ＡＭＥＬＤピクセルの別の実施例の概略断面実例図である。 高電圧のトランジスタ内（within）にある容量分割回路網の断面図である。
符号の説明
２０２ ドリフト領域
２１２ 絶縁層
２１８ ゲート電極
２２２ 容量分割回路網
２３２ ソース領域
２３４ ドレイン領域

Claims (9)

  1. ドリフト領域（２０２）によって分離されるドレイン領域（２３４）およびソース領域（２３２）と、
    絶縁層（２１２）によって前記ドリフト領域から分離されると共に、前記絶縁層によって前記ドリフト領域に平行なゲート電極（２１８）であって、前記ゲート電極は前記ドリフト領域を部分的に覆い、
    前記ドリフト領域に近接すると共に、前記ドリフト領域から離れて間隔を置いて配置され、前記ドリフト領域内（within）に実質的に一様な電界を生じさせるための容量分割回路網（２２２）と、を備える高電圧のトランジスタ（１１２）。
  2. 前記容量分割回路網は、
    高電圧の電極（２５０）と、
    絶縁層（２４８）によって前記高電圧の電極から離れて間隔を置いて配置され、前記高電圧の電極から電荷を集める（accumulate）ための複数の第１の導電性の要素（２４６）と、
    絶縁層（２１２）によって前記複数の第１の導電性の要素から離れて間隔を置いて配置され、結合された電荷を前記複数の第１の導電性の要素から集める（accumulating）ための複数の第２の導電性の要素（２２４）と、
    前記第２のトランジスタの前記ドリフト領域は、絶縁層によって前記複数の第２の導電性の要素から離れて間隔を置いて配置される共に、絶縁層によって前記複数の第２の導電性の要素に平行であって、前記複数の第２の導電性の要素上に集められる（accumulated）電荷が前記ドリフト領域内（within）に実質的に一様な電界を生じさせる、を更に備える請求項１に記載のトランジスタ。
  3. 前記第１の導電性の要素の各々は、前記複数の第２の導電性の要素内の前記複数の第２の導電性の要素の少なくとも１個と部分的に重なる請求項２のトランジスタ。
  4. エレクトロルミネッセントディスプレイ内に（within）ピクセル（１０２）を製造する方法であって、
    切り替え回路（１０６）に接続されるエレクトロルミネッセントセル（１０８）を通して電流を制御するための前記切り替え回路をサブストレート（２０６）上に形成するステップと、
    絶縁層（２１２）を前記切り替え回路上に堆積するステップと、
    前記絶縁層と前記エレクトロルミネッセントセルとの間に、前記エレクトロルミネッセントセル内（within）の電界を前記切り替え回路から隔てる（isolate）電界シールド（１０４）を堆積するステップと、を備える方法。
  5. ドレイン領域（２３４）とソース領域（２３２）との間に、高電圧のトランジスタのためのドリフト領域（２０２）を形成するステップと、
    前記ドリフト領域を覆って絶縁層（２１２）を形成するステップと、
    前記絶縁層上にゲート電極（２１８）を堆積するステップであって、前記電界シールドおよび前記ゲート電極が蓄積キャパシタ（１１８）を形成するように、前記ゲート電極は前記ドリフト領域に部分的に重なると共に、前記電界シールドと平行である、を更に備える請求項４の方法。
  6. 前記エレクトロルミネッセントセルに前記ドレイン領域を接続するための抵抗体を前記ドレイン領域に形成するステップを更に備える請求項５の方法。
  7. ドレイン領域（２３４）とソース領域（２３２）との間に、トランジスタ（１１２）のためのドリフト領域（２０２）とを形成するステップと、
    前記ドリフト領域を覆って絶縁層（２１２）を形成するステップと、
    ゲート電極（２１８）を前記絶縁層上に堆積するステップであって、前記ゲート電極は部分的に前記ドリフト領域と重なり、
    第１の複数の容量要素（２２４）を前記絶縁層上に堆積するステップであって、前記要素は前記ドリフト領域の一部に重なり、且つ前記要素は前記ゲート電極によって重なられることなく、
    前記容量要素および前記ゲート電極を覆って第２の絶縁層（２１２）を形成するステップと、
    第２の複数の容量要素（２４６）を前記第２の絶縁層上に形成するステップであって、前記第２の複数の容量要素は前記第１の複数の容量要素に部分的に重なり、
    前記第２の複数の容量要素を覆って第３の絶縁層（２４８）を形成するステップと、
    前記エレクトロルミネッセントセルの高電圧の電極（２５０）を前記第３の絶縁層上に堆積するステップであって、前記高電圧の電極は、高電圧が前記高電圧の電極に加えられるとき、電荷が前記第１および第２の複数の電極上に集まる（accumulate）と共に、前記ドリフト領域に一様に電界を分布させるようにする、を更に備える請求項４の方法。
  8. ドレイン領域（２３４）とソース領域（２３２）との間に、トランジスタ（１１２）のためのドリフト領域（２０２）とを形成するステップと、
    前記ドリフト領域を覆って絶縁層（２１２）を形成するステップと、
    ゲート電極（２１８）を前記絶縁層上に堆積するステップであって、前記ゲート電極は前記ドリフト領域に部分的に重り、
    前記ドリフト領域から離れて間隔を置いて配置されると共に、前記ドリフト領域に近接して配置され、前記ドリフト領域内（within）に実質的に一様な電界を生じさせるための容量分割回路網（２２２）を形成するステップと、を備える高電圧のトランジスタ（１１２）を製造する方法。
  9. 前記容量分割回路網を形成するステップは、 第１の複数の容量要素（２２４）を前記絶縁層上に堆積するステップであって、前記要素は前記ドリフト領域の一部に重なり、且つ前記要素は前記ゲート電極によって重なられることなく、
    前記容量要素および前記ゲート電極を覆って第２の絶縁層（２１２）を形成するステップと、
    第２の複数の容量要素（２４６）を前記第２の絶縁層上に堆積するステップであって、前記第２の複数の容量要素は前記第１の複数の容量要素に部分的に重なり、
    前記第２の複数の容量要素を覆って第３の絶縁層（２４８）を形成するステップと、
    前記第３の絶縁層上に高電圧の電極（２５０）を堆積するステップであって、前記高電圧の電極は、高電圧が前記高電圧の電極に加えられるとき、電荷が前記第１および第２の複数の電極上に集まる（accumulate）と共に、前記ドリフト領域に一様に電界を分布させるようにする、を備える請求項８の方法。
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