JPH07507403A - 能動マトリックス電界発光ディスプレイおよび操作の方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 能動マトリックス電界発光ディスプレイおよび操作の方法本発明は、改良された 発光効率を有する能動マトリックス電界発光ディスプレイ（ＡＭＥＬＤ）および グレースケール動作をつくり出すＡＭＥＬＤ操作の方法である。

発明の背景 薄膜電界発光（Ｅ　Ｌ）ディスプレイは、当技術においては公知であり、これら は様々な適用においてフラットスクリーンディスプレイとして用いられる。代表 的ディスプレイは、行と列に配列された複数の画素（ｐｉｘｅｌｇ）を含む。各 画素は１対の絶縁体と１対の電極との間の電界発光りん光体活性層を含む。

初期のＥＬディスプレイは、多重モードにおいてのみ操作された。液晶ディスプ レイ技術で既知の、能動マトリックス技術が最近ＥＬディスプレイに応用されて きた。既知のＡＭＥＬＤは、第１トランジスタを含む各画素の回路を含み、第１ トランジスタは、そのゲートを選択回線に接続され、そのソースをデータ回線に 接続され、そのドレーンを第２トランジスタのゲートに接続され、かつ第１コン デンサ２２を経て接地される。上記第２トランジスタのドレーンは、接地ポテン シャルに接続され、そのソースは第２コンデンサを経て、接地およびＥＬ々ルの 一電極に接続される。上記ＥＬセルの第２電極は、りん光体励振用交流電圧電源 に接続される。

このＡＭＥＬＤは次のように動作する。フレーム時間の最初の部分ロード（ＬＯ ＡＤ）期間中、全データ回線は継続的にターンオンされる。特定データ回線オン の期間中、選択回線はストローブされる。それらの選択回線は、選択回線電圧を 有し、トランジスタ１４のターンオンはデータ回線１８から、トランジスタ２０ のゲートおよびコンデンサ２２に電荷を蓄積させ、これによりトランジスタ２０ をオンにする。上記ＬＯＡＤサイクルの完了時、全活動化画素の第２トランジス タがオンとなる。フレーム時間の第２部分イルミネート（ＩＬＬＵＭＩＮＡＴＥ ）期間中、交流高圧電源２８がターンオンされる。各活動化画素内の電源２８か らの電流は、ＥＬセル２６およびトランジスタ２ｏを経て接地され、活動化ＥＬ セルからの電界発光の光出力を生じる。

このＡＭＥＬＤおよび公知の変形は、各画素に多数の構成要素を必要とし、そし てグレースケール操作がない。従って、少ない構成要素でしがもグレースケール 操作のある、代わりのＡＭＥＬＤを必要とする。

発明の摘要 本発明は複数の画素からなるＡＭＥＬＤであり、各画素が、選択回線に接続され たゲートデータ回線に接続されたソース、および第２トランジスタのゲートに接 続されたドレーンを有する第１トランジスタ；上記データ回線に接続されたソー ス、および電界発光（Ｅ　Ｌ）セルの第１電極に接続されたドレーンを有する第 ２トランジスタを含み、そして上記ＥＬセルが、このＥＬセルの第２電極と基準 ポテンシャルの源との間に交流電圧を供給する手段（装置）に接続されたその第 ２電極を備えている。本発明はまた、所定画素のＥＬセルが画素配列の高圧励振 の期間中、オンとなる時間の長さを変えることにより、グレースケール性能をつ くり出す方法である。

図面の簡単な説明 図１は、従来技術ＡＭＥＬＤの画素に対する略本回路図である。

図２は、本発明のＡＭＥＬＤの画素に対する略本回路図である。

図２（ａ）は、図２のＡＭＥＬＤの他の一実施例。

図３は、本発明のＡＭＥＬＤの他の一実施例の画素に対する略本回路図である図 ４は、本発明のＡＭＥＬＤに用いられる交流高圧源に対する略本回路図である。

図５（ａ）から（」）までは、能動マトリックス回路を形成する処理のステップ の略本断面図である。

図６は、本発明のＡＭＥＬＤの代わりの実施例の構成の断面図である。

詳細な説明 図１において、従来技術ＡＭＥＬＤＩＯは、行および列に配列された複数の画素 を含む。画素１２における能動マトリックス回路、すなわち１行と５列の画素は 第１トランジスタ１４を含み、トランジスタのゲートが選択回線１６に接続され そのソースがデータ回線１８に接続され、そしてそのドレーンが第２トランジス タ２０のゲートに接続、かつ第１コンデンサ２２を経て接地される。トランジス タ２０のソースは接地接続され、そのドレーンは第２コンデンサ２４を経て接地 接続され、かつＥＬセル２６の一電極に接続される。上記ＥＬセル２６の第２電 極は、交流高圧電源２８に接続される。

動作中、フレームの６０ヘルツ（Ｈｚ）電界周期は、分離したロードおよびイル ミネート周期に細分される。ロード周期中１度に１つ、トランジスタ２０の伝導 を制御するために、データがデータ回線からトランジスタ１４を経てロードされ 、データ回線１８から電荷をトランジスタ２０のゲートおよびコンデンサ２２に 蓄積を可能にする。上記ロード周期の完了時に、全活動化画素の第２トランジス タはオンにある。イルミネート周期中、全画素に接続される交流高電圧源２８は ターンオンされる。上記電源２８からの、ＥＬセル２６およびトランジスタ２０ を通る電流は、各画素内接地に流れ、上記画素のＥＬセルからの電界発光の光出 力を生じる。

図２において、ＡＭＥＬＤ４０は行および列に配列された複数の画素を含む。

画素４２の能動マトリックス回路は、第１トランジスタ４４を含み、そのゲート が選択回線４６に接続され、そのソースがデータ回線４８に接続され、そしてそ のドレーンが第２トランジスタ５０のゲートに接続される。コンデンサ５１は第 ２トランジスタ５０のゲートと、基準ポテンシャルのソースとの間に通常接続さ れる。トランジスタ５０のソースは、またデータ回線４８に接続され、そしてそ のドレーンはＥＬセル５４の一電極に接続される。ＥＬセル５４の′！Ｉ４２の 電極は、図４に示されるような、同時に全配列を照明するために、単相共振ｌＯ キロヘルツ（ＫＨｚ）ＡＣ高圧電源用の母線５８に接続される。また図示のよう な、トランジスタ４４とゲートとドレーンとの間の寄生コンデンサ６０がこの構 成では通常存在する。ＡＭＥＬＤ４０の各データ回線は、アナログ−デジタル（ Ａ−Ｄ）変換器６２および低インピーダンス緩衝増幅器６４を含む回路により駆 動される。その複雑な外観にもかかわらず、上記動能マトリックス回路は、画素 密度が毎ｃｍ４００でさえも画素領域のほんの小部分だけを事実上古めるにすぎ ない。ＥＬセルは、ＥＬセルの構成の一部分として形成される阻止コンデンサで ある２個の直列コンデンサとしてしばしば示される。

図２（ａ）において、図２のＡＭＥＬＤ４０の他の一実施例は、データ回線４８ とトランジスタ５０のゲートとの間に接続されるコンデンサ６６を含む。コンデ ンサ５１は通常ＡＭＥＬＤ４０のアナロググレースケール操作のため通常存在す る。コンデンサ６６またはコンデンサ５１は、ＡＭＥＬＤ４０の２進すなわちデ ジタルグレースケール操作のため通常存在する。

像は上記ＡＭＥＬＤ上に、飛越し走査モードまたは順次走査モードのどちらかで フレームの連続として表示される。動作中、フレームタイムは分離したロード周 期とイルミネート周期とに細分される。ロード周期中、トランジスタ５ｏの伝導 を制御するために、データ回線からトランジスタ４４を通して１度に１つデータ がロードされる。特定データ回線オン期間中、全選択回線はストローブされる。

それら選択回線には選択回線電圧があり、トランジスタ４４をオンとし、データ 回線４８からの電荷をトランジスタ５０のゲートに蓄積し、これによりトランジ スタ５０をオンにする。ロード周期の完了時、全活動化画素の第２トランジスタ がオンとなる。イルミネート周期中、全画素に接続されたＡＣ高圧電源５９がタ ーンオンされる。電源５９からＥＬセル５４とトランジスタ５ｏを経て各活動画 素のデータ回線４８へ流れる電流は、活動化画素のＥＬセルからの電界発光光出 力を生じる。

上記低インピーダンス緩衝増幅器６４は、データ回線４８の電圧をイルミネート 周期中その基準値に保持する。上記データ回線および選択回線励振器の設計は一 直線方向で、データ回線も選択回線も、低電圧（１５Ｖ）および約ｏ、１ミリア ンペア（０，１ｍＡ）の低電流で作動するので公知である。これらの安価な励振 器は、ＡＭＥＬＤを支持する基板上にまたは外部に作ることができる。

トランジスタ５０のゲートに容量性記憶される上記データは、画素が白か、黒か または灰色かを制御するために、トランジスタ５０を通して動作する。例えば、 もしもトランジスタ５０のゲートが５ｖレベル（選択＠−５Ｖおよびデータ＠Ｏ Ｖ）を記憶すれば、トランジスタ５０は、母線５８における入力電圧の正および 負の遷移を通して伝導し、母線５８は節Ａを効果的に接地する。これは変位電流 のすべてを、母線５８からＥＬセル５４を経て流し、順次上記画素に点火する。

もしも、トランジスタ５０のゲートが一５Ｖレベル（選択＠−５ｖおよびデータ ＠−５Ｖ）を記憶すると、トランジスタ５０は母線５８の入力電圧の全正遷移を 通してそのままである。トランジスタ５０はダイオードのように動作し、ＥＬセ ルに関連する容量と組合せ、電界発生りん光体を通る変位電流の流れを急速に抑 制しこれにより画素をターンオフする。

各画素の正確なグレースケール制御は、ｌフレームの各フィールド中、個々の（ 通常１２８）イルミネート各側−周期の間、データ回線の電圧を変化させること により容易に達成される。上記電圧変化は、上記電圧の線形傾斜、グレーのレベ ルまたはその他の関数に対応する各階段のある電圧の階段関数でありうる。もし 、例えばトランジスタ５０のゲートが−１，５Ｖグレースケールレベル（選択＠ −５■およびＶ、、＝ｌＶ）を記憶し、そしてデータ回線がフィールド中５ｖか ら一５Ｖまで線形傾斜、次にトランジスタ５０が、イルミネートサブサイクル１ ２８の正確に３２に対して伝導し、２５％の時間平均グレースケール輝度となる 上記ＡＭＥＬＤ画素は、グレースケール情報をディスプレイする時でさえも、常 にデジタル動作をすることに注意すべきである。全トランジスタは完全にオンま たは完全にオフで、どちらの状態にあってもパワーを全く消散しない。画素がオ フの時には、トランジスタは共振パワー源から分離されているかのように簡単に 動作し、従って全くパワーを消散すなわち浪費しない。上記ＡＭＥＬＤは、それ ゆえに光生成のため、高圧源から活動化ＥＬセルへほとんど１００％のパワーを 向ける。

ＡＭＥＬＤのグレースケール制御を与える他の一方法は、フレームタイム期間中 、グレーレベルを形成するのに用いるビット数に通常等しいかまたは少ない。

一群のロード／イルミネート周期を実行することを含む。これらのサブフレーム の最初のロード周期中、最下位ビット（Ｌ　Ｓ　Ｂ）に対応するデータが、各画 素の回路内にロードされる。このサブフレームのイルミネート周期中、高電圧源 は一層のパルスＮ　Ｌ　Ｓ　１１を放出する。この操作は、おのおのさらに上位 のビットのため放出される一層多数のパルスで、最上位ビットに対応するところ まで繰り返される。例えば、８ビツトグレースケールに対し、上記高電圧源は最 下位ビット（ＬＳＢ）に１パルスを放出し、次の最上位ビットに２パルス、その 次の最上位ビットに４パルス、等々最上位ビットに対し１２８パルスまで放出し ；これによりＥＬセルの励振および特定ビットの重要変に対応するその放出に重 みを付ける。この操作は、ｌフレームを一層のサブフレームに細分するに等しく 、そのおのおのがノーグレースケールに対し上記略述した手順と同様に行なわれ る。

これらのアプローチは、データ回線の電圧を変えることによって１サブフレーム 内に数ビットを処理するため組み合わされる。例えば、最下位ビットとその次の 最下位ビットの効果は、ｌまたは３イルミネートパルス後に第２トランジスタを ターンオフするため、データ回線の電圧を変えることにより、最初のサブフレー ム中に組み合わすことができた。

第２トランジスタは、電界発光セルを通る電流を制御する手段として動作する。

上記イルミネート周期中、ゲートはオンまたはオフされるが、グレースケール情 報は、画素に印加される全エネルギーを制限することにより提供される。このこ とは、上記イルミネート周期中、この第２トランジスタがオンになる時間の長さ を変えることにより、すなわちイルミネート周期中に放出されるイルミネートパ ルスの数を変えることによって行なわれる。

上記ＡＭＥＬＤディスプレイの利点は、全画素トランジスタは全イルミネート周 期中動作することもできることである。これは、本発明のＡＭＥＬＤに対し全ト ランジスタ駆動位取り必要条件を、１μＡよりも小さく減らすことである。また 、トランジスタ５０により与えられる孤立電圧は、トランジスタ５０のドレーン が、高電圧にさらされるこの回路のほんの一部分であることを意味する。この特 徴は、コストを大幅にさげ、歩留りを良くし、そして本発明の原理に組み込まれ るＡＭＥＬＤの信頼性を向上するであろう。

図３において、代わりのＡＭＥＬＤ上０は行と列に配列された複数の画素を含む 。画素６２の能動マトリックス回路、すなわち１行と３列の画素は、第１トラン ジスタ６４を含み、そのゲートが選択回線６６に接続、そのソースがデータ回線 ６８に接続、そしてそのドレーンが第２トランジスタ７０のゲートに接続される 。トランジスタ７０のドレーンはまた選択回線６６に接続されて、そのドレーン は第１コンデンサ７２を経てＥＬセルフ４の電極に接続される。このＥＬセルフ ４の第２電極は第２コンデンサ７６を経て高圧交流電源７８に接続される。

図４において、本発明のＡＭＥＬＤにパワー供給可能な共振１０ＫＨｚ、ＡＣ高 電圧源１００は、所定パルス繰り返し数の低電圧パワーを受ける入力電極１０２ を含む。抵抗器１０４およびＥＬセル１０６が、電極１０２と図２に示した節Ａ のすべてである節１１０との間のスイッチ１０８を経て直列に接続される。上記 ＥＬセル１０６は、上記のように本発明のＡＭＥＬＤの動作におけるように作用 するので、可変コンデンサとして示される。上記入力電極１０２はまたインダク タ１１２およびスイッチ１１４を経て基準ポテンシャル１１６の源に接続される 。比較器１１Ｂは、セット／リセットラッチ１２２のリセット人力１２０に、Ｅ Ｌセル１０６を経て接続される。セット／リセットラッチ１２２は、セット人力 １２４、初充電出力１２６、ブートストラップ出力１２Ｂおよびオフ出力１３０ を有する。上記初充電出力１２６は、活動化される時には、スイッチ１０８およ び１１４を閉じる。上記ブートストラップ出力１２８は、活動化される時には、 スイッチ１０８および１１４を開き、そしてスイッチ１３２を閉じ、これが入力 電極１０２を通ってインダクタ１１２、スイッチ１０８および抵抗器１０４に接 続され；これにより上記インダクタ１１２とＥＬセル１０６の入力とを直接接続 させる。操作において、スイッチ１０Ｂおよび１１４は初期に閉じられ、比較器 １１８が可変コンデンサロード１０６に関して予め選択された電圧に達したこと を感知するまで、上記入力電極から、抵抗器１０４、ＥＬセル１０６およびイン ダクタ＋１２を経て基準ポテンシャルへ電流が流れる。この時に比較器１１８が 上記ラッチ１２２をリセットして、スイッチ１０８および１１４を開き、そして スイッチ１３２を閉じる。インダクタ１．１２はスイッチ１３２を経て放電し、 可変コンデンサ１０６の電圧を、固定した多数の子め選択された電圧に駆動する 。抵抗器１０４とインダクタ１１２の値は、入力電極１０２に印加される電圧の 乗算を行なうのに選択される。通常、抵抗器およびインダクタのインピーダンス は、インダクタへのエネルギー流の大きな少数部となるようになっている。上記 電流のほぼ９５％が２０という電圧用は算を成しとげるために、上記インダクタ 内へ流れる。

上記発明のＡＭＥＬＤは、上記能動マトリックス回路に対する種々半導体プロセ スの中の一つを用いて形成される。信じられるプロセスは、その中に高電圧トラ ンジスタが形成される材料として結晶性シリコン（ｘ−３ｔ）を用い最良性能を 生じる。このプロセスは、高電圧トランジスタ、画素電極、ｘ−３ｉ層の内７表 面の周辺駆動論理を形成すること、およびＥＬセルのりん光体および他の元素を 被覆すなわちデポジットすることからなる。

上記ｘ−Ｓｉ層を形成することの主要態様は、例えばサレルノ等による情報ディ スプレイ協会５ＩＤ９２ダイジエスト、ページ６３−６６　（ｂｙ　５ａｌｅｒ ｎｏ　ｅｔ　ａｌｉｎ　ｔｈｅ　５ｏｃｉｅｔｙ　Ｆｏｒ　Ｉｎｆｏｒｍａｔｉ ｏｎ　Ｄｉｓｐｌａｙ　Ｓ１０９２　Ｄｉｇｅｓｔ、　ｐａｇｅｓ　６３−６U ）に発 表されたように、絶縁層上に高品質のＳｉ層を作るため絶縁シリコン（Ｓｔ）エ ピタキンプロセスの使用である。絶縁体材料上のｘ−３ｉ　（ｘ−８ｏｌ）は、 標準シリコンウェーハ上に所定厚さの高品質耐熱酸化シリコン（Ｓ　ｉｏ、）を 最初に成長させ、上記Ｓ　ｉＯｗ上に多結晶シリコン（ｐｏｌｙ−３ｉ）層をデ ポジットし、かつＳ　ｒ　Ｏｒ単層で上記ｐｏｎｙ−３ｉ層を覆うことにより形 成される。

上記ウェーハは次にＳｉの融点付近まで加熱されて、上記ウェーハの面上方を薄 い可動ストリップヒータで走査される。この可動ヒータは酸化物の層の間に捕捉 されているＳｉ層を融解かつ再結晶させる。上記ｘ−３ｏｌプロセスの特定利点 は成長３１０　ｒの使用にあり、必要なだけ厚くつくることができ、さらにイオ ン注入５ｉＯ１層よりもはるかに厚くかつ濃密にできる。

上記ｘ−５ｏｌ内／表面回路は、トランジスタおよび周辺スキャナのような二極 式相補形金属酸化膜半導体（ＢｉＣＭＯ８）の製造のための高電圧Ｂ１ＣＭＯＳ プロセスを用いて形成される。結果は高電圧（Ｈｖ）トランジスタは、１μｍ厚 さのｘ−３ｏｌ内／表面１００■以上の降伏電圧で製造できることを示している 。図５（ａ）から図５（ｊ）までにおいて、高圧Ｂ１ＣＭＯＳプロセスが略本さ れ、酸化物２０５て絶縁された個々のアイランド２０４ａ、２０４ｂおよび２０ ４ｃ内へ、誘電体層２０２上の通常約１μｍ厚さのＮ伝導形ｘ−３ｏｌ層２００ のエツチングで開始し、マスキングおよびイオン注入ステップを用いＰおよびＮ −ウェルの両方を形成する：最初ヒ素のようなＮ形ドーパント、次にホウ素のよ うなＰ形ドーパントで図示のようにＮ形つェル２０４ａと２０４ＣおよびＰ形つ ェル２０４ｂを形成する。マスク２０６は図５（ａ）および図５（ｄ）に示され るように通常５ｉＯＮで形成される。チャネル酸化物２０８と厚膜フィールド酸 化物２１０はＳｉアイランドの面を越えて成長して活性領域を形成する。多結晶 シリコン（ｐｏｌｙ−ｓＤは次にデポジットされ、高圧ＤＭＯＳトランジスタ２ １４のゲート２１２および低圧ＣＭＯＳトランジスタ２１８のゲート２１６をつ くるために形成される。図５（ｆ）において、上記ＤＭＯＳトランジスタのゲー ト２１２は上記フィールド酸化物上方を上記活性領域から延び出し、フィールド プレート２２０を形成する。上記活性領域上方の上記ゲート２１２の縁は、Ｐ− −チャネル拡散２２２の拡散縁として用いられ、一方上記フイールド酸化物上方 の上記ゲート上の部分は、上記ＤＭＯＳトランジスタ２１４のＮ−形伝導ドリフ ト領域２２４内の電界を制御するのに用いられる。Ｎ＋−チャネル　ソース／ド レーン領域２２６は、ヒ素イオン注入を用いて形成される。Ｐ＋−チャネルソー ス／ドレーン領域２２８は、次にホウ素イオン注入を用いて形成される。

上記プロセスは、上記構成物をおおいホウリンケイ酸塩ガラス（ＢＰＳＧ）層２ ３０をデポジットし、このＢＰＳＧを十分に塗付し、２３２を経てＳｉアイラン ド２０４まで下って開口し、アルミニウム金属被覆２３４を用いてデバイスを相 互接続させることにより完了する。上記プロセスは９個のマスクステップを有し ＤＭＯ８とＣＭＯＳトランジスタの両方を製造可能とする。

操作において、上記ＤＭＯＳトランジスタ２１４のＮ”−Ｐ−接合部は低電圧で スイッチオンが上記トランジスタを導電させ、一方上記ＤＭＯＳトランジスタが 導電しない時には、上記Ｎ−−Ｎ”接合部は、上記ＥＬセルに印加される電圧を 阻止する。

上記ＤＭＯＳトランジスタの高電圧特性は、上記デバイスの各種物理ディメンシ ョンと同様に、拡散Ｐ−チャネルおよびＮ−ウェルドリフト領域の両方のドーピ ング濃度に依存する。３００Ｖｌ−ランジスタに対する全チャネル長さは、通常 約３０μｍである。重要な物理ディメンションは、上記Ｎ−ウェルドリフト領域 の長さ、通常約３０μｍ、活性領域内多結晶シリコンゲートの縁と、下に横たわ るフィールド酸化物の縁との間の間隔は通常約４μｍ、そして上記フィールド酸 化物上方の多結晶シリコンゲートと上記フィールド酸化物の縁とのオーバーラツ プの量は約６μｍである。上記ＤＭＯＳトランジスタ内の電流操作率は、またこ れらのパラメータ中の幾つかの関数であると同様にトランジスタの全寸法の関数 である。約４００画素／ｃｍを有する高密度ＡＭＥＬＤが望ましいので、画素領 域（従ってトランジスタ）はできるだけ小さく保たれねばならない。しかし、あ る場合には、高圧性能を生じる条件がまたトランジスタの全電流操作能力を減じ るので所定電流規格に対して大きいトランジスタ領域を必要とする。例えば、Ｎ −ウェルド−ピング濃度は、最大電流を制御し、そして通常注意深い最適化を必 要とする降伏電圧を逆に制御する。しかし、設計は大電流に対する要求を除いて いる（たったｌμＡ／画素が要求される）ので、ましてこれはこのアプローチに おける要因とはならない。

層の厚さは、ＡＭＥＬＤにおけるトランジスタに対する所要降伏電圧および絶縁 レベルを与えるように調整できる。高品質耐熱Ｓ　ｉＯ＊は所定厚さまで容易に 成長される。この製造は他の技術によっては、容易にまたは経済的に達成されな い。このｘ−８ｏｌは高結晶特性を特徴とする優良トランジスタである。上記Ｘ −３ｏ　［プロセスの第２の利点は、基板取り外しプロセスである。上記Ｓｔ層 直下の酸化物層の製造のために、上記基板が剥離技術を用いてはずされ、その結 果薄い層が、ガラス、レキサン（商品名）、または他の材料など様々な基板上に 再装着できる。

上記ＥＬセルを形成するプロセスは、単色であれ着色であれいずれにしても、能 動マトリックス回路の形成で始まる。その次のステップは、画素回路の第２トラ ンジスタの通常ソースまたはドレーンを金属化する底部電極、底部絶縁層、りん 光体層および頂部絶縁層を継続的にデポジットすることである。上記２絶縁層は 、頂部電極と能動マトリックスとの接続点を現し、また外部接続がドライバロジ ックになされる領域から材料を移動させるため次にパターンにされる。」二記頂 部透明電極、通常酸化インジウムスズ、は次にデポジットされパターンにされる 。このステップはまた、上記りん光体と上記能動マトリックスとの間の回路を完 成するのに役立つ。

着色りん光体層を形成するプロセスは、第１りん光体をデポジットおよびパター ンにすること、エッチストップ層をデポジットすること、第２りん光体をデポジ ットおよびパターンにすること、第２エッチストップ層をデポジットすること、 および第３りん光体をデポジットおよびパターンにすること、からなっている。

パターンにしたりん光体のこの配列は、次に頂部絶縁体で被覆される。チュング （Ｔｕｅｎｇｅ）等は米国特許第４，９５４，７４７号において、青色のＳｒＳ ：ＣｅＰ＋またはＺｎＳ：Ｔｍりん光体もしくはセリウムでドープしたＩＩ群チ オ没食子酸金属、緑色のＺｎＳ　：ＴｂＦ、りん光体およびＺｎＳ：Ｍｎりん光 体とフィルタの組合せから形成される赤色りん光体を含む、多色ＥＬディスプレ ーを公表した。上記フィルタは赤色ポリイミド樹脂またはＣｄ５Ｓｅフィルタ、 通常Ｃｄ５ｏ、　１２Ｓ　ｅｏ、　ｓｒで赤色画素上に形成され、または別法と して、もしもカッく−が使用されるとソールカバープレート上に合体される。上 記赤色フィルタは、ＺｎＳ二Ｍｎりん光体（黄色）の所定赤部分出力を透過して 所定赤色をつくる。これらのりん光体およびフィルタは、継続的に、公知のデポ ジション、パターニングおよびエツチングの技術を用いてつくられる。

上記絶縁層は、約１０乃至８０ナノメータ（ｔ＋＋ｎ）の厚さのＡ１２０１　、 ＳｉＯ２，５ｉｏＮまたはＢａＴａ２０ｇまたはその他同種のものとすることが できる。上記誘電体層は５ｉｌＮ＋または５ｉＯＮにすることができる。絶縁酸 化物層の存在は、Ｓｔ＋Ｎｔ層の接着性を向上させる。上記誘電体層は、スノ（ ツタリング、プラズマＣＶＤ　（化学蒸着法）またはその他同種のもので形成さ れ、そして種のもので形成される。絶縁デポジションステップに対する処理温度 は約５００℃である。上記シリコンウェーハは、処理期間中最高温度にさらされ 、青色りん光体を徐冷するに必要な７５０℃であろう。

大領域ディスプレイが望まれる時には、本発明のＡＭＥＬＤを形成するための別 のプロセスは、例えば、銘木等により情報ディスプレイ協会５ＩＤ９２ダイジエ スト、３４４−３４７ベーノ（Ｓｏｃｉｅｔｙ　Ｆｏｒ　Ｉｎｆｏｒｍａｔｉｏ ｎ　Ｄｉｓｐｌａｙ　ＳＩＤ　９２　Ｄｉｇｅｓｔ、　ｐａｇｅｓ　３４４−３ ４７）に公表されたように、良好な高圧デノくイスが現在無定形シリコンで造れ るので無定形シリコンが好ましいけれども、無定形シリコン（ａ−８ｉ）または 多結晶シリコンでトランジスタをつくることを含む。この場合に、無定形シリコ ンか多結晶シリコンかいずれが用いられるにせよ上記ＡＭＥＬＤ形成のプロセス は反対である；ＥＬセルが先に透明基板上に形成されて、トランジスタが上記Ｅ Ｌセル上に形成される。図６において、無定形トランジスタを組み入れているＡ ＭＥＬＤ３００は、透明基板３０２、透明電極３０４、第１絶縁層３０６、上記 のようにパターンにされたＥＬりん光体層３０８、第２絶縁層３１Ｏ、バック電 極３１２および分離層３１４を含む。上記能動マトリックス回路は、シラン技術 における標準グロー放電を用いてデポジットされ、かつバック電極３１２の分割 と一緒に画素を形成するため、標準マスキングおよびエツチング技術を使用し隣 接アイランドから絶縁された、無定形シリコンアイランド３１Ｂ内／表面の分離 層３１４上に形成される。上記画素は上記透明電極３０４を分割することにより 等分に形成されることが理解される。

第１トランジスタ３１８は、ゲート酸化物３２２上に横たわり、かつ選択回線３ ２４に接続されるゲート３２０、データ回線母線３２８で接触されるソース領域 ３２６、導体３３２で第２トランジスタ３３８のゲート酸化物３３６上に横たわ るゲート３３４に接続されるドレーン領域３３０を含む。上記第２トランジスタ ３３６は、データ回線母線３２８に接触するソース領域３４０および開口部３４ ６を通る導体３４４でバック電極３１２に接続されるドレーン領域３４２を有す る。上記全組立は、上記ＢＰＳＧのような材料からなる絶縁体３４８の層でデポ ジットすることによりシールされる。

本明細書に教示する動作の装置および方法は、本発明の一般原理を示すものであ ることを理解すべきである。本発明の精神および範囲から逸脱することなく、当 業者により変更は容易に考えることができる。例えば、画素内構成要素の異なる 配置が可能である。さらにその上に、本発明は、高圧励振およびパルス波形の特 定形式、電源の特定形式またはその容量、もしくは特定トランジスタの形式に限 定されない。本発明により提供される装置は、特定周波数における動作に限定さ れるものではない。

Ｆｉｇ、　３

Claims (15)

【特許請求の範囲】
1. １．画素の配列からなる電界発光ディスプレイであって、各画素が、選択回線に 接続されたゲート、データ回線に接続されたソースおよび第２トランジスタのゲ ートに接続されたドレーンを備える第１トランジスタ；上記データ回線に接続さ れたソースおよび電界発光セルの第１電極に接続されたドレーンを備える第２ト ランジスタ；および第２電極を備える上記電界発光セル；を含む、前記電界発光 ディスプレイ。
2. ２．上記電界発光セルの第２電極が、該電界発光セルの第２電極と基準ポテンシ ャルの源との間の交流電圧電源を提供する手段に接続された請求項１のディスプ レイ。
3. ３．交流電圧電源を提供する手段が、共振交流高圧電源からなる請求項２のディ スプレイ。
4. ４．上記電源が： 入力電圧を受ける第１の手段； 一端部において、第１スイッチを経て上記第１の手段に直列接続され、かつもう 一つの端部において上記電界発光セルの第２電極に接続された抵抗器；上記第１ の手段に接続され、かつ第２スイッチを経て基準ポテンシャルの源に直列接続さ れたインダクタ； 上記第１の手段を横切り、上記インダクタ、上記第１スイッチ、および上記抵抗 器に接続された第３スイッチ； 上記電界発光セルの第２電極に接続された入力を有し、かつ２つの入力ならびに 第１および第２出力を備えるセット／リセットラッチの一方の入力に接続された 出力を有する比較器；を含み、 上記ラッチの第１出力が活動化した時には、上記第１および第２スイッチを閉じ 、上記ラッチの第２出力が活動化した時には、上記第１および第２スイッチを開 き、かつ上記第３スイッチを閉じ；上記抵抗器およびインダクタの値が、上記第 １の手段に印加された電圧の掛け算を提供するように選択される、 請求項３のディスプレイ。
5. ５．上記第２トランジスタが、ドリフト形ＭＯＳトランジスタである請求項１の ディスプレイ。
6. ６．上記第２トランジスタのゲートと、基準ポテンシャルの源との間に接続され たコンデンサを含む請求項５のディスプレイ。
7. ７．上記データ回線と、上記第２トランジスタのゲートとの間に接続されたコン デンサを含む請求項５のディスプレイ。
8. ８．イメージのフレームをディスプレイするため、電界発光ディスプレイを操作 する方法であって、該ディスプレイが複数の画素を含み、各画素が選択回線に接 続されたゲート、データ回線に接続されたソースおよび特定画素の電界発光セル を経て電流を制御する手段に接続されたドレーンを備える第１トランジスタを有 しており、上記方法が： 電界発光セルを経て電流を制御する手段に電圧を蓄電するための第１ロード期間 中、上記選択回線およびデータ回線に電圧を印加すること；および第２照明期間 中、上記電界発光セルに対して、上記蓄電した電圧の値に基づき、該電界発光セ ルを照明可能にする電圧を利用できるようにすること；のステップからなる前記 電界発光ディスプレイを操作する方法。
9. ９．請求項８の方法であって、 電界発光セルに対して、該電界発光セルを照明可能にする電圧を利用できるよう にすることのステップが、複数のビットからなるデジタル信号を形成することを 含み、各ビットが、上記イメージのフレームの特定画素の明るさの表現である２ つの異なる電圧に形成されており；そしてフレーム時間の第１フィールド期間中 、複数の第１ビットの２つの電圧中の１つを上記画素の第１トランジスタ内にロ ーディングすること、フレーム時間の第２〔周期〕フィールド期間中、時間のあ る周期すなわち上記第１ビットの重要度に対応する電流パルス数の間、電流源と 画素を接続すること；フレーム時間の第３フィールド期間中、複数の第２ビット の２つの電圧中の１つを上記画素内にローディングすること；およびフレーム時 間の第４フィールド期間中、時間のある周期すなわち上記第２ビットの重要度に 対応する電流パルス数の間、電流源と画素を接続すること；を含む、 請求項８の方法。
10. １０．上記手段に信号を印加することのステップが：１フレームを複数のサブフ レームにディスプレイするため時間を分割すること； 上記データ回線に電圧を印加しつつ、上記第１サブフレームの第１周期期間中、 複数の第１ビットに対応する電圧を、上記画素の第１トランジスタのゲートに印 加すること、第１サブフレームの第２周期期間中、時間の量すなわち上記第１ビ ットの重要度に対応する電流パルス数の間、上記画素に電流源を接続すること； 上記データ回線に電圧を印加しつつ、上記第２サブフレームの第１周期期間中、 複数の第２ビットに対応する電圧を、上記画素の第１トランジスタのゲートに印 加すること、第２サブフレームの第２周期期間中、時間の量すなわち上記第２ビ ットの重要度に対応する電流パルス数の間、上記画素に電流源を接続すること； からなる、 請求項９の方法。
11. １１．電界発光セルに対して、該電界発光セルを照明可能にする電圧を利用でき るようにすることのステップが： 時間と共にその電圧が変化するアナログ信号をつくること；およびフレームロー ド時間周期期間中、電界発光セルを経て電流を制御する手段に上記アナログ信号 を印加すること；および上記電界発光セルの第２電極に電源を付加すること；こ れにより、フレーム時間の上記周期の完了に先だち、照明時間周期期間中、上記 手段を一時停止にすること；からなる、請求項８の方法。
12. １２．時間と共にその電圧が変化するアナログ信号をつくることのステップが、 上記電源が第２電極に接続される時間の周期の第１部分に対し、上記手段を一時 停止するに必要な電圧よりも低い信号をつくること、および電源が第２電極に接 続される時間の周期の第２部分に対し、上記手段を一時停止するに必要な電圧よ りも高い信号をつくること、からなる、請求項１１の方法。
13. １３．イメージのフレームをディスプレイするため、電界発光ディスプレイを操 作する方法であって、該ディスプレイが複数の画素を含み、各画素が選択回線に 接続されたゲート、データ回線に接続されたソースおよび特定画素の電界発光セ ルを経て電流を制御する手段に接続されたドレーンを備える第１トランジスタを 有しており、上記方法が： 複数のビットからなるデジタル信号を形成すること；各ビットが、２つの異なる 電圧で、上記イメージのフレームの特定画素の明るさを表現するように形成され ており、 フレーム時間の第１周期期間中、複数の第１ビットの電圧の１つを上記画素の第 １トランジスタ内にローディングすること；フレーム時間の第２周期期間中、時 間のある周期すなわち上記第１ビットの重要度に対応する電流パルス数の間、電 流源と画素を接続すること；フレーム時間の第３周期期間中、複数の第２ビット の電圧の１つを上記画素内にローディングすること；および フレーム時間の第４周期期間中、時間のある周期すなわち上記第２ビットの重要 度に対応する電流パルス数の間、電流源と画素を接続すること；のステップから なる前記電界発光ディスプレイを操作する方法。
14. １４．能動マトリックス電界発光ディスプレイを操作する方法であって、該ディ スプレイが複数の画素を含み、各画素が、選択回線に接続されたゲート、データ 回線に接続されたソースおよび第２トランジスタのゲートに接続されたドレーン を備える第１トランジスタ、上記データ回線に接続されたソースおよび電界発光 セルの第１電極に接続されたドレーンを備える第２トランジスタ、第２電極を備 える上記電界発光セルを含み、上記方法が：所定画素の第２トランジスタを可能 化するため、上記選択回線およびデータ回線に電圧を印加すること； 時間の周期の間、所定画素の電界発光セルの第２電極に電源を付加すること；お よび 時間の上記周期の完了に先だち所定画素の第２トランジスタを一時停止すること ； のステップからなる前記能動マトリックス電界発光ディスプレイを操作する方法 。
15. １５．複数の画素からなる電界発光ディスプレイであって、各画素が、光透過導 電材料製の第１層； 該第１層の上方に横たわる電気絶縁材料製の第２層；該第２層の上方に横たわる 発光電界発光材料製の第３層；該第３層の上方に横たわる電気絶縁材料製の第４ 層；該第４層の上方に横たわる導電材料製の第５層；該第５層の上方に横たわる 分離層； 該分離層の上方に横たわる半導体材料の層内に形成され、かつ選択回線に接続さ れたゲート、データ回線に接続されたソースおよび第２トランジスタのゲートに 接続されたドレーンを備える第１トランジスタ；上記分離層の上方に横たわる半 導体材料の層内に形成され、かつ上記データ回線に接続されたソースおよび上記 第１層または第５層に接続されたドレーンを備える第２トランジスタ；を含む、 前記電界発光ディスプレイ。