JP2011039134A - 表示装置及び電子機器 - Google Patents

Abstract

【課題】アクティブ素子の絶縁破壊や信頼性低下などの発生を抑制しつつ、消去シーケンスを実行することなく書き換えることによって、表示画像の書き換え時間が長くなることを抑制する技術が望まれていた。
【解決手段】画素回路内に書込みトランジスター４０１−ｎ−ｍとブートアップトランジスター４０６−ｎ−ｍを備え、ブートストラップによって駆動電圧を高める。さらに電圧制限トランジスター４０４−ｎ−ｍを付与し、書込みトランジスター４０１−ｎ−ｍに印加される電位を緩和する。
【選択図】図４

Description

本発明は、表示装置、及び当該表示装置を備える電子機器に関する。

電気泳動ディスプレー（Electrophoresis Display、以下「ＥＰＤ」と表記）などのメモリー性（記憶性）を有する表示素子を用いた表示装置は、応答速度は遅いものの、電源を切ったあとも同じ表示状態を保持し続けるため、紙の印刷物にかわる画像の表示手段として、電子ブック・電子ポスター・電子チラシなどの分野で普及が始まっている。これらの表示装置において、コントラストなどの表示性能を高めるためには、画素ごとに配置形成され、薄膜トランジスターなどのアクティブ素子を用いた画素回路で表示素子を駆動することが有効である。本明細書では、このような画素回路が形成された基板をアクティブマトリックス基板と称する。

一方、表示素子に十分な性能を発揮させるためには高電圧の印加が必要であるが、この際、アクティブ素子にかかる電圧も高くなるので絶縁破壊や信頼性低下などの問題を引き起こしやすい。また、高電圧を駆動できるＩＣは高価になる。そこで特許文献１では共通電極の電位を反転させて全ての画素を所定の表示色にする消去シーケンスを実行してから、新たに画像を表示する表示シーケンスを実行する手法が提案されている。

特許第３７１９１７２号公報

しかしながら、消去シーケンスの実行後に表示シーケンスを行う場合は、ＩＣのコストやアクティブ素子の耐圧の問題は回避できるが、画像の書き換え時に必ず表示されていた画像を消去するための時間を必要とするので、新たに画像を表示するまでの時間が長くなるという課題がある。従って、アクティブ素子の絶縁破壊や信頼性低下などの発生を抑制しつつ、消去シーケンスを実行することなく書き換えることによって、表示画像の書き換え時間が長くなることを抑制する技術が望まれていた。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。

［適用例１］複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記走査線または前記データ線に沿って設けられた複数の信号線と、前記走査線と前記データ線の各交差部に対応して設けられた画素毎に配置された画素回路と、を備えた表示装置であって、前記画素回路は、画素電極と、第１トランジスターと、第２トランジスターと、を有し、前記第１トランジスターは、ゲート電極が前記走査線に、ソース電極またはドレイン電極のうち一方が前記データ線に、他方が前記第２トランジスターのゲート電極および前記画素電極に、それぞれ電気的に接続され、前記第２トランジスターのソース電極またはドレイン電極のうち、一方が前記信号線に、他方が容量を介して前記画素電極に、それぞれ電気的に接続されていることを特徴とする。

この構成によれば、第１トランジスターによって、データ線から画素電極に電圧を印加するとともに、第２トランジスターによって、画素電極に印加された電圧を、信号線の電圧変動に応じて変動させることができる。この結果、画素電極に対して高い電圧を印加することができるので、表示画像を書き換えるとき、消去シーケンスを実行することなく書き換えが可能となる。従って、書き換え時間が長くなることを抑制することができる。

［適用例２］上記表示装置であって、前記画素回路は、第３トランジスターと、一定の電圧が供給される電源線とを有し、前記第１トランジスターの他方の電極は、前記第３トランジスターを介して、前記第２トランジスターのゲート電極および前記画素電極に、電気的に接続され、前記第３トランジスターは、ゲート電極が前記電源線と接続され、ソース電極またはドレイン電極のうち、一方が前記第１トランジスターの他方の電極と、他方が前記第２トランジスターのゲート電極および前記画素電極と、それぞれ電気的に接続されていることを特徴とする。

この構成によれば、画素電極に高い電圧が印加されても、第３トランジスターによって第１トランジスターにおける電極間の電圧差が大きくならないよう電圧制限することができる。従ってアクティブ素子であるトランジスターの絶縁破壊や信頼性低下などの発生確率を低くすることができる。

［適用例３］上記表示装置であって、前記画素回路において、前記第１トランジスターがオンして、前記画素が表示する画像に応じた所定の電圧が前記画素電極に印加されたのち、前記第１のトランジスターがオフし、前記信号線の電圧が変動して、前記画素電極に印加された前記所定の電圧が変動するように駆動されることを特徴とする。

この構成によれば、第１トランジスターによってデータ線から画素電極に電圧を印加する。そして第２トランジスターによって、信号線の電圧変動に応じて、画素電極に印加された電圧を変動させることができる。この結果、画素電極に対して高い電圧を印加することができるので、表示画像を書き換えるとき、消去シーケンスを実行することなく書き換えができ、従って書き換え時間が長くなることを抑制することができる。

［適用例４］上記表示装置であって、前記第１トランジスターがオンして、前記所定の電圧が、すべての前記画素回路における前記画素電極に印加されたのち、前記第１のトランジスターがオフし、前記信号線の電圧が変動して、すべての前記画素電極に印加された所定の電圧が同時に変動するように駆動されることを特徴とする。

この構成によれば、第１トランジスターによって、画素に表示する画像に応じた所定の電圧を、データ線から画素電極に印加する。その後、すべての画素回路において印加された所定の電圧を、第２トランジスターによって、信号線の電圧変動に応じて同時に変動させる。この結果、画素電極に対して高い電圧を同時に印加することによって消去シーケンスを実行することなく書き換えできるので、表示画像を書き換えるとき、信号線の電圧制御に関する負荷が軽減されるとともに、書き換え時間が長くなることを抑制することができる。

［適用例５］上記表示装置であって、当該画素の前記画素電極と前段画素の前記走査線の間には、保持容量を有することを特徴とする。

この構成によれば、信号線の電圧が変動したときに画素電極に印加される高電圧の値を、保持容量の大きさで調整することができる。

［適用例６］上記表示装置であって、前記画素電極と前記電源線の間には、保持容量を有することを特徴とする。

この構成によれば、信号線の電圧が変動したときに画素電極に印加される高電圧の値を、保持容量の大きさで調整することができる。

［適用例７］上記表示装置であって、記憶性表示素子を備え、前記画素電極は、前記記憶性表示素子に対して電界を印加するための電極であることを特徴とする。

記憶性表示素子は、容量を有して電荷が移動することから表示動作において高い電圧の印加を必要とする。したがって上記表示装置は、画素電極に高い電圧を印加することができるので、表示画像を書き換えるとき、消去シーケンスを実行することなく書き換えできる。この結果、書き換え時間が長くなることを抑制することができる。

［適用例８］上記表示装置であって、前記記憶性表示素子は、電気泳動素子であることを特徴とする。

電気泳動素子は薄くまた消費電力が少ないことから、薄型で低消費電力の表示素子となる。従って、記憶性表示素子として電気泳動素子を備えた上記表示装置は、表示画像の書き換え時間が短く信頼性の高い表示装置を実現することができる。

［適用例９］上記表示装置を備えたことを特徴とする電子機器。

この構成によれば、表示画像の書き換え時間が短く、また信頼性の高い電子機器を提供することができる。

実施形態に係る表示装置を示す図で、（ａ）は斜視構成図、（ｂ）は部分断面図。 実施形態に係る電子機器の構成を示すブロック図。 第１の実施形態に係るアクティブマトリックス基板の構成図。 第１の実施形態の画素回路を示す図。 第１の実施形態の表示シーケンスを説明するタイミングチャート。 第２の実施形態に関わるアクティブマトリックス基板の構成図。 第２の実施形態の画素回路を示す図。 第２の実施形態の表示シーケンスを説明するタイミングチャート。

以下、本発明を具体化した実施形態について図面に基づいて説明する。なお、以降の説明において使用する図面は、説明の都合上構成要素の寸法を誇張して図示している場合もあり、必ずしも実際の大きさを示すものでないことは勿論である。

（表示装置）
図１は本実施形態に係る表示装置９１０を示す図で、（ａ）は斜視構成図であり、（ｂ）は部分断面図である。図示するように、表示装置９１０は、画素電極を有し、この画素電極にトランジスターを介して電位（電圧）を印加するように構成された画素回路が配置形成されたアクティブマトリックス基板１０１と、記憶性表示素子である電気泳動素子９２１と、保護シート９２２とを備えている。電気泳動素子９２１は、アクティブマトリックス基板１０１と保護シート９２２との間に挟持された構造を有している。

電気泳動素子９２１は５０μｍ程度の粒径を有し、光透過可能な高分子樹脂によって形成されたカプセルを、隙間無く一層に充填したものである。カプセルの内部には、有機溶剤と水と界面活性剤からなる分散剤と、分散質として負に帯電した白色顔料粒子ＷＲと、正に帯電した黒色顔料粒子ＢＲとが封入されている。

また保護シート９２２は厚さ３００μｍ程度のＰＥＴ（Poly Ethylene Terephthalate）樹脂よりなり、電気泳動素子９２１との接触面にはＩＴＯ（Indium Tin Oxide）薄膜よりなる共通電極ＣＯＭが形成されている。保護シート９２２は電気泳動素子９２１より１辺が長くなっており、電気泳動素子９２１が存在しない突き出し部位に導電ペースト９３１が塗布され、共通電極ＣＯＭとアクティブマトリックス基板１０１上の共通電極パット（後述の図３、共通電極パット３３０参照）と電気的に接続（短絡）されている。

また、アクティブマトリックス基板１０１は電気泳動素子９２１及び保護シート９２２よりも面積が広くなっており、この広くなった張り出し部に可撓性基板としての第１のＦＰＣ９５１と可撓性基板としての第２のＦＰＣ９６１が実装されている。第１のＦＰＣ９５１上にはゲートドライバー９５２が、第２のＦＰＣ９６１上にはソースドライバー９６２が、それぞれＣＯＦ（Chip On Film）実装されている。本実施形態ではゲートドライバー９５２およびソースドライバー９６２は＋１０Ｖ〜−１０Ｖまでの電位範囲で電圧信号を出力できるように設計されたＩＣである。

なお、本実施形態では第１のＦＰＣ９５１、ゲートドライバー９５２、第２のＦＰＣ９６１、ソースドライバー９６２を各１個で構成したが、それぞれ複数個であっても構わないし、ゲートドライバー９５２とソースドライバー９６２を一つのＩＣに統合したワンチップドライバーを用いてもよい。また、ゲートドライバー９５２やソースドライバー９６２をアクティブマトリックス基板１０１上に形成する駆動回路内蔵型アクティブマトリックス基板を用いても良い。

さらに、本実施形態の表示装置９１０は、ゲートドライバー９５２やソースドライバー９６２を介して、画素回路に供給する電圧と、この電圧の供給タイミングとを制御する制御回路が備えられている。制御回路は、第１のＦＰＣ９５１および第２のＦＰＣ９６１と電気的に接続された別基板（不図示）に形成されている。なお、制御回路は、アクティブマトリックス基板１０１上に形成されることとしてもよい。

（電子機器）
図２は本実施形態に係る電子機器１０００の具体的な構成を示すブロック図である。電子機器１０００は、電圧生成回路７８４、画像処理回路７８０、中央演算回路７８１、外部Ｉ／Ｆ（インターフェイス）回路７８２、および入出力機器７８３を備えている。なお、表示装置９１０は図１で説明した表示装置である。

画像処理回路７８０は画像信号を、電圧生成回路７８４は生成した電圧（電位）を、第１のＦＰＣ９５１を介してゲートドライバー９５２に、および第２のＦＰＣ９６１を介してソースドライバー９６２にそれぞれ供給する。中央演算回路７８１は、外部Ｉ／Ｆ回路７８２を介して入出力機器７８３からの入力データ（表示データ）を取得する。ここで入出力機器７８３とは、例えば、キーボード、マウス、トラックボール、タッチパネル、ＬＥＤ、スピーカー、アンテナなどである。

中央演算回路７８１が外部Ｉ／Ｆ回路７８２を介して入力された入力データ（表示データ）をもとに各種演算処理を行い、結果をコマンドとして画像処理回路７８０へ転送する。そして画像処理回路７８０が中央演算回路７８１からのコマンドに基づき画像情報を更新し、ゲートドライバー９５２およびソースドライバー９６２に対して画像情報に応じた新しい画像信号を供給する。この結果、表示装置９１０の表示領域Ａにおける電気泳動素子９２１（図１参照）に印加される電圧（電位）が制御され、表示装置９１０は表示画像が変化するように制御される。

電子機器１０００の具体例としては、図示しないが、例えば、携帯ドキュメントリーダー、電子ポスター、電子チラシ、モニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどがあげられる。

ここで、表示装置９１０の表示原理について説明する。前述の通り、電気泳動素子９２１中には分散質として負に帯電した白色顔料粒子ＷＲと、正に帯電した黒色顔料粒子ＢＲとが封入されている。従って、共通電極ＣＯＭの電位が画素電極の電位より高ければ白色顔料粒子ＷＲが保護シート９２２側に、黒色顔料粒子ＢＲがアクティブマトリックス基板１０１側に移動し、保護シート９２２側からみると白表示になる。共通電極ＣＯＭの電位が画素電極の電位より低ければ各顔料粒子が逆に動き、保護シート９２２側からみると黒表示になる。各顔料粒子の移動速度は共通電極ＣＯＭの電位と画素電極の電位との差に比例する。また、共通電極ＣＯＭの電位と画素電極の電位が等しければ各顔料粒子の移動はないように調整されているので、直前の表示状態を保持する。なお、本実施形態では白黒表示の素子を用いたが、画素ごとに異なる色の顔料を封入したカプセルを用いてカラー表示をしても差し支えない。

従って、例えば共通電極ＣＯＭの電位に対して、各画素電極にプラスの電位を与えれば黒表示、マイナスの電位を与えれば白表示を行うことができる。そして、その際、後述する画素回路を構成するトランジスターの電極間に生ずる電位差（電圧）が、トランジスターの耐圧を超えないように制御すれば、トランジスターの絶縁破壊や信頼性低下などの発生を抑制しつつ、消去シーケンスを実行することなく画像を書き換えることができるのである。一方、前述のように共通電極ＣＯＭと画素電極の電位差が大きいほど顔料粒子の移動は速くなるから、表示装置としての応答速度が向上するので、トランジスターの耐圧を超えない範囲でなるべく画素電極に印加する電圧を高めることが好ましい。このような書き換えを実現する画素回路を備えた表示装置９１０について、以下２つの実施形態を例示して説明する。

（第１の実施形態）
図３は本実施形態のアクティブマトリックス基板１０１の構成図である。図中、二点鎖線は、表示装置として構成した時に図１で示した電気泳動素子９２１が平面的に重なる領域であり、表示領域Ａに相当する。

アクティブマトリックス基板１０１上には４８０本の走査線２０１（２０１−１〜２０１−４８０）と１９２０本のデータ線２０２（２０２−１〜２０２−１９２０）が直交して形成されており、４８０本の電源線２０３（２０３−１〜２０３−４８０）および４８０本の信号線２０４（２０４−１〜２０４−４８０）は、走査線２０１−１〜２０１−４８０と平行に配置されている。

走査線２０１−１〜２０１−４８０はそれぞれ、実装端子３０１−１〜３０１−４８０に接続され、信号線２０４−１〜２０４−４８０はそれぞれ、実装端子３０４−１〜３０４−４８０に接続されている。これらは、いずれも第１のＦＰＣ９５１を介してゲートドライバー９５２に接続され、所定のタイミングで電圧信号が供給される。

同様に、電源線２０３−１〜２０３−４８０は配線３３５を介して実装端子３２０と接続され、共通電極パット３３０は共通電位配線３３６を介して実装端子３２１と接続されている。また、データ線２０２−１〜２０２−１９２０はそれぞれ、実装端子３０２−１〜３０２−１９２０に接続され、第２のＦＰＣ９６１を介してソースドライバー９６２に接続されて所定の電圧信号が供給される。実装端子３２０および実装端子３２１も同様に第２のＦＰＣ９６１を介してソースドライバー９６２と接続されて所定の電圧信号が供給される。

図４は、本実施形態の画素回路を示す図で、ｍ番目のデータ線２０２−ｍ（ｍ＝１〜１９２０の整数）とｎ番目の走査線２０１−ｎ（ｎ＝１〜４８０の整数）の交差部付近に配置形成された画素回路を示している。走査線２０１−ｎとデータ線２０２−ｍの各交点にはｎチャネル電界効果型トランジスターよりなる書込みトランジスター４０１−ｎ−ｍが形成されており、そのゲート電極は走査線２０１−ｎに、ソース・ドレイン電極はそれぞれデータ線２０２−ｍと中間電極４０２−ｎ−ｍに接続されている。ｎチャネル電界効果型トランジスターよりなる電圧制限トランジスター４０４−ｎ−ｍのソース電極・ドレイン電極はそれぞれ中間電極４０２−ｎ−ｍと画素電極４０５−ｎ−ｍに接続され、ゲート電極は電源線２０３−ｎに接続される。ｎチャネル電界効果型トランジスターよりなるブートアップトランジスター４０６−ｎ−ｍのソース電極・ドレイン電極はそれぞれ信号線２０４−ｎとブートアップコンデンサー４０７−ｎ−ｍの一端に接続され、ブートアップコンデンサー４０７−ｎ−ｍの他端は画素電極４０５−ｎ−ｍに接続される。また、保持容量４０３−ｎ−ｍは一端が画素電極４０５−ｎ−ｍに、他端が電源線２０３−ｎにそれぞれ接続される。画素電極４０５−ｎ−ｍと保護シート９２２上の共通電極ＣＯＭは電気泳動素子９２１を介して対向し、容量を形成する。

なお、本実施形態において書込みトランジスター４０１−ｎ−ｍ、電圧制限トランジスター４０４−ｎ−ｍ、ブートアップトランジスター４０６−ｎ−ｍは全て同じプロセスで製造されたトランジスターであって、その閾値（Ｖｔｈ）は３Ｖであるものとする。また、適用例に記載の第１トランジスター、第２トランジスター、第３トランジスターは、それぞれ書込みトランジスター４０１−ｎ−ｍ、ブートアップトランジスター４０６−ｎ−ｍ、電圧制限トランジスター４０４−ｎ−ｍが相当する。

次に、このような構成を有する本実施形態の画素回路によって行われる表示シーケンスについて、説明する。本実施形態における表示シーケンスによれば、消去シーケンスを実行することなく表示画像を書き換えることができる。この結果、書き換え時間が長くなることが抑制された表示装置９１０が得られるのである。

図５は本実施形態の表示シーケンスを説明するタイミングチャートである。図５は横ストライプ表示を行うときの表示シーケンスであって、画素電極４０５−ｎ−ｍのｎが奇数に対応する画素は全て黒表示を、ｎが偶数に対応する画素は全て白表示を行うようにする場合のタイミングチャートとなっている。なお、本実施形態では、基準となる電位を接地電位（０Ｖ）としている。

各走査線２０１−１〜２０１−４８０はゲートドライバー９５２より順次選択される。すなわち、走査線２０１−１には、３０μ秒間＋１０Ｖの電位が印加された（すなわち選択された）後、−１０Ｖの電位に戻る電圧信号が供給される。走査線２０１−２は走査線２０１−１より３４．６μ秒遅れたタイミングで、同様に３０μ秒間選択されるように電圧信号が供給される。以下、同様に電圧信号が供給され、全ての走査線２０１−ｎが３４．６μ秒ずつ位相をかえて順次選択される。また、図示しないが、表示シーケンス中、共通電極ＣＯＭの電位は＋５Ｖを保ち、電源線２０３−１〜２０３−４８０の電位は＋１０Ｖを保つように電圧信号が供給される。

データ線２０２−１〜２０２−１９２０は、奇数番目の走査線２０１−１，２０１−３，２０１−５，２０１−７，…２０１−４７９が選択されている期間の前後は＋１０Ｖの電位を、偶数番目の走査線２０１−２，２０１−４，２０１−６，２０１−８，…２０１−４８０が選択されている期間の前後は−１０Ｖの電位を印加する。また、表示シーケンスの開始時における中間電極４０２−ｎ−ｍおよび画素電極４０５−ｎ−ｍの電位は直前の表示状態と経過時間に依存するが、ここでは共通電極ＣＯＭと同電位すなわち＋５Ｖであるものとする。

走査線２０１−１が選択されて＋１０Ｖの電位になると、書込みトランジスター４０１−１−ｍは導通状態となる。電圧制限トランジスター４０４−１−ｍは最初から導通状態であるので、中間電極４０２−１−１および画素電極４０５−１−１はデータ線２０２−１の電位（＋１０Ｖ）に向けて上昇していく。しかし、電位が＋７Ｖまで上昇すると、書込みトランジスター４０１−１−１および電圧制限トランジスター４０４−１−１の閾値が３Ｖの電位であるので、書込みトランジスター４０１−１−１および電圧制限トランジスター４０４−１−１は非導通状態となって電位上昇は停まる。

３０μ秒後、走査線２０１−１は−１０Ｖの電位に戻り、さらにその２μ秒後に信号線２０４−１は−１０Ｖから＋１０Ｖの電位に反転する。このとき、ブートアップトランジスター４０６−１−１は導通状態にあり、書込みトランジスター４０１−１−１および電圧制限トランジスター４０４−１−１は非導通状態であるので、ブートアップトランジスター４０６−１−１のゲート容量およびブートアップコンデンサー４０７−１−１によってブートストラップがかかり、画素電極４０５−１−１の電位は信号線２０４−１の電位にカップリングして上昇する。

最終的に画素電極４０５−１−１が到達する電位はブートアップトランジスター４０６−１−１のゲート容量とブートアップコンデンサー４０７−１−１の容量の和と、保持容量４０３−１−１の容量の比で決まり、本実施形態では１３Ｖ電位が上昇して＋２０Ｖの電位になるように各パラメーターを調整している。一方、電圧制限トランジスター４０４−１−１のゲート電位は＋１０Ｖのままであるので、中間電極４０２−１−１の電位は＋７Ｖより上に上がることはない。

このような状態になると、画素電極４０５−１−１と共通電極ＣＯＭの間にはさまれた部位の電気泳動素子９２１では黒色顔料粒子ＢＲが保護シート９２２側に、白色顔料粒子ＷＲがアクティブマトリックス基板１０１側に移動を始める。この顔料粒子の移動によって、画素電極４０５−１−１に対応した部位は保護シート９２２側からみると黒表示になる。この間、顔料粒子の移動に応じて、また電気泳動素子９２１のリーク電流によって画素電極４０５−１−１の電位はゆっくりと共通電極ＣＯＭの電位（＋５Ｖ）へと変化する。

一方、走査線２０１−２が選択されて＋１０Ｖの電位になるタイミングでは、データ線２０２−１は−１０Ｖの電位に反転しているから、中間電極４０２−２−１および画素電極４０５−２−１の電位は−１０Ｖに充電される。するとブートアップトランジスター４０６−２−１は非導通状態にターンオフする。この状態で３０μ秒後に走査線２０１−２が−１０Ｖの電位に戻り、さらにその２μ秒後に信号線２０４−２が＋１０Ｖの電位に反転しても、ブートストラップは起こらない。従って中間電極４０２−２−１および画素電極４０５−２−１の電位は−１０Ｖのままであって、先ほどとは逆に白色顔料粒子ＷＲが保護シート９２２側に、黒色顔料粒子ＢＲがアクティブマトリックス基板１０１側に移動する。この顔料粒子の移動によって、画素電極４０５−２−１に対応した部位は保護シート９２２側からみると白表示へと表示状態が変化していく。

この間、黒表示の場合と同様に、顔料粒子の移動とリークで画素電極４０５−２−１の電位はゆっくりと共通電極ＣＯＭの電位（＋５Ｖ）へと変化する。なお、中間電極４０２−１−１の電位も、同様に、リークによって共通電極ＣＯＭの電位（＋５Ｖ）へと変化する。

以下、画素電極４０５−ｎ−ｍ（ｎ＝１，３，５，…，４７９、ｍ＝１〜１９２０）は画素電極４０５−１−１と同様の駆動になって黒表示となり、画素電極４０５−ｎ−ｍ（ｎ＝２，４，６，…，４８０、ｍ＝１〜１９２０）は画素電極４０５−２−１と同様の駆動になって白表示となり、表示シーケンスが完了すると表示領域Ａは横ストライプ表示となるのである。なお、他の画像を表示するためにはデータ線２０２−１〜２０２−１９２０の駆動波形を変更すればよい。すなわち、走査線２０１−ｎが選択されている期間で、データ線２０２−ｍに＋１０Ｖの電位を印加すれば画素電極４０５−ｎ−ｍと平面的に重なる領域は黒表示となり、−１０Ｖの電位を印加すれば白表示となるので、任意の画像を表示できる。

なお、さらに高いコントラストを得るために、上で説明した表示シーケンスを複数回実施してもよい。また、焼きつきを防止する目的で一定期間毎に全消去を行うシーケンスを追加するなどしても良いし、ＡＣパルスを印加しても良い。この場合、消去シーケンスを実施したときは書き換え時間が長くなるので、表示シーケンスの回数に対して実用上問題ない程度の回数で、消去シーケンスを実施すればよい。

上述したように、本実施形態ではゲートドライバー９５２およびソースドライバー９６２から出力される電位範囲は±１０Ｖであるにもかかわらず、ブートストラップを利用することで、電気泳動素子９２１には、共通電極ＣＯＭの電位＋５Ｖに対して±１５Ｖの範囲の電位を印加できる。このため、表示シーケンスの前に消去シーケンスを実行することなく画像を書き換えて表示させることができるので、表示開始から完了までの期間が長くなることを抑制することができる。また、画像を変更する際に、消去によって全体が白表示になる状態がないので、表示が不自然にならないという効果も奏する。

さらに、本実施形態では、電圧制限トランジスター４０４−ｎ−ｍを設けることで、書込みトランジスター４０１−ｎ−ｍのソース・ドレイン間、およびゲート・ドレイン間に印加される電位差を最大２０Ｖまでに制限している。また、電圧制限トランジスター４０４−ｎ−ｍの各電極間に印加される電位差も２０Ｖを越えることはなく、ブートアップトランジスター４０６−２−１も同様に電位差も２０Ｖを越えることはない。このように、画素回路全体でみると２０Ｖを超える電位差が生じているにも関わらず、画素回路を構成する素子単体において２０Ｖ以上の電位差が電極間に印加されることはないので、より耐圧の低いトランジスターを用いることができるなど、製造コストが安くなる。この結果、信頼性に優れ、かつ低コストな表示装置を実現することができるのである。

（第２の実施形態）
第１の実施形態では信号線２０４−ｎを走査線２０１−ｎと平行に配置し、各ゲート選択期間終了直後に順次電位を変動させたが、書込みトランジスター４０１−ｎ−ｍおよび電気泳動素子９２１のリーク電流が少なく、画素電極４０５−ｎ−ｍの電位が保持できる場合は全ての走査線２０１−ｎの選択終了後に、全ての信号線２０４−ｎを短絡させて同時に電位を変動させても良い。この場合は信号線２０４−ｎを走査線２０１−ｎと平行ではなく、データ線２０２−ｍと平行に配置するなどしてもよい。また、書込みトランジスター４０１−ｎ−ｍの耐圧・信頼性に問題ない場合、電圧制限トランジスター４０４−ｎ−ｍはなくてもさしつかえない。これらの変形を適用した第２の実施形態を、図６から図８を用いて説明する。

図６は第２の実施形態におけるアクティブマトリックス基板１０２の構成図である。図３に示した第１の実施形態のアクティブマトリックス基板１０１と比較すると、信号線２０５−１〜２０５−１９２０はデータ線２０２−１〜２０２−１９２０と平行に交互配置され、全て短絡されて実装端子３４０に接続されている。また、電源線２０３−１〜２０３−４８０、配線３３５、実装端子３２０は存在しない。これら以外は第１の実施形態のアクティブマトリックス基板１０１と同様であるので説明は省略する。

図７は、図６のｍ番目のデータ線２０２−ｍ（ｍ＝１〜１９２０の整数）とｎ番目の走査線２０１−ｎ（ｎ＝１〜４８０の整数）の交差部付近に配置形成された画素回路を示す図である。本実施形態の画素回路は、図４に示した第１の実施形態の画素回路と比較すると、電圧制限トランジスター４０４−ｎ−ｍが存在しない。また、保持容量４０３−ｎ−ｍの他端が電源線２０３−ｎではなく、前段の走査線２０１−ｎ−１に接続され、信号線２０４−ｎにかわってデータ線２０２−ｍに平行な信号線２０５−ｍがブートアップトランジスター４０６−ｎ−ｍに接続されている。これら以外は第１の実施形態と同様であるので説明は省略する。

図８は第２の実施形態における表示シーケンスを説明するタイミングチャートであり、第１の実施形態で説明した図５と同様に横ストライプ表示を行うときの表示シーケンスである。走査線２０１−１〜２０１−４８０およびデータ線２０２−１〜２０２−１９２０の駆動は第１の実施形態の図５で説明した内容と同じである。

本実施形態では、信号線２０５−１〜２０５−１９２０は最終段の走査線２０１−４８０の選択期間が終了して５μ秒後に＋１０Ｖに反転する。このため、図では画素電極４０５−１−１のみ示しているが、画素電極４０５−ｎ−ｍ（ｎ：奇数、ｍ：１〜１９２０）の電位は走査線２０１−４８０の選択期間が終了して５μ秒後にブートストラップされて＋２０Ｖの電位となり、黒表示へと変化する。一方、図では画素電極４０５−２−１のみ示しているが、画素電極４０５−ｎ−ｍ（ｎ：偶数、ｍ：１〜１９２０）の電位は第１の実施形態の図５と同様に変化して白表示となる。

上述したように、本実施形態では全走査線２０１−ｎの選択終了後に、全ての信号線２０５−ｍを短絡させて同時に電位を変動させた。この結果、表示画像を書き換えるとき、画素電極４０５−ｎ−ｍに対して高い電圧を同時に印加することによって表示シーケンスを実行するので、上記第１の実施形態のように走査線２０１−ｎの選択に合わせて信号線２０４−ｎに供給する電圧を制御する必要がない。従って、信号線２０５−ｍの電圧制御に関する負荷が軽減されるとともに、書き換え時間が長くなることを抑制することができる。

また、本実施形態では、電圧制限トランジスター４０４−ｎ−ｍを用いない構成とした。この結果、上記第１の実施形態に対して、配線数・実装端子数を減らすことができるため、さらなる低コスト化が可能である。また、配線数・実装端子数を減らした分、画素回路の占有領域を小さくすることができるため、高精細化も可能となる効果を奏する。

なお、本実施形態では、書込みトランジスター及び電気泳動素子に低リーク電流が要求され、書込みトランジスターには高耐圧も要求されるため、製造コストが高くなるなどのデメリットが生じる場合も考えられる。従って、これらのメリットとデメリットを勘案して搭載する電子機器の要求仕様にあわせて適切な画素回路を選択することが好ましい。

以上、本発明について実施形態を用いて説明したが、本発明はこうした実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。以下変形例を挙げて説明する。

（変形例）
上記第２の実施形態では、全走査線２０１−ｎの選択終了後に全ての信号線２０５−ｍを短絡させて同時に電位を変動させる表示シーケンスとしたが、上記第１の実施形態においても、同様の表示シーケンスを実施することとしてもよい。上記第１の実施形態において、上記第２の実施形態と同様に、書込みトランジスター４０１−ｎ−ｍや電気泳動素子９２１のリーク電流が少なく、画素電極４０５−ｎ−ｍの電位が保持できる場合は、全ての画素電極に同時に高い電圧を印加することができる。

あるいは、上記第２の実施形態おける表示シーケンスを、上記第１の実施形態と同様に、走査線２０１−ｎの選択に合わせて信号線２０５−ｍに供給する電圧を制御し、選択された走査線２０１−ｎ毎に高電圧を印加する表示シーケンスとしてもよい。書込みトランジスター４０１−ｎ−ｍや電気泳動素子９２１のリーク電流により、画素電極４０５−ｎ−ｍの電位の保持が難しい場合は、このようにすることによって、画素電極４０５−ｎ−ｍに高電圧を印加することができる。

また、上記実施形態の表示装置９１０は、記憶性表示素子として電気泳動素子を用いることとしたが、これに限らず、記憶性表示素子として例えば強誘電性液晶など記憶性を有する液晶素子であってもよい。さらには、応答速度が遅く、印加された電圧の保持性能が低い表示素子であれば、記憶性表示素子でなくても本発明を適用することができる。

１０１，１０２…アクティブマトリックス基板、２０１…走査線、２０２…データ線、２０３…電源線、２０４…信号線、２０５…信号線、３０１，３０２，３０４，３２０，３２１…実装端子、３３０…共通電極パット、３３５…配線、３３６…共通電位配線、３４０…実装端子、４０１…書込みトランジスター、４０２…中間電極、４０３…保持容量、４０４…電圧制限トランジスター、４０５…画素電極、４０６…ブートアップトランジスター、４０７…ブートアップコンデンサー、７８０…画像処理回路、７８１…中央演算回路、７８２…外部Ｉ／Ｆ回路、７８３…入出力機器、７８４…電圧生成回路、９１０…表示装置、９２１…電気泳動素子、９２２…保護シート、９３１…導電ペースト、９５１…第１のＦＰＣ、９５２…ゲートドライバー、９６１…第２のＦＰＣ、９６２…ソースドライバー、１０００…電子機器、ＢＲ…黒色顔料粒子、ＷＲ…白色顔料粒子。

Claims (9)

1. 複数の走査線と、
   前記複数の走査線と交差する複数のデータ線と、
   前記走査線または前記データ線に沿って設けられた複数の信号線と、
   前記走査線と前記データ線の各交差部に対応して設けられた画素毎に配置された画素回路と、
   を備えた表示装置であって、
   前記画素回路は、画素電極と、第１トランジスターと、第２トランジスターと、を有し、
   前記第１トランジスターは、ゲート電極が前記走査線に、ソース電極またはドレイン電極のうち一方が前記データ線に、他方が前記第２トランジスターのゲート電極および前記画素電極に、それぞれ電気的に接続され、
   前記第２トランジスターのソース電極またはドレイン電極のうち、一方が前記信号線に、他方が容量を介して前記画素電極に、それぞれ電気的に接続されていることを特徴とする表示装置。
2. 請求項１に記載の表示装置であって、
   前記画素回路は、第３トランジスターと、一定の電圧が供給される電源線とを有し、
   前記第１トランジスターの他方の電極は、前記第３トランジスターを介して、前記第２トランジスターのゲート電極および前記画素電極に、電気的に接続され、
   前記第３トランジスターは、ゲート電極が前記電源線と接続され、ソース電極またはドレイン電極のうち、一方が前記第１トランジスターの他方の電極と、他方が前記第２トランジスターのゲート電極および前記画素電極と、それぞれ電気的に接続されていることを特徴とする表示装置。
3. 請求項１または２に記載の表示装置であって、
   前記画素回路において、前記第１トランジスターがオンして、前記画素が表示する画像に応じた所定の電圧が前記画素電極に印加されたのち、
   前記第１のトランジスターがオフし、前記信号線の電圧が変動して、前記画素電極に印加された前記所定の電圧が変動するように駆動されることを特徴とする表示装置。
4. 請求項３に記載の表示装置であって、
   前記第１トランジスターがオンして、前記所定の電圧が、すべての前記画素回路における前記画素電極に印加されたのち、
   前記第１のトランジスターがオフし、前記信号線の電圧が変動して、すべての前記画素電極に印加された所定の電圧が同時に変動するように駆動されることを特徴とする表示装置。
5. 請求項１に記載の表示装置であって、
   当該画素の前記画素電極と前段画素の前記走査線の間には、保持容量を有することを特徴とする表示装置。
6. 請求項２に記載の表示装置であって、
   前記画素電極と前記電源線の間には、保持容量を有することを特徴とする表示装置。
7. 請求項１ないし６のいずれか一項に記載の表示装置であって、
   記憶性表示素子を備え、
   前記画素電極は、前記記憶性表示素子に対して電界を印加するための電極であることを特徴とする表示装置。
8. 請求項７に記載の表示装置であって、
   前記記憶性表示素子は、電気泳動素子であることを特徴とする表示装置。
9. 請求項１ないし８のいずれか一項に記載の表示装置を備えたことを特徴とする電子機器。

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