JP2017506764A - フレーム内休止を備えるディスプレイ - Google Patents

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Abstract

タッチスクリーンディスプレイは、表示ピクセルアレイに連結されたゲート線ドライバ回路機構を含み得る。ディスプレイはフレーム内休止（ＩＦＰ）機能を備えてもよく、１つ以上のフレーム内ブランキングインターバル中にタッチ又は他の動作が実行されてもよい。１つの好適な配置構成では、ゲートドライバ回路は、それぞれが別個のゲートスタートパルスによってアクティブにされる、複数のゲート線ドライバセグメントを含み得る。各ゲートスタートパルスは、ＩＦＰインターバルの終了時にのみ解放され得る。別の好適な配置構成では、ダミーゲートドライバユニットがアクティブゲートドライバユニット間に挿入され得る。ゲート出力信号は、ＩＦＰインターバル中にダミーゲートドライバユニットを通って伝播し得る。別の好適な配置では、各アクティブゲートドライバユニットには、ゲートドライバユニット内の少なくともいくつかのトランジスタを望ましくないストレスから保護するバッファ部分が設けられ得る。

Description

本出願は、全般的には電子デバイスに関し、より具体的には、タッチスクリーンディスプレイを有する電子デバイスに関する。
タッチスクリーンディスプレイは、スマートフォン、タブレットデバイス、並びにラップトップ及びデスクトップコンピュータなどの消費者向け電子デバイスを含む、多くの用途で一般的に使用されている。そのようなデバイスの表示機能は通常、ソース（データ）及びゲート（セレクト）金属配線のグリッドに接続された液晶ディスプレイ（liquid crystal display、ＬＣＤ）、プラズマ、又は有機発光ダイオード（organic light emitting diode、ＯＬＥＤ）表示素子アレイによって実行される。表示素子アレイは、保護シールドとして機能する、ガラスパネルなどの透明パネル上に形成されることが多い。表示素子アレイのデータ及びセレクト線は、ディスプレイドライバ集積回路（integrated circuit、ＩＣ）によって駆動される。ドライバＩＣは、画像又はビデオ信号を受信した後、その信号をラスタスキャンピクセル値（カラー又はグレースケール）へと復号し、それらの値を各フレーム中に、データ及びセレクト線を駆動することによって表示素子アレイに書き込む。この処理は、ビデオをレンダリングするのに十分な高フレームレートで繰り返される。
そのようなデバイスのタッチジェスチャ検出機能は通常、タッチトランスデューサグリッド構造体が表示素子アレイ上に重ね合わされる、容量感知サブシステムを使用して実行される。タッチトランスデューサ構造体は、タッチコントローラ回路機構によって刺激及び感知される。タッチ刺激信号はグリッドの行セグメントに印加され、列セグメントが同時に（シングルタッチ又はマルチタッチジェスチャを検出するために）感知される。タッチ検出は通常、フレームのブランキングインターバル部分の間に実行され、フレームの表示インターバル部分の間に表示機能が実行される。
タッチトランスデューサグリッド構造体は、表示素子アレイを覆う透光性電極板として実装することができ、保護パネルの背面上に形成され得る。いくつかの場合、透光性電極板は表示素子にも接続され、しばしばＶｃｏｍ調整回路と称される電圧源回路から、「共通電圧」を表示素子へと出力するよう機能する。Ｖｃｏｍ調整回路は、接続された表示素子の（表示インターバル中の）光変調特性を変化させる、透明導体板上の電圧を調整することによって、表示機能の改善を支援する。このように、透光性電極板は、表示機能及びタッチトランスデューサグリッド構造体の両方に使用されるという点で、２つの目的を兼ねている。
このため、タッチスクリーンディスプレイは、表示素子アレイがアクティブにされる表示インターバルと、タッチジェスチャ検出機能がアクティブにされるブランキング（タッチ）インターバルとの間で交互する。各表示インターバル中に、フレーム全体が表示素子アレイ内にロードされる。タッチインターバルは通常、連続する表示インターバル間に位置する（すなわち、各タッチインターバルは、フレーム全体がスキャンしてロードされた後にのみ発生する）。この方法で実行されるフレーム間タッチ検出の頻度は、特定の用途にとっては不十分であり得る。
液晶ディスプレイ（ＬＣＤ）を有する電子デバイスが提供される。液晶ディスプレイは、ガラス基板上に形成された表示ピクセル回路機構を含み得る。ガラス基板上には薄膜トランジスタ構造体が形成され得る。
表示ピクセル回路機構は、表示ピクセルアレイ及びそのアレイに連結されたゲートドライバ回路機構を含み得る。ゲートドライバ回路機構は、アレイの一方の側部に形成された少なくとも１つのゲートドライバ回路を含み得る。ゲートドライバ回路は複数のゲートドライバユニットを含んでもよく、これらのそれぞれは、アレイ内の対応する行に沿って配置された表示ピクセルへとゲート線出力信号を出力するように構成される。
表示ピクセル回路機構は、所与の画像／ビデオフレームを出力するために使用され得る。ゲートドライバ回路機構は、第１の表示インターバル中に所与のフレーム内の第１のサブフレームをロードし、かつ第２の表示インターバル中に所与のフレーム内の第２のサブフレームをロードするように構成され得る。タッチ感知動作が、第１の表示インターバルの直後かつ第２の表示インターバルの直前に挿入されるフレーム内ブランキングインターバル（フレーム内休止と称されることもある）中に実行され得る。
一実施形態では、ゲートドライバ回路は、それぞれが対応するゲートスタート信号によって制御される、複数のゲートドライバセグメントを含み得る。複数のゲートドライバセグメントのそれぞれは、チェーン内で連結されたアクティブゲートドライバユニットと、チェーン内の最初のアクティブゲートドライバユニットに連結された第１のダミーゲートドライバユニットと、チェーン内の最後のアクティブゲートドライバユニットに連結された第２のダミーゲートドライバユニットとを含み得る。ゲートスタート信号は、ブランキングインターバルの終了時にのみ解放され得る。この方法で構成されると、アクティブゲートドライバユニットは、ブランキングインターバル中に、上昇したストレスレベルに曝されない。
別の好適な実施形態では、ゲートドライバ回路は、チェーン内で接続されたアクティブゲートドライバユニットと、チェーン内の先頭のアクティブゲートドライバユニットに接続された第１のダミーゲートドライバユニットと、チェーン内の後端のアクティブゲートドライバユニットに接続された第２のダミーゲートドライバユニットと、チェーン内に挿入された複数のダミーゲートドライバユニットとを含み得る。ゲートドライバユニットのチェーンは、単一のゲートスタートパルスによって制御され得る。ブランキングインターバル中、ゲート線出力信号は、介在するダミーゲートドライバユニットを通って伝播し得る。この方法で構成されると、アクティブゲートドライバユニットは、ブランキングインターバル中に、上昇したストレスレベルに曝されない。
いくつかの実施形態では、アクティブゲートドライバユニットにメモリ回路機構が設けられ得る。例えば、アクティブゲートドライバユニットは、第１のブートストラップキャパシタに連結された駆動トランジスタ、及び第２のブートストラップキャパシタに連結された第２のメモリトランジスタを含み得る。フレーム内ブランキングインターバル中、先行するゲートドライバユニットからのゲート線信号は一時的にメモリトランジスタのゲート端子に記憶され得るが、駆動トランジスタのゲート端子はリセットされる。具体的には、ゲートドライバユニットは、チェーン内の少なくとも２つの異なる先行するゲートドライバユニットからフィードフォワードゲート出力信号を受信してもよく、かつチェーン内の少なくとも２つの異なる後続のゲートドライバユニットからフィードバックゲート出力信号を受信してもよい。この方法で動作すると、駆動トランジスタは、ブランキングインターバル中に、上昇したストレスレベルに曝されない。
本発明の更なる特徴、その性質、及び様々な有利点は、添付図面並びに以下の発明を実施するための形態から、より明らかとなるであろう。
本発明の一実施形態に係る、液晶ディスプレイなどの例示的なディスプレイの斜視図である。 本発明の一実施形態に係る、例示的なディスプレイの断面側面図である。 本発明の一実施形態に係る、ディスプレイに画像ピクセル構造体及びタッチセンサ素子がどのように設けられ得るかを示す例示的な図である。 本発明の一実施形態に係る、単一のフレーム内休止（ＩＦＰ）を示す図である。 本発明の一実施形態に係る、複数のフレーム内休止（ＩＦＰ）を示す図である。 本発明の一実施形態に係る、表示ピクセルアレイの一方の側部のみに形成されたゲートドライバ回路機構を示す図である。 本発明の一実施形態に係る、図６Ａのゲートドライバ回路機構が、ＩＦＰ機能を提供するためにどのように使用され得るかを示すタイミング図である。 本発明の一実施形態に係る、表示ピクセルアレイの２つの対向する側部に形成されたゲートドライバ回路機構を示す図である。 本発明の一実施形態に係る、図７Ａのゲートドライバ回路機構が、ＩＦＰ機能を提供するためにどのように使用され得るかを示すタイミング図である。 従来のゲートドライバユニットの回路図である。 図８の従来のゲートドライバユニットの動作を示すタイミング図である。 アレイの２つの対向する側部のそれぞれに形成された単一のゲートドライバチェーンを有する従来の表示素子アレイの上面図である。 本発明の一実施形態に係る、アレイの２つの側部のそれぞれに形成された複数のゲートドライバチェーンを有する例示的な表示素子アレイの上面図である。 本発明の一実施形態に係る、チェーン内に複数のダミーゲートドライバユニットが挿入され、アレイの２つの側部のそれぞれに形成された、単一のゲートドライバチェーンを有する例示的な表示素子アレイの上面図である。 図８の従来のゲートドライバユニットを使用して実装されたゲートドライバチェーンを示す図である。 本発明の一実施形態に係る、内蔵されたメモリ素子を有するゲートドライバユニットを有する例示的なゲートドライバ回路機構を示す図である。 本発明の一実施形態に係る、内蔵されたメモリ回路機構を有する例示的なゲートドライバユニットの回路図である。 本発明の一実施形態に係る、図１５に示す種類のゲートドライバユニットの動作を示すタイミング図である。 本発明の一実施形態に係る、図１５に示す種類のゲートドライバユニットの動作を示すタイミング図である。 本発明の一実施形態に係る、図１５に示す種類のゲートドライバユニットを使用して実装された表示素子アレイを動作させるときに使用される例示的な制御信号を示すタイミング図である。
ディスプレイは、電子デバイスにおいて広く使用されている。例えば、ディスプレイは、コンピュータモニタ、ラップトップコンピュータ、メディアプレーヤ、携帯電話及び他のハンドヘルド装置、タブレットコンピュータ、テレビ、並びに他の機器で使用され得る。ディスプレイは、プラズマ技術、有機発光ダイオード技術、液晶構造体などに基づき得る。液晶ディスプレイは、低電力消費及び高画像品質を提供することができるため、広く使用されている。液晶ディスプレイ構造体は、一例として本明細書に記載されることがある。
ディスプレイを有する例示的な電子デバイスの斜視図が図１に示されている。図１に示すとおり、電子デバイス６は、ハウジング８などのハウジングを有し得る。ハウジング８は、プラスチック、ガラス、セラミック、金属、繊維複合体などの材料、及びこれらの材料の組み合わせから形成され得る。ハウジング８は、１つ以上の区分を有し得る。例えば、装置６には、ヒンジで連結されたディスプレイハウジング部及びベースハウジング部が設けられ得る。図１の構成において、装置６は前面及び後面を有する。図１のディスプレイ１０は、ハウジング８の前面に取り付けられている。所望であれば、他の構成を使用してもよい。
ディスプレイ１０は、液晶ディスプレイであり得る。ディスプレイ１０には、（例えば、タッチスクリーンディスプレイを形成する目的で）タッチセンサアレイが組み込まれ得る。タッチセンサは、音響タッチ技術、力センサ技術、抵抗センサ技術、又は他の適切な種類のタッチセンサに基づき得る。適切な一構成では、ディスプレイ１０のタッチセンサ部が、容量タッチセンサ構成を使用して形成され得る。この種類の構成では、ディスプレイ１０が、容量タッチセンサ電極の行及び列から形成されるタッチセンサアレイを備え得る。
図１のディスプレイ１０を形成する際に使用され得る種類のディスプレイの一部分の断面側面図が図２に示されている。図２に示すように、ディスプレイ１０は、カラーフィルタ（ＣＦ）層１２と薄膜トランジスタ（ＴＦＴ）層１４とを備え得る。カラーフィルタ層１２は、カラーフィルタ素子のアレイを含み得る。典型的な構成では、層１２のピクセルが、３種類のカラーピクセル（例えば、赤色、緑色、及び青色のサブピクセル）を各々含む。液晶（ＬＣ）層１６は、液晶材料を含み、カラーフィルタ層１２と薄膜トランジスタ層１４との間に介在している。薄膜トランジスタ層１４は、液晶層１６に印加される電場を制御するための薄膜トランジスタ、キャパシタ、及び電極など、電気的な構成要素を含み得る。光学膜層１８及び２０は、カラーフィルタ層１２、液晶層１６、及び薄膜トランジスタ層１４の上側及び下側に形成され得る。光学膜１８及び２０は、４分の１波長板、半波長板、拡散膜、光学接着剤、及び複屈折補償層などの構造体を含み得る。
ディスプレイ１０は、上側及び下側偏光子層２２及び２４を有し得る。バックライト２６は、ディスプレイ１０に背面照射を提供し得る。バックライト２６は、一筋の発光ダイオードなどの光源を備え得る。バックライト２６は、導光板及び背面反射器も備え得る。背面反射器は、光漏れを防ぐために、導光パネルの下側面に位置し得る。光源からの光は、導光パネルの縁へと入射され得る。そして、ディスプレイ１０を通って方向２８へと上方に放射され得る。カバーガラスの層など、任意選択のカバー層が、図２に示すディスプレイ１０の層を覆い、かつ保護する目的で使用され得る。
タッチセンサ構造体が、ディスプレイ１０の層のうちの１つ以上に組み込まれ得る。典型的なタッチセンサ構成においては、容量タッチセンサ電極のアレイが、パッド、及び／又はインジウムスズ酸化物など複数片の透明の導電性材料を使用して実装され得る。所望であれば、他のタッチ技術（例えば、抵抗性タッチ、音響タッチ、光学式タッチ等）が使用されてもよい。ディスプレイ１０において信号線を形成する際に、インジウムスズ酸化物又は他の透明の導電性材料又は不透明の導電体（例えば、データ、電力、制御信号等を伝えるための構造体）も使用され得る。
白黒ディスプレイにおいては、カラーフィルタ層１２を省略することができる。カラーディスプレイにおいては、カラーフィルタ層１２を、画像ピクセルのアレイに色を付与する目的で使用することができる。各画像ピクセルは、例えば、３つの対応液晶ダイオードサブピクセルを有し得る。各サブピクセルは、カラーフィルタアレイ内の別々のカラーフィルタ素子と関連付けられ得る。カラーフィルタ素子としては、例えば、赤色（Ｒ）カラーフィルタ素子、青色（Ｂ）カラーフィルタ素子、及び緑色（Ｇ）カラーフィルタ素子が挙げられ得る。これらの要素は、行及び列で配置され得る。例えば、カラーフィルタ素子は、各列のカラーフィルタ素子が同じになるように（即ち、各列が全ての赤色素子、全ての青色素子、又は緑色素子を含むように）、ディスプレイ１０の幅にわたってストライプに（例えば、ＲＢＧパターン又はＢＲＧパターンなどの繰り返しパターンで）配置することができる。各サブピクセルを透過する光の量を制御することにより、所望の色の画像を表示することができる。
各サブピクセルを透過する光の量は、ディスプレイ制御回路機構及び電極を使用して制御することができる。各サブピクセルには、例えば、透明のインジウムスズ酸化物電極が設けられ得る。液晶層の関連部分を通過する電場を制御し、それによってサブピクセルの光透過を制御するサブピクセル電極の信号が、薄膜トランジスタを使用して印加され得る。薄膜トランジスタは、データ線からデータ信号を受信し、関連付けられたゲート線によってＯＮされると、その薄膜トランジスタと関連付けられている電極にデータ線信号を印加することができる。
例示的なディスプレイの上面図を図３に示す。図３に示すとおり、ディスプレイ１０は、画像ピクセル５２のアレイを備え得る。ピクセル５２（サブピクセルと称されることもある）は、電場を生む電極、及びその電場によって制御される液晶層１６の一部分（図２）からそれぞれ形成され得る。各画像ピクセルは、関連付けられたトランジスタ及び共通電極からデータ線信号を受信する電極を有し得る。ディスプレイ１０の共通電極は、パターニングされたインジウムスズ酸化物の層又は他の導電性平面構造体から形成され得る。パターニングされたインジウムスズ酸化物構造体、又は画像ピクセル５２の共通平面を形成する際に使用される他の導電性構造体は、容量タッチセンサ素子６２を形成する際にも使用され得る。
図３のタッチセンサ素子６２が示すとおり、タッチセンサ素子（電極）は、タッチセンサ回路機構６８に連結され得る。タッチセンサ素子６２は、長方形の導電性材料パッド、垂直及び／又は水平な導電性材料片、及び他の導電性構造体を含み得る。素子６２からの信号は、フレックス回路ケーブル６６又は他の適切な通信経路線上のトレース６４を介してタッチセンサ処理回路機構６８へとルーティングされ得る。
典型的な構成においては、タッチセンサ解像度よりも高い画像解像度を提供することが一般に所望されることから、ディスプレイ１０におけるキャパシタ電極６２が画像ピクセル５２よりも少ない。例えば、ディスプレイ１０には何百或いは何千行及び／又は列のピクセル５２が存在し得るのに対し、キャパシタ電極６２は、何十或いは何百行及び／又は列しか存在しない場合がある。
ディスプレイ１０は、ディスプレイドライバ回路機構３８を備え得る。ディスプレイドライバ回路機構３８は、経路７２内の導電線７０を使用して、装置６内の処理回路から画像データを受信し得る。経路７２は、例えば、ディスプレイドライバ回路機構３８を、（一例として）装置６内の他の場所にあるプリント回路板上の集積回路に連結するフレックス回路ケーブル又は他の通信経路であり得る。
ディスプレイドライバ回路機構３８は、制御回路機構３８−０、ゲート線ドライバ回路機構３８−１、及びゲート線ドライバ回路機構３８−２を含み得る。ディスプレイドライバ制御回路３８−０は、１つ以上の集積回路（例えば、１つ以上のディスプレイドライバ集積回路）を使用して実装され得る。回路３８−１及び３８−２（ゲート線及びＶｃｏｍドライバ回路機構と称されることもある）は、制御回路３８−０に組み込まれてもよく、又は層１４上の薄膜トランジスタ（図２）を使用して実装されてもよい。層１４上の薄膜トランジスタ構造体を使用して実装されたゲート線ドライバ回路３８−１及び３８−２は、アレイ上のゲートドライバ又は「ＧＯＡ」と称されることもある。経路６０などの経路は、ディスプレイドライバ回路機構３８を相互接続するために使用され得る。ディスプレイドライバ回路機構３８は、外部回路か、又は所望であれば他の回路の組み合わせを使用して実装され得る。
ディスプレイドライバ回路機構３８は、データ線４８、ゲート線４６、及びＶｃｏｍ線（図示せず）などの信号線のグリッドを使用してディスプレイ１０の動作を制御し得る。図３の実施例では、ゲートドライバ回路３８−１は、アレイ内の偶数行に沿って配置された表示ピクセル５２にゲート線信号を（例えば、ゲート線信号を偶数ゲート線４６−１上で供給することによって）提供するよう機能するのに対し、ゲートドライバ回路３８−２は、アレイ内の奇数行に沿って配置された表示ピクセル５２にゲート線信号を（例えば、ゲート線信号を奇数ゲート線４６−２上で供給することによって）提供するよう機能してもよい。このようにゲート線ドライバ回路が駆動信号をアレイの２つの異なる側部から駆動する、この種のインターレース方式の駆動スキームは、単なる例示に過ぎない。一般的に、ゲートドライバは、画像ピクセルアレイの一方の側部のみに形成されるか、又は３つ以上の側部に形成され得る。
タッチ機能は、ビデオフレームのタッチインターバル部分中、具体的にはビデオフレームの（表示インターバル中ではなく）ブランキングインターバル中に実行され得る。従来のディスプレイでは、タッチインターバルは通常、それぞれが画像／ビデオフレーム全体を表示する、連続する表示インターバル間にのみ挿入される（すなわち、従来のタッチスクリーンディスプレイは、タッチ感知のためのフレーム間休止のみを実施するように構成される）。
いくつかの配置構成では、より頻繁なインターバルでタッチ感知を実行することが望ましい場合がある。本発明の一実施形態によれば、ディスプレイ１０は、タッチ感知動作をフレーム間休止スキームよりも相対的に高い頻度で実行することを可能にするフレーム内休止（ＩＦＰ）スキームを実施するように構成され得る。図４は、単一のＩＦＰを示す図である。図４に示すように、行及び列で配置された画像ピクセル５２を含む表示ピクセルアレイ１００は、第１のサブフレーム１０２−１及び第２のサブフレーム１０２−２へと編成され得る。第１のサブフレーム１０２−１は時間期間Ｔ１中に新しい表示データと共にロードされ得るのに対し、第２のサブフレーム１０２−２は時間期間Ｔ２中に新しい表示データと共にロードされ得る。単一のＩＦＰを実施するために、第１のサブフレーム１０２−１をロードする前（すなわち、期間Ｔ１の直前）に初期ブランキングインターバルが発生してもよく、第１のサブフレーム１０２−１の読み込み後かつ第２のサブフレーム１０２−２の読み込み前（すなわち、期間Ｔ１とＴ２との間）に単一のＩＦＰブランキングインターバルが挿入されてもよい。第２のサブフレーム１０２−２が新しい表示データと共にロードされた後、上述のステップが次のフレームに対して繰り返され得る。
各ブランキングインターバルは、タッチ感知動作又は他の表示／非表示関連動作が実行され得る期間ＴIFPを有し得る。フレームの中央にＩＦＰが挿入される図４の実施例は、単なる例示に過ぎない。所望であれば、ＩＦＰの位置は調整され得る（例えば、フレーム内休止が、よりフレームの先頭に近い位置又はよりフレームの末尾に近い位置に挿入され得る）。所望であれば、各ブランキングインターバルの長さも調整することができる（例えば、期間ＴIFPは調整され得る）。
他の好適な配置では、複数のＩＦＰが単一のフレーム内に挿入され得る（図５を参照）。図５に示すように、表示ピクセルアレイ１００は、それぞれがフレーム全体の４分の１のためのデータを表示する、第１のサブフレーム１０２−１、第２のサブフレーム１０２−２、第３のサブフレーム１０２−３、及び第４のサブフレーム１０２−４へと編成され得る。第１のサブフレーム１０２−１は、表示インターバルＴ１中に新しい表示データと共にロードされ得る。第２のサブフレーム１０２−２は、表示インターバルＴ２中に新しい表示データと共にロードされ得る。第３のサブフレーム１０２−３は、表示インターバルＴ３中に新しい表示データと共にロードされ得る。第４のサブフレーム１０２−４は、表示インターバルＴ４中に新しい表示データと共にロードされ得る。このシナリオで複数ＩＦＰを実施するために、第１のサブフレーム１０２−１をロードする前（すなわち、期間Ｔ１の直前）に初期ブランキングインターバルが発生してもよく、サブフレーム１０２−１にアクセスした後かつサブフレーム１０２−２にアクセスする前（すなわち、期間Ｔ１とＴ２との間）に第１のＩＦＰブランキングインターバルが挿入されてもよく、サブフレーム１０２−２にアクセスした後かつサブフレーム１０２−３にアクセスする前（すなわち、期間Ｔ２とＴ３との間）に第２のＩＦＰブランキングインターバルが挿入されてもよく、サブフレーム１０２−３にアクセスした後かつサブフレーム１０２−４にアクセスする前（すなわち、期間Ｔ３とＴ４との間）に第３のＩＦＰブランキングインターバルが挿入されてもよい。第４のサブフレーム１０２−４が新しい表示データと共にロードされた後、上述のステップが次のフレームに対して繰り返され得る。
フレーム内に一定のインターバルでＩＦＰが挿入される図５の実施例は、単なる例示に過ぎない。一般的には、任意の数のＩＦＰが、フレーム内の任意の好適な位置に挿入され得る。所望であれば、各ブランキングインターバルの長さは調整されてもよく、各ＩＦＰブランキングインターバルの長さは同じである必要はない。
図６Ａは、表示ピクセルアレイ１００の一方の側部のみに形成されたゲート線ドライバ回路機構３８を有するディスプレイの図である。図６Ａに示すように、ゲート線ドライバ回路機構３８は、チェーン内で接続された一連のゲート線ドライバユニットを含み得る。チェーン内の所与のゲート線ドライバユニットは、対応するゲート線出力信号Ｇ（ｎ）を出力するように構成された、ゲート線ドライバユニット「ｎ」と称され得る。チェーン内の所与のドライバユニットに先行するゲート線ドライバユニットは、対応するゲート線出力信号Ｇ（ｎ−１）を出力するように構成された、ゲート線ドライバユニット「（ｎ−１）」と称され得る。チェーン内の所与のドライバユニットの後続のゲート線ドライバユニットは、対応するゲート線出力信号Ｇ（ｎ＋１）を出力するように構成された、ゲート線ドライバユニット「（ｎ＋１）」と称され得る。ユニット（ｎ−１）に先行するドライバユニットは、ユニット（ｎ−２）、（ｎ−３）、（ｎ−４）・・・と称され得るのに対し、ユニット（ｎ＋１）の後続のドライバユニットは、ユニット（ｎ＋２）、（ｎ＋３）、（ｎ＋４）などと称され得る。
図６Ａの実施例では、各ゲートドライバユニットは、フィードフォワード経路を介して後続のゲートドライバユニットの入力に連結された出力を有する。例えば、ゲート線出力Ｇ（ｎ−１）はユニットｎへとルーティングされてもよく、ゲート線出力Ｇ（ｎ）はユニット（ｎ＋１）へとルーティングされてもよく、ゲート線出力Ｇ（ｎ＋１）はユニット（ｎ＋２）へとルーティングされてもよく、以下同様にルーティングされてもよい。この方法で接続されると、所望のラスタスキャンを提供するために、アサートされたゲート線パルス信号を、ゲートドライバユニットのチェーンを通って伝播させることができる（例えば、新しい表示ピクセル値を行単位で表示ピクセルアレイ内に順次書き込むことができる）。
各ゲートドライバユニットの出力はまた、そのゲートドライバユニットよりも３行上にある対応するゲートドライバユニットへとフィードバックされ得る。例えば、ゲート線出力Ｇ（ｎ）は、フィードバック経路１９０に示すように、ユニット（ｎ−３）へとフィードバックされ得る。別の例として、ゲート線出力Ｇ（ｎ−２）は、経路１９２に示すように、ユニット（ｎ−５）へとフィードバックされ得る。この方法で接続されると、チェーン内の第１のゲートドライバユニットの後続の（ただし必ずしも直後ではない）第２のゲートドライバユニットの出力信号が、第１のゲートドライバユニットのゲート線出力信号を「リセット」するために使用され得る（例えば、第２のゲートドライバユニットによって生成された出力信号のアサートが、第１のゲートドライバユニットの出力信号をＬｏｗに駆動する）。これは単なる例示に過ぎない。各ゲートドライバユニットの出力は、任意の好適な先行するゲートドライバユニットへとフィードバックされ得る（すなわち、所与のゲートドライバユニットの出力は、所与のゲートドライバユニットよりも３未満の行数だけ上にあるか、又は所与のゲートドライバユニットよりも３より大きい行数だけ上にある、対応するゲートドライバユニットへとフィードバックされ得る）。
ゲートドライバ回路機構３８は、ゲートクロック信号ＣＬＫｘ及びＩＦＰ制御信号ＥＮ＿ＩＦＰを受信し得る。制御信号ＥＮ＿ＩＦＰは、アサートされたときにブランキングインターバルをアクティブにし、かつディアサートされたときに表示インターバルを許可するイネーブル信号として機能し得る。図６Ｂは、図６Ａに示す種類のゲートドライバ回路機構３８の動作中の関連する信号の動作を示すタイミング図である。図６Ｂに示すように、データ線４８（図３）上で提供されるアクティブデータ信号が、表示インターバル中に、表示ピクセルアレイ内の対応する行内にロードされ得る。クロック信号ＣＬＫ１〜８は、表示又は「非ブランキング」インターバル中（例えば、イネーブル信号ＥＮ＿ＩＦＰがディアサートされたとき）、ゲートドライバユニットにゲート線出力信号を順次アサートするよう指示する。この実施例のクロック信号の数は、単なる例示に過ぎない。一般的には、様々なゲート線ドライバユニットを制御するために、任意の数のクロック信号ＣＬＫｘが使用され得る。
図６Ｂの実施例では、Ｇ（ｎ）がアサートされた後にＩＦＰが挿入される。ＩＦＰブランキングインターバル中、イネーブル信号ＥＮ＿ＩＦＰがアサートされる。ＥＮ＿ＩＦＰがアサートされている間、クロック信号ＣＬＫｘは一時的に中断され、これによって、いかなるゲート線信号も生成されなくなる（例えば、ブランキングインターバル中、表示ピクセルへのアクセスが発生しない）。ＩＦＰブランキングインターバルの終了時に信号ＥＮ＿ＩＦＰがディアサートされ、これによって、クロック信号をトグルさせ、かつゲート線出力信号Ｇ（ｎ＋１）、Ｇ（ｎ＋２）、Ｇ（ｎ＋３）などを次のブランキングインターバルまで生成し続けることが可能になる。
図７Ａは、表示ピクセルアレイ１００の少なくとも２つの対向する側部に形成されたゲート線ドライバ回路３８を有するディスプレイの図である。図７Ａに示すように、第１のゲート線ドライバ回路３８−１は、アレイ１００の第１の縁部に形成され得るのに対し、第２のゲート線ドライバ回路３８−２はアレイ１００の第２の反対側の縁部に形成され得る。各ゲート線ドライバ回路３８−１及び３８−２は、チェーン内で連結された複数のゲート線ドライバユニットを含み得る。ゲート線ドライバ回路３８−１は、アレイ内の「偶数」ピクセル行に対するゲート線出力信号Ｇ（ｎ−４）、Ｇ（ｎ−２）、Ｇ（ｎ）、Ｇ（ｎ＋２）、Ｇ（ｎ＋４）などを生成するために使用されるゲート線ドライバユニットを含み得るのに対し、３８−２は、アレイ内の「奇数」ピクセル行に対するゲート線出力信号Ｇ（ｎ−３）、Ｇ（ｎ−１）、Ｇ（ｎ＋１）、Ｇ（ｎ＋３）、Ｇ（ｎ＋５）などを生成するために使用されるゲート線ドライバユニットを含み得る。
偶数行のゲートドライバ回路３８−１はゲートクロック信号ＣＬＫｘ及びＩＦＰ制御信号ＥＮ＿ＩＦＰを受信し得るのに対し、奇数行ゲートドライバ回路３８−２はゲートクロック信号ＣＬＫｘ’及び制御信号ＥＮ＿ＩＦＰを受信し得る。回路３８−１内のゲートドライバユニットを制御するクロック信号は、回路３８−２内のゲートドライバユニットを制御するものと異なってもよく、又は同じであってもよい。同様に、回路３８−１内のゲートドライバユニットを制御する信号ＥＮ＿ＩＦＰは、回路３８−２内のゲートドライバユニットを制御するものと同じであってもよく、又は異なってもよい。
図７Ｂは、図７Ａに示す種類のゲートドライバ回路機構３８の動作中の関連する信号の動作を示すタイミング図である。図７Ｂに示すように、データ線４８（図３）上で提供されるアクティブデータ信号は、表示インターバル中に、表示ピクセルアレイ内の対応する行内にロードされ得る。クロック信号ＣＬＫ１〜４は、表示又は「非ブランキング」インターバル中（例えば、イネーブル信号ＥＮ＿ＩＦＰがディアサートされたとき）、偶数ゲートドライバユニットにゲート線出力信号を順次アサートするよう指示し得るのに対し、クロック信号ＣＬＫ１ａ〜４ａは、奇数ドライバユニットにゲート線出力信号を順次アサートするよう指示し得る。この実施例のクロック信号の数は、単なる例示に過ぎない。一般的には、様々なゲート線ドライバユニットを制御するために、任意の数のクロック信号ＣＬＫｘが使用され得る。
図７Ｂの実施例では、Ｇ（ｎ）が回路３８−１によってアサートされた後、かつＧ（ｎ−１）が回路３８−２によってアサートされた後に、ＩＦＰが挿入される。ＩＦＰブランキングインターバル中、イネーブル信号ＥＮ＿ＩＦＰがアサートされる。ＥＮ＿ＩＦＰがアサートされている間、クロック信号ＣＬＫ１〜４及びＣＬＫ１ａ〜４ａは一時的に中断され、これによって、いかなるゲート線信号も生成されなくなる（例えば、ブランキングインターバル中、表示ピクセルへのアクセスが発生しない）。ＩＦＰブランキングインターバルの終了時に信号ＥＮ＿ＩＦＰがディアサートされ、これによって、クロック信号をトグルさせ、かつゲート線出力信号Ｇ（ｎ＋１）、Ｇ（ｎ＋２）、Ｇ（ｎ＋３）などを次のブランキングインターバルまで生成し続けることが可能になる。
図８は、従来のゲート線ドライバユニット２００の回路図である。ゲートドライバユニット２００は、キャパシタ２０４並びにｎチャネルトランジスタ２０２、２０６、２０８、及び２１０を含む。トランジスタ２０２は、クロック信号ＣＬＫを受信するドレイン端子、中間ノードＸに接続されたゲート端子、及びユニット２００の出力に接続されたソース端子（すなわち、Ｇｏｕｔが提供される出力端子）を有する。キャパシタ２０４は、ノードＸに接続された第１の端子及びトランジスタ２０２のソース端子に接続された第２の端子を有する。トランジスタ２０６は、トランジスタ２０２のソース端子に接続されたドレイン端子、ゲート端子、及び接地線に接続されたソース端子を有する。
トランジスタ２０８は、ノードＸに接続されたソース端子、ドレイン端子、及びそのドレイン端子に接続されたゲート端子を有する。トランジスタ２１０は、ノードＸに接続されたドレイン端子、接地線に接続されたソース端子、及びゲート端子を有する。トランジスタ２０８のゲート端子及びドレイン端子は、先行するゲートドライバユニットのゲート線出力にフィードフォワード経路２１２を介して接続されるのに対し、トランジスタ２０６及び２１０のゲート端子は、後続のゲートドライバユニットのゲート線出力にフィードバック経路２１４を介して接続される。
図９は、一連の従来のゲートドライバユニット２００内にあるノードＸでの波形を示すタイミング図である。具体的に、ゲートドライバユニット（ｎ−３）内にあるノードＸでの電圧ＸG(n-3)について説明する。電圧ＸG(n-3)は、先行するユニットからのゲート出力がアサートされたときに、０Ｖから２０Ｖへと上昇し得る（すなわち、先行するユニットから経路２１２を介してルーティングされた、アサートされたゲート出力がトランジスタ２０８をＯＮしてＸG(n-3)を引き上げる）。電圧ＸG(n-3)は、クロック信号がアサートされたときに２０Ｖから４０Ｖへと上昇し得る（すなわち、到来クロックパルスはトランジスタ２０２がＸG(n-3)を引き上げることを可能にする）。信号ＣＬＫがディアサートされると、ＸG(n-3)はそれに応じて低下して２０Ｖへと戻る。その後電圧ＸG(n-3)は、後続のユニットからのゲート出力がアサートされたときに、リセットされてゼロボルトへと戻る（すなわち、後続のユニットから経路２１４を介してルーティングされた、アサートされたゲート出力がトランジスタ２１０をＯＮしてＸG(n-3)を引き下げる）。
この特定のシナリオでは、各ゲートドライバユニット２００は、そのゲートドライバユニットよりも３行下にある後続のゲートドライバユニット２００によってリセットされる。例えば、電圧ＸG(n-2)は、Ｇ（ｎ＋１）がアサートされたときにのみ接地電圧へとリセットされる。このシナリオでフレーム内休止を実施する場合、ＩＦＰブランキングインターバル中に少なくともいくつかの電圧ＸGを部分的にアサートすることができる。図９の部分２５０に示すように、電圧ＸG(n-2)、ＸG(n-1)、ＸG(n)、ＸG(n+1)、及びＸG(n+2)は、Ｇ（ｎ）がアサートされた後にＩＦＰが挿入されると仮定した場合、ＩＦＰインターバル全体にわたって２０Ｖでバイアスがかけられ得る。上述されたように、電圧ＸG(n-2)は、Ｇ（ｎ＋１）がアサートされたときにのみ低下してゼロ電圧へと戻るよう駆動される。全てのゲートクロック信号はブランキングインターバル中に中断されているため、このことは、ＴIFPの後にのみ発生することができる。同様に、電圧ＸG(n-1)は、Ｇ（ｎ＋２）がアサートされたときにのみ低下してゼロ電圧へと戻るよう駆動され、このことは、ＴIFPの後にのみ発生することができる。すなわち、ＩＦＰ位置付近のゲートドライバユニット２００に対する電圧ＸGは、ＩＦＰインターバル中に少なくとも部分的にアサートされる。
図９に示すように、ＩＦＰ位置周辺のゲートドライバユニット２００内にあるノードＸは、ＩＦＰ位置からより遠くに離れたゲートドライバユニット２００よりも実質的に長い期間にわたって、上昇したストレスレベルに曝され得る。トランジスタ２０２を上昇したストレスレベルに曝すと、ゲートドライバユニット２００の駆動強度が低下する場合があり、これは、ＩＦＰ行位置付近での画像アーチファクト、及びディスプレイの信頼性に関する他の望ましくない問題を発生させ得る。
図１０は、ゲートドライバユニット２００を使用して実装されたゲートドライバ回路に連結された、従来のＬＣＤ表示ピクセルアレイ２５６の図である。図１０に示すように、ゲートドライバ回路２５２−１及び２５２−２は、関連付けられたルーティング回路機構２５４を介してアレイ２５６に連結される。各ゲートドライバ回路２５２（すなわち、回路２５２−１及び２５２−２）は、チェーン内で連結された１０２４個のゲートドライバユニット２００を含む。ゲートドライバ回路２５２−１内の１０２４個のゲートドライバユニット２００は、アレイ２５６内の１０２４個の奇数番号行にゲート線出力信号を提供するために使用されるのに対し、ゲートドライバ回路２５２−２内の１０２４個のゲートドライバユニット２００は、アレイ２５６内の１０２４個の偶数番号行にゲート線出力信号を提供するために使用される。
各ゲートドライバ回路２５２では、ダミーゲートドライバユニット２６０の第１のグループがチェーンの先頭に連結され、かつダミーゲートドライバユニット２６２の第２のグループがチェーンの末尾に連結される。これらの「ダミー」ゲートドライバユニットは、アレイ２５６内の表示ピクセルにアクティブに連結されない（すなわち、これらは画像ピクセルに直接接続される出力を有さない）。ゲートドライバユニット２６０は、アクティブゲートドライバユニット２００を適切に初期化するための（すなわち、図８に示すように、経路２１２を介してチェーン内の先頭のゲートドライバユニット２００へと適切な初期化信号を送信するための）ダミーユニットとして機能し得る。ゲートドライバユニット２６２は、経路２１４の使用を介してチェーン内の後端のゲートドライバユニット２００を適切にリセットするためのダミーユニットとして機能し得る。ユニット２６０がない場合、最初のいくつかのゲートドライバユニット２００は所与のフレームの開始時に適切に初期化されない。ユニット２６２がない場合、最後のいくつかのゲートドライバユニット２００は所与のフレームの終了時に適切にリセットされない。
回路２５２−１及び２５２−２のそれぞれは、対応するクロック信号ＣＬＫｘによって制御される。ゲートドライバ回路２５２−１は、回路２５２−１を制御するクロック信号がトグルを開始するようにトリガーする、ゲートスタートパルス信号ＧＳＰ１によってアクティブにされ得る。同様に、ゲートドライバ回路２５２−２は、回路２５２−２を制御するクロック信号がトグルを開始するようにトリガーする、ゲートスタートパルス信号ＧＳＰ２によってアクティブにされ得る。この従来の手法を使用して実装されたゲートドライバ回路機構では、図９と関連して説明した、信頼性に関する問題が発生し得る。例えば、図１０の回路機構を使用して表示される画像は、アレイ２５６内の１つ以上のＩＦＰ位置で、所望でないカラーアーチファクトを示し得る。
１つの好適な配置では、ゲートドライバ回路は、それぞれが表示ピクセルアレイ１００内の対応する行を駆動する役割を果たす、複数の個々のセグメントに分割され得る。図１１は、ゲートドライバ回路機構がアレイ１００の対向する側部で分割される実施例を示す。図１１に示すように、第１のゲートドライバ回路機構３８−１は奇数番号行（例えば、行１、３、５、・・・、２０４７）を駆動するためにアレイ１００の一方の側部に形成され得るのに対し、第２のゲートドライバ３８−２は偶数番号行（例えば、行２、４、６、・・・、２０４８）を駆動するためにアレイ１００の反対側の側部に形成され得る。
具体的には、ゲートドライバ回路３８−１及び３８−２のそれぞれは、複数のゲートドライバセグメント１２０を含み得る。各ゲートドライバセグメント１２０は、一連のゲートドライバユニット１２２（例えば、チェーン内で連結されたゲートドライバユニット１２２）並びに関連付けられたダミーゲートドライバユニット１２４及び１２６を含み得る。１つ以上のゲートドライバユニット１２４はセグメントの最前部に形成されてもよく、かつチェーン内の最初のいくつかのアクティブゲートドライバユニット１２２を初期化するためのダミーユニットとして機能してもよい。１つ以上のゲートドライバユニット１２６はセグメントの末尾に形成されてもよく、かつチェーン内の最後のいくつかのアクティブゲートドライバユニット１２２をリセットするためのダミーユニットとして機能してもよい。各セグメント１２０内のアクティブゲートドライバユニット１２２は、ルーティング回路機構１００（「ファンアウト」回路機構と称されることもある）を介してアレイ１００内の対応する行に連結され得るのに対し、ダミーゲートドライバユニット１２４及び１２６は、アレイ１００にアクティブに連結されない出力を有する。各ゲートドライバセグメント１２０内で必要とされるダミーゲートドライバユニット１２４及び１２６の数は、アクティブゲートドライバユニット（図７Ａ及び７Ｂ）間の特定のフィードフォワード及びフィードバックルーティング構成によって異なり得る。
各ゲートドライバセグメント１２０は、対応するゲートスタートパルス信号によって別個に制御され得る。図１１の実施例では、回路３８−１内の第１のセグメント１２０はＧＳＰ１によって制御され、回路３８−１内の第２のセグメント１２０はＧＳＰ３によって制御され、回路３８−１内の第３のセグメント１２０はＧＳＰ５によって制御され、回路３８−１内の第４のセグメント１２０はＧＳＰ７によって制御される。同様に、回路３８−２は、ＧＳＰ２によって制御される第１のセグメント１２０、ＧＳＰ４によって制御される第２のセグメント１２０、ＧＳＰ６によって制御される第３のセグメント１２０、及び、ＧＳＰ８によって制御される第４のセグメント１２０を含み得る。この方法で連結されると、ＩＦＰ位置は固定される。すなわち、ＩＦＰは２つの隣接するゲートドライバセグメント１２０の境界にのみ挿入され得る。
一般的に、各回路３８−１及び３８−２は、アレイ１００内の所定の行位置で任意の所望の数のＩＦＰを実施するための任意の数のゲートドライバセグメント１２０を含み得る。各ＩＦＰの長さも、ゲートスタートパルスが立ち上げられるタイミングを制御することによって、個別に調整され得る。例えば、行５１２と５１３との間の第１のＩＦＰの長さは、単にＧＳＰ３及びＧＳＰ４が立ち上げられるタイミングを所望の量だけ遅延させることによって調整することができる。所望であれば、アレイ１００（図６Ａ及び６Ｂ）の一方の側部のみに形成されたゲートドライバ回路機構に対して、同様の複数セグメントの手法を実装することができる。
この方法で構成されると、ゲート出力信号が遮断されることなく各セグメント１２０内のチェーン全体を通って自由に伝播することができるため、アクティブゲートドライバユニット１２２内のどのトランジスタも、上昇したストレスレベルに曝されない。すなわち、ブランキングインターバル中に、任意のアクティブゲートドライバユニット１２２はダミーユニット１２６によって既にリセットされているはずであるため、ＩＦＰインターバル中に、ゲートドライバユニット１２２内のどのトランジスタも、長時間印加されるストレスレベルに曝されることはなく、かつＩＦＰインターバルは、次のゲートスタートパルスを保留することによって任意に延長することができる。
別の好適な配置構成では、第１のゲートドライバ回路１３０はアレイ１００の一方の側部に形成されてもよく、第２のゲートドライバ回路１３０はアレイ１００の反対側の側部に形成されてもよい（例えば、図１２を参照）。第１のゲートドライバ回路１３０は奇数番号行（例えば、行１、３、５、・・・、２０４７）を駆動するように構成され得るのに対し、第２のゲートドライバ回路１３０は偶数番号行（例えば、行２、４、６、・・・、２０４８）を駆動するように構成され得る。
各ゲートドライバ回路１３０は、アクティブゲートドライバユニット１２２の単一のチェーンを含み得る。１つ以上のゲートドライバユニット１２４はチェーンの最前部に形成されてもよく、かつチェーン内の最初のいくつかのアクティブゲートドライバユニット１２２を初期化するためのダミーユニットとして機能してもよい。１つ以上のゲートドライバユニット１２６はチェーンの末尾に形成されてもよく、かつチェーン内の最後のいくつかのアクティブゲートドライバユニット１２２をリセットするためのダミーユニットとして機能してもよい。各ゲートドライバセグメント１２０内で必要とされるダミーゲートドライバユニット１２４及び１２６の数は、アクティブゲートドライバユニット（図７Ａ及び７Ｂ）間の特定のフィードフォワード及びフィードバックルーティング構成によって異なり得る。
具体的には、少なくともいくつかのダミー又は「冗長」ゲートドライバユニット１３２がチェーン内に挿入されてもよく、かつＩＦＰブランキングインターバル中にゲート線出力信号を伝播させるためのバッファユニットとして機能してもよい。アクティブゲートドライバユニット１２２は、ファンアウトルーティング回路機構１００を介してアレイ１００内の対応する行に連結され得るのに対し、介在するダミーゲートドライバユニット１３２は、アレイ１００にアクティブに連結されない出力を有する。形成されるダミーゲートドライバユニット１３２の数は、各ＩＦＰインターバルの長さによって異なることがあり、かつ各ＩＦＰの頻度及び位置によって異なることがある。
各ゲートドライバ回路１３０は、対応するゲートスタートパルス信号によって制御され得る。図１２の実施例では、第１のゲートドライバ回路１３０がＧＳＰ１によって制御され得るのに対し、第２のゲートドライバ回路１３０はＧＳＰ２によって制御され得る。ゲートドライバユニット１２２は、ゲートスタートパルスが立ち上げられるときに、ゲート線出力信号を順次アサートし得る（例えば、ゲート線パルスはゲート線ドライバチェーンを通って伝播し得る）。ゲート線出力信号がバッファゲートドライバユニット１３２を通って伝えられるタイミングは、ＩＦＰブランキングインターバルに対応すべきである。この方法で構成されると、ＩＦＰ位置は固定される。すなわち、ＩＦＰは、チェーン内でダミーゲートドライバユニット１３２が形成される位置にのみ挿入され得る。
一般的に、回路１３０は、アレイ１００内の所定の行位置で任意の所望の数のＩＦＰを実施するための、任意の数の介在するダミーゲートドライバユニット１３２を含み得る。各ＩＦＰの長さはまた、ＩＦＰブランキングインターバル中にゲートクロック信号ＣＬＫを一時的に休止することによって個別に調整され得る。所望であれば、アレイ１００（図６Ａ及び６Ｂ）の一方の側部のみに形成されたゲートドライバ回路機構に対して、同様の手法を実装することができる。
この方法で構成されると、ゲート出力信号が遮断されることなく各回路１３０内のチェーン全体を通って自由に伝播することができるため、アクティブゲートドライバユニット１２２内のどのトランジスタも、上昇したストレスレベルに曝されない。ゲートクロック信号が休止された場合でも、影響を受けるのはダミーバッファユニット１３２内のトランジスタのみであり、これは、アレイ１００内の任意の望ましくないカラーアーチファクトを低減するのに役立つ。すなわち、ブランキングインターバル中に、任意のアクティブゲートドライバユニット１２２はダミーユニット１３２によって既にリセットされているはずであるため、ＩＦＰインターバル中に、ゲートドライバユニット１２２のどのトランジスタも、長時間印加されるストレスレベルに曝されることはなく、かつＩＦＰインターバルは、ゲートクロック信号を休止することによって任意に延長することができる。
図１３に示すように、従来のゲートドライバユニット２００などのゲートドライバユニットは通常、何らかのフィードフォワード及びフィードバックルーティング構成を使用してチェーン内で連結される。図８及び９と関連して上述したように、ＩＦＰ位置（単数又は複数）周辺のゲートドライバユニット２００内のトランジスタ２０２は、上昇したストレスレベルに曝される。
この望ましくないストレスをゲートドライバユニット内の関連する駆動トランジスタ上で低減する１つの方法は、追加の記憶部分を各アクティブゲートドライバユニットに含めることである。図１４は、ゲートドライバ回路３８が直列に連結されたアクティブゲートドライバユニット３００を含み、各アクティブゲートドライバユニット３００にメモリ回路機構３０２が設けられた実施例を示す。メモリ３０２は各ゲートドライバユニット３００の一部とみなすことができる。各メモリ回路機構３０２は、ＩＦＰインターバル中に存在する望ましくないストレスが、メモリ部分３０２内のトランジスタにのみ印加され、各ゲートドライバユニット３００の出力に直接接続されるアクティブ駆動トランジスタに印加されないように、先行するゲートドライバユニットからのゲート出力パルスを記憶又はバッファするよう機能し得る。
図１５は、バッファ部分３０２を含む例示的なゲートドライバユニット３００の回路図である。図１５に示すように、ゲートドライバユニット３００は、キャパシタＣ１、Ｃ２、及びＣ３並びにｎチャネルトランジスタＴ１、Ｔ２、３１０、３１２、３１４、３１６、３１８、３２０、及び３２２を含み得る。トランジスタＴ１は、ゲートクロック信号ＣＬＫを受信するドレイン端子、ユニット３００の出力端子（例えば、ゲート線信号Ｇ（ｎ）が生成され得る出力）に直接連結されたソース端子、及び第１の中間ノードＸに連結されたゲート端子を有し得る。ｎチャネルトランジスタのソース端子及びドレイン端子は、区別なくソース−ドレイン端子と称されることもある。キャパシタＣ１（ブートストラップキャパシタと称されることもある）は、ノードＸとユニット３００の出力との間に連結され得る。
トランジスタ３１０は、ユニット３００に連結されたドレイン端子、電源端子（例えば、接地電源信号が提供される電源端子）に連結されたソース端子、及びゲート端子を有し得る。トランジスタは、ノードＸに連結されたドレイン端子、電源端子に連結されたソース端子、及びゲート端子を有し得る。トランジスタ３１０及び３１２のゲート端子は、ゲート出力信号Ｇ（ｎ＋１）が直後のゲートドライバユニットから経路３９０を介して戻るようにルーティングされるフィードバック経路に連結され得る。
トランジスタ３１４は、ノードＸに連結されたドレイン端子、電源端子に連結されたソース端子、及び信号ＩＦＰ＿ｓｔａｒｔを受信するゲート端子を有し得る。信号ＩＦＰ＿ｓｔａｒｔは、ＩＦＰブランキングインターバルの開始を示すためにアサートされ得る。トランジスタＴ２は、ドレイン端子、ノードＸに連結されたソース端子、及び第２の中間ノードＹに連結されたゲート端子を有し得る。キャパシタＣ２（別のブートストラップキャパシタ）は、ノードＹとノードＸとの間に連結され得る。キャパシタＣ３は、ノードＹに連結された第１の端子及び電源端子に連結された第２の端子を有し得る。キャパシタＣ３は、ユニット３００の動作中にノードＹの電圧が過度に上昇することを防ぐために使用され得る。ノードＹの電圧は、Ｃ２のＣ３に対する比を変更することによって調整することができる（例えば、Ｃ２に対してＣ３を増加させて、ノードＹの最大電圧を低下させることができる）。
トランジスタ３１８は、トランジスタＴ２のドレイン端子に連結されたソース端子、ドレイン端子、及びそのドレイン端子に短絡されたゲート端子を有し得る。トランジスタ３１８のゲート端子及びドレイン端子は、信号ＩＦＰ＿ｅｎｄを受信し得る。信号ＩＦＰ＿ｅｎｄは、ＩＦＰブランキングインターバルの終了を示すためにアサートされ得る。トランジスタ３１６は、トランジスタＴ２のドレイン端子に連結されたソース端子、ドレイン端子、及びそのドレイン端子に短絡されたゲート端子を有し得る。トランジスタ３１６のゲート端子及びドレイン端子は、ゲート出力信号Ｇ（ｎ−１）が直前のゲートドライバユニットから経路３９２を介してルーティングされるフィードフォワード経路に連結され得る。
トランジスタ３２０は、ノードＹに連結されたソース端子、ドレイン端子、及びそのドレイン端子に短絡されたゲート端子を有し得る。トランジスタ３２０のゲート端子は、ゲート出力信号Ｇ（ｎ−２）が２行上にある先行するゲートドライバユニットから経路３９６を介してルーティングされるフィードフォワード経路に連結され得る。トランジスタ３２２は、ノードＹに連結されたドレイン端子、電源線に連結されたソース端子、及びゲート出力信号Ｇ（ｎ＋２）が２行下にある後続のゲートドライバユニットから経路３９４を介して戻るようにルーティングされるフィードバック経路に連結されたゲート端子を有し得る。
この方法で連結されると、構成要素３２０、３２２、３１８、Ｔ２、３１４、及びＣ２は、バッファ機能をゲートドライバユニット３００に対して提供するように機能するメモリ回路機構３０２の一部とみなされ得る。図１５の実施例の特定の行番号スキームは、偶数及び奇数行の両方を駆動するゲートドライバユニットが、表示ピクセルアレイの一方の側部に形成される、片側ゲートドライバ構成に関連する。所望であれば、ゲートドライバユニット３００は、奇数行を駆動するゲートドライバユニットがアレイの一方の側部に形成され、偶数行を駆動するゲートドライバユニットがアレイの反対側の側部に形成される、分割ゲートドライバ構成内でも使用され得る。分割ゲートドライバ構成では、Ｇ（ｎ＋２）が経路３９０上で提供されてもよく、Ｇ（ｎ＋４）が経路３９４上で提供されてもよく、Ｇ（ｎ−２）が経路３９２上で提供されてもよく、Ｇ（ｎ−４）が経路３９６上で提供されてもよい。
図１６Ａ及び１６Ｂは、一連のアクティブゲートドライバユニット３００内にあるノードＹ及びＸでの波形をそれぞれ示すタイミング図である。具体的に、ゲートドライバユニット（ｎ−３）内にあるノードＹでの電圧ＹG(n-3)について説明する。時間ｔ１では、先行するユニットのうちの１つからのゲート出力がアサートされたとき（すなわち、トランジスタ３２０をＯＮしてＹG(n-3)を引き上げるために、フィードフォワード経路３９６上のＧ（ｎ−２）がアサートされたとき）に、電圧ＹG(n-3)が第１の量だけ上昇し得る。時間ｔ２では、先行するユニットのうちの別の１つからのゲート出力がアサートされたとき（すなわち、トランジスタ３１６をＯＮしてＹG(n-3)を引き上げるために、フィードフォワード経路３９２上のＧ（ｎ−１）がアサートされたとき）に、電圧ＹG(n-3)が第２の量だけ上昇し得る。時間ｔ３では、信号ＣＬＫがアサートされたときに、電圧ＹG(n-3)が第３の量だけ上昇し得る（すなわち、到来ゲートクロックパルスが、トランジスタＴ１がＹG(n-3)を引き上げることを可能にする）。
信号ＣＬＫがディアサートされている時間ｔ４では、ＹG(n-3)が第３の量だけ低下する。時間ｔ５では、後続のユニットのうちの１つからのゲート出力がアサートされたとき（すなわち、トランジスタ３２２をＯＮしてＹG(n-3)を引き下げるために、フィードバック経路３９４上のＧ（ｎ＋２）がアサートされたとき）に、電圧ＹG(n-3)がリセットされ得る。この特定の実施例では、ノードＹは、そのゲートドライバユニット３００の２行下にある後続のゲートドライバの出力によってリセットされる。例えば、電圧ＹG(n-2)は、Ｇ（ｎ）がアサートされたときに接地電圧へとリセットされ得る。このシナリオでフレーム内休止を実施する場合、ＴIFP中に少なくともいくつかの電圧ＹGを部分的にアサートすることができる。図１６Ａの部分３５０に示すように、電圧ＹG(n-2)、ＹG(n-1)、ＹG(n)、ＹG(n+1)、及びＹG(n+2)は、Ｇ（ｎ）がパルス出力された後にＩＦＰが挿入されると仮定した場合、ＩＦＰブランキングインターバル全体にわたって部分的にアサートされ得る。
ノードＹの部分的なアサートは、概ねトランジスタＴ２にストレスをかけ、トランジスタＴ１にはストレスをかけないため、これは許容可能であり得る（例えば、ゲート出力の波形はＴ２の劣化による影響を受けにくい）。具体的に、図１６Ｂに示すような、ゲートドライバユニット（ｎ−３）内にあるノードＸでの電圧ＸG(n-3)について説明する。時間ｔ１では、先行するユニットのうちの１つからのゲート出力がアサートされたとき（すなわち、トランジスタ３１６をＯＮしてＸG(n-3)を引き上げるために、フィードフォワード経路３９２上のＧ（ｎ−１）がアサートされたとき）に、電圧ＸG(n-3)が第１の量だけ上昇し得る。時間ｔ２では、信号ＣＬＫがアサートされたときに、電圧ＸG(n-3)が第２の量だけ上昇し得る（すなわち、到来ゲートクロックパルスが、トランジスタＴ１がＸG(n-3)を引き上げることを可能にする）。信号ＣＬＫがディアサートされる時間ｔ３では、ＸG(n-3)が第２の量だけ低下する。時間ｔ４では、後続のユニットのうちの１つからのゲート出力がアサートされたとき（すなわち、トランジスタ３１２をＯＮしてＸG(n-3)を引き下げるために、フィードバック経路３９０上のＧ（ｎ＋１）がアサートされたとき）に、電圧ＹG(n-3)がリセットされ得る。
ＩＦＰインターバルの開始時に、トランジスタ３１４をアクティブにして全てのゲートドライバユニット３００内のノードＸをリセットするために、信号ＩＦＰ＿ｓｔａｒｔがアサートされ得る（例えば、ノードＸを論理ゼロへと引き下げるために、信号ＩＦＰ＿ｓｔａｒｔがＨｉｇｈとしてパルス出力され得る）。部分３５２及び３５４に示すように、全ての電圧ＸGは、ＩＦＰブランキングインターバルの開始時にリセットレベルへと駆動される。ＴIFP中、前のゲート出力信号が一時的にバッファノードＹに記憶され得る。
ＩＦＰインターバルの終了時に、ノードＸを（部分３５６に示すように）充電してゲート出力シーケンスを再始動するために、信号ＩＦＰ＿ｅｎｄがアサートされ得る。信号ＩＦＰ＿ｓｔａｒｔ及びＩＦＰ＿ｅｎｄは、ゲートドライバ回路機構内の各ゲートドライバユニット３００を制御するグローバル信号であり得る。図１６Ｂのタイミング図に示すように、電圧ＸGはＩＦＰブランキングインターバル中にアサートされず、その結果、トランジスタＴ１は、ＴIFP中にいかなる長時間のストレスにも曝されない。したがって、ノードＹで前のゲート出力をバッファするためにメモリ回路機構３０２（図１５）を使用することによって、ＩＦＰイベント中に、トランジスタＴ１での信頼性に関するいかなる問題も効果的に緩和することができる。
前に戻って、図８に示すように、従来のゲートドライバユニット２００は、１つのフィードフォワード経路２１２のみを使用する。図１０と関連して上述したように、ダミーゲートドライバ２６０は、先頭のアクティブゲートドライバユニット２００を初期化するために単一のゲートスタートパルスを必要とし得る。分割ゲートドライバ回路が実装されるシナリオでは、ゲートドライバ回路２５２−１をアクティブにするために第１のＧＳＰ１が必要とされ、ゲートドライバ回路２５２−２をアクティブにするために第２のＧＳＰ２が必要とされる。
図１５に示すように、内蔵されたメモリ回路機構３０２を有する改善されたゲートドライバユニット３００は、２つのフィードフォワード経路３９２及び３９６を有し得る。図１２と関連して上述したように、ダミーゲートドライバ１２４は、先頭のアクティブゲートドライバユニット３００を初期化するために少なくとも１つのゲートスタートパルスを必要とし得る。ただし、ゲートドライバユニット３００が使用されるとき、第１のダミーゲートドライバ１２４に対する２つのフィードフォワード経路への送給のために、少なくとも２つのゲートスタートパルスが必要とされる。図１７は、ゲートドライバユニット３００を使用して分割ゲートドライバ構成が実装されるシナリオを示す。図１７に示すように、分割ゲート回路を初期化するために、最低３つのゲートスタートパルスが必要とされ得る。例えば、アレイ１００の左側では第１のゲート回路１３０をジャンプスタートさせるために信号ＳＰ１が使用され得るのに対し、アレイ１００の右側では第２のゲート回路１３０をジャンプスタートさせるために信号ＳＰ２が使用され得る（図１２を参照）。信号ＳＰ０は、両方の回路１３０をスタートさせるために共有及び使用され得る。
図１５のゲートドライバユニット３００は、「ブートストラップ」ドライバユニットと称されることもあり、これは単なる例示に過ぎず、本発明の範囲を限定するようには機能しない。所望であれば、ゲートドライバ回路機構は、ＣＭＯＳラッチベースのゲートドライバユニット、低温多結晶シリコン（ＬＴＰＳ）構造体を使用して形成されたゲートドライバユニットなどの他の種類のゲートドライバユニット、及び／又は他の種類のドライバ回路機構を使用して実装され得る。
一実施形態によれば、表示ピクセルアレイ、表示ピクセルアレイに連結された、その動作がフレーム内ブランキングインターバル中に一時的に中断されるゲートドライバ回路機構、及びフレーム内ブランキングインターバル中にアクティブにされるタッチ感知回路機構を備える電子デバイスが提供される。
別の実施形態によれば、ゲートドライバ回路機構は、表示ピクセルアレイの一方の側部に形成されたゲートドライバ回路を含む。
別の実施形態によれば、ゲートドライバ回路機構は、表示ピクセルアレイの反対側の側部に形成された別のゲートドライバユニットを更に含む。
別の実施形態によれば、ゲートドライバ回路は、それぞれが対応するゲートスタート信号によって制御される、複数のゲートドライバセグメントを含む。
別の実施形態によれば、複数のゲートドライバセグメント内の各ゲートドライバセグメントは、一連のアクティブゲートドライバユニット、一連のアクティブゲートドライバユニット内の先頭のアクティブゲートドライバユニットに連結された第１のダミーゲートドライバユニット、及び一連のアクティブゲートドライバユニット内の後端のアクティブゲートドライバユニットに連結された第２のダミーゲートドライバユニットを含む。
別の実施形態によれば、ゲートドライバ回路は、チェーン内で連結された複数のアクティブゲートドライバユニット、チェーン内の最前部のアクティブゲートドライバユニットに連結された第１のダミーゲートドライバユニット、及びチェーン内の最後のアクティブゲートドライバユニットに連結された第２のダミーゲートドライバユニットを含む。
別の実施形態によれば、ゲートドライバ回路は単一のゲートスタート信号によって制御される。
別の実施形態によれば、ゲートドライバ回路は、チェーン内に挿入された複数のダミーゲートドライバユニットを更に含む。
一実施形態によれば、表示回路機構及びタッチ感知回路機構を備える電子デバイスを操作する方法であって、所与のフレームを表示回路機構内にロードするために、表示回路機構に関連付けられたゲートドライバ回路機構を第１及び第２の表示インターバル中にアクティブにすることと、第１の表示インターバル中にゲートドライバ回路機構を用いて所与のフレームの第１のサブフレームを表示回路機構内にロードすることと、第２の表示インターバル中にゲートドライバ回路機構を用いて所与のフレームの第２のサブフレームを表示回路機構内にロードすることと、第１の表示インターバルの後かつ第２の表示インターバルの前に発生するフレーム内ブランキングインターバル中にタッチ感知回路機構をアクティブにすることと、を含む方法が提供される。
別の実施形態によれば、ゲートドライバ回路機構は表示ピクセルアレイの一方の側部に形成されたゲートドライバ回路を含み、方法は少なくとも１つのゲートクロック信号を使用してゲートドライバ回路を制御することを更に含む。
別の実施形態によれば、方法は、単一のゲートスタートパルスを使用してゲートドライバ回路を制御することを含む。
別の実施形態によれば、方法は、複数の個別に制御されたゲートスタート信号を使用してゲートドライバ回路を制御することを含む。
別の実施形態によれば、複数の個別に制御されたゲートスタート信号は、第１のゲートスタート信号及び第２のゲートスタート信号を含み、複数の個別に制御されたゲートスタート信号を使用してゲートドライバ回路を制御することは、第１の表示インターバルを開始するために第１のゲートスタート信号をアサートすること、及び第２の表示インターバルを開始するために第２のゲートスタート信号をアサートすることを含む。
別の実施形態によれば、ゲートドライバ回路は、それぞれが少なくとも第１、第２、第３、及び第４の入力を含む、ゲートドライバユニットのチェーンを含み、方法は、一連のゲートドライバユニット内の所与のゲートドライバユニットの第１及び第２の入力に対して、チェーン内の２つの異なる先行するゲートドライバユニットからゲート線出力信号を受信すること、及び所与のゲートドライバユニットの第３及び第４の入力に対して、チェーン内の２つの異なる後続のゲートドライバユニットからゲート線出力信号を受信することを含む。
一実施形態によれば、行及び列で配置された表示ピクセルのアレイ、並びに表示ピクセルのアレイに連結されたゲートドライバ回路機構を備える電子デバイスが提供され、ゲートドライバ回路機構の動作は、フレーム内ブランキングインターバル中に一時的に中断され、ゲートドライバ回路機構は、対応するゲート線出力信号がアレイ内の対応する行に沿って配置された表示ピクセルへと提供される出力を有するゲートドライバユニットを含み、ゲートドライバユニットは、ゲートドライバユニットの出力に連結されたソース−ドレイン端子及びゲート端子を有するトランジスタ、並びに、トランジスタのゲート端子に連結され、かつトランジスタのゲート端子で任意の既存の電圧レベルをリセットするためにフレーム内ブランキングインターバルの前にアクティブにされるプルダウン回路を含む。
別の実施形態によれば、ゲートドライバユニットは、ゲートドライバ回路機構内のゲートドライバユニットのチェーン内の１つのゲートドライバユニットを含み、かつゲートドライバユニットは、チェーン内の少なくとも１つの先行するゲートドライバユニットからのゲート線出力信号をバッファするためのメモリ回路機構を含む。
別の実施形態によれば、ゲートドライバユニットは、チェーン内の少なくとも２つの異なる先行するゲートドライバユニットからゲート線出力信号を直接受信する。
別の実施形態によれば、メモリ回路機構は、トランジスタのゲート端子に連結されたソース−ドレイン端子及びゲート端子を有する追加のトランジスタを含み、ゲートドライバユニットは、上記トランジスタのゲート端子とソース−ドレイン端子との間に連結された第１のブートストラップキャパシタ、及び、上記追加のトランジスタのゲート端子とソース−ドレイン端子との間に連結された第２のブートストラップキャパシタを含む。
別の実施形態によれば、ゲートドライバユニットは、追加のトランジスタに直列に連結されたプルアップトランジスタを含み、プルアップトランジスタは、フレーム内ブランキングインターバルの終了時に、トランジスタのゲート端子で充電を回復させるためにアクティブにされる。
別の実施形態によれば、ゲートドライバユニットは、チェーン内の少なくとも２つの異なる後続のゲートドライバユニットからゲート線出力信号を直接受信する。
以上のものは、本発明の原理の単なる例示であり、当業者は、本発明の範囲及び趣旨から逸脱することなく様々な修正を行うことができる。前述の実施形態は、個々に又は任意の組み合わせで実行することができる。

Claims (20)

  1. 電子デバイスであって、
    表示ピクセルアレイと、
    前記表示ピクセルアレイに連結されたゲートドライバ回路機構であって、前記ゲートドライバ回路機構の動作はフレーム内ブランキングインターバル中に一時的に中断される、ゲートドライバ回路機構と、
    前記フレーム内ブランキングインターバル中にアクティブにされるタッチ感知回路機構と、を備える、電子デバイス。
  2. 前記ゲートドライバ回路機構は、前記表示ピクセルアレイの一方の側部に形成されたゲートドライバ回路を含む、請求項１に記載の電子デバイス。
  3. 前記ゲートドライバ回路機構は、前記表示ピクセルアレイの反対側の側部に形成された別のゲートドライバ回路を更に含む、請求項２に記載の電子デバイス。
  4. 前記ゲートドライバ回路は、それぞれが対応するゲートスタート信号によって制御される、複数のゲートドライバセグメントを含む、請求項２に記載の電子デバイス。
  5. 前記複数のゲートドライバセグメント内の各ゲートドライバセグメントは、一連のアクティブゲートドライバユニットと、前記一連のアクティブゲートドライバユニット内の先頭のアクティブゲートドライバユニットに連結された第１のダミーゲートドライバユニットと、前記一連のアクティブゲートドライバユニット内の後端のアクティブゲートドライバユニットに連結された第２のダミーゲートドライバユニットとを含む、請求項４に記載の電子デバイス。
  6. 前記ゲートドライバ回路は、チェーン内で連結された複数のアクティブゲートドライバユニットと、前記チェーン内の最前部のアクティブゲートドライバユニットに連結された第１のダミーゲートドライバユニットと、前記チェーン内の最後のアクティブゲートドライバユニットに連結された第２のダミーゲートドライバユニットとを含む、請求項２に記載の電子デバイス。
  7. 前記ゲートドライバ回路は、単一のゲートスタート信号によって制御される、請求項６に記載の電子デバイス。
  8. 前記ゲートドライバ回路は、前記チェーン内に挿入された複数のダミーゲートドライバユニットを更に含む、請求項７に記載の電子デバイス。
  9. 表示回路機構及びタッチ感知回路機構を備える電子デバイスを操作する方法であって、
    所与のフレームを前記表示回路機構内にロードするために、前記表示回路機構に関連付けられたゲートドライバ回路機構を第１及び第２の表示インターバル中にアクティブにすることと、
    前記第１の表示インターバル中に前記ゲートドライバ回路機構を用いて前記所与のフレームの第１のサブフレームを前記表示回路機構内にロードすることと、
    前記第２の表示インターバル中に前記ゲートドライバ回路機構を用いて前記所与のフレームの第２のサブフレームを前記表示回路機構内にロードすることと、
    前記第１の表示インターバルの後かつ前記第２の表示インターバルの前に発生するフレーム内ブランキングインターバル中に前記タッチ感知回路機構をアクティブにすることと、を含む、方法。
  10. 前記ゲートドライバ回路機構は、表示ピクセルアレイの一方の側部に形成されたゲートドライバ回路を含み、前記方法は、
    少なくとも１つのゲートクロック信号を使用して前記ゲートドライバ回路を制御することを更に含む、請求項９に記載の方法。
  11. 単一のゲートスタートパルスを使用して前記ゲートドライバ回路を制御することを更に含む、請求項１０に記載の方法。
  12. 複数の個別に制御されたゲートスタート信号を使用して前記ゲートドライバ回路を制御することを更に含む、請求項１０に記載の方法。
  13. 前記複数の個別に制御されたゲートスタート信号は、第１のゲートスタート信号及び第２のゲートスタート信号を含み、前記複数の個別に制御されたゲートスタート信号を使用して前記ゲートドライバ回路を制御することは、
    前記第１の表示インターバルを開始するために前記第１のゲートスタート信号をアサートすることと、
    前記第２の表示インターバルを開始するために前記第２のゲートスタート信号をアサートすることと、を含む、請求項１２に記載の方法。
  14. 前記ゲートドライバ回路は、それぞれが少なくとも第１、第２、第３、及び第４の入力を含む、ゲートドライバユニットのチェーンを含み、前記方法は、
    前記一連のゲートドライバユニット内の所与のゲートドライバユニットの前記第１及び第２の入力に対して、前記チェーン内の２つの異なる先行するゲートドライバユニットからゲート線出力信号を受信することと、
    前記所与のゲートドライバユニットの前記第３及び第４の入力に対して、前記チェーン内の２つの異なる後続のゲートドライバユニットからゲート線出力信号を受信することとを更に含む、請求項９に記載の方法。
  15. 電子デバイスであって、
    行及び列で配置された表示ピクセルのアレイと、
    前記表示ピクセルのアレイに連結されたゲートドライバ回路機構と、を備え、前記ゲートドライバ回路機構の動作はフレーム内ブランキングインターバル中に一時的に中断され、前記ゲートドライバ回路機構は、対応するゲート線出力信号が前記アレイ内の対応する行に沿って配置された表示ピクセルへと供給される出力を有するゲートドライバユニットを含み、前記ゲートドライバユニットは、
    前記ゲートドライバユニットの前記出力に連結されたソース−ドレイン端子及びゲート端子を有するトランジスタと、
    前記トランジスタの前記ゲート端子に連結され、かつ前記トランジスタの前記ゲート端子で任意の既存の電圧レベルをリセットするために前記フレーム内ブランキングインターバルの前にアクティブにされるプルダウン回路と、
    を含む、電子デバイス。
  16. 前記ゲートドライバユニットは、前記ゲートドライバ回路機構内のゲートドライバユニットのチェーン内の１つのゲートドライバユニットを含み、前記ゲートドライバユニットは、
    前記チェーン内の少なくとも１つの先行するゲートドライバユニットからのゲート線出力信号をバッファするためのメモリ回路機構を更に含む、請求項１５に記載の電子デバイス。
  17. 前記ゲートドライバユニットは、前記チェーン内の少なくとも２つの異なる先行するゲートドライバユニットからゲート線出力信号を直接受信する、請求項１６に記載の電子デバイス。
  18. 前記メモリ回路機構は、前記トランジスタの前記ゲート端子に連結されたソース−ドレイン端子及びゲート端子を有する追加のトランジスタを含み、前記ゲートドライバユニットは、
    前記トランジスタの前記ゲート端子と前記ソース−ドレイン端子との間に連結された第１のブートストラップキャパシタと、
    前記追加のトランジスタの前記ゲート端子と前記ソース−ドレイン端子との間に連結された第２のブートストラップキャパシタと、を更に含む、請求項１６に記載の電子デバイス。
  19. 前記ゲートドライバユニットは、
    前記追加のトランジスタに直列に連結されたプルアップトランジスタを更に含み、前記プルアップトランジスタは、前記フレーム内ブランキングインターバルの終了時に、前記トランジスタの前記ゲート端子で充電を回復させるためにアクティブにされる、請求項１８に記載の電子デバイス。
  20. 前記ゲートドライバユニットは、前記チェーン内の少なくとも２つの異なる後続のゲートドライバユニットからゲート線出力信号を直接受信する、請求項１６に記載の電子デバイス。
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