KR100195675B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체기판에 형성된 벌크 MOS 트랜지스터(bulk MOS transistor)를 각각 포함하는 한쌍의 인버터와 상기의 기판상에 제1의 게이트전극을 갖고 상기 보상형 MOS 트랜지스터가 제1 절연막, 반도체활성층 제2절연막 및 제2 게이트전극을 상기의 제1의 게이트전극상에 순서적으로 적층된 더블게이트 MOS형 반도체메모리장치와 그 제조방법에 관한 것이다.

Description

반도체 메모리장치 및 그 제조방법
제1도 (a)에서 (c)는 본 발명의 반도체 메모리장치의 구조를 나타내고 있는 설명도로서,
(a)는 평면도.
(b)는 X-X선의 단면도.
(c)는 Y-Y선의 단면도.
제1도 (d)는 등가회로도.
제2도에서 제8도는 본 발명의 일실시예에서 제조되는 반도체 메모리장치의 제조공정을 예시하고 있는 설명도.
제9도는 광선에 의해 야기되는 미소한 에러를 나타내고 있는 설명도.
제10도와 제11도는 종래의 반도체 장치를 각각 나타내고 있는 설명도.
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로서, 특히 개선된 정적 랜덤 액세스 메모리(이하 SRAM 이라 칭한다)에 관한 것이다.
최근, 고부하 저항을 갖는 SRAM 셀은 널리 사용되고 있고, 제10도 (a)에 도시된 바와같이 4개의 트랜지스터(Q1에서 Q4)와 2개의 고부하 저항(R1및 R2)으로 구성하되 액세스 트랜지스터(access transistor) Q1및 Q2는 각 노드(node)의 등가저장용량기(equivalent storage capacity)에 있는 각각의 비트라인(bit line)에 접속되어 있다.
상기의 등가저장용량기는 서로 접속되어 있는 2개의 인버터(inverter)로 구성된 플립플롭으로 구성하되, 각각의 인버터는 특정의 트랜지스터 Q3및 Q4와 부하저항 R1및 R2로 구성된다.
제10도 (b)에 도시된 바와같이, 트랜지스터(32)(Q1, Q2, Q3및 Q4)는 반도체 기판(31)상에 형성된 벌크장치(bulk device)이다. 환원영역 및 고밀도를 위해, 부하저항(34a)은 상기의 벌크 장치상에 피복된 폴리실리콘층(poly silicon layer)(34)으로 제한되면서, 상기의 트랜지스터(32) 및 부하저항(34a)의 사이에 유전제(33)가 형성되어 있다.
최근에 상기의 저항의 위치에 박막 MOS 트랜지스터를 사용하는 셀구조가 제안되어 왔고, 그러한 구조에 있어서 저트랜지스터층(lower transistor layer) 및 폴리실리콘 활성층(41)은 통상적으로 이들 사이에 위치한 동일한 게이트 전극(40)을 갖는다.
상기의 두종류의 셀구조를 갖는 종래의 SRAM셀에 내재하고 있는 문제는 아래에서 상세히 설명된다.
(1) 배터리로 동작하는 정적 액세스 메모리(static Access Memory)를 필요로 하는 응용장치에 대하여는 매우 작은 대기전력(standby power)이 소실되게 하는 것이 필연적이고 또한 1㎂의 전체 대기전류(standby current)가 확정되어야 한다.
1메가 비트 이상의 대규모 비트밀도(bit density)를 갖는 폴리실리콘 부하저항형의 SRAM셀의 동작에 대하여는 소오스 전압이 3볼트에서 5볼트로 추정되는 1013오옴(ohm)의 배열로 매우 큰 부하저항을 갖는 것이 필연적이다.
이러한 장치는 마이크로 단위로 최소화 되므로서 고정도(high accuracy)를 갖는 상기의 저항값을 획득하는 것은 기술적으로 어렵다.
또한, 상기의 고부하 저항을 사용하는데 있어서, 공급되는 전류가 약 3X10-13A로 매우 낮기 때문에 노이즈 마진(noise margin)의 제한과 경미한 에러의 증가 및 하기에서 언급되는 문제를 야기시킨다.
(2) SRAM의 동작상태에서, 메모리셀은 리드-아웃(read-out)사이클 중에 액세스 트랜지스터를 통하여 상기의 셀노드에 있는 비트라인과는 상이한 전위를 갖는 비트라인과 접속되므로서 상기의 비트라인과 메모리셀 사이에서 전하를 공유한다.
결국, I상태에서의 공급전압 VDD에 가까운 어떤 전압과 일치하는 상기 메모리셀의 전위가 상기의 비트라인상에 있는 전압에 가까운 전위로 저하되기 때문에, 상기 비트라인은 상기의 메모리셀 보다도 용량적으로 높게된다.
메모리셀을 위한 상기의 부하장치(즉, 종래의 셀에서의 폴리실리콘 저항)는 초기의 전위에서 리드-아웃후에 메모리셀 저장노드(memory cell storage node)의 전위를 재충전하기 위한 전하를 공급하는데 이용된다.
이러한 경우에 전하의 재충전 시간은 상기의 부하장치에 의해 공급되어지는 전류와 비례하고 또한 재충전에 대한 시정수는 다음의 방정식으로 표현된다.
여기서, CN은 메모리셀 노드의 등가용량(IMSRAM에 대하여 5∼10fF)이고, R은 고부하 저항의 저항값이다.
재충전에 대한 시정수 T는 저항값 R = 1013ohm일 때 0.1sec이다.
메모리셀의 다음의 액세스에 대한 미소시간의 인터벌(interval)은 보통 1msec 보다 작고 또한 상기의 셀전압은 그 시간 내에서는 충분치 않게 재충전 되기 때문에 상기의 셀은 노이즈 마진을 감소시키기 위하여 노이즈에 의한 혼음(disturbance by noise)에 민감하다.
(3) 다음, 어떤 광선에 의한 미소한 에러발생의 문제는 상세히 설명될 것이다.
메모리셀이 마이크로 단위로 최소화될 때 그 저장용량은 감소되고, 이로써 광선에 의한 미소로 에러는 발생되기 쉽다. 저장된 데이터의 파괴를 유발시키는 치명적인 전하(Qcrit)는 제9도에 도시된 간단한 회로모델을 사용하므로서 다음 방정식에 의해 표현된다.
여기서, Vh는 광선을 적용할 때, 1을 저장하는 노드의 전압이고, CN은 메모리셀의 등가저장용량이며, Iload는 부하장치로부터 공급되는 전류이고, Ia은 광선유도전류(rays inducing current)이다.
고부하 저항을 갖는 SRAM셀에 있어서, IloadIa및 Vh의 미세한 값은 상기한 (3)에서 언급된 바와같이 공급전압 VDD보다 작게 되고 또한 Qcrit값은 더 작게 된다.
결과적으로는 상기 장치의 고속동작에 있어서는 특히 미소한 에러저항 값이 저하된다.
(4) 부하장치와 같은 폴리실리콘 MOS 트랜지스터를 사용하는 메모리셀은 고부하 저항형의 메모리셀과 비교하여 볼때 더 높은 ON 전류로 동작될 수 있다.
이로써 제충전 시간을 더욱 짧게 할 수 있을 뿐만 아니라 메로리셀의 안정성을 개선시킬 수 있다.
그러므로 이러한 기술은 고속동작에서의 높은 노이즈 마진 및 매우 낮은 대기전력의 손실을 갖는 SRAM을 구성하기 위해서는 효과적이다.
그러나, 폴리실리콘 MOS 트랜지스터를 사용하는 공지의 SRAM에 있어서 상기 트랜지스터의 채널영역(channel region)은 감광용 마스크(photoresist mask)의 사용으로 저하되기 때문에 게이트 전극을 갖는 채널영역을 배열하는 것이 어렵고, 특히 극미립자 크기의 트랜지스터에 대해서는 상기 채널영역을 배열하는 것이 더욱 어렵다.
상세하게는 벌크 트랜지스터와 폴리실리콘 트랜지스터 메모리가 보통 동일한 게이트 전극(40)을 갖는 메모리셀에 있어서, 상기의 벌크 NMOS 트랜지스터는 제11도(c)에 도시된 바와같이 최소 채널길이 Ln로 제조될 때 위치정렬 허용치(alignment registration tloerance) DM은 근사치로 Ln/2가 된다.
따라서, 상기의 폴리실리콘 MOS트랜지스터의 실질적인 채널 길이는 0과 Ln사이에서 변하게 될것이고, 이로써 상기 셀의 성질상 불균일을 야기시킨다.
이것은 셀의 크기를 감소시키는데에 대한 제약이 크고 또한 동작가능한 메모리셀을 생산하는데에 대한 어려움이 발생된다.
이상에서 설명한 바와같이, 본 발명은 상기한 문제점을 해결하는데 제공되는 것이다.
본 발명의 목적은 인버터를 구성하는 폴리실리콘 트랜지스터의 채널영역에 대한 위치변화를 제거하고, 대규모 집적화에 적합하도록 반도체 구성을 위한 좀더 작은 영역을 필요로 하며, 고응답 속도 및 대기전류의 낮은 손실을 갖고, 노이즈 영향과 미소한 에러를 감소시킴과 동시에 대량 생산성에 있어 변화를 감소시키는 SRAM셀을 구비하는 반도체 메모리장치를 제공하는데 있다.
본 발명에 따르면, 서로 접속된 한쌍의 인버터로 구성하되 각 인버터가 하나의 노드를 갖는 플립플롭회로와, 상기 인버터의 노드를 한쌍의 비트라인으로 각각 접속되는 한쌍의 MOS 액세스 트랜지스터로 구성된 정적 랜덤 액세스 메모리셀(static random access memory cell)을 포함한 반도체 메모리장치를 제공한다.
상기 한쌍의 인버터는 각각 반도체 기판상에 형성되고 아울러 상기 기판상에 제1게이트 전극을 갖는 벌크 MOS 트랜지스터로 접속되는 보상형 MOS 트랜지스터를 포함하여 구성한다.
상기의 보상형 MOS 트랜지스터는 제1절연막, 반도체 활성층, 제2절연막 그리고 제2게이트 전극으로 구성하되 상기의 벌크 MOS 트랜지스터의 제1게이트 전극상에 상기의 순서대로 상방향으로 적층되어 있다.
이러한 방법으로, 스택 보상형 MOS 트랜지스터(stacked concplementary type MOS transistor)는 효과적인 두개의 게이트 전극을 갖도록 배열된다.
상기의 게이트 전극중 상부 게이트 전극은 소오스 및 드레인을 형성하기 위하여 셀프-얼라인먼트 마스크(self-alignment mask)로서 이용되고, 하부 게이트 전극은 상기의 하측 배열의 벌크 MOS 트랜지스터의 게이트이다.
이러한 메모리장치에 있어서, 상기 보상형 MOS 트랜지스터의 두 개의 게이트 전극은 동일한 전위에 함께 접속되어 상기의 트랜지스터 채널을 포위하게 되며 그리고 더블 게이트(double-gated) MOS 트랜지스터를 구성한다.
본 발명에 의하면, 상기의 인버터는 반도체 기판상에 형성된 벌크 MOS 트랜지스터와, 제1절연막, 반도체 활성층, 제2절연막 및 제2 게이트 전극층이 각각 상기의 벌크 트랜지스터의 제1 게이트 전극상에 순서적으로 적층된 보상형 MOS 트랜지스터를 포함하여 구성한다.
상기의 인버터는 대규모 집적화에 적합하고, 속도응답 특성이 우수하며, 대기전력 손실이 적고 또한 노이즈 영향과 미소한 에러를 감소시킴과 동시에 제조공정에서의 속성변화를 감소시키는 SRAM셀을 제조할 수 있는 플립플롭 회로를 구성하는데 제공된다.
반도체 기판상에 상기의 제1게이트 전극을 형성하고 이어 상기의 기판에 소오스 및 드레인 영역을 구성하기 위하여 일종의 마스크와 같은 상기의 게이트 전극을 사용하여 상기의 기판내로 불순물을 침투시키므로서 상기의 벌크 MOS 트랜지스터가 제조될 수 있다.
이와 상반되는 측면에, 예를들어 제1절연막, 폴리실리콘 활성층, 제2절연막 및 제2게이트 전극을 상기의 벌크 MOS 트랜지스터의 게이트 전극상에 순서적으로 적층되므로서 상기의 보상형 MOS 트랜지스터가 제조될 수 있다.
상기의 보상형 MOS 트랜지스터, 대표적으로는 폴리실리콘 MOS 트랜지스터 기타 그의 접촉부(contact portion)는 상기의 제1절연막을 통하여 상기 벌크 MOS 트랜지스터와 절연되고 그리고 상기의 폴리실리콘 활성층, 및 상기의 제2게이트 전극에 있는 상기의 소오스, 드레이 및 채널영역을 갖는다.
상기의 폴리실리콘 MOS 트랜지스터의 하측에 위치하고 있는 상기의 벌크 MOS 트랜지스터의 제1 게이트 전극은 통상적으로 상기 폴리실리콘 MOS 트랜지스터와 벌크 MOS 트랜지스터를 조절하는데 사용된다.
상기의 반도체 활성층, 대표적으로는 폴리실리콘 활성층의 양측에 형성된 제1 및 제2 게이트 전극은 상기의 폴리실리콘 활성층에서 유기된 전하 및 전위분산을 조절하기 위하여 동일한 상기 전위를 갖도록 접속되어 있다.
이러한 구조는 상기의 폴리실리콘 트랜지스터가 더욱 높은 전류에서 구동될 수 있도록 하고 또한 짧은 채널 효과를 감소시키므로써 대규모 비트 밀도를 갖는 본 발명의 반도체 메모리 장치를 위하여 노이즈에 대한 저항성을 개선시키는데 이용됨과 동시에 대기전류를 저하되게 하는데 이용된다.
또한, 상기의 구조는 메모리셀의 등가저장용량 CN을 증가하여 중가된 전류 Iload와 함께 광선에 의해 야기될수 있는 미소한 에러에 대한 상기 장치의 저항성을 개선하는 효과가 있다.
상기의 제1 및 제2 게이트 전극은 도핑(dopping)된 폴리실리콘으로 된(예를들어 N형 또는 P형의 불순물, W와 Ti와 같은 고융점 금속, 또는 TiSi2또는 MoSi2와 같은 실리사이드(silicide)로 된) 1000∼5000Å의 두께를 갖는 층을 통상적으로 형성하므로서 제조될 수 있다.
상기 물질의 순도를 갖는 합성층은 상기의 게이트 전극으로 사용될 수 있다.
상기 게이트 전극의 넓이(게이트 길이에 일치하는 크기)는 상기의 제1 게이트 전극에 대하여 통상 0.5 내지 2.0㎛이고 또한 상기의 제2게이트 전극에 대하여 0.5내지 3.0㎛이다.
대기전력의 손실이 적은 장치에 대하여, 상기의 제2게이트 전극은 옵셋(off set)구조를 갖는 상기의 제1 게이트 전극보다도 큰 넓이로 설정되므로서 누설전류가 감소될 수 있다.
어떤 고속동작 장치는 이러한 구조로 제한되지 않는다.
상기의 제1 또는 제2절연막은 예를들어 열산화공정(thermal oxidation process)또는 CVD공정 등에 따라 SiO2막, SiN막 또는 통상 100∼1000Å의 두께를 갖는 합성막을 형성하므로서 제조될 수 있다.
상기 반도체 활성층의 베이스층, 대표적으로는 폴리실리콘 활성층은 예를들어 LPCVD 공정, APCVD 공정등을 이용하여 폴리실리콘 또는 통상 100∼1000Å 두께의 비정질 실리콘(amorphous silicion)을 피복시키므로써 제조될 수 있다.
다결정화(polycrystalization)를 위한 열처리는 비정질 실리콘의 열처리에 의해서 응용된다.
상기의 반도체 활성층 대표적으로 폴리실리콘층은 상기의 소오스 및 드레인 영역으로 제공된다.
이러한 영역은 불순물의 주입으로 예를들면 상기의 제2 절연막을 통하여 상기 활성층 상에 형성된 상기의 제2 게이트 전극을 마스크로서 사용하는 이온주입 공정(ion implatation process)에 따라 불순물을 주입하므로서 그러한 셀프-얼라인 방법(self-aligned manner)으로 형성될 수 있다.
상기의 제2게이트 전극을 셀프-얼라인먼트 마스크(self-alignment mask)로 사용하는 그러한 방법은 상기의 메모리장치에서 요구된 마이크로 단위의 최소화를 위한 가제어성(controllability)을 높힐 수 있다.
이어, 본 발명을 첨부도면에 의거하여 상세히 설명한다.
본 발명에 따른 SRAM 셀에 있어서, 상기의 벌크 MOS 트랜지스터(3)와 폴리실리콘 MOS 트랜지스터(4) 또는 상기의 플립플롭 회로에 있는 각각의 인버터를 구성하는 상기의 벌크 트랜지스터(8) 및 폴리실리콘 MOS 트랜지스터(9)는 제1도 (a), (b) 및 (c)에 도시된 바와 같이 서로 적층된 구조를 갖도록 반도체 기판(1)내에 그리고 면접해서 형성된다.
상기의벌크 MOS 트랜지스터(3) 또는 (8)의 제1게이트 전극(5) 또는 (11)은 또한 상기의 폴리실리콘 MOS 트랜지스터(4) 또는 (9)를 위한 하부 게이트로서 사용되고, 그리고 다른 인버터를 구성하는 폴리실리콘 MOS 트랜지스터(9)에 있는 드레인 영역을 통하여 상기 폴리실리콘 MOS 트랜지스터(4)위에 있는 제2 게이트 전극(6)과 접촉부(7)에 접속되어 있다.
유사한 방법으로, 상기의 폴리실리콘 MOS 트랜지스터(9)의 하측에 있는 상기의 게이트전극(11)과 (12)는 상기의 폴리실리콘 MOS 트랜지스터(4)에 있는 드레인 영역을 통하여 접촉부(10)에 접속되어 있다.
그러므로, 상기의 제1 게이트전극(3) 또는 (11)은 동일한 전위를 갖는 상기의 제2 게이트전극(6) 또는 (12)를 포함한 한쌍의 게이트전극으로 구성하여, 상기의 게이트전극들과 이 전극들사이에 형성된 폴리실리콘활성층을 갖는 폴리실리콘 MOS 트랜지스터(4) 또는 (9)의 성능을 개선한 것이다.
게다가 액세스트랜지스터(2)는 상기 반도체기판(1)에 형성되고 아울러 금속접속층(metallic interconnection layer)으로 된 비트라인(BL)(14)을 갖는 접촉부에 접속된다.
또한, 상기 소오스영역등을 갖는 벌크 MOS 트랜지스터를 접속하는 접지선을 형성하기 위하여 금속배선층(metallic wiring layer)을 형성한다.
상기의 액세스 트랜지스터(2),(2')는 상기의 반도체기판상에 형성됨과 아울러 각각의 비트란인 BL 및 BL을 갖는 그들의 소오스영역에서 접속되고 또한 상기 메모리셀의 풀다운(pulldown)을 위한 상기 벌크 MOS 트랜지스터(3) 및 (8)의 드레인영역을 갖는 그들의 드레인영역에 접속되므로서 본 발명의 반도체메모리장치를 구성하기 위하여 제1도(d)에 도시된 바와같이 SRAM셀을 형성한다.
본 발명의 반도체메모리장치에서 제1 절연막, 반도체활성층(대표적으로는 폴리실리콘 활성층) 및 제2 절연층으로 된 상기 벌크 MOS 트랜지스터의 제1 게이트전극상에 형성되어 있는 제2 게이트 전극은 상기의 제1 게이트 전극과 함께 상기의 보상형 MOS 트랜지스터를 위한 한쌍의 게이트전극으로 동작되고 이 보상형 MOS트랜지스터는 상기의 제2게이트전극을 마스크로 사용하여 셀프-얼라인먼트 방법으로 형성된 상기의 소오스, 드레인 및 채널영역의 유기전하 및 전위분산을 조절하기 위한 것이다.
[실시예]
본 발명의 반도체메모리장치를 이용하는 MOS공정의 실시예를 첨부도면을 참고하여 상세히 설명한다.
먼저, 제2도에 도시된 바와같이 게이트전극(22)(폴리실리콘)은 종래의 MOS 공정에 따라 실리콘기판(21)상에 형성되고 불순물은 벌크 Nch(N채널의) 폴리실리콘게이트트랜지스터(22A)를 제조하기 위하여 상기 실리콘기판에 침투된다.
이어, 제3도에 예시된바와같이 500Å두께의 CVD 산화막(23)이 형성된 다음 접촉홀(contact hole)(24)이 포토에칭 기술에 의해 제조된다.
이러한 CVD산화막은 포토실리콘 MOS 트랜지스터의 제1(또는 하부)게이트 유전체를 형성한다.
폴리실리콘층(1000Å두께를 갖음)이 LPCVD 공정에 의해서 상기의 CVD 산화막(23)전체를 걸쳐서 형성된 다음 상기 폴리실리콘 MOS 트랜지스터의 활성층(25)은 포토에칭기술에 의해서 제4도에 도시된 바와 같이 형성된다.
이어 제5도에 도시된 바와같이 폴리실리콘 MOS 트랜지스터의 제2(또는 상부)게이트 절연막(26)으로 작용되는 CVD산화막(300Å 두께를 갖음)이 형성된 다음 접촉홀(27)이 포토에칭 기술로 형성된다.
이때, 폴리실리콘층(2500Å두께를 갖음)은 폴리실리콘 MOS트랜지스터의 제2(상부의)게이트전극(28)(PMOSTFT게이트)를 형성하기 위하여 포토에칭에 의한 패턴을 갖고 형성된다.
그리고 제7도에 도시된바와같이 보론(Boron)의 이온침투(29)는 상기 폴리실리콘 MOS 트랜지스터에 있는 셀프-얼라인 소오스영역(30)과 드레인영역(31)을 형성하기 위해 수행된다.
마지막으로 제8도에 도시된 바와같이 절연층(32), (32a) 및 금속배선층을 형성하는 것과 포토에칭은 상기 장치구성을 완료하기 위한 두 개의 금속배선층(33), (33a)을 형성하기 위해 되풀이된다.
이러한 실시예에서 CVD-SiO2는 상기의 절연층을 위해 사용된다.
이후, 소성처리(annealing treatment)는 상기의 폴리실리콘 MOS트랜지스터의 성능을 개선하기 위하여 200내지 400℃의 수소플라즈마 분위기에서 수행된다.
메모리셀을 구성하는 트랜지스터에 관련하여 상기 폴리실리콘 MOS트랜지스터는 누설전류를 감소하는 Pch(P채널의) 반도체를 사용하는 것이 바람직하고 그리하여 상기 벌크 MOS 트랜지스터는 Nch(N채널의)반도체를 사용하는 것이 바람직하다.
본 발명에 의하면 반도체메모리장치는 폴리실리콘 즉 인버터를 각각 구성하는 MOS 트랜지스터의 채널영역에 대한 위치변화를 제거할 수 있고, 반도체구성을 위한 영역을 좀더 작게 함이 요구되므로 대규모 집적화에 적합하며, 또한 고속응답과 대기전류의 저손실을 가지며 그리고 노이즈영향 및 미소한 에러를 감소하는 효과가 있다.
게다가, 본 발명에 의한 스택 더블-게이트 MOS트랜지스터는 상기에서 묘사된 바와같이 종래의 장치와는 다르게 두게이트 전극에 의하여 동시에 제어될수 있다.
두 개의 게이트전극을 함께 접속하므로서, 동일의 전위에서 상기의 보상형 MOS트랜지스터(대표적으로는 폴리실리콘 MOS트랜지스터)의 유도채널 전하는 좀더 효과적으로 변조되어 구동전류를 증가시킴과 동시에 많은 채널의 저하를 감소시킬 수 있는 효과가 있다.
따라서 본 발명은 반도체분야에서 대단히 큰 가치가 있다.

Claims (9)

  1. 서로 접속된 한쌍의 인버터로 구성하되 각 인버터가 하나의 노드를 갖는 플립플롭회로와, 상기 인버터의 노드를 한쌍의 비트라인으로 각각 접속되는 한쌍의 MOS 액세스 트랜지스터로 구성된 SRAM 셀에 있어서, 상기 한쌍의 인버터는 각각 반도체 기판상에 형성되고 아울러 상기의 기판상에 제1게이트 전극을 갖는 벌크 MOS 트랜지스터와 적층됨과 동시에 상기의 벌크 MOS 트랜지스터로 접속되어 인버터부하(inverter load)를 형성하는 보상형 MOS 트랜지스터를 각각 구성하고, 상기의 보상형 MOS트랜지스터는 제1 절연막, 반도체활성층, 제2절연막 및 제2 게이트전극을 상기의 벌크 MOS 트랜지스터의 제1 게이트전극상에 순서적으로 적층하도록 한 것을 특징으로 하는 반도체메모리장치.
  2. 제1항에 있어서, 상기의 보상형 MOS 트랜지스터는 상기 반도체활성층으로서 폴리실리콘 활성층을 갖는 폴리실리콘 MOS트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 보상형 MOS 트랜지스터의 제1 및 제2 게이트전극은 N형 P형 폴리실리콘 고융점의 금속 또는 실리사이드로된 층 또는 두 개이상의 상기 금속층으로된 합성층인 것을 특징으로 하는 반도체메모리장치.
  4. 제1항에 있어서, 제1 및 제2게이트전극은 각각 1000∼5000Å의 두께를 갖는 것을 특징으로 하는 반도체메모리장치.
  5. 제1항에 있어서, 제1 및 제2 게이트전극은 각각 0.5내지 3.0㎛의 게이트 길이를 갖는 것을 특징으로 하는 반도체메모리장치.
  6. 제1항에 있어서, 상기의 제1 및 제2 절연막은 각각 SiO2막, SiN막 또는 그들의 합성막인 것을 특징으로 하는 반도체메모리장치.
  7. 제1항에 있어서, 제1 및 제2 절연막은 각각 100∼1000Å두께를 갖는 것을 특징으로 하는 반도체기억장치.
  8. 제1항에 있어서, 상기 반도체활성층은 셀프-얼라인 소오스 및 드레인영역을 갖는 것을 특징으로 하는 반도체메모리장치.
  9. 상기 반도체활성층에 있는 소오스 및 드레인영역은 상기 활성층상에 피복된 상기의 제2 게이트전극을 마스크로 사용하는 이온침투공정(ion implanting process)에 따라 불순물이 침투형성되어 상기 활성층에 있는 셀프-얼라인 도프영역(self-sligned doped region)을 불순물로 침투시키도록 함을 특징으로 하는 반도체메모리장치의 제조방법.
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