FR2678429A1 - Dispositif bicmos et procede de fabrication correspondant. - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 239000012535 impurity Substances 0.000 claims abstract description 38
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 65
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 24
- 229910021332 silicide Inorganic materials 0.000 claims description 23
- 150000002500 ions Chemical class 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 238000002513 implantation Methods 0.000 abstract description 3
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 230000010354 integration Effects 0.000 description 6
- -1 ion ions Chemical class 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000000407 epitaxy Methods 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
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Abstract
L'invention concerne un dispositif BICMOS et un procédé de fabrication correspondant, où les grilles de transistors PMOS et NMOS sont formées en formant une première couche de silicium polycristallin (33) sans implantation d'impuretés, et en formant, sur la première couche de silicium polycristallin, une deuxième couche de silicium polycristallin (39) où sont implantées des impuretés. De cette manière, les impuretés formant le dopage de la deuxième couche ne peuvent diffuser dans la région de canal et la caractéristique de tension ne peut pas varier, et les régions d'émetteur des transistors NPN et PNP sont auto-alignées dans une faible surface de microplaquette: la performance du dispositif BICMOS est améliorée en raison de la caractéristique stable de tension des transistors PMOS et NMOS et on parvient à une haute densité, en plus de la vitesse de fonctionnement améliorée, par la formation auto-alignée des zones d'émetteur des transistors bipolaires PNP et NPN.
Description
La présente invention concerne un dispositif à transistor BICMOS,
c'est-à-dire un dispositif à transistor bipolaire à semi- conducteur à oxyde métallique complémentaire, et un procédé de fabrication de ce dernier qui incorpore aussi bien un transistor bipolaire qu'un transistor CMOS dans la même microplaquette et, plus particulièrement, un dispositif BICMOS et un procédé de fabrication de ce dernier qui permettent une performance élevée et une haute densité d'intégration en formant des transistors CMOS à deux niveaux de grille de silicium polycristallin, ou
polysilicium, et par alignement automatique, ou auto-
alignement des transistors bipolaires.
On développe depuis peu, en raison d'une tendance à un fonctionnement à haute vitesse et à une miniaturisation, des dispositifs semi-conducteurs qui possèdent des fonctions variées en formant, dans la même microplaquette, des éléments semi-conducteurs à fonctions différentes et à tensions d'alimentation
différentes.
Comme exemple typique, on trouve un dispositif BICMOS qui incorpore dans une microplaquette unique aussi bien un transistor CMOS, adapté à une haute densité d'intégration et à une faible consommation d'énergie, qu'un transistor bipolaire, adapté à un fonctionnement à haute vitesse et à une haute capacité
d'énergie de sortie.
Puisque les dispositifs BICMOS utilisent les transistors CMOS dans des circuits logiques internes et les transistors bipolaires dans des circuits périphériques, de nombreux avantages comme la faible consommation d'énergie, la haute densité d'intégration et le fonctionnement à haute vitesse peuvent être
atteints de façon simple.
Ainsi, l'utilisation des dispositifs BICMOS
s'étend de plus en plus.
Un dispositif BICMOS classique a été indiqué en 1990 (IEEE BCTM Conference Digest pages 78 à 81) Ici, puisqu'un transistor bipolaire vertical PNP est à base
étroite, la capacité d'excitation est grande.
De plus, puisque la couche épitaxiale est mince pour améliorer la vitesse de fonctionnement,
la tension de fonctionnement est réduite.
Mais la densité d'intégration est faible puisque des régions d'émetteur sont formées sur des transistors
bipolaires NPN et PNP par un procédé sans auto-
alignement. Un autre exemple du dispositif BICMOS a été publié en 1990 (IEEE BCTM Conference Digest pages 82 à ), o le gain de courant des transistors bipolaires est élevé, mais la vitesse de fonctionnement est faible. C'est un but de la présente invention que de réaliser un dispositif BICMOS à haute vitesse et à
haute intégration.
C'est un autre but de la présente invention que de réaliser un procédé de fabrication d'un tel
dispositif BICMOS.
Selon un premier aspect de l'invention, il est réalisé un dispositif BICMOS comprenant: un premier transistor MOS comprenant une deuxième et une sixième régions d'un premier type conducteur
formées sur une première partie d'un substrat semi-
conducteur d'un premier type conducteur; des régions de source et de drain d'un deuxième type conducteur formées sur ladite sixième région, séparées par une région de canal; une grille comportant une première et une deuxième couches de silicium polycristallin et une première couche de siliciure métallique formées sur ladite région de canal après croissance d'un oxyde de grille, des électrodes métalliques étant formées sur lesdites régions de grille, de source et de drain; un deuxième transistor MOS formé sur une troisième et une septième régions d'un deuxième type conducteur sur une deuxième partie dudit substrat semi- conducteur du premier type conducteur, comportant des régions de source et de drain de premier type conducteur et la même structure que ledit premier transistor MOS; un premier transistor bipolaire vertical comprenant une quatrième et une huitième régions de premier type conducteur formées sur une troisième partie dudit substrat semi-conducteur; un oxyde de champ formé sur ladite septième région; une région de collecteur du premier type conducteur formée sur un côté dudit oxyde de champ, connectée à ladite quatrième région; une région de base intrinsèque du deuxième type conducteur formée sur l'autre côté dudit oxyde de champ, des régions de base extrinsèque du deuxième type conducteur étant formées sur les deux côtés de ladite région de base intrinsèque; une région d'émetteur du premier type conducteur formée entre lesdites régions de base extrinsèque; une électrode de base incluant une deuxième couche de silicium polycristallin et une première couche de siliciure métallique, formées sur lesdites régions de base extrinsèque; des électrodes d'émetteur et de collecteur comprenant une troisième couche de silicium polycristallin et une deuxième couche de siliciure métallique, formées respectivement sur lesdites régions d'émetteur et de collecteur; et des électrodes métalliques formées sur ladite électrode d'émetteur, ladite électrode de base, et ladite électrode de collecteur; et un deuxième transistor bipolaire, dont le type conducteur est opposé à celui dudit premier transistor bipolaire vertical, comprenant chaque région formée dans une cinquième et une neuvième régions du deuxième type conducteur sur une quatrième partie dudit substrat semi-conducteur; des électrodes d'émetteur et de collecteur comprenant ladite deuxième couche de silicium polycristallin et ladite première couche de siliciure métallique; une électrode de base comprenant ladite troisième couche de silicium polycristallin et ladite deuxième couche de siliciure métallique; et des électrodes métalliques formées sur ladite électrode d'émetteur, ladite électrode de collecteur et
ladite électrode de base.
De façon avantageuse, l'épaisseur de ladite première couche de silicium polycristallin est de 30 à
10-e 3 Pm.
Ledit premier transistor bipolaire prépare en outre, de préférence, ladite première région, dudit deuxième type conducteur, entourant ladite deuxième région. Ladite région d'émetteur dudit premier transistor bipolaire peut être automatiquement alignée avec ladite
électrode de base.
Ladite région de base extrinsèque dudit deuxième transistor bipolaire peut être automatiquement alignée
avec ladite électrode d'émetteur.
Selon un deuxième aspect de la présente invention, il est fourni un procédé de fabrication d'un dispositif BICMOS caractérisé en ce qu'il comprend: un premier processus de formation, dans un substrat semi-conducteur d'un premier type conducteur, d'une deuxième et d'une quatrième régions d'un premier type conducteur et d'une troisième et d'une cinquième régions d'un deuxième type conducteur; un deuxième processus de formation d'une couche épitaxiale sur ledit substrat semi-conducteur, un troisième processus de formation, dans ladite couche épitaxiale, d'une sixième et d'une huitième régions d'un premier type conducteur et d'une septième et d'une neuvième régions d'un deuxième type conducteur; un quatrième processus de formation d'arrêts de canaux entre lesdites sixième et septième régions et entre lesdites huitième et neuvième régions et de formation d'un oxyde de champ sur la partie prédéterminée desdites huitième et neuvième régions; un cinquième processus de formation, sur lesdites huitième et neuvième régions, de régions de collecteur d'un premier type conducteur et d'un deuxième type conducteur, en contact avec lesdites quatrième et cinquième régions; une sixième processus de dépôt séquentiel d'une couche d'oxyde de grille et d'une première couche de silicium polycristallin sur toute la surface de ladite structure; un septième processus de formation, sur l'autre côté desdites couches d'oxyde de champ sur lesdites huitième et neuvième régions, d'une région de base intrinsèque d'un premier type conducteur et d'un deuxième type conducteur; un huitième processus d'enlèvement de ladite couche d'oxyde de grille et de ladite première couche de silicium polycristallin sur lesdites huitième et neuvième régions; un neuvieme processus de formation de grilles d'un premier et d'un deuxième transistors MOS, d'une électrode de base dudit premier transistor bipolaire; et des électrodes d'émetteur et de collecteur dudit deuxième transistor bipolaire par un procédé classique
de photolithographie après formation d'une deuxième couche de sili-
cium polycristallin, d'une première couche de siliciure métal-
lique et d'une première couche isolante sur toute la surfa-
ce de la structure; un dixième processus d'implantation d'ions, dans ladite sixième région, d'une impureté du deuxième type conducteur pour former des régions de source et de drain dudit premier transistor MOS, et d'implantation d'ions, dans ladite septième région, d'une impureté du premier type conducteur pour former des régions de source et de drain dudit deuxième transistor MOS, un onzième processus de formation d'une deuxième couche isolante sur le premier et le deuxième transistors MOS, un douzième processus de formation d'électrodes d'émetteur et de collecteur dudit premier transistor bipolaire et de l'électrode de base dudit deuxième transistor bipolaire, respectivement, en utilisant une troisième couche de silicium polycristallin et une deuxième couche de siliciure métallique; un treizième processus de formation de régions de source et de drain desdits premier et deuxième transistors MOS et d'une région de base d'émetteur et extérieur desdits premier et deuxième transistors bipolaires en diffusant, dans lesdites sixième et septième régions respectivement, des ions implantés d'impuretés dudit deuxième type conducteur et dudit premier type conducteur; et un quatorzième processus de formation d'électrodes métalliques, après dépôt d'une troisième
couche isolante, et de formation de trous de contact.
Un processus de formation d'une première région du deuxième type conducteur à une position o sera formée ladite quatrième région peut être ajouté audit premier processus avant formation desdites deuxième,
troisième, quatrième et cinquième régions.
Ledit neuvième processus est, de préférence, réalisé par implantation ionique d'impuretés d'un deuxième type conducteur après dépôt de ladite deuxième
couche de silicium polycristallin.
Ledit dixième processus est, de façon avantageuse, réalisé par implantation ionique d'impuretés du premier type conducteur, tant dans une région de collecteur de ladite huitième région que dans une région de base intrinsèque de ladite neuvième région, simultanément avec l'implantation, dans ladite septième région, d'ions d'impuretés du premier type
conducteur.
Ledit douzième processus peut comprendre en outre un processus additionnel d'implantation ionique, dans ladite troisième couche de silicium polycristallin,
d'impuretés du premier type conducteur.
Ledit treizième processus est, de façon avantageuse, introduit afin d' empêcher la diffusion d'impuretés du deuxième type conducteur, existant dans ladite couche de silicium polycristallin, vers le bas en direction de ladite région de canal en utilisant
ladite première couche de silicium polycristallin.
Ledit treizième processus peut former des régions d'émetteur et de base desdits premier et deuxième transistors bipolaires par une diffusion d'impuretés dopées vers lesdites deuxième et troisième couches de
silicium polycristallin, respectivement.
Les buts et avantages de la présente invention,
ainsi que d'autres, résulteront de la description qui
suit d'un mode de réalisation de la présente invention
à l'aide des dessins annexés.
La Fig 1 est une vue en coupe transversale d'un dispositif BICMOS selon la présente invention, les Fig 2 (A) à 2 (H) sont des vues en coupe transversale expliquant un procédé de fabrication d'un
dispositif BICMOS selon la présente invention.
La Fig 1 représente une vue en coupe transversale d'un dispositif BICMOS selon la présente invention qui comprend des transistors NMOS et PMOS et
des transistors bipolaires, NPN et vertical PNP.
A la Fig 1, NM, PM, NB et PB représentent une région de transistor NMOS, une région de transistor PMOS, une région de transistor bipolaire NPN et une région de transistor bipolaire vertical PNP, respectivement. Une deuxième région 3 fortement dopée, une troisième région 5 fortement dopée, une quatrième région 7 fortement dopée et une cinquième région 9 fortement dopée sont formées dans des régions NM, PM, PB et NB d'un substrat semi-conducteur 1 de type P. respectivement. La deuxième et la troisième régions 3 et 5 sont des couches enterrées du type P et du type N pour empêcher le verrouillage des transistors NMOS et PMOS, respectivement. La quatrième et la cinquième régions 7 et 9 sont utilisées comme couches enterrées du transistor bipolaire vertical PNP et du transistor bipolaire NPN, respectivement. De plus, une première région 2 est formée pour
isoler électriquement la quatrième région 7.
Une couche est formée par épitaxie sur la deuxième, la troisième, la quatrième et la cinquième régions 3, 5, 7 et 9, et une sixième, une septième, une huitième et une neuvième régions 13, 15, 17 et 19, des mêmes types conducteurs que la deuxième, troisième, quatrième et cinquième régions 3, 5, 7 et 9, respectivement, sont formées dans cette couche par épitaxie. Des arrêts de canaux 21 sont formés entre la sixième, la septième, la huitième et la neuvième
régions 13, 15, 17 et 19.
Sur ces arrêts de canaux, une couche d'oxyde de champ 23 est formée pour isoler électriquement chaque transistor. Ultérieurement, des électrodes métalliques 95 sont formées sur les régions de source et de drain 75
du transistor NMOS dans la sixième région 13.
Une grille 45 consistant en une première et une deuxième couches de silicium polycristallin 33 et 39 et une première couche de siliciure métallique 41 est formée entre les régions de source et de drain 75 après
formation d'une couche d'oxyde de grille 31.
La première couche de silicium polycristallin 33, de 30 à 50 10 3 Pm (ou 300 à 500 i), joue un rôle pour empêcher la variation de la tension de seuil provoquée par la diffusion d'impuretés de la deuxième couche de silicium polycristallin 39 dans la région de canal, et la couche 41 de siliciure métallique en W Si 2 ou Ti Si 2, d'une épaisseur de 100 à 200 10-e 3 pm améliore la
conductivité de la grille 43.
De plus, des parois latérales 59 en Si O 2 sont formées sur les deux côtés de la grille 45 et une
première couche isolante 43 est formée sur la grille.
De plus, une première couche isolante 93 est formée sur toute la surface de la structure sauf les
électrodes métalliques 95.
D'autre part, le transistor PMOS est formé sur la
septième région 15.
Le transistor PMOS est le mreême que le transistor NMOS formé sur la sixième région 13, sauf que le type conducteur de chacune des récions de source et de drain est opposé à celui de ces régions dans le transistor
NMOS.
Une région de base intrinsèque de type N 35 du transistor bipolaire vertical PNP est formée à la surface de la huitième région 17 et une région collectrice de type P fortement dopée 27 est formée, séparée de cette région de base intrinsèque 35 par
l'oxyde de champ 23.
A la surface de la région de collecteur 27, une région de contact de collecteur 83 hautement dopée est,
de plus, formée pour réduire la résistance de contact.
Sur chacun des deux côtés de la région intrinsèque de base 35 est formée une région de base extrinsèque 79 de type N fortement dopée et, sur ces régions de base extrinsèque, des électrodes de base 49 comprenant la deuxième couche de silicium polycristallin 39 et la première couche de siliciure
métallique 41 sont formées.
La paroi latérale 59 et la première couche isolante 43 sont formées sur le côté et le sommet de l'électrode de base 49, et une région d'émetteur de
type P hautement dopée 81, auto-alignée, est formée au-
dessous de l'électrode d'émetteur 87.
De même une région de base intrinsèque 37, une région d'émetteur 87, une région de collecteur 29, une région de base extrinsèque 85 et une région de contact de collecteur 90 du transistor bipolaire NPN sont
formées à la surface de la neuvième région 19.
Une électrode d'émetteur 51 composée de la deuxième couche de silicium polycristallin 39 et de la première couche de siliciure métallique 41 est formée sur la région d'émetteur 89 et une électrode de base 91 qui est en contact avec la région de base extrinsèque il et est électriquement isolée par les parois latérales 59 et la première couche isolante 43 est
formée sur l'électrode d'émetteur 51.
L'électrode de base 91 est composée de la troisième couche de silicium polycristallin 71 et de la deuxième couche de siliciure métallique 73, et la région d'émetteur 87 et la région de base extrinsèque
87 et la région de base extrinsèque 85 sont auto-
alignées par l'électrode d'émetteur 51 et l'électrode de base 91 De plus, une électrode de collecteur 53 composée de la deuxième couche de silicium polycristallin 39 et de la première couche de siliciure métallique 41 est formée sur la région de collecteur 29. Les Fig 2 (Al à 2 (H) représentent la séquence du procédé de fabrication du dispositif BICMOS représenté
à la Fig 1.
En se référant à la Fig 2 (A), la deuxième et la quatrième régions 3 et 7 de type P hautement dopées et
la troisième et la cinquième régions 5 et 9 de type N-
hautement dopées sont formées par le processus classique à puits jumeaux après formation de la première région 2 de type N sur la partie prédéterminée du substrat semi-conducteur de type P ( 100) d'une
résistivité de 2 à 20 Q cm.
La quatrième région 7 est séparée du substrat semi-conducteur 1 par la première région 2, à la manière d'un île Puis, la couche par épitaxie non dopée 11 de 1 à 21 im est formée sur la deuxième, la troisième, la quatrième et la cinquième régions 3, 5, 7 et 9. En se référant à la Fig 2 (B), la sixième et la huitième régions 13 et 17 de type P légèrement dopées et la septième et la neuvième régions 15 et 19 de type N légèrement dopées sont formées sur la couche par épitaxie 11 par le même procédé que celui qui est 1 J utilisé pour former la deuxième, la troisième, la
quatrième et la cinquième régions 3, 5, 7 et 9.
Ultérieurement, la couche 23 d'oxyde de champ et l'arrêt de canal 21 sont formés entre la sixième, la septième, la huitième et la neuvième régions 13, 15, 17 et 19 En même temps, l'oxyde de champ est également formé sur la partie prédéterminée de la huitième et de
la neuvième régions 17 et 19.
En se référant à la Fig 2 (C), après formation d'une couche 25 d'oxyde sacrificiel de 40 à 60 10-3 pm sur toute la surface de la structure, les régions 27 et 29 de collecteur du transistor vertical bipolaire PNP et du transistor bipolaire NPN sont formées sur les parties prédéterminées de la huitième et de la neuvième régions 17 et 19, respectivement Les régions de collecteur 27 et 29 sont formées par double photomasquage et double implantation ionique, suivis d'un recuit thermique En d'autres termes, les régions de collecteur 25 et 27 sont formées par la séquence suivante: revêtir de résine photosensible la couche d'oxyde sacrificiel 25, exposer la partie prédéterminée de la couche d'oxyde sacrificiel 25 sur la huitième région 17 par le processus de photolithographie classique, implanter des ions d'impureté de type P. enlever la résine photosensible, appliquer une nouvelle couche de résine photosensible, exposer la partie prédéterminée comme ci-dessus, implanter des ions d'impureté de type N et enlever finalement la résine photosensible Dans ce processus, les ions d'impureté de type P comme du bore et les ions d'impureté de type N, comme le phosphore sont implantés avec une énergie d'environ 14 O Ke V, avec une dose de 5 E 14 à 2 E 10 ions/cm 2, et la séquence d'implantation ionique peut
être modifiée.
En se référant à la Fig 2 (D), après enlèvement de la couche 25 d'oxyde sacrificiel, on forme en séquence la couche d'oxyde de grille 35 de 15 à 30 10-3 um Puis, les ions d'impureté de type P comme du bore, sont implantés selon une énergie de 3 O Ke V avec une dose de l Ell à 1 E 13 ions/cm 2 pour ajuster la tension de seuil des transistors NMOS et PMOS Ultérieurement, les régions de bases intrinsèques 35 et 37 du transistor bipolaire vertical PNP et le transistor bipolaire NPN sont formées sur la huitième et la neuvième régions 17 et 19 par double photomasquage et double implantation ionique, suivis d'un recuit thermique La région de base intrinsèque 35 du transistor vertical bipolaire PNP est formée par implantation d'ions d'impureté de type N, comme du phosphore, à une énergie d'environ Ke V à 100 Ke V, avec une dose de 5 E 13 à 5 E 14 ions/cm 2, alors que la région de base intrinsèque 37 du transistor bipolaire NPN est formée par implantation ionique d'impureté de type N à une énergie de 40 à
Ke V avec une dose de 1 E 14 à 5 E 14 ions/cm 2.
En se référant à la Fig 2 (E), la première couche 33 de silicium polycristallin et la couche 31 d'oxyde de grille sont enlevées, tant sur la région de transistor vertical bipolaire PNP (région PB) que sur la région de transistor bipolaire NPN (région NB), et la deuxième couche de silicium polycristallin 39 de 200 à 400 10-s pm est déposée, et une implantation ionique d'impureté de type N par exemple d'arsenic, à une dose de 6 E 15 à 1 E 16 ions/cm 2 est effectuée Ultérieurement, la couche 41 de siliciure métallique de 100 à 300 10-3 gm et la première couche isolante 43 de 200 à 400 10-3 um sont formées en séquence sur toute la surface de la deuxième couche 39 de silicium polycristallin par le procédé classique de dépôt chimique en phase vapeur (ou CVD) La première couche 41 de siliciure métallique est en WS Iz ou Ti Si 2 et est utilisée pour réduire la résistance de contact avec les électrodes métalliques formées ultérieurement De plus, la première couche isolante 43 est en Si O-, ou Si N 4 Puis, les électrodes de grille 45 et 47 du transistor NMOS et du transistor PMOS, l'électrode de base 49 du transistor bipolaire vertical PNP, et les électrodes d'émetteur et de collecteur 51 et 53 du transistor bipolaire NPN sont formées simultanément par le procédé classique de photolithographie. En se référant à la Fig 2 (F), la première et la deuxième régions d'implantation ionique 55 et 57 sont formées par implantation ionique d'impuretés de type N. par exemple de phosphore, et d'impuretés de type P par exemple de bore, dans la sixième et la septième régions 13 et 15, pour former la structure de drain légèrement dopée (ou LDD) du transistor MOS Puis, les parois latérales 59 sont formées sur les deux côtés des électrodes 45, 47, 49, 51 et 53 en déposant la couche d'oxyde de 300 à 600 10-2 pm sur toute la surface de la structure par le procédé classique CVD et en l'enlevant à nouveau par le procédé de gravure ionique réactive (ou RIE) Ultérieurement, la troisième région 61 d'implantation ionique est formée par implantation ionique des impuretés de type N par exemple d'arsenic, dans la sixième région 13 à une énergie de 6 O Ke V avec une dose de 3 E 15 à 7 E 15 ions/cm 2 à travers un masque de résine photosensible De même, la quatrième région d'implantation ionique 63 est formée par implantation ionique d'impuretés de type P, par exemple à l'aide de BF 2, à une énergie de 6 O Ke V avec une dose de IE 15 à 7 E 15 ions/cm 2 dans la septième région 15 La cinquième et la sixième régions d'implantation ionique 65 et 67 de type P sont aussi formées, en même temps, dans la région de collecteur 27 du transistor vertical bipolaire PNP et la région de base intrinsèque 37 du
transistor bipolaire NPN.
En se référant à la Fig 2 (G), la deuxième couche isolante 69 est formée en déposant un oxyde ou un nitrure de 100 à 200 10-3 mr sur toute la surface de la structure et, ultérieurement, la deuxième couche isolante sur la surface des régions PB et NB est
enlevée par le procédé de photolithographie.
Ultérieurement, la troisième couche de silicium polycristallin 71 de 200 à 400 10-3 pm et la deuxième couche de siliciure métallique 73 de 100 à 200 i L 0-3 m sont formées en séquence sur toute la surface de la structure Dans le processus ci-dessus, des ions d'impureté de type P comme du BF 2 ou du bore sont
implantés à une dose de i E 15 à 5 E 15 ions/cm 2.
La deuxième couche 73 de siliciure métallique est formée de la même matière que la première couche 41 de
siliciure métallique.
Par le procédé classique de recuit, les impuretés de la cinquième et de la sixième régions 55, 57, 61, 63, 65 et 67 sont ensuite diffusées, en formant les régions 75 de source et de drain du transistor NMOS, les régions 77 de source et de drain du transistor PMOS, la région de contact de collecteur 83 du transistor vertical bipolaire PNP et la région de base
extrinsèque 85 du transistor bipolaire NPN.
Les impuretés de la deuxième couche 45 de silicium polycristallin sont 3 ce stade diffusées vers bas, en formant ainsi la région de base extrinsèque auto-alignée 79 du transistor vertical PNP ainsi que la région d'émetteur auto-alignée 88 et la région de contact de collecteur 90 auto-alignée du transistor
bipolaire NPN.
De plus les impuretés de la troisième couche 71 de silicium polycristallin sont diffusées vers le bas, en formant la région de contact de base auto-alignée 81 du transistor vertical bipolaire PNP De plus, les transistors NMOS et PMOS sont formés dans la structure
LDD.
Ultérieurement, les électrodes d'émetteur et de collecteur 87 et 89 du transistor bipolaire vertical PNP et l'électrode de base 91 du transistor bipolaire NPN sont formées par le processus classique de photolithographie. En se référant à la Fig 2 (H), la troisième couche isolante 93 de 300 à 500 10-53 pm, qui est en la même matière que la première et la deuxième couches isolantes 43 et 69, est formée sur toute la surface de
la structure par le procédé CVD.
Finalement, l'électrode métallique 95 en Al est formée après formation des trous de contact à travers
la troisième couche isolante 93.
Comme décrit ci-dessus, puisque les grilles des transistors NMOS et PMOS sont composées de la première couche de silicium polycristallin non dopée et de la deuxième couche de silicium polycristallin dopée, l'impureté de la deuxième couche de silicium polycristallin n'est pas diffusée vers le bas vers la 0 région de canal pendant le processus thermique, en
empêchant ainsi la variation de la tension de seuil.
De plus, les régions d'émetteur du transistor bipolaire vertical PNP et du transistor bipolaire NPN sont formées par la diffusion auto- alignée, en
réduisant ainsi la surface du dispositif.
Par conséquent, la présente invention améliore les caractéristiques en stabilisant la tension de seuil
des transistors PMOS et NMOS.
En outre, la présente invention non seulement améliore la vitesse de fonctionnement en réduisant la
surface de microplaquette par la formation de l'auto-
alignement des régions d'émetteur des transistors bipolaires vertical PNP et NPN, mais parvient ainsi, en outre, 3 une densité d'intégration élevée.
Claims (9)
1 Un dispositif BICMOS, caractérisé en ce qu'il comprend: un premier transistor MOS comprenant une deuxième ( 3) et une sixième ( 13) régions d'un premier type conducteur formées sur une première partie d'un substrat semi-conducteur ( 1) d'un premier type conducteur; des régions ( 75) de source et de drain d'un deuxième type conducteur formées sur ladite sixième région ( 13), séparées par une région de canal ( 21); une grille ( 45) comportant une première ( 39) et une deuxième ( 31) couches de silicium polycristallin et une première couche ( 41) de siliciure métallique formées sur ladite région de canal après croissance d'un oxyde de grille ( 31), des électrodes métalliques ( 95) étant formées sur lesdites régions de grille, de source et de drain; un deuxième transistor MOS formé sur une troisième ( 5) et une septième ( 15) régions d'un deuxième type conducteur sur une deuxième partie dudit substrat semiconducteur du premier type conducteur, comportant des régions de source et de drain de premier type conducteur et la même structure que ledit premier transistor MOS; un premier transistor bipolaire vertical comprenant une quatrième ( 7) et une huitième ( 17) régions de premier type conducteur formées sur une troisième partie dudit substrat semi-conducteur; un oxyde de champ ( 23) formé sur ladite septième région ( 15); une région ( 27) de collecteur du premier type conducteur formée sur un côté dudit oxyde de champ ( 23), connectée à ladite quatrième région ( 7); une région ( 35) de base intrinsèque du deuxième type conducteur formée sur l'autre côté dudit oxyde de champ ( 23), des régions ( 79) de base extrinsèque du deuxième type conducteur étant formées sur les deux côtés de ladite région de base intrinsèque ( 35); une région d'émetteur du premier type conducteur formée entre lesdites régions de base extrinsèque; une électrode de base ( 49) incluant une deuxième couche ( 39) de silicium polycristallin et une première couche ( 41) de siliciure métallique, formées sur lesdites régions ( 79) de base extrinsèque; des électrodes d'émetteur et de collecteur ( 51, 53) comprenant une troisième couche ( 71) de silicium polycristallin et une deuxième couche ( 73) de siliciure métallique, formées respectivement sur lesdites régions d'émetteur et de collecteur ( 51, 53); et des électrodes métalliques ( 95) formées sur ladite électrode d'émetteur ( 51), ladite électrode de base ( 49), et ladite électrode de collecteur ( 53); et un deuxième transistor bipolaire, dont le type conducteur est opposé à celui dudit premier transistor bipolaire vertical, comprenant chaque région formée dans une cinquième ( 9) et une neuvième régions ( 19) du deuxième type conducteur sur une quatrième partie dudit substrat semi-conducteur ( 1); des électrodes d'émetteur ( 87) et de collecteur ( 29) comprenant ladite deuxième couche de silicium polycristallin ( 39) et ladite première couche de siliciure métallique ( 41) une électrode de base ( 91) comprenant ladite troisième couche de silicium polycristallin ( 71) et ladite deuxième couche de siliciure métallique ( 73); et des électrodes métalliques formées sur ladite électrode d'émetteur, ladite électrode de collecteur et
ladite électrode de base.
2 Dispositif selon la revendication 1, caractérisé en ce que l'épaisseur de ladite première couche de silicium polycristallin est de 30 à 60 10-2 1 m. 3 Dispositif selon la revendication 1, caractérisé en ce que ledit premier transistor bipolaire prépare en outre ladite première région, dudit deuxième type conducteur, entourant ladite
deuxième région.
4 Dispositif selon la revendication 1, caractérisé en ce que ladite région d'émetteur dudit premier transistor bipolaire est automatiquement
alignée avec ladite électrode de base.
Dispositif selon la revendication 1, caractérisé en ce que ladite région de base extrinsèque dudit deuxième transistor bipolaire est automatiquement
alignée avec ladite électrode d'émetteur.
6 Procédé de fabrication d'un dispositif BICMOS caractérisé en ce qu'il comprend: un premier processus de formation, dans un substrat semiconducteur d'un premier type conducteur, d'une deuxième et d'une quatrième régions d'un premier type conducteur et d'une troisième et d'une cinquième régions d'un deuxième type conducteur; un deuxième processus de formation d'une couche épitaxiale sur ledit substrat semi- conducteur, un troisième processus de formation, dans ladite couche épitaxiale, d'une sixième et d'une huitième régions d'un premier type conducteur et d'une septième et d'une neuvième régions d'un deuxième type conducteur; un quatrième processus de formation d'arrêts de canaux entre lesdites sixième et septième régions et entre lesdites huitième et neuvième régions et de formation d'un oxyde de champ sur la partie prédéterminée desdites huitième et neuvième régions; un cinquième processus de formation, sur lesdites huitième et neuvième régions, de régions de collecteur d'un premier type conducteur et d'un deuxième type conducteur, en contact avec lesdites quatrième et cinquième régions; une sixième processus de dépôt séquentiel d'une couche d'oxyde de grille et d'une première couche de silicium polycristallin sur toute la surface de ladite structure; un septième processus de formation, sur l'autre côté desdites couches d'oxyde de champ sur lesdites huitième et neuvième régions, d'une région de base intrinsèque d'un premier type conducteur et d'un deuxième type conducteur; un huitième processus d'enlèvement de ladite couche d'oxyde de grille et de ladite première couche de silicium polycristallin sur lesdites huitième et neuvième régions; un neuvième processus de formation de grilles d'un premier et d'un deuxième transistors MOS, d'une électrode de base dudit premier transistor bipolaire; et des électrodes d'émetteur et de collecteur dudit deuxième transistor bipolaire par un procédé classique de photolithographie après formation d'une deuxième couche
de silicium polycristallin, d'une première couche de sili-
ciure métallique et d'une première couche isolante sur tou-
te la surface de la structure; un dixième processus d'implantation d'ions, dans ladite sixième région, d'une impureté du deuxième type conducteur pour former des régions de source et de drain dudit premier transistor MOS, et d'implantation d'ions, dans ladite septième région, d'une impureté du premier type conducteur pour former des régions de source et de drain dudit deuxième transistor MOS, un onzième processus de formation d'une deuxième couche isolante sur le premier et le deuxième transistors MOS un douzième processus de formation d'électrodes d'émetteur et de collecteur dudit premier transistor bipolaire et de l'électrode de base dudit deuxième transistor bipolaire, respectivement, en utilisant une troisième couche de silicium polycristallin et une deuxième couche de siliciure métallique; un treizième processus de formation de régions de source et de drain desdits premier et deuxième transistors MOS et d'une région d'émetteur et de base extérieure desdits premier et deuxième transistors bipolaires en diffusant, dans lesdites sixième et septième régions respectivement, des ions implantés d'impuretés dudit deuxième type conducteur et dudit premier type conducteur; et un quatorzième processus de formation d'électrodes métalliques, après dépôt d'une troisième
couche isolante, et de formation de trous de contact.
7 Procédé selon la revendication 6, caractérisé en ce qu'un processus de formation d'une première région du deuxième type conducteur à une position o sera formée ladite quatrième région est ajouté audit premier processus avant formation desdites deuxième,
troisième, quatrième et cinquième régions.
8 Procédé selon la revendication 6, caractérisé en ce que ledit neuvième processus est réalisé par implantation ionique d'impuretés d'un deuxième type conducteur après dépôt de ladite deuxième couche de
silicium polycristallin.
9 Procédé selon la revendication 6, caractérisé en ce que ledit dixième processus est réalisé par implantation ionique d'impuretés du premier type conducteur, tant dans une région de collecteur de ladite huitième région que dans une région de base intrinsèque de ladite neuvième région, simultanément avec l'implantation, dans ladite septième région,
d'ions d'impuretés du premier type conducteur.
Procédé selon la revendication 6, caractérisé en ce que ledit douzième processus comprend en outre un processus additionnel d'implantation ionique, dans ladite troisième couche de silicium polycristallin,
d'impuretés du premier type conducteur.
11 Procédé selon la revendication 6, caractérisé en ce que ledit treizième processus est introduit afin d' empêcher la diffusion d'impuretés du deuxième type conducteur, existant dans ladite couche de silicium polycristallin, vers le bas en direction de ladite région de canal en utilisant ladite première couche de
silicium polycristallin.
12 Procédé selon la revendication 6, caractérisé en ce que ledit treizième processus forme des régions d'émetteur et de base desdits premier et deuxième transistors bipolaires par une diffusion d'impuretés dopées vers lesdites deuxième et troisième couches de
silicium polycristallin, respectivement.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910010768A KR930008018B1 (ko) | 1991-06-27 | 1991-06-27 | 바이씨모스장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2678429A1 true FR2678429A1 (fr) | 1992-12-31 |
Family
ID=19316394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9114802A Withdrawn FR2678429A1 (fr) | 1991-06-27 | 1991-11-29 | Dispositif bicmos et procede de fabrication correspondant. |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5192992A (fr) |
| JP (1) | JPH0521726A (fr) |
| KR (1) | KR930008018B1 (fr) |
| DE (1) | DE4139490A1 (fr) |
| FR (1) | FR2678429A1 (fr) |
| GB (1) | GB2257296A (fr) |
| IT (1) | IT1252138B (fr) |
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| GB9210392D0 (en) | 1992-07-01 |
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| ITMI913210A1 (it) | 1993-05-29 |
| JPH0521726A (ja) | 1993-01-29 |
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